JP2004207378A - 半導体装置及びその製造方法 - Google Patents

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    • H01L2924/181—Encapsulation

Abstract

【課題】薄型化、高密度実装が可能で、製造プロセスが簡単で、使い勝手の良い半導体装置及びその製造方法を提供する。
【解決手段】配線基板１０に複数の開口部１１が形成され、これらの各開口部１１に、ウエハレベルのチップサイズパッケージ（ＷＣＳＰ）で構成された下チップ２０が収容されると共に、その下トップ２０の上に上チップ３０がそれぞれ搭載され、それらがエポキシ樹脂等の封止体４０で封止されている。下チップ２０の内部接続端子２４は、配線基板１０の配線１４、スルーホール１３、ボンディングポスト１２、及びワイヤ３５を介して上チップ３０のパッド３１に電気的に接続されている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、薄型化、高密度実装可能で、製造プロセスが簡単な半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、高密度実装可能な半導体装置として、１つのパッケージ内に複数の半導体素子（以下「チップ」という。）を実装したマルチチップパッケージ（Multi-Chip-Package、以下「ＭＣＰ」という。）構造のものが知られている。
【０００３】
例えば、２チップ積層タイプのＭＣＰにおいて、チップサイズが同一もしくは同一に近い２チップを積層する場合、基板上に接着材で下チップを固定し、この下チップ上に接着材でシリコン片、テープ等のスペーサを固定し、該下チップから基板上のボンディングポストへ、ワイヤボンディング方式でワイヤの配線を行う。次に、スペーサ上に接着材で上チップを固定し、この上チップから基板上のボンディングポストへ、ワイヤボンディング方式でワイヤの配線を行う。そして、下チップ、上チップ及びワイヤ配線を樹脂で封止した後、基板下面に外部端子を取り付けている。
【０００４】
ところが、このようなＭＣＰでは、スペーサを使用しているので、３チップ積層構造になり、パッケージ全体の厚さが厚くなるばかりか、組立工程が増えて材料コストや組立コストが増加する等といった欠点がある。
【０００５】
そこで、このような欠点を解決したＭＣＰ構造の半導体装置として、例えば、次のような特許文献１、２に記載されたものがある。
【０００６】
【特許文献１】
特開２００１−９４０４５号公報
【特許文献２】
特開２００２−１２４６２５号公報
【０００７】
この特許文献１、２の半導体装置では、基板に、表面から裏面に至る開口部が形成され、この開口部内に、表面を下にした下チップが収容されている。下チップの裏面上には、例えば、この下チップと同一もしくは同一に近い上チップの裏面が固着されている。上チップから基板表面上のボンディングポストへワイヤボンディング方式でワイヤの配線が行われ、上チップとワイヤが樹脂で封止されている。基板裏面上には端子が設けられ、この端子がスルーホールを介して表面側のボンディングポストと電気的に接続されている。そのため、上チップと下チップとを電気的に接続する場合には、下チップから基板裏面上の端子へワイヤボンディング方式でワイヤの配線を行うか、あるいは下チップと基板裏面上の端子とを外部装置側で接続するようになっている。
【０００８】
このようなＭＣＰでは、チップサイズが同一もしくは同一に近いチップを、スペーサを用いずに２チップ積層を可能にしているので、上記の欠点を解決できる。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の上記特許文献１、２のような半導体装置では、次のような課題があった。
【００１０】
上チップと下チップとを電気的に接続する場合、下チップから基板裏面上の端子へワイヤボンディング方式でワイヤの配線を行うか、あるいは下チップと基板裏面上の端子とを外部装置側で接続するようになっている。そのため、下チップ側のワイヤの高さ分だけパッケージ全体の厚さが厚くなったり、あるいは、下チップと基板裏面上の端子とを外部装置側で電気的に接続しなければならないので、余分な接続作業が必要になって使い勝手が悪いといった課題があった。
【００１１】
本発明は、前記従来技術の課題を解決し、薄型化、高密度実装が可能で、製造プロセスが簡単で、使い勝手の良い半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記課題を解決するために、本発明に係る半導体装置では、対向する第１及び第２の面を有し、前記第１の面から前記第２の面に至る開口部が形成された配線基板と、前記第１の面に形成された端子と、配線と、第１、第２のチップと、ワイヤ等の導体と、樹脂等の封止体とを備えている。
【００１３】
前記配線は、前記配線基板の端子にスルーホール等によって電気的に接続された状態で前記配線基板の第２の面に形成され、内側端部が所定寸法だけ前記開口部内へ突出している。例えば、前記配線基板の第２の面と、前記第２の面上の前記配線部分とは、絶縁膜により被覆されている。又、例えば、前記配線の内側端部は、複数本が前記開口部内へ突出して千鳥配置されている。前記配線基板の第２の面には、例えば、前記配線と電気的に接続された第２の外部端子が突設されている。
【００１４】
前記第１のチップは、第１の外部端子が形成されると共に前記第１の外部端子の外側の外縁付近に内部接続端子が形成された第３の面と、前記第３の面に対向する第４の面とを有し、前記開口部内に収容されて前記内部接続端子が前記配線の内側端部上に載設され且つ前記内部接続端子が前記内側端部と電気的に接続されている。この第１のチップは、例えば、前記内部接続端子及び前記第１の外部端子が、絶縁被覆された内部電極から再配線により面配置されたウエハレベルのチップサイズパッケージ（以下「ＷＣＳＰ」という。）により構成されている。又、例えば、前記配線の内側端部と前記内部接続端子との接続箇所は、絶縁部材により被覆されている。
【００１５】
前記第２のチップは、電極が形成された第５の面と、前記第５の面に対向する第６の面とを有し、前記第６の面が前記第４の面上に固着されている。この第２のチップは、１つ又は複数のチップで構成されている。
【００１６】
前記ワイヤ等の導体により、前記第２のチップの電極と前記配線基板の配線とが電気的に接続され、この導体と、前記第１及び第２のチップとが、前記樹脂等の封止体で封止されている。
【００１７】
更に、本発明に係る半導体装置の製造方法では、対向する第１及び第２の面を有する配線基板を準備する工程を有している。前記配線基板は、前記第１の面から前記第２の面に至る開口部が形成され、前記第１の面の前記開口部付近に端子が形成され、前記端子にスルーホールを介して電気的に接続された配線が前記第２の面に形成され、前記配線の内側端部が所定寸法だけ前記開口部内へ突出している。
【００１８】
そして、第１の外部端子が形成されると共に前記第１の外部端子の外側の外縁付近に内部接続端子が形成された第３の面と、前記第３の面に対向する第４の面と、を有するＷＣＳＰ等で構成された第１のチップにおける前記内部接続端子と、前記開口部内に突出した前記配線の内側端部とを位置決めし、前記第１のチップを前記開口部へ挿入して前記内部接続端子を前記配線の内側端部上に載袈し、前記内部接続端子を前記内側端部に電気的に接続する工程を行う。
【００１９】
次に、電極が形成された第５の面と、前記第５の面に対向する第６の面と、を有する１つ又は複数の第２のチップにおける前記第６の面を、前記第４の面上に固着する工程と、前記第２のチップの電極と前記配線基板の配線とをワイヤ等の導体により電気的に接続する工程とを行う。この工程の後、前記第１及び第２のチップと前記導体とを封止体で封止する工程を施している。又、前記封止する工程の後に、前記配線基板の端子の外側箇所を切断して半導体装置を個片化する工程を、施しても良い。
【００２０】
【発明の実施の形態】
［第１の実施形態］
（構成）
図１（Ａ）、（Ｂ）は本発明の第１の実施形態を示す半導体装置の構成図であり、同図（Ａ）は拡大断面図、及び同図（Ｂ）は封止前の上面図（即ち、平面図）である。図２（Ａ）、（Ｂ）はその半導体装置の構成図であり、同図（Ａ）は半導体装置の下面図（即ち、底面図）、及び同図（Ｂ）はその半導体装置中の第１のチップの上面図（即ち、平面図）である。
【００２１】
この半導体装置は、例えば、等チップサイズの２チップ積層ＭＣＰ構造において、ピッチが０．８ｍｍ以下の小ピッチ・ボール・グリッド・アレイ（Fine pitch Ball Grid Alley、以下「ＦＢＧＡ」という。）構造をしており、ガラスエポシキ基板、ポリイミド基板等で形成された配線基板１０を有している。配線基板１０の所定箇所には、第１の面（例えば、表面）から第２の面（例えば、裏面）に貫通する所定の形状（例えば、矩形状）及び寸法の開口部１１が形成されている。
【００２２】
配線基板１０の表面の開口部周辺には、所定の金属（例えば、Ｃｕ＋Ｎｉ＋Ａｕ等）で形成された複数の端子（例えば、ボンディングポスト）１２が配設され、この複数のボンディングポスト１２が複数のスルーホール１３を介して、配線基板１２の裏面側の複数の配線１４に接続されている。複数の配線１４は、開口部１１の周辺に配設され、その各内側端部１４ａが所定寸法（例えば、１００μｍ〜２００μｍ）だけ開口部内へそれぞれ突出している。配線１４は、例えば、Ｃｕ等で作成され、この内側端部１４ａがＳｎ、半田等でめっきされている。配線基板１２の裏面及びこの上の配線部分の全面は、エポキシ樹脂等の絶縁膜１５により被覆されている。
【００２３】
開口部１１内には、これよりも寸法が少し小さい第１のチップ（例えば、開口部１１よりも０．１ｍｍ以上小さい下チップ）２０が挿入され、複数の配線１４の内側端部１４ａ上に載設されている。下チップ２０は、例えば、内部にメモリ、ロジック回路等の回路素子が内蔵されたＷＣＳＰにより構成され、この第３の面（例えば、表面）に、複数の第１の外部端子２３が形成されると共に、この外部端子２３の外側の外縁付近に、複数の内部接続端子２４が形成され、これらの外部端子２３及び内部接続端子２４が内部の回路素子に接続されている。下チップ２０の複数の内部接続端子２４は、位置決めされて複数の内側端部１４上に載置されて固定されている。
【００２４】
下チップ２０の第４の面（例えば、裏面）上には、絶縁性エポキシ系接着剤等の接着材２５により、該下チップ２０と略同一形状を有する第２のチップ（例えば、上チップ）３０の第６の面（例えば、裏面）が固着されている。略同一形状を有するチップとは、同一種類、又は異なる機能を有するチップであっても実質的に同一のサイズを有するチップのことである。又、各チップを製造する際に生じるサイズのばらつきは考慮せず、実質的に同一形状であるとみなす。この上チップ３０は、内部にメモリ、ロジック回路等の回路素子が内蔵され、この第５の面（例えば、表面）の外縁付近に、複数の電極（例えば、Ａｌパッド）３１が形成され、これらのパッド３１が内部の回路素子に接続されている。
【００２５】
上チップ３０の複数のパッド３１から配線基板１０の複数のボンディングポスト１２へ、導体（例えば、ワイヤボンディング方式によってＡｕワイヤ）３５が配線されている。上チップ３０の上面及び側面と、配線基板１０の上面と、開口部１１の内壁面及び下チップ２０の側面の間の間隙箇所とは、エポキシ樹脂等の封止体４０によって封止されている。
【００２６】
下チップ２０を構成するＷＣＳＰは、例えば、回路素子が形成されたシリコン基板等の基板を有し、この基板の表面に、複数の電極（例えば、Ａｌパッド）が形成され、これらのパッドがポリイミド・コート等の絶縁膜で被覆されている。表面側の絶縁膜上には、複数のパッドに接続された所定の大きさの複数のバンプ状のＣｕポスト２１が、再配線５２により面配置されて形成されている。複数のポスト２１側の面全体は、エポキシ樹脂等の封止体２２で封止された後、ポスト２１が露出するまで研磨される。なお、ＷＣＳＰの厚さが薄い場合は、基板面も研磨される。露出した複数のポスト２１上には、例えば、半田ボール又は半田ペースト等にて第１の外部端子２３及び内部接続端子２４が形成されている。外部端子２３と内部接続端子２４は、同一構造であり、外部端子２３が内部接続端子２４よりも口径及び高さが大きくなっている。
【００２７】
製造方法では、例えば、配線基板１０に複数の開口部１１が形成され、これらの各開口部１１に下チップ２０及び上チップ３０がそれぞれ搭載され、封止体４０で同時に封止された後、各開口部周辺が所定の寸法に切断されて個片化され、ＦＢＧＡ構造の半導体装置が製造される。
【００２８】
（動作）
下チップ２０の内部接続端子２４は、配線基板１０の配線１４、スルーホール１３、ボンディングポスト１２、及びワイヤ３５を介して上チップ３０のパッド３１に電気的に接続されている。そのため、半導体装置の外部端子２３を回路基板等に搭載すれば、この回路基板等と下チップ２０及び上チップ３０とが電気的に接続され、半導体装置が所定の動作を行う。
【００２９】
（効果）
この第１の実施形態では、次の（１）〜（３）のような効果がある。
【００３０】
（１） 下チップ２０と上チップ３０とを、配線基板１０の配線１４、スルーホール１３、及びワイヤ３５を介して、相互に電気的に接続しているので、下チップ２０と上チップ３０とを回路基板側等で相互に接続する必要がなくなり、従来のような余分な接続作業が不要になって使い勝手が向上する。
【００３１】
（２） 配線基板１０の開口部１１内に、下チップ２０を表面側を下にして収容し、その下チップ２０の裏面側に、等チップサイズの上チップ３０を裏面側を下にして固着したので、薄型化及び高密度実装が可能になる。
【００３２】
（３） 上チップ３０と等チップサイズの下チップ２０をＷＣＳＰ構造にして、配線基板１０に開口部１１を形成した構造にしたので、材料コストの削減、製造工程数の減少による生産性の向上、及び従来の３チップ積層構造よりもリフロー耐性の向上が図れる。
【００３３】
［第２の実施形態］
（構成）
図３は、本発明の第２の実施形態を示す半導体装置の下面図（即ち、底面図）であり、第１の実施形態を示す図１及び図２中の要素と共通の要素には共通の符号が付されている。
【００３４】
この半導体装置は、第１の実施形態と同様に、等チップサイズの２チップ積層ＭＣＰ構造においてＦＢＧＡ構造をしている。この半導体装置が第１の実施形態の半導体装置と異なる点は、配線基板１０の裏面側において開口部１１内へ突出する複数の配線１４の内側端部１４ａが、接続面積を大きくするために丸く大きく形成されて千鳥配置され、これに対応して、下チップ２０の表面に形成される複数の内部接続端子２４も千鳥配置されていることである。
【００３５】
複数の配線１４は、第１の実施形態と同様に、例えば、Ｃｕ等で作成され、開口部内へ所定寸法（例えば、１００μｍ〜２００μｍ）だけそれぞれ突出する各内側端部１４ａがＳｎ、半田等でめっきされている。この複数の内側端部１４ａ上に、下チップ２０の表面側に形成された複数の内部接続端子２４が位置決めされて載置され、固定されている。その他の構成は、第１の実施形態と同様である。
【００３６】
製造方法は、第１の実施形態と同様に、例えば、配線基板１０に形成された複数の開口部１１に、下チップ２０及び上チップ３０がそれぞれ搭載され、封止体４０で同時に封止された後、各開口部周辺が所定の寸法に切断されて個片化され、ＦＢＧＡ構造の半導体装置が製造される。
【００３７】
（動作）
第１の実施形態と略同様に、下チップ２０の表面側に千鳥配置された内部接続端子２４は、配線基板１０の裏面側に千鳥配置された配線１４の内側端部１４ａ、スルーホール１３、ボンディングポスト１２、及びワイヤ３５を介して上チップ３０のパッド３１に電気的に接続されている。そのため、下チップ２０と上チップ３０とが電気的に接続され、半導体装置が所定の動作を行う。
【００３８】
（効果）
この第２の実施形態では、第１の実施形態と同様の効果が得られる上に、次のような効果がある。
【００３９】
例えば、複数の配線１４の配線ピッチが１００μｍ以下になった場合、内部接続端子２４と配線１４の接続面積が小さくなって接続強度が小さくなる。そこで、本実施形態では、配線１４の内側端部１４ａの先端を千鳥配置にすることで、先端部を大きくでき、接続強度を向上させることができる。
【００４０】
［第３の実施形態］
（構成等）
図４（Ａ）、（Ｂ）は、本発明の第３の実施形態を示す半導体装置の構成図であり、同図（Ａ）は拡大断面図、及び同図（Ｂ）は下面図（即ち、底面図）である。この図４では、第１、第２の実施形態を示す図１〜図３中の要素と共通の要素に共通の符号が付されている。
【００４１】
この半導体装置は、第１、第２の実施形態と同様に、等チップサイズの２チップ積層ＭＣＰ構造においてＦＢＧＡ構造をしている。この半導体装置が第１、第２の実施形態の半導体装置と異なる点は、配線基板１０の表面側を封止体４０で封止しても、配線１４の内側端部１４ａと内部接続端子２４との接続箇所が露出しているので、封止体４０での封止後、前記接続箇所に、例えば、液状の封止樹脂等の絶縁部材４１を塗布して硬化させ、その後、所定の寸法に切断してＦＢＧＡ構造にしている。その他の構成は、第１、第２の実施形態と同様である。
【００４２】
（効果）
この第３の実施形態では、第１、第２の実施形態と同様の効果が得られる上に、次のような効果がある。
【００４３】
配線１４の内側端部１４ａと内部接続端子２４との接続箇所の露出部分を、絶縁部材４１で被覆しているので、その露出部分が保護されて接続箇所の信頼性が向上する。
【００４４】
［第４の実施形態］
（構成等）
図５（Ａ）、（Ｂ）は、本発明の第４の実施形態を示す半導体装置の構成図であり、同図（Ａ）は拡大断面図、及び同図（Ｂ）は下面図（即ち、底面図）である。この図５では、第３の実施形態を示す図４中の要素と共通の要素に共通の符号が付されている。
【００４５】
この半導体装置は、第３の実施形態と同様に、等チップサイズの２チップ積層ＭＣＰ構造においてＦＢＧＡ構造をしている。この半導体装置では、第３の実施形態に追加して、配線基板１０の裏面の外縁付近に、複数の半田ボール等の第２の外部端子１６が突設されている。複数の外部端子１６は、配線１４を介してスルーホール１３又は内部接続端子２４に接続されている。その他の構成は、第３の実施形態と同様である。
【００４６】
（効果）
この第４の実施形態では、第３の実施形態と同様の効果が得られる上に、次のような効果がある。
【００４７】
配線基板１０の裏面に設けられた外部端子１６を、配線１４を介してスルーホール１３に接続する構造にした場合、上チップ３０のパッド３１を、スルーホール１３及び外部端子１６を介して直接外部に引き出せるので、配線長が短くなり、電気特性を向上できる。又、外部端子１６を、配線１４を介して下チップ２０側の内部接続端子２４に接続する構造にした場合、下チップ２０の表面のみだと外部端子数に限度があるので、配線基板１０側に外部端子１６を設けることにより、端子数を増やすことが可能である。
【００４８】
［第５の実施形態］
（構成等）
図６は、本発明の第５の実施形態を示す半導体装置の拡大断面図であり、第４の実施形態を示す図５中の要素と共通の要素には共通の符号が付されている。
【００４９】
この半導体装置は、第４の実施形態と同様に、等チップサイズの２チップ積層ＭＣＰ構造においてＦＢＧＡ構造をしている。この半導体装置では、第４の実施形態の１つの上チップ３０に代えて、複数の上チップ３０−１，３０−２が使用されている。これらの上チップ３０−１，３０−２は、所定間隔隔ててその裏面が、接着材２５によって下チップ２０の裏面に固着され、各上チップ３０−１，３０−２の表面側の複数のパッド３１が、ワイヤ３５によって配線基板１０側の複数のボンディングポスト１２に接続されている。これらの上チップ３０−１，３０−２及びワイヤ３５は、封止体４０で封止されている。その他の構成は、第４の実施形態と同様である。
【００５０】
（効果）
この第５の実施形態では、第４の実施形態と同様の効果が得られる上に、他種類のチップ２０，３０−１，３０−２を搭載することにより、１つのパッケージで機能を向上できる。なお、上チップ３０−１，３０−２は、３個以上設けても良い。
【００５１】
［第６の実施形態］
（製造方法）
図７（Ａ）〜（Ｊ）は、本発明の第６の実施形態である半導体装置の製造方法を示す製造工程図、及び図８（Ａ）〜（Ｉ）は、図７中の下チップの製造工程図である。これらの図７及び図８において、第１の実施形態を示す図１及び図２中の要素と共通の要素には共通の符号が付されている。
【００５２】
本実施形態では、第１の実施形態を示す図１及び図２の半導体装置が、例えば、次の（１）〜（６）のような製造工程によって製造される。
【００５３】
（１） 図７（Ａ）〜（Ｃ）の下チップ形成工程
図７（Ａ）の素子形成工程において、例えば、シリコンウエハ５０に、ＷＣＳＰにより構成された多数の下チップ２０を規則的に配列して形成し、図７（Ｂ）のプロービング工程において、各下チップ２０をプローバで測定し不良品にマークをつけて良否を分類した後、図７（Ｃ）のダイシング工程において、パッケージに組み込むために個々の下チップ２０に切断して分割する。
【００５４】
このような製造工程の具体例が、図８（Ａ）〜（Ｉ）に示されている。
【００５５】
図８（Ａ）において、例えば、シリコンウエハ５０に、拡散、ホトエッチング等によって回路素子を作り込むと共に、表面に多数の電極（例えば、Ａｌパッド）を形成し、図８（Ｂ）において、表面全面をポリイミド・コート等の絶縁膜５１で被覆する。図８（Ｃ）において、パッド再配置のために絶縁膜５１上に、Ｃｕ等でめっきされた再配線５２を形成する。この再配線５２は、所定箇所で、絶縁膜５１下の多数のパッドに電気的に接続されている。図８（Ｄ）において、再配線５２上に、所定の大きさの複数のバンプ状のＣｕポスト２１を形成する。
【００５６】
図８（Ｅ）において、ポスト２１を含む全面を、トランスファ方式を用いてエポキシ樹脂等の封止体２２で封止し、図８（Ｆ）において、ポスト２１が露出するまで研磨（グラインド）する。図８（Ｇ）において、露出した複数のポスト２１上に、半田ボール等の口径及び高さの大きな外部端子２３を形成すると共に、半田ペースト等を用いた口径及び高さの小さな内部接続端子２４を形成する。図８（Ｈ）において、プロービング工程によって良否を分類し、ダイシング工程によって各下チップ２０を分割した後、図８（Ｉ）において、外観の検査をして良品のみを次工程で使用する。
【００５７】
（２） 図７（Ｄ）〜（Ｆ）の上チップ形成工程
前記（１）の下チップ形成工程と並行して、図７（Ｄ）の素子形成工程において、例えば、シリコンウエハ６０に、多数の上チップ３０を規則的に配列して形成すると共に、各上チップ３０の表面に多数の電極（例えば、Ａｌパッド）を形成し、図７（Ｅ）のプロービング工程において、各上チップ３０をプローバで測定し不良品にマークをつけて良否を分類した後、図７（Ｆ）のダイシング工程において、パッケージに組み込むために個々の上チップ３０に切断して分割する。
【００５８】
（３） 図７（Ｇ）の配線基板準備工程
予め、複数の開口部１１等が形成された配線基板１０を準備しておく。
配線基板１０は、ガラスエポシキ基板、ポリイミド基板等で形成され、所定箇所に、複数の開口部１１が形成されている。この配線基板１０の表面の開口部周辺には、例えば、Ｃｕ＋Ｎｉ＋Ａｕ等で形成された複数のボンディングポスト１２が配設され、この複数のボンディングポスト１２が複数のスルーホール１３を介して、配線基板１２の裏面側の複数の配線１４に接続されている。複数の配線１４は、開口部１１の周辺に配設され、例えば、その各内側端部１４ａが１００μｍ〜２００μｍ程度、開口部内へそれぞれ突出している。配線基板１２の裏面及びこの上の配線部分の全面は、エポキシ樹脂等の絶縁膜１５により被覆されている。
【００５９】
（４） 図７（Ｈ）のダイボンディング工程
図７（Ｃ）で分割した下チップ２０の内部接続端子２４を位置決めし、配線基板１０の開口部１１内に挿入して配線１４の内側端部１４ａ上に載置し、固着する。そして、下チップ２０の裏面上に、絶縁性エポキシ系接着剤等の接着材２５を介して、図７（Ｆ）で分割した上チップ３０の裏面を固着する。
【００６０】
（５） 図７（Ｉ）のワイヤボンディング工程
上チップ３０の複数のパッド３１から配線基板１０の複数のボンディングポスト１２へ、ワイヤボンディング方式によってワイヤ３５を配線する。
【００６１】
（６） 図７（Ｊ）の封止・個片化工程
上チップ３０の上面及び側面と、配線基板１０の上面と、開口部１１の内壁面及び下チップ２０の側面の間の間隙箇所とを、エポキシ樹脂等の封止体４０で封止する。
【００６２】
その後、各開口部１１の周辺を所定の寸法に切断して個片化すれば、複数のＦＢＧＡ構造の半導体装置が得られるので、製造工程を終了する。
【００６３】
（効果）
この第６の実施形態の製造方法では、上チップ３０と等チップサイズの下チップ２０をＷＣＳＰ構造にして、配線基板１０の開口部１１内に収容するようにしたので、材料コストの削減、製造工程数の減少による生産性の向上、及び従来の３チップ積層構造よりもリフロー耐性の向上が図れる。
【００６４】
［利用形態］
本発明は、上記実施形態に限定されず、種々の変形や利用形態が可能である。その変形や利用形態としては、例えば、次の（ａ）、（ｂ）のようなものがある。
【００６５】
（ａ） 第１〜第５の実施形態は、それらの相互間で任意の組み合わせが可能である。又、第１〜第５の実施形態において、図示以外の形状、構造、材料等に変更が可能である。
【００６６】
（ｂ） 第６の実施形態の製造方法は、第２〜第５の実施形態にも適用が可能である。又、図示の使用材料、製造方法、工程順序等は、任意に変更が可能である。
【００６７】
【発明の効果】
以上詳細に説明したように、本発明の半導体装置によれば、第１のチップと第２のチップとを、配線基板の配線及び導体を介して、相互に電気的に接続しているので、第１と第２のチップを回路基板側等で相互に接続する必要がなくなり、従来のような余分な接続作業が不要になって使い勝手が向上する。しかも、配線基板の開口部内に、第１のチップを表面側を下にして収容し、その第１のチップの裏面側に、第２のチップを裏面側を下にして固着したので、薄型化及び高密度実装が可能になる。
【００６８】
配線基板の裏面に第２の外部端子を設けることで、第２のチップの電極を直接外部に引き出せ、これにより、配線長が短くなり、電気特性を向上できる。又、第１のチップの表面のみだと外部端子数に限度があるので、配線基板側に第２の外部端子を設けることにより、端子数を増やすことが可能である。
【００６９】
第２のチップを複数のチップで構成することで、１つのパッケージで機能を向上できる。
【００７０】
配線の内側端部の先端を千鳥配置にすることで、先端部を大きくでき、接続強度を向上させることができる。
【００７１】
配線の内側端部と内部接続端子との接続箇所の露出部分を、絶縁部材で被覆することで、その露出部分が保護されて接続箇所の信頼性が向上する。
【００７２】
本発明の半導体装置の製造方法によれば、第１のチップを例えばＷＣＳＰ構造にして、配線基板の開口部内に収容するようにしたので、材料コストの削減、製造工程数の減少による生産性の向上、及び従来の３チップ積層構造よりもリフロー耐性の向上が図れる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体装置の構成図である。
【図２】本発明の第１の実施形態を示す半導体装置の構成図である。
【図３】本発明の第２の実施形態を示す半導体装置の底面図である。
【図４】本発明の第３の実施形態を示す半導体装置の構成図である。
【図５】本発明の第４の実施形態を示す半導体装置の構成図である。
【図６】本発明の第５の実施形態を示す半導体装置の拡大断面図である。
【図７】本発明の第６の実施形態を示す半導体装置の製造工程図である。
【図８】図７中の下チップの製造工程図である。
【符号の説明】
１０ 配線基板
１１ 開口部
１２ ボンディングポスト
１３ スルーホール
１４ 配線
１４ａ 内側端部
１５ 絶縁膜
１６ 第２の外部端子
２０ 第１のチップ
２１ ポスト
２２ 封止体
２３ 第１の外部端子
２４ 内部接続端子
２５ 接着材
３０ 第２のチップ
３１ パッド
３５ ワイヤ
４０ 封止体
４１ 絶縁部材

Claims (10)

  1. 対向する第１及び第２の面を有し、前記第１の面から前記第２の面に至る開口部が形成された配線基板と、
    前記第１の面に形成された端子と、
    前記端子に電気的に接続された状態で前記第２の面に形成され、内側端部が所定寸法だけ前記開口部内へ突出する配線と、
    第１の外部端子が形成されると共に前記第１の外部端子の外側の外縁付近に内部接続端子が形成された第３の面と、前記第３の面に対向する第４の面とを有し、前記開口部内に収容されて前記内部接続端子が前記配線の内側端部上に載設され且つ前記内部接続端子が前記内側端部と電気的に接続された第１の半導体素子と、
    電極が形成された第５の面と、前記第５の面に対向する第６の面とを有し、前記第６の面が前記第４の面上に固着された第２の半導体素子と、
    前記第２の半導体素子の電極と前記配線基板の配線とを電気的に接続する導体と、
    前記第１及び第２の半導体素子と前記導体とを封止する封止体と、
    を備えたことを特徴とする半導体装置。
  2. 前記第１の半導体素子は、前記内部接続端子及び前記第１の外部端子が、絶縁被覆された内部電極から再配線により面配置されたウエハレベルのチップサイズパッケージにより構成されていることを特徴とする請求項１記載の半導体装置。
  3. 前記配線基板における前記端子と前記配線とは、スルーホールにより電気的に接続されていることを特徴とする請求項１又は２記載の半導体装置。
  4. 請求項１〜３のいずれか１項に記載の導体装置において、更に、
    前記配線基板の第２の面に突設され、前記配線と電気的に接続された第２の外部端子を備えたことを特徴とする半導体装置。
  5. 前記第２の半導体素子は、複数のチップで構成されて前記第１の半導体素子の第４の面上に搭載されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記配線の内側端部は、複数本が前記開口部内へ突出して千鳥配置されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記配線基板の第２の面と、前記第２の面上の前記配線部分とは、絶縁膜により被覆されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記配線の内側端部と前記内部接続端子との接続箇所は、絶縁部材により被覆されていることを特徴とする請求項６記載の半導体装置。
  9. 対向する第１及び第２の面を有する配線基板であって、前記第１の面から前記第２の面に至る開口部が形成され、前記第１の面の前記開口部付近に端子が形成され、前記端子にスルーホールを介して電気的に接続された配線が前記第２の面に形成され、前記配線の内側端部が所定寸法だけ前記開口部内へ突出している前記配線基板を準備する工程と、
    第１の外部端子が形成されると共に前記第１の外部端子の外側の外縁付近に内部接続端子が形成された第３の面と、前記第３の面に対向する第４の面と、を有する第１の半導体素子における前記内部接続端子と、前記開口部内に突出した前記配線の内側端部とを位置決めし、前記第１の半導体素子を前記開口部へ挿入して前記内部接続端子を前記配線の内側端部上に載袈し、前記内部接続端子を前記内側端部に電気的に接続する工程と、
    電極が形成された第５の面と、前記第５の面に対向する第６の面と、を有する第２の半導体素子における前記第６の面を、前記第４の面上に固着する工程と、
    前記第２の半導体素子の電極と前記配線基板の配線とを導体により電気的に接続する工程と、
    前記第１及び第２の半導体素子と前記導体とを封止体で封止する工程と、
    を施すことを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、更に、
    前記封止する工程の後に、前記配線基板の端子の外側箇所を切断して半導体装置を個片化する工程を、施すことを特徴とする半導体装置の製造方法。
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