KR100977643B1 - 초음파 트랜스듀서 상에 매립된 회로들 및 그 제조 방법 - Google Patents

초음파 트랜스듀서 상에 매립된 회로들 및 그 제조 방법 Download PDF

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Abstract

하나 이상의 칩들, 집적 회로들(44), 또는 반도체들(44)이 백킹 블록(54) 내에 매립된다. 백킹 재료(54)의 평면 시트들(32)은 그러한 시트들(32)에서의 홀들(34) 내에 있는 집적 회로들(44)로 형성된다. 트레이스들(46)은 집적 회로(44)를 전극들 또는 노출된 전도성 표면들(52)로 접속한다. 복수 개의 평면 시트들(32)은 백킹 재료(54)의 웨이퍼 내 칩들의 픽 앤드 플레이스(16) 및 트레이스들(46)을 형성하기 위한 IC 재분포와 같은 웨이퍼 프로세싱을 사용하여 제조될 수 있다. 상이한 시트들(32)은 웨이퍼로부터 절단되고 서로 인접하여 적층된다(22). 트랜스듀서는 노출된 전극들 또는 백킹(54)의 전도성 표면들(52)과 접속된다.

Description

초음파 트랜스듀서 상에 매립된 회로들 및 그 제조 방법{EMBEDDED CIRCUITS ON AN ULTRASOUND TRANSDUCER AND METHOD OF MANUFACTURE}
본 발명은 초음파 트랜스듀서에 관한 것이다. 특히, 백킹(backing)의 제조 방법이 제공된다.
트랜스듀서들의 1차원 어레이들은 플렉스 재료(flex material)에 의해 시스템 채널들과 접속된다. 플렉스 재료는 어레이의 엘리먼트들에 따라 정렬된다. 음향 백킹 재료는 엘리먼트들과 플렉스 재료(플렉스) 뒤에 놓인다. 음향 백킹 재료는 음향 에너지를 감쇠시키고, 스캐닝되고 있는 조직으로부터 나오는 것이 아닌 신호들의 반사를 제한한다. 플렉스 재료는 반사들을 피하기에 충분히 얇다.
2차원 어레이들에 대하여, 플렉스 재료는 충분한 도전체 밀도를 제공하지 못할 수 있다. z-축 도전체들과 같은 대안예들이 제안되어 왔다. 음향 백킹은 백킹 재료를 관통하여 폭 범위(range dimension)를 따라 연장되는 도전체들로 형성된다. 그러나 백킹 재료의 형성 동안에 이러한 도전체들을 정렬하고 유지하는 것은 어려울 수 있다. 백킹 재료의 후방에 있는 와이어들의 밀도는 여전히 높고, 그 결과 접속이 어렵다.
부가의 문제점은 초음파 이미징 시스템으로의 케이블들의 개수이다. 케이블들의 개수를 제한하기 위하여, 회로들이 초음파 프로브(probe) 하우징에 배치된다. 회로들은 백킹에 있는 z-축 도전체들과 같은 엘리먼트들에 접속된다. 회로들은 예를 들어, 부분적 빔 성형(partial beamforming) 또는 멀티플렉싱을 통해 복수 개의 엘리먼트들로부터 나온 신호들을 결합한다. 그러한 결합은 이미징 시스템에 요구되는 케이블들의 개수를 감소시킨다. 그러나 엘리먼트들의 전극들을 회로에 상호접속하는 것은 어려울 수 있다.
어레이의 각각의 엘리먼트는 2개의 도전성 경로들과 접속된다. 도전성 경로들은 프로브 내의 회로들에 대한 접속, 회로들로부터 케이블로의 접속, 및 케이블로부터 이미징 시스템의 빔 성형기들로의 접속을 포함할 수 있다. 회로들 내의 수천 개의 인터커넥트들, 수천 개 이상의 엘리먼트-대-플렉스, 수천 개 이상의 플렉스-대-회로, 그리고 회로-대-케이블 인터커넥트들이 존재할 수 있다. 접속들의 개수는 많을 수 있고, 그리하여 기생효과를 증가시키고, 단락 가능성을 증가시키며 값비싼 제조를 요구하게 한다.
본 발명을 소개하자면, 이하에서 기술되는 바람직한 실시예들은 초음파 에너지를 음향학적으로 감쇠시키기 위한 방법, 백킹, 트랜스듀서들 및 시스템들을 포함한다. 하나 이상의 칩들, 집적 회로들, 또는 반도체들이 백킹 내에 삽입된다.
일 실시예에서, 백킹 재료의 평면 시트들은 그러한 시트들에서의 홀들 내에 있는 집적 회로들로 형성된다. 트레이스들은 집적 회로를 전극들 또는 노출된 전도성 표면들로 접속한다. 복수 개의 평면 시트들은 백킹 재료의 웨이퍼 내 칩들의 픽 앤드 플레이스 및 트레이스들을 형성하기 위한 IC 재분포와 같은 웨이퍼 프로세싱을 사용하여 제조될 수 있다. 상이한 시트들은 웨이퍼로부터 절단되고 서로 인접하여 적층된다. 트랜스듀서는 노출된 전극들 또는 백킹의 전도성 표면들과 접속된다.
제 1 태양에서, 초음파 트랜스듀서는 복수 개의 엘리먼트들을 형성하는 트랜스듀서 재료, 각각의 엘리먼트들 상에 있는 전극들, 그리고 음향 감쇠 백킹 재료(acoustically attenuating backing material)를 포함한다. 집적 회로는 음향 감쇠 백킹 재료에 삽입된다.
제 2 태양에서, 백킹은 트랜스듀서의 후면로부터 나온 에너지의 음향 감쇠를 위하여 제공된다. 백킹 재료는 트랜스듀서의 후면과 접촉하기 위한 제 1 표면을 구비한다. 반도체는 능동 회로(active circuitry)이고 백킹 재료 내에 존재한다.
제 3 태양에서, 초음파 트랜스듀서 어레이에 대한 백킹을 형성하기 위한 방법이 제공된다. 음향 감쇠 재료의 시트가 형성된다. 칩은 시트 내에 배치된다. 도전체들이 칩부터 시트의 라인까지 형성된다.
본 발명은 이하의 청구항들에 의해 정의되고, 본 상세한 설명의 어떠한 것도 청구범위에 대한 제한으로서 간주되어서는 안 된다. 본 발명의 추가적인 태양들 및 이점들이 바람직한 실시예들과 결합하여 이하에서 논의되고, 이후에 독립적으로 또는 결합하여 청구될 수 있다.
컴포넌트들 및 도면들은 반드시 척도에 맞는 것은 아니고, 대신 본 발명의 원리들을 도시하는데 있어 강조가 이루어진다. 더욱이, 도면들에서 동일한 참조 번호들은 상이한 뷰에 걸쳐 대응하는 부분들을 가리킨다.
주어진 엘리먼트에 대한 전도성 경로를 따른 접속부들의 개수는 반도체 타입 제조 또는 백킹 재료에 삽입된 회로들를 사용함으로써 감소될 수 있다. 소잉(sawing), 다이싱(dicing) 및 라미네이션(lamination)이 반도체 집적 회로 재분포 기술과 결합된다. 반도체 타입 제조는 더 저렴하고 더 밀집된 인터커넥트들을 가능케 하여, 높은 엘리먼트 카운트를 지원한다.
일 실시예에서, 프로세싱은 다차원 어레이에 대한 단일-엘리먼트 앙각 폭(elevation width), 다수 엘리먼트 방위각 길이 모듈들을 형성한다. 삽입된 회로들로부터의 도전체들은 포토리소그래피 또는 다른 집적 회로 기술을 사용하여 형성되고, 회로 입력 피치(circuitry input pitch)로부터 엘리먼트 피치로 밀도 재분포를 제공한다. 상기 모듈들은 풀 백킹(full backing) 또는 백킹을 가진 트랜스듀서를 형성하기 위하여 라미네이팅될 수 있다.
도 1은 초음파 트랜스듀서 어레이를 위한 백킹을 형성하는 방법을 보여준다. 백킹은 초음파 트랜스듀서를 형성하기 위하여 트랜스듀서 재료와 함께 사용될 수 있다. 백킹은 다차원 트랜스듀서 어레이를 이용한 동작을 위한 것이나, 1차원 어레이와도 동작할 수 있다.
본 방법은 도시된 순서로 수행된다. 대안적으로, 상이한 순서가 제공된다. 예를 들어, 슬라이스 절단 단계(act)(20)는 시트 형성 단계(12) 이전에 또는 시트 형성 단계(12)의 일부로서 수행된다. 부가적이거나 상이하거나 더 적은 개수의 단계들이 제공될 수도 있다. 예를 들어, 시트는 예를 들어, 캐스팅 또는 몰딩에 의해 시트에 홀들을 형성할 필요없이 칩 또는 인서트들 둘레에 형성된다.
다수의 실시예들이 가능하다. 도 2-도 8은 웨이퍼 프로세스 타입 실시예를 보여준다. 도 9-도 12는 블록 프로세스 실시예를 보여준다. 양 실시예는 도 1의 소정의 단계들 또는 모든 단계들을 포함한다. 하나 이상의 칩들의 다수의 측면들 둘레에 또는 그들에 인접하여 백킹 재료를 몰딩 또는 캐스팅하는 것과 같은, 다른 실시예들이 사용될 수 있다.
단계(12)에서, 음향 감쇠 재료의 시트(32)가 형성된다. 캐스팅, 몰딩, 증착 또는 다른 프로세스가 사용될 수 있다. 도 2에 도시된 일 실시예에서, 부울(boule)(30) 또는 백킹 재료의 실린더가 사용된다. 부울은 텅스텐-충전된 에폭시(tungsten-loaded epoxy)와 같은, 충전된 에폭시를 몰딩함으로써 형성된다. 고체, 폴리머, 반고체 또는 에폭시를 포함하는 다른 백킹 재료들이 사용될 수도 있다. 아무런 충전 재료(loading material)도 사용되지 않거나, 상이한 충전 재료들이 사용될 수도 있다. 예를 들어, 부울(30)의 한 측면으로부터 다른 측면으로 음향 감쇠를 변화시키는 것과 같이, 충전 재료 또는 베이스 백킹 재료의 밀도는 변화될 수 있다.
시트(32)는 웨이퍼로서 형성된다. 웨이퍼는 부울(30)로부터 슬라이싱된다. 슬라이싱은 웨이퍼 소(wafer saw), 다이싱 소, ID 소, 또는 다른 웨이퍼 형성 프로세스를 이용하여 수행된다. 웨이퍼의 두께 또는 높이는 약 엘리먼트 피치이다. 예를 들어, 백킹은 앙각으로 400 마이크론 엘리먼트 피치를 갖는 다차원 어레이에 사용하기 위한 것이다. 웨이퍼는 360-420 마이크론과 같이, 약 400 마이크론이 되도록 슬라이싱된다. 앙각 또는 방위각으로 하나, 둘 또는 그 이상의 엘리먼트 간격보다 더 큰 높이를 포함하여, 다른 두께가 사용될 수도 있다. 웨이퍼는 요구된 두께보다 더 크게 절단될 수도 있고, 그 다음 부울(30)로부터 절단된 이후 특정 사양으로 그라인딩될 수 있다. 시트(32)는 웨이퍼 테이프 또는 다른 웨이퍼 홀더 상에 배치된다.
도 2에 도시된 실시예에서, 부울(30)은 상부로부터 바닥으로 연장되거나 부울(30) 내에서 연장되는 복수 개의 와이어들(36)로 형성된다. 와이어들(36)은 금, 구리, 트레이스를 가진 플렉스 재료 또는 다른 도전체들이다. 와이어들(36)은 복수 개의 패턴들로 분포된다. 각각의 패턴은 엘리먼트들(58)의 행(미도시)에 사용되도록 하나의 슬라이스(50)에 대응한다. 도 2는 백킹의 5개의 슬라이스들(50)을 가진 시트(32)를 보여준다. 각각의 슬라이스에 대한 한 세트의 와이어들(36a)은 앙각 또는 방위각 피치와 같은 일 엘리먼트 피치에 있다. 하나의 와이어(36a)가 슬라이스(50)와 함께 사용되는 행의 각 엘리먼트에 대하여 제공된다. 각각의 슬라이스(50)에 대한 와이어들(36b)의 또 다른 세트는 시스템 인터커넥트 PC 보드(60)(미도시)와 같은, 케이블들 또는 다른 전자장치들에 접속하기 위해 일 피치에 있다.
시트(32)가 웨이퍼로서 형성될 때, 부울(30)의 슬라이싱은 또한 와이어들(36)을 슬라이싱한다. 와이어들(36)은 시트(32)를 통해 연장된다.
도 3에 도시된 대안적인 실시예에서, 부울(30)은 와이어들(36)을 포함하지 않는다. 대신, 부울(30)은 아무런 추가 컴포넌트들을 갖지 않는다. 와이어들이 아닌 다른 부가물들이 제공될 수도 있다. 부울(30)에서의 와이어들(36) 대신에, 인서트들(42)이 사용될 수도 있다. 인서트들(42)은 부울(30)에 사용된 것과 동일하거나 상이한 백킹 재료와 같은 백킹 재료로 형성된다. 플라스틱, 반도체 또는 에폭시와 같은 다른 재료들이 제공될 수도 있다. 인서트들(42)은 와이어(36a, 36b), 패치, 볼 또는 전극과 같은 도전체들을 포함한다. 도전체들은 항상은 아니지만 인서트(42) 안을 통해 연장된다. 대안적으로, 도전체들은 항상 인서트(42)를 통해 연장된다. 인서트(42)는 시트(32)의 두께와 동일한 또는 시트의 두께보다 약간 작은 것과 같은 유사한 두께를 갖는다.
도전체들은 와이어들(36)에 대하여 앞서 논의된 간격을 갖는다. 주어진 인서트(42) 상의 도전체들은 상이한 슬라이스들(50)에 대한 것이다. 시트(32)를 슬라이싱할 때, 커트는 인서트(42)를 통해 연장되어, 상이한 도전체들을 분리하여 노출시킨다. 대안적으로, 싱이한 인서트들(42)이 상이한 슬라이스들(50)에 대해 제공된다. 하나가 도시되어도 다수의 인서트들(42)이 사용될 수도 있다. 시트(32)의 3개의 슬라이스 섹션들을 따라 연장되는 인서트(42)와 같이, 둘 이상이 도시되어도 하나의 인서트(42)가 사용될 수도 있다.
단계(14)에서, 홀들(34, 40)이 시트(32)에 형성된다. 홀들(34, 40)은 다이- 펀칭(die-punch)된다. 홀을 형성하기 위한 다른 기술들이 사용될 수도 있다. 예를 들어, 홀은 몰딩, 절단, 캐스팅 또는 에칭에 의해 형성된다. 일 실시예에서, 홀들(34, 40)이 부울(30)에 있다. 다른 실시예들에서, 홀들(34, 40)이 시트(32)에 형성된다.
홀들(34)은 칩(44)(미도시)을 위한 크기를 갖는다. 홀들(34)은 시트(32)를 통해 연장되나, 칩(44)과 동일하거나 칩(44)보다 약간 더 큰 형태 및 수치를 갖는다. 홀들(40)은 인서트들(42)을 위한 크기를 갖는다. 상이한 크기를 가진 인서트들(42)이 사용되는 경우, 상이한 크기를 가진 홀들(40)이 사용된다. 홀들은 시트(32)로부터 형성되는 슬라이스들(50)에 기초하여 배치되고 배향된다. 도시된 것과 다른 상대적인 위치들 및 방향들이 사용될 수도 있다.
단계(16)에서, 하나 이상의 칩들(44)이 시트(32) 내에 배치된다. 도 4는 3개의 칩들(44)이 슬라이스(50)와 연관된 각각의 영역에 배치되는 경우의 일 예를 보여준다. 슬라이스(50) 당 또는 시트(32) 당 더 적은 개수 또는 더 많은 개수의 칩들(44)이 사용될 수도 있다. 인서트들(42)이 또한 시트(32) 내에 배치된다. 슬라이스(50) 당, 또는 시트(32) 당 더 적은 개수의 또는 더 많은 개수의 인서트들(42)이 사용될 수도 있다.
만약 칩들(44) 및 인서트들(42)이 존재한다면, 칩들(44) 및 인서트들(42)은 픽 앤드 플레이스 프로세싱에 의해 배치된다. 칩들(44)은 웨이퍼 테이프 또는 홀더로의 부착을 위해 또는 웨이퍼 테이프 또는 홀더에 의한 보호를 위해 능동 컴포넌트들과 함께 하방으로 배치된다. 활성 표면(active surface)이 시트(32)의 바닥 과 동일한 평면에 제공된다. 칩 활성 표면은 선택적으로 보호층으로 코팅될 수 있고, 보호층은 이후에 재분포 프로세스 동안 제거되거나 에칭된다. 홀(34, 40)에 칩(44) 및 인서트(42)를 배치하기 위한 다른 공지된 프로세스 또는 이후에 개발되는 프로세스가 사용될 수도 있다. 자동화된 배치 또는 수동 배치가 사용될 수도 있다.
칩들(44) 및/또는 인서트들(42)은 시트(32)의 두께보다 더 크거나, 같거나 또는 더 작은 두께를 갖는다. 예를 들어, 칩들(44) 및 인서트들(42)의 두께는 대략 같거나 5-10% 더 작다. 칩들(44) 및 인서트들(42)은 홀들(34, 40)에서 연장되지 않는다. 홀들(34, 40)의 나머지 부분들은 백 필링(backfilling)을 위한 에폭시로 충진된다. 스퀴징(squeegeeing) 또는 다른 프로세스가 시트(32)의 상부에 대해 평평한 표면을 제공하도록 사용된다. 칩들(44)의 활성 표면이 하방으로 배치되기 때문에, 에폭시는 아마도 활성 표면과 접촉하지 않는다. 대안적으로, 칩들(44) 및/또는 인서트들(42)은 홀들(34, 40)에서 연장되지 않고, 래핑(lap)되거나 그라인딩되거나 또는 시트(32)를 가진 평면 표면으로부터 에칭된다. 백 필링은 임의의 갭들을 충진하기 위해 제공될 수 있다.
백 필링 재료는 경화되어 복합 시트(composite sheet)(32)를 형성한다. 일단 경화되면, 시트(32)는 프레임, 테이프 또는 다른 홀더로부터 제거될 수 있다. 다른 실시예들에서, 추가 프로세스들이 제거 이전에 일어난다.
단계(18)에서, 도전체들(46)이 칩들(44)로부터 시트(32)의 라인들(48)로 형성된다(도 5 참조). 라인들(48)은 시트(32)로부터 절단될 슬라이스들의 에지들에 대응한다. 라인들(48)은 인서트들(42) 또는 와이어들(36a, 36b)에 따라 정렬되어 절단이 이루어질 때 와이어들(36a, 36b) 또는 전도성 표면들을 노출시킨다. 도전체들(46)은 칩(44) 상의 패드, 납땜 볼, 또는 다른 도전체들, 엘리먼트의 와이어들(36) 및 출력 전도성 표면들과 접속된다. 도전체들(46)은 임의의 충진재(filler) 위에서, 음향 백킹 재료 위에서, 그리고 와이어들(36) 또는 전도성 표면들 상에서 칩으로부터 연장된다.
도전체들(46)은 증착, 포토리소그래피, 에칭, 도금 및/또는 다른 반도체 프로세스에 의해 형성된다. 예를 들어, 평면 IC 재분포 프로세싱이 사용된다. 도전체들(46)이 시트(32)의 상이한 슬라이스들(50)에 대해 패터닝된다. 도전체들(46)이 시트(32) 상에 제공된 것으로 도시된 반면, 층이 있는 시트(32) 내에 제공될 수도 있다.
상이한 어레이들 및/또는 칩들(44)이 상이한 접속 구성들 또는 피치를 가질 수 있기 때문에, 도전체들(46)이 상이한 것들에 부합되도록 패터닝된다. 예를 들어, 칩(44)의 입력들의 피치는 칩(44)에 접속되는 엘리먼트들(58)의 피치보다 더 작아서, 도전체들(46)은 부채꼴로 뿔뿔이 펼쳐진다. 다른 재분포가 사용될 수도 있다. 재분포는 상이한 어레이들을 가진 모듈 칩들의 사용을 허용한다.
전기적 또는 기계적 보호를 위하여, 시트(32)는 절연체로 코팅될 수 있다. 예를 들어, 전체 시트(32)는 스핀 코팅된다. 코팅은 상향 표면, 하향 표면 또는 양자 모두 상에 존재한다. 대안적인 실시예들에서, 어떠한 코팅도 제공되지 않는다.
단계(20)에서, 하나 이상의 슬라이스들(50)이 시트(32)로부터 절단된다. 절단은 예를 들어, 다이아몬드 톱 또는 다른 반도체 절단 기술을 이용한 다이스이다. 절단은 라인들(48)을 따라 이루어진다. 절단은 라인들(48)을 따라 도전체들, 예를 들어, 인서트들(42)의 와이어들(36)을 노출시킨다. 노출된 도전체들은 전극들, 다른 도전체들 또는 트랜스듀서의 엘리먼트들과 접촉하기 위한 영역을 갖는다. 대안적인 실시예에서, 절단은 와이어들(36)을 노출시키지 않고, 와이어들(36)은 이후에 그라인딩에 의해 노출된다.
각각의 슬라이스(50)는 하나 이상의 칩들(44), 재분포 도전체들(46), 및 노출된 에지 표면 도전체들(52)을 포함한다. 도 5에 도시된 예에서, 각각의 슬라이스는 3개의 칩들(44)을 포함한다. 도전체들(46)은 노출된 에지 표면 도전체들(52)을 칩들(44)의 입력들로 접속하고, 칩들(44)의 출력을 다른 노출된 에지 표면 도전체들(52)로 접속한다.
슬라이스들(50)은 어레이에 인접하여 배치될 수 있도록 하는 크기를 갖는다. 예를 들어, 각각의 슬라이스(50)는 전체 방위각 행의 엘리먼트들을 커버하면서 단지 한 열의 앙각 엘리먼트들만 커버하는 크기를 갖는다. 칩들(44)은 목적하는 음향 감쇠를 제공하기 위하여 슬라이스(50)의 엘리먼트 측면으로부터 충분한 거리만큼, 예를 들어, 약 5-10 밀리미터만큼 이격된다. 시트(32)의 백킹 재료에 의해 커버되지 않는 칩(44)의 하나 이상의 에지들을 포함하여, 칩들(44)로부터 다른 에지들로 임의의 거리들이 제공될 수 있다.
단계(22)에서, 복수 개의 슬라이스들(50)이 함께 적층된다. 도 6은 백킹 블 록(54)을 형성하는 스택을 보여준다. 지표물(fiducial), 프레임 또는 다른 구조물이 슬라이스들(50)을 정렬시킨다. 절연 코딩, 에폭시 또는 백킹 재료는 다른 슬라이스들(50)로부터 하나의 슬라이스(50)의 도전체들을 절연시킨다.
백킹 블록(54)은 예를 들어, 노출된 와이어들(36a)로부터 노출된 엘리먼트 콘택들(52)의 표면을 제공한다. 대안적으로, 백킹 블록(54)은 엘리먼트 콘택들(52)을 노출시키기 위하여 그라인딩된다. 엘리먼트 콘택들(52)은 백킹 재료 및/또는 절연 재료에 의해 서로로부터 전기적으로 절연된다. 엘리먼트 콘택들(52)은 트랜스듀서의 엘리먼트 분포에 대응하여 표면 상에 분포된다. 각각의 엘리먼트 콘택(52)은 어레이의 전극으로서 사용될 수 있거나 엘리먼트 전극들과 접속되기 위하여 사용될 수 있다. 각각의 슬라이스(50)가 한 차원의 엘리먼트들(58)의 단일 행에 대응하는 경우, 충분한 개수의 슬라이스들(50)이 나머지 차원의 다수의 엘리먼트들(58)에 대해 제공된다. 2 이상의 행들에 대한 노출된 엘리먼트 콘택들(52)을 가진 슬라이스들(50)이 사용될 수도 있다. 어레이의 전체 폭보다 작게 연장된 슬라이스들(50)이 사용될 수도 있다.
적층된 슬라이스들(50)이 단계(24)에서 함께 라미네이팅된다. 열 또는 다른 활성물이 라미네이션을 위해 사용될 수 있다. 에폭시 또는 다른 결착제(binding aget)가 사용될 수도 있다. 대안적인 실시예에서, 강구조체(rigid structure) 또는 클램프가 사용 동안 스택(54)을 함께 유지한다.
도 7은 트랜스듀서 재료(56)의 층 부가를 보여준다. 트랜스듀서 재료(56)의 층은 고체 압전 세라믹, 복합물 또는 다른 변환 재료(transduction material)이다. 층은 전극들 및/또는 정합층(matching layer)들을 포함할 수 있다. 일 실시예에서, 층은 백킹 블록(54)에 접착되고, 그 다음 엘리먼트들(58)이 다이싱에 의해 형성된다. 서브-엘리먼트들 또한 형성될 수 있다. 다른 실시예들에서, 엘리먼트들(58)은 백킹 스택(54)에 접착되기 이전에 형성된다. 엘리먼트들(58) 및 대응하는 자국(kerf)들은 엘리먼트 콘택들(52)에 따라 정렬된다. 접지 평면(grounding plane)은 엘리먼트들(58)의 최상부 측면을 접지하기 위하여 임의의 정합층들 위에 또는 아래에 포함될 수 있다.
도 8은 시스템 인터커넥트 보드(60)의 접속을 보여준다. 백킹 블록(54)은 백킹 블록(54)의 후방에 있는 시스템 측면 전도성 표면(52)을 노출시키도록 그라인딩된다. 대안적으로, 단계(20)의 슬라이싱은 전도성 표면들(52)을 노출시킨다. 표면들(52)은 예를 들어, 플립 칩 타입 납땜을 사용하여, 보드(60)에서의 도전체들과 짝을 이루도록(mating) 백킹 블록(54) 상에 배열된다. 인터커넥트 보드(60)는 접착되거나, 압착되거나 또는 그렇지 않으면 백킹 블록(54)과 접속된다. 정렬에 의해, 보드(60)의 도전체들은 칩들(44)에 의해 출력된 백킹 블록(54)의 도전체들과 접속된다.
도 17은 인터커넥트 보드(60)를 위한 접속들의 상이한 실시예들을 보여준다. 일 실시예는 아날로그 접속에 대한 것이고, 또 다른 실시예는 디지털 신호 접속에 대한 것이다. 다른 아날로그 또는 디지털 접속들, 또는 양쪽 모두의 접속들이 사용될 수 있다. 슬라이스들(50)이 인터커넥트 보드(60)로의 접속과 연관된 후방-측으로부터 적층된 상태로 도시된다. 콘택들(80)은 보드(60)를 칩들(44)에 접속한 다. 디지털 구현을 위하여, 상이한 슬라이스들(50)로부터의 콘택(80) 쌍들이 데이지 체인으로 또는 다른 포맷으로 함께 접속된다. 하나의 행은 칩(44)에 의해 다루어지는 슬라이스(50)의 부분에 대한 입력을 나타내고, 또 다른 행은 칩(44)에 의해 다루어지는 슬라이스(50)의 부분에 대한 출력을 나타낸다. 각각의 출력은 부분적인 또는 서브-어레이 합(예를 들어, 방위각으로만 합산되고 앙각으로는 합산되지 않음)이다. 또 다른 슬라이스로부터의 입력은 출력과 합산될 수 있고, 방위각 및 앙각으로의 서브-어레이 합산을 제공한다. 주어진 서브-어레이에 대한 콘택(82)은 플로팅되거나 접지된다. 또 다른 콘택(82)은 시스템으로의 출력이다. 아날로그 실시예에 대하여, 각각의 콘택(80)은 부분적인 서브-어레이(예를 들어, 방위각으로만 합산되고 앙각으로는 합산되지 않음)이다. 콘택들(80)의 그룹들은 서브-어레이를 형성하기 위하여 함께 접속된다(예를 들어, "H" 형태로 표현됨). 완전한 서브-어레이 신호들은 시스템으로 와이어링된다. 다른 콘택들(88)은 전력, 접지 및/또는 제어 신호들을 위해 사용된다. 이러한 콘택들(88)이 칩(44) 당 단지 하나로서 도시되나, 더 많은 개수가 제공될 수도 있다. 인터커넥트 보드(60)는 데이지 체인, "H" 접속, 및/또는 전력/접지/제어 접속들 위한 와이어들을 제공한다. 다른 구성들이 사용될 수도 있다.
칩들(44)은 각각의 주어진 슬라이스(50)에 대한 채널 총수(channel count)를 감소시킨다. 멀티플렉싱, 서브-어레이 믹싱, 부분적인 빔 성형, 그들의 결합 또는 채널 감소를 위한 다른 기술들이 사용될 수도 있다. 입력 엘리먼트 데이터는 더 적은 개수의 출력들 상에서 결합된다. 출력 데이터는 아날로그 또는 디지털이다. 출력 데이터는 인터커넥트 보드(60)로 제공된다. 인터커넥트 보드(60)는 신호 트레이스들 및/또는 비아들을 가진 절연 재료의 PC 보드이다. 능동 또는 수동 회로들은 인터커넥트 보드(60) 상에 제공될 수도 있고 제공되지 않을 수도 있다. 예를 들어, 커패시터들이 전력 저장 또는 DC 디커플링을 위하여 제공된다.
인터커넥트 보드(60)는 칩들(44)의 출력들을 케이블들, 예를 들어, 인터커넥트 보드(60)에 연결된 동축 케이블들로 접속한다. 제어 신호들, 전력 및/또는 전송 파형들이 하나 이상의 도전체들(46)을 사용하여 인터커넥트 보드(60)를 통해 또는 인터커넥트 보드(60)에 의해 칩들(44)로 제공될 수 있다. 인터커넥트 보드(60)는 예를 들어, 추가적인 채널 감소를 수행하기 위하여, 하나의 슬라이스(50)로부터 또 다른 슬라이스(50)의 칩(44)으로 신호를 제공할 수 있다. 예를 들어, 부분적인 빔 성형이 엘리먼트들의 상이한 앙각 행(elevation row)들로부터 나온 신호들을 결합함으로써 제공된다.
도 9-도 12는 도 1의 방법을 구현하기 위한 대안적인 실시예를 보여준다. 백킹 재료의 시트는 단계(12)에서 블록으로부터 형성된다. 도 9는 다차원 트랜스듀서 어레이와 함께 동작하기 위한 크기 및 형태를 가진 백킹 재료의 블록(54)을 보여준다. 이하에서 기술되는 절단으로 인하여 높이에 따라 더 큰 수치들을 갖는 것과 같이, 도시된 것과 다른 크기들이 사용될 수도 있다. 블록(54)은 충전된 에폭시이고, 다른 음향 감쇠 재료들이 사용될 수도 있다.
블록(54)은 복수 개의 와이어들(62)을 포함한다. 와이어들(62a)은 음향 또는 트랜스듀서 측면 상에 있다. 와이어들(62b)은 시스템 측면 상에 있다. 와이어 들(62)에 대한 대안으로서, 유연성 있는 재료 상의 트레이스들 또는 다른 도전체들이 사용될 수도 있다. 와이어들(62a)은 블록(54)의 전체 높이를 따라 연장되고 0.2 mm와 같은 엘리먼트 피치로 이격된다. 시스템 측면 상의 와이어들(62b)은 전체 높이를 따라 연장되고, 인터커넥트 보드(60)와 백킹의 칩들(44)(미도시) 사이의 시스템 측면 접속들에 대해 적절하게 이격된다. 칩들(44)(미도시)이 채널 총수를 감소시키는 경우, 더 적은 개수의 와이어들(62b)이 요구될 수 있다. 와이어들(62)은 외부의 에지 상에 있으나, 그라인딩에 의해 추후 노출되도록 블록(54) 내에 매립될 수도 있다.
도 10은 블록(54)에 트랜스듀서 재료(56)의 층을 부가하는 것을 보여준다. 블록(54)의 음향 측면은 와이어들(62a) 상에 평평한 표면들을 제공하기 위하여 그라인딩된다. 트랜스듀서 재료(56)는 블록(54)에 접착되거나, 그렇지 않으면 블록(54)에 접속된다.
트랜스듀서 재료(56)는 엘리먼트들 및/또는 서브-엘리먼트들을 형성하도록 다이싱된다. 소정의 자국들(64)이 트랜스듀서 재료(56) 및 블록(54)을 통해 연장되어 슬라이스들(50)을 형성한다. 다이싱은 다이아몬드 지립 ID 톱(diamond grit ID saw)으로 수행되나, 다른 절단 장치들이 사용될 수도 있다. 절단은 다이싱에 의해 형성된 엘리먼트들(58)과 와이어들(62a의 접촉을 유지하면서 앙각으로 와이어들(62)을 자른다. 도 12는 결과적으로 나오는 슬라이스들(50)을 보여준다. 슬라이스들(50)은 도 2-도 8의 실시예와 달리, 적층 이전에 각각의 슬라이스(50) 상에 트랜스듀서 재료(56)를 포함할 수 있다. 이러한 구성 방법은 트랜스듀서 재료(56) 를 각각의 슬라이스(50)에 제공하는 것을 요구하지 않는다. 트랜스듀서 재료(56)의 어레이는 블록(54)이 어떻게 구성되는지와 무관하게 단부에 전체 피스로서 부착될 수 있다.
도 1의 단계들(14 및 16)에서, 홀들(34)은 슬라이스들(50)에 형성되고, 칩들(44)은 홀들(34)에 배치된다. 도전체들이 단계(18)에서 형성된다. 단계(20)는 단계(12)와 함께 일어난다. 슬라이스들(50)은 단계들(22 및 24)에서 적층되고 라미네이팅된다.
다른 실시예들이 슬라이스들(50)을 형성하기 위하여 제공될 수 있다. 예를 들어, 슬라이스들은 블록 또는 웨이퍼로부터 절단되지 않고 개별적으로 형성된다.
도 8은 초음파 트랜스듀서(70)를 보여준다. 적층 및 라미네이팅 이후에, 매립된 칩들(44)을 가진 감쇠 재료의 백킹 블록(54)이 제공된다. 백킹 블록(54)은 초음파 트랜스듀서(70)를 제공하기 위하여 트랜스듀서 재료(56)와 함께 사용된다. 초음파 트랜스듀서(70)는 트랜스듀서 재료(56), 엘리먼트들(58) 상의 전극들, 백킹 블록(54) 및 인터커넥트 보드(60)를 포함한다. 부가적이거나 상이하거나 더 적은 개수의 컴포넌트들이 제공될 수도 있다. 예를 들어, 정합층, 접지 평면 플렉스, 렌즈, 하우징, 동축 케이블들 및/또는 무선 트랜시버가 포함된다. 또 다른 예로서, 트레이스들을 가진 플렉스 재료 또는 케이블 커넥터가 인터커넥트 보드(60) 없이 백킹 블록(54)과 접속된다.
트랜스듀서 재료(56)는 복수 개의 엘리먼트들(58)로 다이싱되거나 형성된다. 엘리먼트들(58)은 엘리멘트들(58)의 1차원, 2차원 또는 다른 다차원 어레이로 이격 된다. 엘리먼트들(58)의 다차원 어레이에 대하여, 엘리먼트들(58)은 앙각 및 방위각으로 직사각형 그리드로 이격된다. 다른 그리드들이 사용될 수도 있다. 엘리먼트들(58)은 서브-다이싱을 가진 또는 서브-다이싱이 없는 단일 층 또는 다층 압전 엘리먼트들(58)이다. 다른 타입의 트랜스듀서 재료(예를 들어, 비압전)가 가능하다. 블록(54)을 구성한 이후, 임의 타입의 트랜스듀서가 부착될 수 있다. 예를 들어, 후면 콘택 비아들을 가진 CMUT가 블록(54)에 부착된다.
각각의 엘리먼트(58)는 엘리먼트(58)의 대향하는 면들 상에 전극들을 포함한다. 하나의 전극은 트랜스듀서 재료(56)와 백킹 블록(54) 사이에 배치된다. 나머지 전극은 음향 신호들이 전송되고 음향 신호들이 환자로부터 수신되는 엘리먼트(58)의 측면 상에 배치된다. 전극들은 플렉스 재료(예를 들어, 전송 및 수신을 위한 엘리먼트의 측면 상의 접지 평면) 상의 도전체들에 의해 형성된, 와이어들(62), 전도성 표면들(52), 또는 백킹 블록(54)의 다른 도전체에 의해, 또는 다른 기술에 의해 형성된 엘리먼트들 상에 놓여진다. 백킹 블록(54)에 인접한 전극들은 예를 들어, 엘리먼트 패턴과 매칭되는 패턴으로 다이싱함으로써, 서로로부터 전기적으로 절연된다.
백킹 블록(54)은 트랜스듀서(70)의 후면으로부터 나오는 에너지의 음향 감쇠를 위한 것이다. 트랜스듀서 재료(56)를 통해 지나가는 음향 에너지 또는 환자로부터 떨어져 있는 트랜스듀서 재료(56)로부터 전파되는 음향 에너지가 감쇠된다. 감쇠는 변환에 의해 생성된 전기 신호들에서의 바람직스럽지 못한 간섭을 생성하기에 충분히 큰 음향 에너지의 반사들을 제한하거나 회피한다. 백킹 블록(54)은 환 자로부터 나오지 않은 에코들에 의한 신호 기여를 방지하거나 제한한다.
백킹 블록(54)은 1-20 MHz와 같은 목적하는 음향 주파수에서 감쇠되는 임의의 현재 공지된 재료 또는 이후에 개발될 재료이다. 백킹 블록(54)은 감쇠를 위한 고체 또는 복합 재료를 포함한다. 재료는 몰딩될 수 있고, 캐스팅될 수 있고, 그리고/또는 기계가공될 수 있다. 일 실시예에서, 에폭시 및 텅스텐과 같은 하나 이상의 충진재들로 이루어진 복합 재료가 사용된다.
백킹 블록(54)은 트랜스듀서 재료(54)의 후면와 접촉하기 위한 표면(72)을 포함한다. 표면(72)은 전극들 및/또는 엘리먼트들(58)과 접속하기 위하여 복수 개의 이격된 또는 전기적으로 절연된 노출 도전체들(52)을 포함한다. 대안적으로, 전기 절연이 다이싱에 의해 제공된다.
백킹 블록(54)은 칩(44)과 같은 하나 이상의 반도체를 포함한다. 반도체는 트랜지스터와 같은 능동 회로를 포함한다. 일 실시예에서, 반도체는 주문형 집적 회로(application specific integrated circuit)이나, 다른 집적 회로들이 사용될 수도 있다(예를 들어, 일반 프로세서). 반도체는 이미징 시스템으로 통신되는 정보의 채널 개수를 감소시킨다. 임의의 감소 기술이 사용될 수도 있다. 예를 들어, 반도체는 시간 및/또는 주파수 멀티플렉싱을 사용하여 멀티플렉싱한다. 또 다른 예로서, 반도체는 파형을 생성하기 위하여 스위치와 같은 펄스기(pulser)를 포함한다. 송신 및/또는 수신 빔 성형 컴포넌트들, 예를 들어, 지연, 위상 회전기(phase rotator), 증폭기, 합산기 또는 송신 및 수신 애퍼쳐들을 상대적으로 지연시키고 애포다이징(apodizing)하기 위한 다른 컴포넌트들이 포함될 수 있다. 수 신 빔 성형을 위하여, 합산이 엘리먼트들(58)의 어레이의 서브-애퍼쳐에 대하여 부분적으로 빔 성형하도록 사용될 수 있다. 다른 예들에서, 반도체는 더 적은 개수의 채널 상에서 상이한 엘리먼트들(58)로부터 나온 신호들을 혼합하기 위하여 믹서, 또는 증폭기를 구비한 스위치들을 포함한다. 반도체는 아날로그-대-디지털 컨버터, 제어기, 송신/수신 스위칭 및/또는 필터링과 같이, 채널 감소를 위한 회로가 아닌 다른 회로를 포함할 수도 있다.
반도체는 특정 어레이 및/또는 이미징 시스템에 대하여 동작할 수 있다. 예를 들어, 반도체는 주어진 동작 대역폭 및 동작 주파수에 대하여 특정 피치에서 엘리먼트들(58)의 어레이에 대한 부분적 또는 서브-어레이 빔 성형을 구현한다. 대안적으로, 반도체는 상이한 엘리먼트 피치, 이미징 시스템, 주파수 및/또는 대역폭으로 동작하도록 구성될 수 있다. 그렇게 구성됨으로써, 동일한 반도체가 상이한 어레이들과 동작할 수 있다. 다수의 어레이들이 제공되는 경우, 동일한 칩(44)이 임의의 어레이들과 함께 사용될 수 있기 때문에, 집적 회로를 생산하는 비용이 감소될 수 있다.
반도체는 음향 감쇠 백킹 재료에 매립된 집적 회로와 같이 백킹 재료 내에 존재한다. 백킹 블록(54)의 백킹 재료는 반도체와 표면(72) 또는 트랜스듀서 재료(54) 사이에 있다. 예를 들어, 약 5-10 mm 또는 다른 분리가 제공된다. 칩(44)의 한 측면은 백킹 재료에 인접하거나 백킹 재료에 접속된다. 백킹 재료는 또한 상기 한 측면에 접속된 측면들과 같이, 하나 또는 2개의 다른 측면에 인접할 수도 있다. 일 실시예에서, 백킹 재료는 칩(44)의 4개 측면에 인접하거나 칩(44)의 4개 측면을 둘러싼다. 슬라이스들(50)에 대하여, 백킹 재료는 대향하는 측면들의 2개의 세트에 인접해 있다. 나머지 2개의 측면들은 다른 칩들에 인접해 있으나, 에폭시 또는 하나 이상의 절연층에 의해 분리된다. 다른 실시예들에서, 백킹 재료는 6개의 측면들 또는 전체 칩(44)을 둘러싼다. 백킹 재료는 전체적으로 측면들을 따라 연장될 수 있거나 하나 이상의 측면들의 일 부분에만 인접하여 있을 수 있다. 백킹 블록(54) "내"에 있다는 것은 칩(44)의 적어도 일 부분이 백킹 블록(54)의 에지 외부에 있거나 백킹 블록(54)의 에지 상에 노출됨을 포함할 수 있다.
전체 백킹 블록(54)에 하나의 칩(44)이 제공될 수도 있다. 다른 실시예들에서, 1 이상의 칩(44)이 백킹 블록(54)에 매립된다. 예를 들어, 복수 개의 슬라이스들(50)이 백킹 블록(54)을 구성한다. 각각의 슬라이스(50)는 하나 이상의 칩들(44)을 포함한다. 집적 회로들은 각각의 슬라이스(50)와 연관된 엘리먼트들(58)에 대한 백킹 블록(54)에 제공된다. 예를 들어, 각각의 슬라이스(50)는 방위각 또는 앙각 차원에서 엘리먼트들(58)의 행과 정렬된다. 각각의 슬라이스(50)의 매립된 집적 회로는 엘리먼트들(58)의 각각의 행에 대하여 채널 감소를 수행한다.
백킹 블록(54)은 또한 음향 감쇠 백킹 재료 내에 복수 개의 트레이스들 또는 도전체들(46)을 포함한다. 도전체들(46)은 예를 들어, 슬라이스들(50)과 연관된 증착 트레이스들이다. 대안적으로, 도전체들(46)은 와이어, 플렉스 재료, 또는 몰딩 또는 다른 프로세스에 의해 백킹 블록(54)에 형성된 다른 장치이다. 도전체(46)는 패드, 와이어, 전극 또는 다른 도전체에 납땜되거나 연결된 트레이스들과 같이 상이한 부분들을 포함할 수 있다. 도전체들(46)은 백킹 블록(54)의 표면 상 에서의 노출을 위한 부분들 및 칩(44)의 입력/출력 패드들을 접촉하기 위한 부분들을 포함할 수 있다.
도전체들(46)은 엘리먼트들(58) 또는 대응 전극들을 칩(44) 또는 집적 회로의 입력들에 접속한다. 도전체(46)는 반도체로부터 백킹 재료를 통해 또는 백킹 재료 상에서 엘리먼트(58)로 연장된다. 일 실시예에서, 도전체들(46)은 백킹 블록(54)의 표면(72) 상에서 전도성 표면들(52)로 연장된다.
도전체들(46)은 전도성 표면들(52)의 엘리먼트 피치로부터 칩(44)의 집적 회로 상의 입력들의 피치로 재분포된다. 피치들은 상이하나, 동일할 수도 있다. 예를 들어, 슬라이스들(50)을 구비한 실시예를 사용하여, 전도성 표면들(52)은 일 행으로 표면(72) 상에 노출된다. 도전체(46)들은 각 행의 전도성 표면들(52)을 각각의 반도체 칩으로 연결한다. 도전체들(46)은 칩(44)쪽으로 부채꼴 형태로 오므라들거나 펼쳐질 수 있다. 슬라이스 당 일 칩 방법에서, 도전체들(46)은 더 큰 칩을 수용하기 위하여 부채꼴 형태로 펼쳐질 수 있다. 도전체들(46)의 상이한 패턴들이 사용될 수 있기 때문에, 동일한 칩(44)이 상이한 엘리먼트 피치들로 사용될 수 있다. 상이한 칩들(4)이 동일한 엘리먼트 피치로 사용될 수 있다.
다른 도전체들(46)은 반도체로부터 백킹 재료를 통해 또는 백킹 재료 상에서 백킹 블록(54)의 후방까지 연장되나, 측면으로 연장될 수도 있다. 4개의 표면들은 슬라이스들과의 접촉을 위해 이용가능하다. 트랜스듀서 어레이 측면 및 시스템 인터커넥트 측면은 주요 표면들이나, 슬라이스들에 직교하는 블록(54)의 모든 4개 표면들이 콘택들을 가질 수 있다. 예를 들어, 도 15 및 도 16은 어레이의 접지 또는 다른 목적을 위해 사용될 수 있는 슬라이스들(50)의 측면들 상에 있는 접지 콘택들(70)을 보여준다. 또 다른 예로서, 칩(44)으로의 전력, 칩(44)에 대한 제어 신호 또는 칩(44)으로부터의 출력을 위한 도전체들(46)이 트랜스듀서 재료(56)에 대향하는 표면으로 연장된다. 집적 회로에 의해 수행되는 채널들의 결합으로 인하여, 더 적은 개수의 도전체들(46)이 제공될 수도 있다.
도 15 및 도 16은 측면 콘택들(70)을 보여준다. 콘택들(70)은 다른 도전체들(46) 및/또는 칩(44)에 접속된다. 일 실시예에서, 콘택들(70)은 접지를 위한 것이다. 도 16은 어레이(56)의 전방 표면을 접지하기 위한 랩-어라운드 전도성 막(wrap-around conductive film)(72)을 보여준다. 전도성 막(72)은 압착, 도전성 풀, 납땜 범프 또는 다른 프로세스에 의해 콘택들(70)에 연결된다. 콘택들(70)은 하나 또는 2개의 측면들 상에 있을 수 있다. 다른 실시예들에서, 하나 이상의 측면 콘택들(70)은 외부 실드(shield)로 블록(54)을 전기적으로 접지하기 위한 것이다. 측면 상에 아무런 콘택들이 사용되지 않을 수도 있고, 다수의 콘택들(70)이 사용될 수도 있다.
도 13은 냉각을 갖는 트랜스듀서(70)의 또 다른 실시예를 보여준다. 트랜스듀서(70)들은 백킹 블록(54)에 하나 이상의 튜브들(80)을 포함한다. 튜브들(80)은 백킹 블록(54)을 통해 또는 단지 부분적으로 백킹 블록(54) 안으로 연장된다. 튜브들(80)은 적층 및 라미네이팅 이후에 형성되거나, 각각의 슬라이스(50)에 별개로 형성된 홀들에 의해 형성된다. 튜브들(80)은 직선형이나, 상호연결되거나 각이 질 수도 있다. 튜브들(80)은 중공형이다. 강제로 인가된 가스 또는 유체는 능동 냉 각(active cooling)을 위해 튜브들(80)을 통해 지나간다. 대안적으로, 수동 냉각이 제공된다. 튜브들(80)은 일렬로 정렬되거나 정렬되지 않을 수 있다. 대안적인 또는 부가적인 실시예들에서, 튜브들(80)은 금속과 같은 열 전도성 재료로 채워진다. 충진재는 칩들(44)로부터 열적 배출구(drain) 또는 펌프로 열을 전도한다.
도 14는 슬라이스(50)의 또 다른 실시예를 보여준다. 경식도 프로브(transesophageal probe)에서와 같이 트랜스듀서 재료(56) 및 엘리먼트들(58) 뒤의 공간이 제한되는 경우, 칩들(44)은 백킹 재료 내에서 어딘가 다른 곳에 배치될 수 있다. 도전체들(46)은 엘리먼트들(58)로부터 나오는 신호들의 라우팅을 허용한다. 슬라이스(50)는 도시된 바와 같이 트랜스듀서 재료(56)로 형성된다. 대안적으로, 슬라이스(50)는 트랜스듀서 재료(56) 없이 형성되고, 재료(56)가 적층 이후에 부가된다.
본 발명이 여러 다양한 실시예들을 참조하여 이상과 같이 기술되었으나, 다수의 변형 및 변경이 본 발명의 범위를 벗어나지 않고 이루어질 수 있음을 이해하여야 한다. 따라서 전술한 상세한 설명은 제한이 아닌 예시적인 것으로서 간주되고, 이하의 청구범위가 모든 균등물들을 포함하여 본 발명의 개념 및 범위를 한정하는 것으로 의도된다.
도 1은 초음파 트랜스듀서 어레이를 위한 백킹을 형성하기 위한 방법의 일 실시예에 대한 흐름도이다.
도 2 및 도 3은 웨이퍼 실시예의 시트를 형성하기 위한 대안적인 접근법들을 보여준다.
도 4-8은 웨이퍼 실시예에 대한 프로세싱 단계들 및 구조를 보여준다.
도 9-12는 대안적인 블록 실시예에 대한 프로세싱 단계들 및 구조를 보여준다.
도 13은 백킹에서 냉각 채널들을 구비한 트랜스듀서 어레이의 일 실시예를 보여준다.
도 14는 경식도 프로브의 어레이에서 사용하기 위한 슬라이스의 일 실시예를 보여준다.
도 15 및 도 16은 트랜스듀서 어레이에서의 도전체 라우팅의 대안적인 실시예들을 보여준다.
도 17은 트랜스듀서 어레이의 백킹 슬라이스들 간의 인터커넥트들에 대한 대안적인 실시예들을 보여준다.

Claims (24)

  1. 복수 개의 엘리먼트들(58)을 형성하는 트랜스듀서 재료(56), 각각의 상기 엘리먼트들(58) 상의 전극들, 및 음향 감쇠 백킹(backing) 재료(54)를 포함하는 초음파 트랜스듀서로서,
    상기 음향 감쇠 백킹 재료(54)에 매립된 집적 회로(44)를 포함하는,
    초음파 트랜스듀서.
  2. 제1항에 있어서,
    상기 음향 감쇠 백킹 재료(54) 내에 있는 복수 개의 트레이스들(46)이 상기 집적 회로(44)를 상기 전극들에 연결하는,
    초음파 트랜스듀서.
  3. 제1항에 있어서,
    상기 집적 회로(44)는 주문형 집적 회로(44)를 포함하는,
    초음파 트랜스듀서.
  4. 제3항에 있어서,
    상기 주문형 집적 회로(44)는 전송 빔 성형기(transmit beamformer), 수신 빔 성형기, 송신기, 서브-어레이 빔 성형기, 멀티플렉서, 믹서 또는 이들의 조합들 중 적어도 일 부분을 포함하는,
    초음파 트랜스듀서.
  5. 제1항에 있어서,
    상기 집적 회로(44)는 상이한 엘리먼트 피치들 및 이미징 시스템들로 동작할 수 있는 구성가능 집적 회로(configurable integrated circuit)(44)를 포함하는,
    초음파 트랜스듀서.
  6. 제1항에 있어서,
    상기 음향 감쇠 백킹 재료(54)는 상기 집적 회로(44)의 제 1 측면과 상기 트랜스듀서 재료(56) 사이에 있고, 적어도 상기 집적 회로(44)의 제 2 및 제 3 측면들에 인접해 있는,
    초음파 트랜스듀서.
  7. 제6항에 있어서,
    상기 음향 감쇠 백킹 재료(54)는 상기 집적 회로(44)의 제 4 측면에 인접하고, 상기 제 4 측면은 상기 제 1 측면에 대향하며, 상기 제 2 측면은 상기 제 3 측면에 대향하는,
    초음파 트랜스듀서.
  8. 제1항에 있어서,
    상기 음향 감쇠 백킹 재료(54)는 복수 개의 슬라이스들(50)을 포함하고, 상기 슬라이스들(50) 중 제 1 슬라이스는 상기 집적 회로(44)를 포함하고, 나머지 슬라이스들(50)은 다른 집적 회로들(44)을 포함하는,
    초음파 트랜스듀서.
  9. 제8항에 있어서,
    상기 엘리먼트들(58)은 앙각(elevation) 및 방위각(azimuth)으로 다차원 배열을 포함하고,
    상기 슬라이스들(50) 각각은 방위각 또는 앙각 차원으로 한 행의 엘리먼트들(58)에 맞춰 정렬되며, 상기 슬라이스들(50)의 도전체들은 상기 행의 엘리먼트 피치로부터 집적 회로 입력 피치로 연결되며, 상기 엘리먼트 피치는 상기 집적 회로 피치와 상이한,
    초음파 트랜스듀서.
  10. 제1항에 있어서,
    상기 음향 감쇠 백킹 재료(54)는 충전된 에폭시(loaded epoxy)를 포함하는,
    초음파 트랜스듀서.
  11. 트랜스듀서의 후면으로부터 나오는 에너지의 음향 감쇠를 위한 백킹으로서,
    상기 트랜스듀서의 상기 후면과 접촉하기 위한 제 1 표면(72)을 갖는 백킹 재료(54); 및
    능동 회로를 포함하고 상기 백킹 재료(54) 내에 있는 반도체(44);
    를 포함하는,
    백킹.
  12. 제11항에 있어서,
    상기 반도체(44)로부터 상기 백킹 재료(54)를 통해 또는 상기 백킹 재료(54) 상에서 복수 개의 제 1 전도성 표면들(52)로 연장되는 복수 개의 제 1 도전체들(46) ― 상기 복수 개의 제 1 전도성 표면들(52)은 상기 제 1 표면(72)과 평행하고 상기 제 1 표면(72) 상에 노출됨 ―; 및
    상기 반도체(44)로부터 상기 백킹 재료(54)를 통해 또는 상기 백킹 재료(54) 상에서 상기 제 1 표면과 대향하는 제 2 표면으로 연장되는 복수 개의 제 2 도전체들(46) ― 상기 복수 개의 제 2 도전체들은 상기 복수 개의 제 1 도전체들보다 더 적은 개수임 ―;
    를 더 포함하는,
    백킹.
  13. 제11항에 있어서,
    상기 반도체(44)는 전송 빔 성형기, 수신 빔 성형기, 송신기, 서브-어레이 빔 성형기, 멀티플렉서, 믹서 또는 이들의 조합 중 적어도 일 부분을 포함하고, 상기 능동 회로는 상이한 엘리먼트 피치들 및 이미징 시스템들에 대하여 구성될 수 있는,
    백킹.
  14. 제11항에 있어서,
    상기 백킹 재료(54)는 상기 반도체(44)의 제 1 측면과 상기 제 1 표면(72) 사이에 있고, 적어도 상기 반도체(44)의 제 2 및 제 3 측면들에 인접해 있는,
    백킹.
  15. 제11항에 있어서,
    상기 백킹 재료(54)는 복수 개의 슬라이스들(50)을 포함하고, 상기 슬라이스들(50) 중 제 1 슬라이스는 상기 반도체(44)를 포함하고, 다른 슬라이스들(50)은 다른 반도체들(44)을 포함하며, 상기 복수 개의 슬라이스들(50) 중 각각 하나의 슬라이스는 하나의 행으로 상기 제 1 표면 상에 노출된 도전체들을 포함하고, 상기 도전체들은 복수 개의 행들의 다차원 패턴으로 분포되며, 복수 개의 트레이스들(46)은 각 행의 상기 도전체들(46)을 각각의 반도체(44)에 연결하며, 각각의 행의 상기 도전체들(46)의 피치는 각각의 반도체(44)에서 상기 트레이스들(46)의 피치보다 더 크거나, 같거나, 더 작은,
    백킹.
  16. 제11항에 있어서,
    상기 백킹 재료(54)는 충전된 에폭시를 포함하는,
    백킹.
  17. 초음파 트랜스듀서 어레이를 위한 백킹을 형성하기 위한 방법으로서,
    음향 감쇠 재료의 시트를 형성하는 단계(12);
    상기 시트 내에 칩을 놓는 단계(16); 및
    상기 칩으로부터 상기 시트의 한 라인으로 도전체들을 형성하는 단계(18);
    를 포함하는,
    백킹을 형성하기 위한 방법.
  18. 제17항에 있어서,
    상기 시트를 형성하는 단계(12)는 웨이퍼를 형성하는 단계를 포함하고,
    상기 백킹을 형성하기 위한 방법은,
    상기 웨이퍼에 홀들을 형성하는 단계(14)를 더 포함하며,
    상기 칩을 놓는 단계(16)는 상기 웨이퍼의 상기 홀들에 상기 칩 및 다른 칩들을 픽 앤드 플레이스(pick and place) 프로세싱하는 단계를 포함하며,
    상기 백킹을 형성하기 위한 방법은 추가로:
    상기 웨이퍼로부터 복수 개의 슬라이스들(50)을 절단하는 단계(20) ― 각각의 슬라이스(50)는 상기 칩들 중 하나를 포함함 ―; 및
    서로 인접하도록 상기 슬라이스들(50)을 적층하는 단계(22);
    를 포함하는,
    백킹을 형성하기 위한 방법.
  19. 제17항에 있어서,
    상기 도전체들을 형성하는 단계(18)는 상기 시트의 일 부분 위에서 상기 칩 상에, 그리고 상기 라인에서 상기 시트 안으로 연장되는 전극들 상에 상기 도전체들을 두는 단계를 포함하며, 상기 전극들에서의 상기 도전체들의 피치는 상기 칩에서의 상기 도전체들의 피치보다 더 크거나, 같거나 더 작은,
    백킹을 형성하기 위한 방법.
  20. 제17항에 있어서,
    상기 시트의 높이는 상기 초음파 트랜스듀서 어레이의 하나의 차원에서 하나의 엘리먼트의 높이와 동일한,
    백킹을 형성하기 위한 방법.
  21. 제17항에 있어서,
    상기 시트를 다른 시트들로 라미네이팅하는 단계(24)를 더 포함하는,
    백킹을 형성하기 위한 방법.
  22. 제17항에 있어서,
    상기 도전체들을 형성하는 단계(18)는 평면 IC 재분포 프로세싱을 포함하는,
    백킹을 형성하기 위한 방법.
  23. 제17항에 있어서,
    상기 시트를 형성하는 단계(12)는 충전된 에폭시의 부울(boule)로부터 웨이퍼를 슬라이싱하는 단계를 포함하는,
    백킹을 형성하기 위한 방법.
  24. 제17항에 있어서,
    상기 시트에 제 1 홀을 형성하는 단계(14) ― 상기 제 1 홀은 상기 칩을 위한 크기를 갖고, 상기 칩은 상기 시트의 높이보다 더 작은 높이를 가짐 ―;
    상기 시트에 상기 라인을 따르는 적어도 제 2 홀을 형성하는 단계(14); 및
    상기 제 2 홀 내에 복수 개의 전극들을 갖는 인서트(insert)를 배치하는 단계(16);
    를 더 포함하고,
    상기 인서트를 배치하는 단계(16)는 상기 제 1 홀 내에 상기 칩을 두는 단계를 포함하는,
    백킹을 형성하기 위한 방법.
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