WO2021171785A1 - 半導体装置、および、テストシステム - Google Patents

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semiconductor device
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啓太 竹内
悟司 山本
恭一 竹中
慶太 佐々木
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • This technology relates to semiconductor devices. More specifically, the present invention relates to a semiconductor device for detecting the presence or absence of an abnormality in a semiconductor device and a test system thereof.
  • a semiconductor device having a laminated structure in which a plurality of semiconductor substrates are laminated and laminated is used for multi-functionality and high integration. For example, pixels are arranged on the upper substrate, a row drive unit and a failure detection unit are arranged on the lower substrate, analysis of the output timing of the pulse signal from the row drive unit to the pixels, and voltage is applied to the vertical signal line.
  • a solid-state imaging device has been proposed in which a failure detection unit determines an expected value at the time of AD conversion to detect a failure (see, for example, Patent Document 1).
  • the failure of the pixel array unit in which the pixels are arranged is determined by analyzing the output timing of the pulse signal from the row drive unit to the pixels and determining the expected value when a voltage is applied to the vertical signal line and AD conversion is performed.
  • the abnormality detection target location is limited to the pixel array portion and the degree of freedom of the detection target location is low.
  • This technology was created in view of such a situation, and aims to improve the degree of freedom of the detection target location of an abnormality in a solid-state image sensor in which a plurality of substrates are joined.
  • the present technology has been made to solve the above-mentioned problems, and the first side surface thereof is a connection line wired across a plurality of semiconductor substrates to be joined and an energized state of the connection line. Based on this, it is a semiconductor device including a detection circuit for detecting the presence or absence of an abnormality in the joint surface of the plurality of semiconductor substrates. This has the effect of detecting the presence or absence of abnormalities at any location on the joint surface.
  • the detection circuit may include a resistor and an output-side logic gate that outputs the result of a logical operation on the potential at one end of the resistor. This has the effect of outputting the result of a logical operation indicating the presence or absence of an abnormality.
  • the detection circuit may further include a transistor that shifts to the on state when it is enabled by a predetermined control signal. This has the effect of detecting the presence or absence of anomalies when the enable is set.
  • the transistor is a path between one end of the connecting line and a power supply, a path between the other end of the connecting line and the resistance, and a path between the resistance and the reference potential. It may be inserted in at least one of. This has the effect of opening and closing the route according to the enable setting.
  • the detection circuit outputs the result of the logical operation for the input test signal to the output side logic gate when the disable is set by the control signal. May be further provided. This has the effect of detecting the presence or absence of a failure in the detection circuit.
  • a predetermined number of the detection circuits are arranged in the semiconductor device, and the predetermined number of detection circuits may output detection signals indicating detection results of different detection target locations. good. This has the effect of detecting the presence or absence of abnormalities in a predetermined number of detection target locations.
  • a result aggregation unit that generates an output signal indicating whether or not at least one of the detection target locations has an abnormality may be further provided based on the detection signal. This has the effect of aggregating the detection signals.
  • a result holding unit for holding each of the output signal and the detection signal may be further provided. This has the effect that the holding value is read out by the detection unit.
  • a detection control unit that generates the control signal and supplies the control signal to the detection circuit can be further provided.
  • the detection control unit controls the operation of the detection circuit.
  • the detection control unit may supply the control signal set to enable for a predetermined period when a predetermined operation signal is input. This has the effect of manually detecting the presence or absence of an abnormality.
  • the detection control unit may supply the control signal set to enable in synchronization with the predetermined synchronization signal for a predetermined period. This has the effect of detecting the presence or absence of an abnormality in synchronization with the synchronization signal.
  • connection wire may include a plurality of pairs of copper wirings joined to each other and a metal wiring for connecting each of the plurality of pairs of copper wirings in a daisy chain. This has the effect of detecting the presence or absence of abnormalities in the joint surface of the daisy chain structure.
  • the second aspect of the present technology is based on a connection line wired across a plurality of semiconductor substrates to be joined and, when the enable is set by a predetermined control signal, the energized state of the connection line.
  • a test system including a detection circuit that detects the presence or absence of an abnormality on the joint surface of the plurality of semiconductor substrates, and a detection unit that detects the presence or absence of a failure of the detection circuit when disable is set by the control signal. Is. This has the effect of detecting the presence or absence of an abnormality in the joint surface and the presence or absence of a failure in the detection circuit.
  • connection line before bonding It is a figure which shows the structure of the connection line before bonding and the circuit example of the detection circuit in the 1st Embodiment of this technique. It is a figure which shows the structure of the connection line before bonding in 1st Embodiment of this technique, and the circuit example of another detection circuit. It is a figure which shows an example of the operation of the detection circuit of the abnormality detection mode in the 1st Embodiment of this technique. It is a figure which shows an example of the operation of the detection circuit of the test path check mode in 1st Embodiment of this technique. It is a figure which shows the circuit example of the detection circuit in the case where the test signal is not input and the enable setting is not performed in the 1st Embodiment of this technique.
  • FIG. 1 is a block diagram showing a configuration example of a test system according to an embodiment of the present technology.
  • This test system is for detecting the presence or absence of an abnormality or failure of a semiconductor device such as a solid-state image sensor, and includes a solid-state image sensor 100 and a central arithmetic unit or a test device 300.
  • the solid-state image sensor 100 includes a pixel array unit 110, a scanning control unit 120, a read-out control unit 130, a signal processing unit 140, an output unit 150, and a common control unit 180.
  • the solid-state image sensor 100 includes a plurality of detection circuits such as detection circuits 210, 220, 230 and 240, and a detection circuit control unit 160.
  • the circuits in the solid-state image sensor 100 are dispersedly arranged on the laminated semiconductor substrates 101 and 102.
  • the pixel array unit 110 is arranged on the semiconductor substrate 101, and the remaining circuits are arranged on the semiconductor substrate 102.
  • the circuits arranged on the semiconductor substrates 101 and 102 are not limited to the configurations illustrated in the figure.
  • the pixel array unit 110, the read control unit 130, and the comparator in the signal processing unit 140 may be arranged on the semiconductor substrate 101, and the remaining circuits may be arranged on the semiconductor substrate 102.
  • two semiconductor substrates (101 and 102) are laminated, it is also possible to laminate three or more semiconductor substrates and arrange the circuit in the solid-state image sensor 100 on them.
  • the semiconductor substrate 101 and the semiconductor substrate 102 are joined by a plurality of connecting lines wired across the semiconductor substrates 102. These connecting lines are omitted in the figure. The structure of the connecting line will be described later.
  • a plurality of pixels are arranged in a two-dimensional grid pattern in the pixel array unit 110.
  • the scanning control unit 120 drives the rows of the pixel array unit 110 in order according to the control of the common control unit 180, and outputs a pixel signal.
  • the read control unit 130 reads a pixel signal from each of the rows of the pixel array unit and supplies it to the signal processing unit 140.
  • the signal processing unit 140 performs signal processing such as AD (Analog to Digital) conversion processing and CDS (Correlated Double Sampling) processing on the pixel signal.
  • the signal processing unit 140 supplies the processed pixel signal to the output unit 150.
  • the output unit 150 outputs the image data in which the pixel signals are arranged to the central calculation unit or the test apparatus 300.
  • the detection circuit 210 detects whether or not there is an abnormality in the joint surface between the semiconductor substrate 101 and the semiconductor substrate 102 based on the continuity state of the connection line under the control of the detection circuit control unit 160.
  • the location where the abnormality is detected by the detection circuit 210 is the wiring location of the connection line. Further, as an abnormality of the joint surface, it is assumed that after the semiconductor substrate 101 and the semiconductor substrate 102 are bonded together, one of them may be peeled off from the other or the position may be displaced, resulting in a defect in the connection between the substrates. NS.
  • the detection circuit 210 supplies a detection signal indicating a detection result to the detection circuit control unit 160.
  • peeling or short circuit of the joint surface can be treated as a failure rather than an abnormality.
  • these peelings and short circuits shall be treated as abnormalities below.
  • the functions of the detection circuits 220, 230 and 240 are the same as those of the detection circuit 210, except that the locations where abnormalities are detected (that is, the wiring locations of the connection lines) are different.
  • the location to be detected by these detection circuits is arbitrary.
  • the common control unit 180 controls each of the circuits in the solid-state image sensor 100.
  • the common control unit 180 controls the operation timing of the scanning control unit 120 and the signal processing unit 140 in synchronization with the vertical synchronization signal from, for example, the central calculation unit or the test device 300. Further, the common control unit 180 supplies a mode signal from the central calculation unit or the test device 300 to the detection circuit control unit 160. The details of the mode signal will be described later.
  • the detection circuit control unit 160 controls the operation of the detection circuit 210 and the like based on the mode signal. Further, the detection circuit control unit 160 aggregates the detection signals of the plurality of detection circuits such as the detection circuit 210 and supplies them as output signals to the central calculation unit or the test device 300.
  • the central calculation unit or the test device 300 detects the presence or absence of an abnormality or failure of the solid-state image sensor 100 based on the output signal from the detection circuit control unit 160.
  • an abnormality of the solid-state image sensor 100 for example, an abnormality (peeling or the like) of the joint surfaces of the semiconductor substrates 101 and 102 is assumed.
  • a failure of the solid-state image sensor 100 for example, a failure of a detection circuit such as a detection circuit 210 is assumed.
  • the central calculation unit or the test device 300 is an example of the detection unit described in the claims.
  • the central calculation unit or the test device 300 can also detect the presence or absence of a failure in a circuit other than the detection circuit 210, such as a pixel in the pixel array unit 110, by using the image data.
  • the detection circuit such as the detection circuit 210 and the detection circuit control unit 160 are provided in the solid-state image sensor 100, these circuits can also be arranged in a semiconductor device other than the solid-state image sensor 100.
  • the solid-state image sensor 100 is an example of the semiconductor device described in the claims.
  • FIG. 2 is a diagram showing an example of the relationship between the copper wiring and the metal wiring layer of the semiconductor device in the embodiment of the present technology.
  • the semiconductor substrate 101 and the second semiconductor substrate 102 are bonded together on the joint surface 199 is shown.
  • the semiconductor substrate 101 and the second semiconductor substrate 102 six metal wiring layers are assumed as an example, and they are described as M1 to M6 in order from the silicon (Si) layer.
  • the copper wirings of the semiconductor substrate 101 and the second semiconductor substrate 102 are brought into contact with each other and electrically connected.
  • the copper wiring of the semiconductor substrate 101 is referred to as CC1
  • the copper wiring of the semiconductor substrate 102 is referred to as CC2.
  • the vertical connection between the copper wiring CC1 and the metal wiring layer M6 on the semiconductor substrate 101 is referred to as VC1
  • the vertical connection between the copper wiring CC2 and the metal wiring layer M6 on the semiconductor substrate 102 is referred to as VC2.
  • a is an example in which copper wirings CC1 and CC2 are used for normal connection between the semiconductor substrate 101 and the second semiconductor substrate 102.
  • the different copper wirings CC1 and CC2 independently connect between the semiconductor substrate 101 and the second semiconductor substrate 102.
  • b is a chain structure formed by combining the copper wirings CC1 and CC2 connecting between the semiconductor substrate 101 and the second semiconductor substrate 102 and the metal wiring layer M6.
  • Such a chain of beads is called a daisy chain.
  • Reference numeral c in the figure shows copper wirings CC1 and CC2 connecting between the semiconductor substrate 101 and the second semiconductor substrate 102, but the copper wirings CC1 and CC2 in this case are not connected to the metal wiring layer. It does not have the function of transmitting circuit signals. It corresponds to the above-mentioned dummy wiring, and is mainly used for ensuring flatness.
  • FIG. 3 is a diagram showing a structure of a connecting line after bonding in the first embodiment of the present technology and a circuit example of the detection circuit 210.
  • CCC in the figure indicates Cu-Cu Connection.
  • a plurality of copper wirings 103 are provided on the joint surface 199.
  • a copper wiring 104 is provided for each copper wiring 103 on the joint surface 199.
  • the copper wiring 103 is electrically connected to the corresponding copper wiring 104.
  • each of the pairs of copper wirings 103 and 104 is daisy-chained by a plurality of metal wirings 105 as illustrated in b in FIG.
  • the Cu-Cu connection means, for example, that at least a part of the copper wiring 103 of the semiconductor substrate 101 and at least a part of the copper wiring 104 of the semiconductor substrate 102 are directly bonded to connect the semiconductor substrate 101 and the semiconductor substrate 102. It is a configuration that can be used.
  • the Cu-Cu connection includes, but is not limited to, copper wiring 103 and copper wiring 104 as examples. For example, wirings made of a conductive material such as metal are directly joined to each other to connect the wirings. As a result, the semiconductor substrate 101 and the semiconductor substrate 102 can be connected. Further, it is also possible to make a desired electrical connection via this Cu-Cu connection.
  • a power supply with a power supply voltage VDD is connected to the terminal 107.
  • the detection circuit 210 is connected to the terminal 108.
  • the connection line 106 can be used as the power supply line.
  • a wide range of regions can be detected.
  • a configuration is possible in which the semiconductor substrate 101 and the semiconductor substrate 102 can be electrically connected via copper wirings 103 and 104 and a plurality of metal wirings 105.
  • Inverters 211, 212 and 216 are arranged in the detection circuit 210. Further, a pMOS (p-channel Metal Oxide Semiconductor) transistor 213, a variable resistor 214, and an nMOS (n-channel MOS) transistor 215 are arranged in the detection circuit 210.
  • a pMOS (p-channel Metal Oxide Semiconductor) transistor 213, a variable resistor 214, and an nMOS (n-channel MOS) transistor 215 are arranged in the detection circuit 210.
  • the resistance value of the variable resistor 214 is set by the set value held in a register or the like.
  • An external device of the solid-state image sensor 100 can change the resistance value of the variable resistor 214 by controlling the set value thereof.
  • a resistor having a fixed resistance value may be provided.
  • variable resistor 214 is an example of the resistor described in the claims.
  • the pMOS transistor 213 is inserted between one end of the variable resistor 214 and the terminal 108, and the nMOS transistor 215 is inserted between the other end of the variable resistor 214 and the reference terminal of a predetermined reference potential (ground potential, etc.) VSS. Will be inserted.
  • a control signal DETEN from the detection circuit control unit 160 is input to the gate of the nMOS transistor 215.
  • the control signal DETEN is a signal for enabling or disabling the detection operation of the detection circuit 210. For example, a high level control signal DETEN is supplied when it is set to enable, and a low level control signal DETEN is supplied when it is set to disable.
  • the inverter 211 inverts the control signal DETEN from the detection circuit control unit 160.
  • the inverter 211 supplies a signal obtained by inverting the control signal DETEN as an inverted signal x DETEN to the inverter 212 and the gate of the pMOS transistor 213.
  • the inverter 212 inverts the test signal TSTIN from the detection circuit control unit 160 when the inverting signal xDETEN is at a high level (that is, disabled).
  • the inverter 212 supplies the inverted signal as an inverted signal xTSTIN to the connection node 217 of the pMOS transistor 213 and the variable resistor 214.
  • the inverting signal xDETEN is low level (that is, enabled)
  • the output of the inverter 212 becomes high impedance.
  • the inverter 216 inverts the potential of the connection node 217.
  • the inverter 216 supplies the inverted signal as a detection signal DETOUT to the detection circuit control unit 160.
  • the pMOS transistor 213 on the power supply side is turned on and connects the terminal 108 of the connection line 106 and one end of the variable resistor 214. Further, the nMOS transistor 215 on the ground side is also turned on, and the other end of the variable resistor 214 is connected to the reference terminal.
  • the enable when the enable is set and the semiconductor substrates 101 and 102 are not peeled off, the current from the power supply flows through the connection line 106 and the semiconductor substrate becomes conductive. Further, since the pMOS transistor 213 and the nMOS transistor 215 are in the ON state, a current also flows through the variable resistor 214, and a potential corresponding to the resistance value is generated at the connection node 217. Assuming that the threshold value of the input signal required to invert the output of the inverter 216 from high level to low level is Th, the resistance value such that the potential when the connection line 106 is in the conductive state becomes higher than the threshold value Th is the variable resistance 214. It is assumed that it is set to.
  • a low-level detection signal DETOUT is output when the connection line 106 is in a conductive state.
  • connection line 106 becomes non-conducting, no current flows through the variable resistor 214, and the potential of the connection node 217 drops to a low level. Therefore, a high-level detection signal DETOUT is output from the inverter 216. That is, the high-level detection signal DETOUT indicates that peeling or misalignment has occurred.
  • the detection circuit 210 can detect the presence or absence of an abnormality in the joint surface 199 based on the energized state of the connection line 106 wired across the semiconductor substrates 101 and 102. Further, the detection circuit 210 can detect the presence or absence of an abnormality at an arbitrary position on the joint surface. For example, even when the connection line 106 is wired as a power supply line in an area other than the pixel array unit 110, the presence or absence of an abnormality in that area is detected by connecting the detection circuit 210 to the connection line 106. be able to. Since the wiring location of the connection line 106 (power supply line) is not limited to the pixel array unit 110 in this way, the degree of freedom of the abnormality detection target location can be improved.
  • the inverter 212 inverts the test signal TSTIN and supplies it to the connection node 217.
  • the pMOS transistor 213 and the nMOS transistor 215 are turned off. Therefore, the potential of the node of the connection node 217 is determined by the output of the inverter 212 regardless of whether the connection line 106 is conducting or not.
  • the inverter 216 inverts the potential of the connection node 217 (that is, the output of the inverter 212) and outputs it as a detection signal DETOUT.
  • the inverters 212 and 216 when disabled, if there is no failure in the detection circuit 210, the inverters 212 and 216 output a signal with the same logic value as the test signal TSTIN as the detection signal DETOUT. However, if the detection circuit 210 fails, the logical values of the test signal TSTIN and the detection signal DETOUT do not match. Therefore, the central calculation unit or the test apparatus 300 can detect the presence or absence of failure of the detection circuit 210 based on the detection signal DETOUT.
  • the inverter 212 is arranged on the input side of the connection node 217, a logic gate (buffer or the like) other than the inverter can be arranged instead of the inverter 212.
  • the inverter 212 is an example of the input side logic gate described in the claims.
  • the inverter 216 is arranged on the output side of the connection node 217, a logic gate (buffer or the like) other than the inverter can be arranged instead of the inverter 216.
  • the inverter 216 is an example of the output side logic gate described in the claims.
  • the circuit configuration of the detection circuit 230 is the same as that of the detection circuit 210. Also in the detection circuit 230, a connection line different from the connection line 106 is wired, and the detection circuit 230 targets the wiring location of the connection line as a detection target. By providing the daisy chain at a plurality of locations in this way, the analystability can be improved.
  • a detection circuit 210 or the like can be connected to a TSV (Through-Silicon Via) to be a detection target.
  • detection circuits 210 and the like are provided on the lower semiconductor substrate 102 with the semiconductor substrate 101 on the upper side, these detection circuits can also be arranged on the upper semiconductor substrate 101.
  • FIG. 4 is a diagram showing an example of a truth table of the inverter 212 according to the first embodiment of the present technology.
  • the inverting signal xDETEN is low level (that is, enabled)
  • the output (xTSTIN) of the inverter 212 becomes high impedance (HiZ) regardless of the value of the test signal TSTIN.
  • the inverter 212 inverts the test signal TSTIN and outputs it as xTSTIN.
  • FIG. 5 is a diagram showing a structure of a connecting line after bonding in the first embodiment of the present technology and a circuit example of another detection circuit 220.
  • CCC in the figure indicates Cu-Cu Connection.
  • a plurality of copper wirings 193 are provided on the semiconductor substrate 101 side, and copper wirings 194 are provided for each copper wiring 193 on the semiconductor substrate 102 side.
  • Each of the copper wiring 193 and 194 pairs is daisy-chained by a plurality of metal wirings 195.
  • One signal line formed by the copper wirings 193 and 194 and the metal wiring 195 is a connecting line 196, and both ends thereof are a terminal 197 and a terminal 198.
  • a reference terminal of a reference potential VSS (ground potential, etc.) is connected to the terminal 197, and a detection circuit 220 is connected to the terminal 198.
  • VSS ground potential, etc.
  • the detection circuit 220 includes inverters 221 to 223, a pMOS transistor 224, a variable resistor 225, an nMOS transistor 226, and a buffer 227.
  • the pMOS transistor 224 is inserted between the power supply terminal and one end of the variable resistor 225, and the nMOS transistor 226 is inserted between the other end of the variable resistor 225 and the terminal 198. Further, a control signal DETEN is input to the gate of the nMOS transistor 226.
  • the inverter 221 inverts the test signal TSTIN and outputs it to the inverter 223.
  • the inverter 222 inverts the control signal DETEN and outputs it as xDETEN to the inverter 223 and the gate of the pMOS transistor 224.
  • the inverter 223 inverts the output signal of the inverter 221 when the inverting signal xDETEN is at a high level (that is, disabled).
  • the inverter 223 supplies the inverted signal to the connection node 228 of the nMOS transistor 226 and the variable resistor 225.
  • the inverting signal xDETEN is low level (that is, enabled)
  • the output of the inverter 223 becomes high impedance.
  • the buffer 227 outputs a signal of the potential of the connection node 228 as a detection signal DETOUT to the detection circuit control unit 160.
  • the detection circuit 220 can detect the presence or absence of an abnormality on the joint surface in the same manner as the detection circuit 210, based on the energized state of the connection line 196 connected to the reference terminal.
  • variable resistor 225 is an example of the resistor described in the claims.
  • the inverters 221 and 223 are examples of the input side logic gates described in the claims, and the buffer 227 is an example of the output side logic gates described in the claims.
  • the circuit configuration of the detection circuit 240 is the same as that of the detection circuit 220.
  • connection line 106 power supply line
  • detection circuit 220 whose detection target is the connection line 196 (ground line) connected to the ground potential are arranged. However, only one of these can be placed.
  • the detection circuits 210 and 220 were used to detect an abnormality on the joint surface after the semiconductor substrates 101 and 102 were bonded together. However, the detection circuits 210 and 220 can also be used to detect an abnormality in the joint surface before bonding.
  • FIG. 6 is a diagram showing the structure of the connection line 106 before bonding and the circuit example of the detection circuit 210 in the first embodiment of the present technology.
  • CCC in the figure indicates Cu-Cu Connection.
  • the copper wiring and metal wiring on the semiconductor substrate 101 side are not electrically connected, so that the connection line 106 is in a non-conducting state. Therefore, when it is set to enable, no current flows through the variable resistor 214, and a high-level detection signal DETOUT is output from the inverter 216.
  • connection line 106 becomes conductive
  • a current flows through the variable resistor 214
  • a low-level detection signal DETOUT is output from the inverter 216. That is, the low-level detection signal DETOUT indicates that a short circuit has occurred.
  • FIG. 7 is a diagram showing the structure of the connection line 196 before bonding in the first embodiment of the present technology and a circuit example of another detection circuit 220.
  • CCC in the figure indicates Cu-Cu Connection.
  • a low-level detection signal DETOUT is output when a short circuit occurs at the junction surface of the semiconductor substrate 101 with the enable set.
  • the abnormality detection mode is a mode for detecting the presence or absence of an abnormality on the joint surface
  • the test path check mode is a mode for passing a test signal through the detection circuit.
  • FIG. 8 is a diagram showing an example of the operation of the detection circuit 210 in the abnormality detection mode according to the first embodiment of the present technology.
  • a high level control signal DETEN ie, enable
  • the detection circuit 210 outputs a high-level detection signal DETOUT when the connection line 106 is in a non-conducting state, and outputs a low-level detection signal DETOUT when the connection line 106 is in a conductive state.
  • the low-level detection signal DETOUT indicates that there is an abnormality in the joint surface due to a short circuit.
  • the high-level detection signal DETOUT indicates that there is an abnormality in the joint surface due to peeling and misalignment.
  • FIG. 9 is a diagram showing an example of the operation of the detection circuit in the test path check mode according to the first embodiment of the present technology.
  • a low level control signal DETEN ie, disabled
  • a high-level test signal TSTIN is input as a pseudo failure.
  • a low-level test signal TSTIN is input as a pseudo failure.
  • the central arithmetic unit or the test apparatus 300 determines that the detection circuit 210 has no failure.
  • the central arithmetic unit or the test apparatus 300 determines that the detection circuit 210 has a failure.
  • the operations of the detection circuits 220, 230 and 240 are the same as the operations of the detection circuits 210 illustrated in FIGS. 8 and 9.
  • variable resistor 214 and the inverter 216 can be arranged in the detection circuit 210 as illustrated in FIG. 10, and the elements other than these can be reduced.
  • variable resistor 225 and the buffer 227 can be arranged, and the elements other than these can be reduced.
  • transistors to the detection circuit 210 illustrated in FIG. 10 When further enabling is set, it is necessary to add transistors to the detection circuit 210 illustrated in FIG. 10, but the position and number of transistors to be added are arbitrary. For example, as illustrated in FIG. 12, only the pMOS transistor 213 can be added. Alternatively, as illustrated in FIG. 13, only the nMOS transistor 215 can be added. Alternatively, as illustrated in FIG. 14, a pMOS transistor 213 for setting the enable can be inserted between the power supply and the terminal 107.
  • the transistor for enablement is the path between the power supply and the terminal 107, the path between the terminal 108 and the variable resistor 214, and the path between the variable resistor 214 and the reference potential VSS. Inserted into at least one with the path. These transistors may be either pMOS transistors or nMOS transistors. Similarly, in the case of the detection circuit 220, it is enabled for at least one of the path between the reference potential VSS and the terminal 197, the path between the power supply and the variable resistor 214, and the path between the variable resistor 214 and the terminal 198. The transistor for is inserted.
  • FIG. 15 is a block diagram showing a configuration example of the detection circuit control unit 160 according to the first embodiment of the present technology.
  • the detection circuit control unit 160 includes a result aggregation unit 170, a detection control unit 161 and an output control unit 162.
  • the result aggregation unit 170 aggregates the detection signals DETOUT of each of the plurality of detection circuits such as the detection circuit 210 to generate the output signal TOUT. As a result, the aggregation unit 170 outputs the output signal TOUT to the output control unit 162.
  • the detection control unit 161 controls a detection circuit such as the detection circuit 210 based on the mode signal DETMODE, the vertical synchronization signal XVS, and the operation signal MAN from the common control unit 180.
  • the mode signal DETMODE is a signal that sets each of the mode of the detection circuit and the mode of the detection circuit control unit 160.
  • the mode of the detection circuit is set to either the abnormality detection mode or the test path check mode described above. Further, the mode of the detection circuit control unit 160 is set to either a manual mode or an autorun mode.
  • the detection circuit control unit 161 generates a test signal TSTIN and an enable signal DETEN and supplies them to a detection circuit such as the detection circuit 210.
  • the control signal DETEN is supplied to the result aggregation unit 170 as well as the detection circuit.
  • the manual mode is a mode in which an enable control signal DETEN is generated and supplied according to a user operation.
  • the autorun mode is a mode in which the enable control signal DETEN is generated in synchronization with the vertical synchronization signal XVS, and the enable control signal DETEN is generated according to the user's operation.
  • the operation signal MAN is a signal generated by a user operation in the central calculation unit or the test device 300. This operation signal MAN is transmitted via, for example, an interface of the I2C (Inter-Integrated Circuit) standard.
  • the detection control unit 161 generates an enable control signal DETEN when the operation signal MAN is input.
  • the output control unit 162 changes the polarity and output period of the output signal TOUT as necessary, and outputs the output signal TOUT_Debug to the central calculation unit or the test device 300 via the output terminal 181.
  • FIG. 16 is a block diagram showing a configuration example of the result aggregation unit 170 according to the first embodiment of the present technology.
  • the aggregation unit 170 includes a latch unit 171, a mask processing unit 172, and an aggregation processing unit 174.
  • the latch unit 171 latches the detection signal DETOUT and outputs the control signal DETEN from the detection control unit 161 to the mask processing unit 172 within a high level (that is, enable) period.
  • a latch circuit (not shown) is arranged in the latch portion 171 for each detection circuit.
  • the mask processing unit 172 masks the detection signal DETOUT according to the mask signal MSK from the common control unit 180.
  • a switch 173 is arranged in the mask processing unit 172 for each detection circuit. The switch 173 outputs the corresponding detection signal DETOUT to the aggregation processing unit 174 according to the mask signal MSK.
  • the central calculation unit or the test apparatus 300 can output only the detection signal DETOUT of a specific location among the plurality of detection target locations by using the mask signal MSK.
  • the aggregation processing unit 174 aggregates a plurality of detection signals DETOUT and generates a signal indicating whether or not at least one of the plurality of detection circuits has an abnormality as an output signal TOUT.
  • the aggregation processing unit 174 includes a plurality of selectors 175, an OR (logical sum) gate 176, an AND (logical product) gate 177, and a selector 178.
  • the selector 175 is provided for each detection circuit.
  • the selector 175 switches the output destination of the corresponding detection signal DETOUT to either the OR gate 176 or the AND gate 177 according to the switching signal SW from the common control unit 180.
  • the logical value of the switching signal SW is set depending on whether or not the value of the detection signal DETOUT indicating an abnormality or failure is at a high level.
  • the detection signal DETOUT is output to the OR gate 176 by the switching signal SW.
  • the detection signal DETOUT is output to the AND gate 177 by the switching signal SW.
  • the OR gate 176 outputs the logical sum of the plurality of detection signals DETOUT to the selector 178.
  • the AND gate 177 outputs the logical product of the plurality of detection signals DETOUT to the selector 178.
  • the selector 178 switches the input destination to either the OR gate 176 or the AND gate 177 according to the switching signal SW, and outputs the signal from the gate to the output control unit 162 as the output signal TOUT.
  • the output destination of the detection signal DETOUT is switched to the OR gate 176 by the switching signal SW
  • the input destination is also switched to the OR gate 176 by the selector 178.
  • the output destination of the detection signal DETOUT is switched to the AND gate 177 by the switching signal SW
  • the input destination is also switched to the AND gate 177 by the selector 178.
  • a signal indicating whether or not at least one of the plurality of detection points has an abnormality or a failure is generated as an output signal TOUT.
  • the central calculation unit or the test apparatus 300 detects the presence or absence of an abnormality or failure based on the output signal TOUT, and if there is an abnormality or the like, the detection signal is narrowed down by the mask signal MSK to narrow down the location where the abnormality or the like occurs.
  • the configuration of the result aggregation unit 170 is not limited to the one illustrated in the figure.
  • the value of the detection signal DETOUT indicating an abnormality or the like is fixed at a high level or a low level, switching by the switching signal SW becomes unnecessary.
  • one of the selectors 175 and 178 and the OR gate 176 and the AND gate 177 becomes unnecessary.
  • FIG. 17 is a timing chart showing an example of the operation of the solid-state image sensor 100 in the manual mode according to the first embodiment of the present technology. The operation of the figure is started, for example, after the semiconductor substrates 101 and 102 are bonded together.
  • the imaging operation of the solid-state image sensor 100 is stopped during the period from timing T0 to T10. This state is hereinafter referred to as a "standby" state.
  • the operation signal operated by the user is transmitted from the central arithmetic unit or the test device 300 to the solid-state image sensor 100 via an interface such as the I2C standard.
  • the detection circuit control unit 160 in the solid-state image sensor 100 supplies a high-level (enabled) control signal DETEN to the detection circuit 210 and the like over a predetermined pulse period. If the semiconductor substrate is not peeled off at this point, the detection circuit 210 outputs a low-level detection signal DETOUT.
  • the solid-state image sensor 100 images image data in synchronization with the vertical synchronization signal XVS.
  • the common control unit 180 generates the vertical synchronization signal XVS at the timings T10, T20, T30, T40, and the like.
  • the operation signal operated by the user is transmitted via an interface such as the I2C standard at the timings T21, 41 and 51 during imaging.
  • the detection circuit control unit 160 supplies a high level (enabled) control signal DETEN to the detection circuit 210 and the like over a predetermined pulse period.
  • the detection circuit 210 detects that the semiconductor substrate has peeled off and outputs a high-level detection signal DETOUT.
  • the detection circuit control unit 160 aggregates the detection circuit DETOUT and outputs it as a high-level output signal TOUT_Debug.
  • the detection circuit control unit 160 supplies the enabled control signal DETEN over a predetermined period when the operation signal is input.
  • the operation signal can be input at any timing during both standby and imaging.
  • FIG. 18 is a timing chart showing an example of the operation of the solid-state image sensor 100 in the autorun mode according to the first embodiment of the present technology. The operation of the figure is started, for example, after the semiconductor substrates 101 and 102 are bonded together.
  • the solid-state image sensor 100 is in the standby state. After the timing T10, the solid-state image sensor 100 acquires image data in synchronization with the vertical synchronization signal XVS.
  • the common control unit 180 at the timings T10, T20, T30, T40, T50, etc. generates the vertical synchronization signal XVS.
  • the detection circuit control unit 160 supplies a high level (enabled) control signal DETEN in synchronization with the vertical synchronization signal XVS over a predetermined pulse period. For example, at timings T11, T21, T32 and T41 immediately prior to timings T20, T30, T40 and T50, respectively, a high level control signal DETEN is supplied.
  • the detection circuit control unit 160 supplies a high level (enabled) control signal DETEN over a predetermined pulse period.
  • the detection circuit 210 detects that the semiconductor substrate has peeled off and outputs a high-level detection signal DETOUT.
  • the detection circuit control unit 160 aggregates the detection circuit DETOUT and outputs it as a high-level output signal TOUT_Debug.
  • the detection circuit control unit 160 supplies the enabled control signal DETEN in synchronization with the vertical synchronization signal over a predetermined period. Further, even when an operation signal is input, the detection circuit control unit 160 supplies the enabled control signal DETEN over a predetermined period.
  • the operation signal can be input at any timing during both standby and imaging.
  • the tests illustrated in FIGS. 17 and 18 can be performed at the time of shipment or when the solid-state image sensor 100 is started after shipment.
  • FIG. 19 is a flowchart showing an example of the operation of the test system according to the first embodiment of the present technology. This operation is started, for example, after the semiconductor substrates 101 and 102 are bonded together.
  • the solid-state image sensor 100 determines whether or not the abnormality detection mode is set (step S901).
  • the detection circuit control unit 160 in the solid-state image sensor 100 enables the control signal DETEN (step S902).
  • the detection circuit control unit 160 aggregates the detection signals and outputs them as an output signal TOUT (step S903).
  • the central arithmetic unit or the test apparatus 300 determines whether or not the output signal TOUT is at a high level (step S905).
  • step S905 When the output signal TOUT is at a high level (step S905: Yes), the central calculation unit or the test apparatus 300 determines that there is an abnormality due to peeling or misalignment (step S906). On the other hand, when the output signal TOUT is at a low level (step S905: No), the central calculation unit or the test apparatus 300 determines that there is no abnormality and is normal (step S907).
  • the output signal TOUT is at a high level, it is judged to be normal, and if it is at a low level, it is judged that there is an abnormality due to a short circuit.
  • step S901 when the test path mode is set (step S901: No), the detection circuit control unit 160 disables the control signal DETEN (step S908) and inputs the test signal TSTIN to the detection circuit (step S901). S909). Then, the central calculation unit or the test apparatus 300 compares the test signal TSTIN with the output signal TOUT, and detects the presence or absence of a failure in the detection circuit (step S910). After step S906, S907 or S910, the test system terminates the anomaly or failure detection operation.
  • the detection circuit 210 detects the presence or absence of an abnormality in the joint surface between the substrates based on the energized state of the connection line wired across the plurality of substrates. do. Since this connection line (power supply line or ground line) can be wired to an area other than the pixel array portion, the degree of freedom of the abnormality detection target location can be improved.
  • the solid-state image sensor 100 outputs the output signal TOUT_Debug indicating the detection result over a predetermined pulse period, but when the pulse period is short, the output signal TOUT_Debug is taken in centrally.
  • the arithmetic unit or the test device 300 may fail.
  • the solid-state image sensor 100 of the second embodiment is different from the first embodiment in that it holds the detection result and the holding value is read out by the central calculation unit or the test apparatus 300.
  • FIG. 20 is a block diagram showing a configuration example of the detection circuit control unit 160 according to the second embodiment of the present technology.
  • the detection circuit control unit 160 of the second embodiment is different from the first embodiment in that the result holding unit 163 is further provided.
  • result aggregation unit 170 of the second embodiment supplies the output signal TOUT and the respective detection signals DETOUT of the plurality of detection circuits to the result holding unit 163.
  • the result holding unit 163 holds the output signal TOUT and the respective detection signals DETOUT of the plurality of detection circuits.
  • the holding unit 163 is provided with a register for each signal to be held. For example, when the number of detection circuits is N (N is an integer), registers for N + 1 bits are provided. The output terminals of these registers are connected to N + 1 output terminals including the output terminals 182 via the common control unit 180. From those terminals, the holding value is output as an output signal TOUT_Tester.
  • the register in the result holding unit 163 is initialized at a predetermined timing (timing immediately before the start of the test, etc.) by a signal from the common control unit 180 or the like.
  • FIG. 21 is a timing chart showing an example of the operation of the solid-state image sensor in the autorun mode according to the second embodiment of the present technology.
  • the debug mode is set in the central arithmetic unit or the test apparatus 300.
  • the debug mode is a mode for analyzing the output signal TOUT_Debug.
  • the tester mode is a mode in which the output signal TOUT_Tester is read from a register and analyzed.
  • the operation shown in the figure is started after, for example, the semiconductor substrates 101 and 102 are bonded together.
  • the solid-state image sensor 100 is in the standby state.
  • the solid-state image sensor 100 acquires image data in synchronization with the vertical synchronization signal XVS.
  • the common control unit 180 at the timings T10, T20, T30, T40, T50, etc. generates the vertical synchronization signal XVS.
  • the detection circuit control unit 160 supplies a high level (enabled) control signal DETEN in synchronization with the vertical synchronization signal XVS over a predetermined pulse period. For example, at timings T11, T21, T32 and T41 immediately prior to timings T20, T30, T40 and T50, respectively, a high level control signal DETEN is supplied.
  • the register in the result holding unit 163 is initialized to a value indicating that it is normal (for example, the logical value "0"). “PASS” in the figure means that the holding value of the register is a value indicating normality.
  • the detection circuit 210 detects that the semiconductor substrate has peeled off and outputs a high-level detection signal DETOUT. This high level detection signal is held in the register. “FAIL” in the figure means that the holding value of the register is a value indicating an abnormality.
  • the register value becomes that value (initial value).
  • the central arithmetic unit or the test apparatus 300 analyzes the output signal TOUT_Debug as in the first embodiment.
  • the central arithmetic unit or the test apparatus 300 reads a high-level signal from the register as an output signal TOUT_Tester from the timing T20 to the value immediately after the timing T31 and analyzes it.
  • the output period of the high-level output signal TOUT_Tester is sufficiently longer than the output period of the high-level output signal TOUT_Debug. Therefore, by setting the tester mode, the central calculation unit or the test apparatus 300 can capture the value of the output signal after the abnormality occurs and before the value of the output signal is initialized.
  • FIG. 22 is a diagram summarizing the modes set in the test system according to the second embodiment of the present technology.
  • a indicates a mode set in the detection circuit.
  • Reference numeral b in the figure indicates a mode set in the detection circuit control unit 160.
  • Reference numeral c in the figure indicates a mode set in the central arithmetic unit or the test apparatus 300.
  • an abnormality detection mode and a test path check mode are set in the detection circuit.
  • the enable is set by the control signal DETEN, and the detection circuit detects the presence or absence of an abnormality such as peeling of the board or a short circuit.
  • the enable is set by the control signal DETEN, and the detection circuit outputs an output signal according to the test signal.
  • the detection circuit control unit 160 is set to a manual mode and an autorun mode.
  • the detection circuit control unit 160 supplies a high level (enabled) control signal DETEN in response to an operation signal operated by the user.
  • the detection circuit control unit 160 supplies a high-level control signal DETEN in synchronization with the vertical synchronization signal XVS or in response to the operation signal.
  • a debug mode and a tester mode are set in the central calculation unit or the test apparatus 300.
  • the central arithmetic unit or the test apparatus 300 analyzes the output signal TOUT_Debug that is not held in the register.
  • the tester mode the central arithmetic unit or the test apparatus 300 reads the output signal TOUT_Tester from the register and analyzes it.
  • the combination of each mode in the figure is arbitrary.
  • the central calculation unit or the test apparatus 300 since the result holding unit 163 holds the output signal, the central calculation unit or the test apparatus 300 initializes the value of the output signal after an abnormality occurs. You can capture that value before it is done.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 23 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, blinkers or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving, etc., which runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device capable of visually or audibly notifying information to the passenger or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 24 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100, for example.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 24 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100). By obtaining can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 is used via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to, for example, the imaging unit 12031 among the configurations described above.
  • the solid-state image sensor 100 of FIG. 1 can be applied to the image pickup unit 12031.
  • the processing procedure described in the above-described embodiment may be regarded as a method having these series of procedures, or as a program for causing a computer to execute these series of procedures or as a recording medium for storing the program. You may catch it.
  • this recording medium for example, a CD (Compact Disc), MD (MiniDisc), DVD (Digital Versatile Disc), memory card, Blu-ray Disc (Blu-ray (registered trademark) Disc) and the like can be used.
  • the present technology can have the following configurations.
  • a connection line that is wired across a plurality of semiconductor substrates to be joined,
  • a semiconductor device including a detection circuit that detects the presence or absence of an abnormality in the joint surface of the plurality of semiconductor substrates based on the energized state of the connection line when the enable is set by a predetermined control signal.
  • the detection circuit is Resistance and The semiconductor device according to claim 1, further comprising an output-side logic gate that outputs the result of a logic operation on the potential at one end of the resistor.
  • the detection circuit is The semiconductor device according to (2) above, further comprising a transistor that shifts to an on state when enabled by a predetermined control signal.
  • the transistor is at least one of a path between one end of the connection line and a power supply, a path between the other end of the connection line and the resistance, and a path between the resistance and the reference potential.
  • the detection circuit further includes an input-side logic gate that outputs the result of a logical operation for the input test signal to the output-side logic gate when the disable is set by the control signal (2).
  • (3) A predetermined number of the detection circuits are arranged in the semiconductor device.
  • the semiconductor device according to (6) above further comprising a result aggregation unit that generates an output signal indicating whether or not at least one of the detection target locations has an abnormality based on the detection signal.
  • the semiconductor device according to (7) above further comprising a result holding unit that holds each of the output signal and the detection signal.
  • the detection control unit supplies the enabled control signal over a predetermined period when a predetermined operation signal is input.
  • the connecting line is With multiple pairs of copper wiring joined to each other, The semiconductor device according to (1) to (11), further comprising metal wiring for connecting each of the plurality of pairs of copper wiring in a daisy chain.
  • a connection line that is wired across a plurality of semiconductor substrates to be joined, and When the enable is set by a predetermined control signal, a detection circuit that detects the presence or absence of an abnormality in the joint surface of the plurality of semiconductor substrates based on the energized state of the connection line, and a detection circuit.
  • a test system including a detection unit that detects the presence or absence of a failure of the detection circuit when disable is set by the control signal.
  • Solid-state image sensor 101 102 Semiconductor substrate 103, 104, 193, 194 Copper wiring 105, 195 Metal wiring 106, 196 Connection line 107, 108, 197, 198 Terminal 110 Pixel array unit 120 Scan control unit 130 Read control unit 140 Signal Processing unit 150 Output unit 160 Detection circuit control unit 161 Detection control unit 162 Output control unit 163 Result holding unit 170 Result aggregation unit 171 Latch unit 172 Mask processing unit 173 Switch 174 Aggregation processing unit 175, 178 Selector 176 OR (logic sum) gate 177 AND (logical product) gate 180 Common control unit 181, 182 Output terminal 199 Junction surface 210, 220, 230, 240 Detection circuit 211, 212, 216, 221 to 223 Inverter 213, 224 pMOS transistor 214, 225 Variable resistance 215, 226 nMOS transistor 227 buffer 300 central arithmetic unit or test device 12031 image sensor

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Abstract

複数の基板が接合された固体撮像素子において、異常の検出対象箇所の自由度を向上させる。　半導体装置は、接続線と、検出回路とを具備する。この半導体装置において、複数の半導体基板は、接合される。そして、半導体装置において、接続線は、それらの複数の半導体基板に跨って配線される。また、検出回路は、所定の制御信号によりイネーブルが設定された場合には接続線の通電状態に基づいて複数の半導体基板の接合面の異常の有無を検出する。

Description

半導体装置、および、テストシステム
　本技術は、半導体装置に関する。詳しくは、半導体装置における異常の有無を検出する半導体装置およびそのテストシステムに関する。
　近年、半導体装置においては、要求される機能が多岐に亘るようになり、多機能化および高集積化が進められている。多機能化および高集積化のため、複数の半導体基板を貼り合せて積層した積層構造の半導体装置が利用されている。例えば、上側の基板に画素を配列し、下側の基板に行駆動部と故障検出部とを配置し行駆動部から画素へのパルス信号の出力タイミングの解析および垂直信号線に電圧を印加しＡＤ変換した際の期待値判定を故障検出部が行って故障を検出する固体撮像素子が提案されている（例えば、特許文献１参照。）。
国際公開第２０１７／２０９２２１号公報
　上述の従来技術では、行駆動部から画素へのパルス信号の出力タイミングの解析および垂直信号線に電圧を印加しＡＤ変換した際の期待値判定により、画素が配置された画素アレイ部の故障の有無の検出を図っている。しかしながら、上述の従来技術では、画素アレイ部以外の領域で生じた異常の有無を検出することができない。これは、画素アレイ部以外の領域で基板の剥がれなどの異常が生じてもパルス信号の出力タイミングには影響がないためである。このように、上述の従来技術では、異常の検出対象箇所が画素アレイ部に限定され、検出対象箇所の自由度が低いという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、複数の基板が接合された固体撮像素子において、異常の検出対象箇所の自由度を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、接合される複数の半導体基板に跨って配線される接続線と、上記接続線の通電状態に基づいて上記複数の半導体基板の接合面の異常の有無を検出する検出回路とを具備する半導体装置である。これにより、接合面において、任意の箇所の異常の有無が検出されるという作用をもたらす。
　また、この第１の側面において、前記検出回路は、抵抗と、前記抵抗の一端の電位に対する論理演算の結果を出力する出力側論理ゲートとを備えてもよい。これにより、異常の有無を示す論理演算の結果が出力されるという作用をもたらす。
　また、この第１の側面において、前記検出回路は、所定の制御信号によりイネーブルに設定された場合にはオン状態に移行するトランジスタをさらに備えてもよい。これにより、イネーブルが設定された際に、異常の有無が検出されるという作用をもたらす。
　また、この第１の側面において、前記トランジスタは、前記接続線の一端および電源の間の経路と、前記接続線の他端および前記抵抗の間の経路と、前記抵抗および基準電位の間の経路との少なくとも１つに挿入されてもよい。これにより、イネーブルの設定に従って経路が開閉するという作用をもたらす。
　また、この第１の側面において、上記検出回路は、上記制御信号によりディセーブルが設定された場合には入力されたテスト信号に対する論理演算の結果を上記出力側論理ゲートへ出力する入力側論理ゲートをさらに備えてもよい。これにより、検出回路の故障の有無が検出されるという作用をもたらす。
　また、この第１の側面において、上記半導体装置には、所定数の上記検出回路が配置され、上記所定数の検出回路は、互いに異なる検出対象箇所の検出結果を示す検出信号を出力してもよい。これにより、所定数の検出対象箇所の異常の有無が検出されるという作用をもたらす。
　また、この第１の側面において、上記検出対象箇所のそれぞれの少なくとも１つに異常があるか否かを示す出力信号を上記検出信号に基づいて生成する結果集約部をさらに具備してもよい。これにより、検出信号が集約されるという作用をもたらす。
　また、この第１の側面において、上記出力信号と上記検出信号のそれぞれとを保持する結果保持部をさらに具備してもよい。これにより、保持値が検出部により読み出されるという作用をもたらす。
　また、この第１の側面において、上記制御信号を生成して上記検出回路に供給する検出制御部をさらに具備することもできる。これにより、検出制御部によって、検出回路の動作が制御されるという作用をもたらす。
　また、この第１の側面において、上記検出制御部は、所定の操作信号が入力された場合には上記イネーブルに設定された上記制御信号を所定期間に亘って供給してもよい。これにより、手動によって異常の有無が検出されるという作用をもたらす。
　また、この第１の側面において、上記検出制御部は、所定の同期信号に同期して上記イネーブルに設定された上記制御信号を所定期間に亘って供給してもよい。これにより、同期信号に同期して異常の有無が検出されるという作用をもたらす。
　また、この第１の側面において、上記接続線は、互いに接合された複数対の銅配線と、上記複数対の銅配線のそれぞれをデイジーチェーン接続するメタル配線とを備えてもよい。これにより、デイジーチェーン構造の接合面の異常の有無が検出されるという作用をもたらす。
　また、本技術の第２の側面は、接合される複数の半導体基板に跨って配線される接続線と、所定の制御信号によりイネーブルが設定された場合には上記接続線の通電状態に基づいて上記複数の半導体基板の接合面の異常の有無を検出する検出回路と、上記制御信号によりディセーブルが設定された場合には上記検出回路の故障の有無を検出する検出部とを具備するテストシステムである。これにより、接合面の異常の有無と検出回路の故障の有無とが検出されるという作用をもたらす。
本技術の第１の実施の形態におけるテストシステムの一構成例を示すブロック図である。 本技術の実施の形態における固体撮像素子の銅配線とメタル配線層の関係例を示す図である。 本技術の第１の実施の形態における貼り合わせ後の接続線の構造と、検出回路の回路例とを示す図である。 本技術の第１の実施の形態におけるインバータの真理値表の一例を示す図である。 本技術の第１の実施の形態における貼り合わせ後の接続線の構造と、別の検出回路の回路例とを示す図である。 本技術の第１の実施の形態における貼り合わせ前の接続線の構造と、検出回路の回路例とを示す図である。 本技術の第１の実施の形態における貼り合わせ前の接続線の構造と、別の検出回路の回路例とを示す図である。 本技術の第１の実施の形態における異常検出モードの検出回路の動作の一例を示す図である。 本技術の第１の実施の形態におけるテストパスチェックモードの検出回路の動作の一例を示す図である。 本技術の第１の実施の形態におけるテスト信号を入力せず、イネーブル設定を行わない場合の検出回路の回路例を示す図である。 本技術の第１の実施の形態におけるテスト信号を入力せず、イネーブル設定を行わない場合の検出回路の別の例を示す図である。 本技術の第１の実施の形態におけるトランジスタを削減した検出回路の回路例を示す図である。 本技術の第１の実施の形態におけるトランジスタを削減した検出回路の回路例を示す図である。 本技術の第１の実施の形態におけるトランジスタの配置を変更し、トランジスタを削減した検出回路の回路例を示す図である。 本技術の第１の実施の形態における検出回路制御部の一構成例を示すブロック図である。 本技術の第１の実施の形態における結果集約部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるマニュアルモードの固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるオートランモードの固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるテストシステムの動作の一例を示すフローチャートである。 本技術の第２の実施の形態における検出回路制御部の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるオートランモードの固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態におけるテストシステムに設定されるモードをまとめた図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（接続線の通電状態に基づいて異常を検出する例）
　２．第２の実施の形態（接続線の通電状態に基づいて異常を検出し、検出結果を保持する例）
　３．移動体への応用例
　＜１．第１の実施の形態＞
　［テストシステムの構成例］
　図１は、本技術の実施の形態におけるテストシステムの一構成例を示すブロック図である。このテストシステムは、固体撮像素子などの半導体装置の異常や故障の有無を検出するためのものであり、固体撮像素子１００と、中央演算部または試験装置３００とを備える。また、固体撮像素子１００は、画素アレイ部１１０、走査制御部１２０、読出し制御部１３０、信号処理部１４０、出力部１５０および共通制御部１８０を備える。また、固体撮像素子１００は、検出回路２１０、２２０、２３０および２４０などの複数の検出回路と、検出回路制御部１６０とを備える。
　また、固体撮像素子１００内の回路は、積層された半導体基板１０１および１０２に分散して配置される。例えば、画素アレイ部１１０が半導体基板１０１に配置され、残りの回路が半導体基板１０２に配置される。なお、半導体基板１０１および１０２のそれぞれに配置される回路は、同図に例示した構成に限定されない。例えば、画素アレイ部１１０および読出し制御部１３０と、信号処理部１４０内のコンパレータとを半導体基板１０１に配置し、残りの回路を半導体基板１０２に配置することもできる。また、２つの半導体基板（１０１および１０２）を積層しているが、３つ以上の半導体基板を積層し、それらに固体撮像素子１００内の回路を配置することもできる。
　また、半導体基板１０１と、半導体基板１０２とは、それらの基板を跨いで配線された複数の接続線により接合されている。これらの接続線は、同図において省略されている。接続線の構造については後述する。
　画素アレイ部１１０には、複数の画素が二次元格子状に配列される。走査制御部１２０は、共通制御部１８０の制御に従って、画素アレイ部１１０の行を順に駆動し、画素信号を出力させるものである。
　読出し制御部１３０は、画素アレイ部の列のそれぞれから画素信号を読み出して、信号処理部１４０に供給するものである。
　信号処理部１４０は、画素信号に対して、ＡＤ（Analog to Digital）変換処理やＣＤＳ（Correlated Double Sampling）処理などの信号処理を行うものである。この信号処理部１４０は、処理後の画素信号を出力部１５０へ供給する。
　出力部１５０は、画素信号を配列した画像データを中央演算部または試験装置３００に出力するものである。
　検出回路２１０は、検出回路制御部１６０の制御に従って、半導体基板１０１と半導体基板１０２との接合面の異常の有無を接続線の導通状態に基づいて検出するものである。この検出回路２１０による異常の検出対象の箇所は、接続線の配線箇所である。また、接合面の異常としては、半導体基板１０１および半導体基板１０２の貼り合わせ後に、それらの一方が他方から剥がれたり、位置ズレが生じたりして、基板間の接続に不良が生じることが想定される。この他、接合面の異常としては、半導体基板１０１および半導体基板１０２の貼り合わせ前に、接合面において、絶縁状態のはずの２点が導通状態になる（すなわち、短絡が生じる）ことが想定される。検出回路２１０は、検出結果を示す検出信号を検出回路制御部１６０に供給する。
　なお、接合面の剥がれや短絡は、異常でなく故障として扱うこともできる。しかし、接合面以外の回路で生じた故障と区別する目的で、以下、これらの剥がれや短絡を異常として扱うものとする。
　検出回路２２０、２３０および２４０の機能は、異常の検出対象の箇所（すなわち、接続線の配線箇所）が異なる点以外は、検出回路２１０と同様である。これらの検出回路の検出対象の箇所は、任意である。
　共通制御部１８０は、固体撮像素子１００内の回路のそれぞれを制御するものである。この共通制御部１８０は、例えば、中央演算部または試験装置３００からの垂直同期信号に同期して、走査制御部１２０や信号処理部１４０の動作タイミングを制御する。また、共通制御部１８０は、中央演算部または試験装置３００からのモード信号を検出回路制御部１６０に供給する。モード信号の詳細については後述する。
　検出回路制御部１６０は、モード信号に基づいて、検出回路２１０などの動作を制御するものである。また、検出回路制御部１６０は、検出回路２１０などの複数の検出回路のそれぞれの検出信号を集約し、出力信号として中央演算部または試験装置３００に供給する。
　中央演算部または試験装置３００は、検出回路制御部１６０からの出力信号に基づいて、固体撮像素子１００の異常や故障の有無を検出するものである。この中央演算部または試験装置３００は、固体撮像素子１００の異常として、例えば、半導体基板１０１および１０２の接合面の異常（剥がれなど）が想定される。また、固体撮像素子１００の故障として、例えば、検出回路２１０などの検出回路の故障が想定される。なお、中央演算部または試験装置３００は、特許請求の範囲に記載の検出部の一例である。
　なお、中央演算部または試験装置３００は、画像データを用いて、画素アレイ部１１０内の画素など、検出回路２１０以外の回路の故障の有無を検出することもできる。
　また、検出回路２１０等の検出回路と検出回路制御部１６０とを固体撮像素子１００に設けているが、これらの回路を固体撮像素子１００以外の半導体装置に配置することもできる。なお、固体撮像素子１００は、特許請求の範囲に記載の半導体装置の一例である。
　図２は、本技術の実施の形態における半導体装置の銅配線とメタル配線層の関係例を示す図である。
　ここでは、接合面１９９において、半導体基板１０１と第２の半導体基板１０２とを貼り合わせた例を示している。半導体基板１０１および第２の半導体基板１０２のそれぞれにおいて、一例として６層のメタル配線層を想定し、シリコン（Ｓｉ）層から順に、Ｍ１乃至Ｍ６として表記している。
　また、半導体基板１０１および第２の半導体基板１０２の銅配線を互いに接触させて、電気的に接続している。半導体基板１０１の銅配線をＣＣ１、半導体基板１０２の銅配線をＣＣ２として表記している。そして、半導体基板１０１における銅配線ＣＣ１とメタル配線層Ｍ６の垂直方向の接続をＶＣ１、半導体基板１０２における銅配線ＣＣ２とメタル配線層Ｍ６の垂直方向の接続をＶＣ２として表記している。
　同図におけるａは、半導体基板１０１と第２の半導体基板１０２との間の通常の接続のために銅配線ＣＣ１およびＣＣ２を用いた例である。この例では、異なる銅配線ＣＣ１およびＣＣ２は、それぞれ独立して半導体基板１０１と第２の半導体基板１０２との間を接続する。
　同図におけるｂは、半導体基板１０１と第２の半導体基板１０２との間を接続する銅配線ＣＣ１およびＣＣ２と、メタル配線層Ｍ６とを組み合わせることにより、チェーン構造を形成したものである。このような数珠つなぎの接続は、デイジーチェーン（daisy chain）と呼ばれる。
　同図におけるｃは、半導体基板１０１と第２の半導体基板１０２との間を接続する銅配線ＣＣ１およびＣＣ２を示しているが、この場合の銅配線ＣＣ１およびＣＣ２はメタル配線層と接続せず、回路信号を伝達する機能は有していない。上述のダミーの配線に相当するものであり、主に平坦性を確保するために利用される。
　［検出回路の構成例］
　図３は、本技術の第１の実施の形態における貼り合わせ後の接続線の構造と、検出回路２１０の回路例とを示す図である。同図におけるＣＣＣは、Cu-Cu Connection（Ｃｕ－Ｃｕ接続）を示す。半導体基板１０１において、接合面１９９に、複数の銅配線１０３が設けられる。一方、半導体基板１０２において、接合面１９９に、銅配線１０３ごとに銅配線１０４が設けられる。銅配線１０３は、対応する銅配線１０４と、電気的に接続される。また、銅配線１０３および１０４の組のそれぞれは、図２におけるｂに例示したように、複数のメタル配線１０５によりデイジーチェーン接続されている。銅配線１０３および１０４と、メタル配線１０５とにより形成される１本の信号線１０６を以下、「接続線」と称する。この接続線１０６の両端の一方を端子１０７とし、他方を端子１０８とする。Ｃｕ－Ｃｕ接続とは、例えば半導体基板１０１の銅配線１０３の少なくとも一部と、半導体基板１０２の銅配線１０４の少なくとも一部とが直接接合され、半導体基板１０１と半導体基板１０２とを接続することができる構成である。Ｃｕ－Ｃｕ接続は、銅配線１０３、銅配線１０４を一例とするが、これに限らない。例えば金属等の導電材料からなる配線同士が直接接合されることで、配線同士が接続される。これにより、半導体基板１０１と半導体基板１０２とを接続することができる。さらに、このＣｕ－Ｃｕ接続を介して、所望の電気的接続を行うことも可能である。
　端子１０７には、電源電圧ＶＤＤの電源が接続される。一方、端子１０８には、検出回路２１０が接続される。電源の接続により、接続線１０６を電源線として用いることができる。同図に例示するように、デイジーチェーンを構造を採用し、複数の金属（銅配線１０３等）を連結することにより、広範囲の領域を検出対象とすることができる。例えば、、銅配線１０３、１０４、複数のメタル配線１０５とを介して、半導体基板１０１と半導体基板１０２とを電気的に接続できるようにした構成が可能である。
　検出回路２１０内には、インバータ２１１、２１２および２１６が配置される。また、検出回路２１０内には、ｐＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタ２１３、可変抵抗２１４、および、ｎＭＯＳ（n-channel MOS）トランジスタ２１５が配置される。
　可変抵抗２１４の抵抗値は、レジスタなどに保持された設定値により設定される。固体撮像素子１００の外部の装置は、その設定値の制御により、可変抵抗２１４の抵抗値を変更することができる。なお、可変抵抗２１４の代わりに、抵抗値が固定の抵抗を設けることもできる。
　なお、可変抵抗２１４は、特許請求の範囲に記載の抵抗の一例である。
　ｐＭＯＳトランジスタ２１３は、可変抵抗２１４の一端と端子１０８との間に挿入され、ｎＭＯＳトランジスタ２１５は、可変抵抗２１４の他端と、所定の基準電位（接地電位など）ＶＳＳの基準端子との間に挿入される。また、ｎＭＯＳトランジスタ２１５のゲートには、検出回路制御部１６０からの制御信号ＤＥＴＥＮが入力される。ここで、制御信号ＤＥＴＥＮは、検出回路２１０の検出動作をイネーブルまたはディセーブルに設定するための信号である。例えば、イネーブルに設定する際に、ハイレベルの制御信号ＤＥＴＥＮが供給され、ディセーブルに設定する際に、ローレベルの制御信号ＤＥＴＥＮが供給される。
　インバータ２１１は、検出回路制御部１６０からの制御信号ＤＥＴＥＮを反転するものである。このインバータ２１１は、制御信号ＤＥＴＥＮを反転した信号を反転信号ｘＤＥＴＥＮとして、インバータ２１２と、ｐＭＯＳトランジスタ２１３のゲートとに供給する。
　インバータ２１２は、反転信号ｘＤＥＴＥＮがハイレベル（すなわち、ディセーブル）である場合に、検出回路制御部１６０からのテスト信号ＴＳＴＩＮを反転するものである。このインバータ２１２は、反転した信号を反転信号ｘＴＳＴＩＮとしてｐＭＯＳトランジスタ２１３および可変抵抗２１４の接続ノード２１７に供給する。一方、反転信号ｘＤＥＴＥＮがローレベル（すなわち、イネーブル）である場合に、インバータ２１２の出力は、ハイインピーダンスとなる。
　インバータ２１６は、接続ノード２１７の電位を反転するものである。このインバータ２１６は、反転した信号を検出信号ＤＥＴＯＵＴとして検出回路制御部１６０に供給する。
　上述の構成により、イネーブルが設定された場合に電源側のｐＭＯＳトランジスタ２１３は、オン状態となり、接続線１０６の端子１０８と可変抵抗２１４の一端とを接続する。また、接地側のｎＭＯＳトランジスタ２１５もオン状態となり、可変抵抗２１４の他端と基準端子とを接続する。
　そして、イネーブルが設定された場合に、半導体基板１０１および１０２が剥がれていない場合、接続線１０６に電源からの電流が流れて導通状態となる。また、ｐＭＯＳトランジスタ２１３およびｎＭＯＳトランジスタ２１５がオン状態であるため、可変抵抗２１４にも電流が流れ、その抵抗値に応じた電位が接続ノード２１７に生じる。インバータ２１６の出力をハイレベルからローレベルへ反転させるのに必要な入力信号の閾値をＴｈとすると、接続線１０６が導通状態のときの電位が閾値Ｔｈより高くなるような抵抗値が可変抵抗２１４に設定されているものとする。この設定により、接続線１０６が導通状態のときにローレベルの検出信号ＤＥＴＯＵＴが出力される。このように、抵抗値を可変とすることにより、外部の装置は、インバータ２１６の閾値に合わせて、可変抵抗２１４の抵抗値を調整することができる。
　ここで、イネーブルが設定された状態で、半導体基板１０１および１０２の一方が剥がれたり、位置がずれたりした場合を考える。この場合、接続線１０６が非導通状態となり、可変抵抗２１４に電流が流れず、接続ノード２１７の電位が低下してローレベルとなる。このため、インバータ２１６からハイレベルの検出信号ＤＥＴＯＵＴが出力される。すなわち、ハイレベルの検出信号ＤＥＴＯＵＴは、剥がれや位置ズレが生じたことを示す。
　このように、イネーブルに設定された場合、検出回路２１０は、半導体基板１０１および１０２に跨って配線された接続線１０６の通電状態に基づいて接合面１９９の異常の有無を検出することができる。また、検出回路２１０は、接合面上の任意の箇所の異常の有無を検出するができる。例えば、画素アレイ部１１０以外の領域に、接続線１０６が電源線として配線される場合であっても、その接続線１０６に検出回路２１０を接続することにより、その領域の異常の有無を検出することができる。このように接続線１０６（電源線）の配線箇所が画素アレイ部１１０に制限されないため、異常の検出対象箇所の自由度を向上させることができる。
　一方、ディセーブルが設定された場合、インバータ２１２は、テスト信号ＴＳＴＩＮを反転して接続ノード２１７に供給する。また、ディセーブルの場合は、ｐＭＯＳトランジスタ２１３およびｎＭＯＳトランジスタ２１５はオフ状態となる。このため、接続ノード２１７のノードの電位は、接続線１０６が導通しているか否かに関わらず、インバータ２１２の出力により決定される。インバータ２１６は、接続ノード２１７の電位（すなわち、インバータ２１２の出力）を反転し、検出信号ＤＥＴＯＵＴとして出力する。
　このように、ディセーブルに設定された場合、検出回路２１０に故障が無ければ、インバータ２１２および２１６により、テスト信号ＴＳＴＩＮと同一の論理値の信号が検出信号ＤＥＴＯＵＴとして出力される。ただし、検出回路２１０に故障が生じると、テスト信号ＴＳＴＩＮと検出信号ＤＥＴＯＵＴとの論理値が不一致となる。このため、中央演算部または試験装置３００は、検出信号ＤＥＴＯＵＴに基づいて、検出回路２１０の故障の有無を検出することができる。
　なお、接続ノード２１７の入力側にインバータ２１２を配置しているが、インバータ２１２の代わりに、インバータ以外の論理ゲート（バッファなど）を配置することもできる。なお、インバータ２１２は、特許請求の範囲に記載の入力側論理ゲートの一例である。また、接続ノード２１７の出力側にインバータ２１６を配置しているが、インバータ２１６の代わりに、インバータ以外の論理ゲート（バッファなど）を配置することもできる。なお、インバータ２１６は、特許請求の範囲に記載の出力側論理ゲートの一例である。
　また、検出回路２３０の回路構成は、検出回路２１０と同様である。検出回路２３０においても、接続線１０６とは別の接続線が配線され、検出回路２３０は、その接続線の配線箇所を検出対象とする。このように、複数の箇所にデイジーチェーンを設けることにより、解析性を向上させることができる。
　また、銅配線同士を接触させて接続するＣｕ－Ｃｕ接続を検出対象としているが、Ｃｕ－Ｃｕ接続以外の基板間接続を検出対象とすることもできる。例えば、ＴＳＶ（Through-Silicon Via）に検出回路２１０などを接続し、検出対象とすることもできる。
　また、半導体基板１０１を上側として、下側の半導体基板１０２に検出回路２１０等を設けているが、これらの検出回路を上側の半導体基板１０１に配置することもできる。
　図４は、本技術の第１の実施の形態におけるインバータ２１２の真理値表の一例を示す図である。反転信号ｘＤＥＴＥＮがローレベル（すなわち、イネーブル）である場合、テスト信号ＴＳＴＩＮの値に関わらず、インバータ２１２の出力（ｘＴＳＴＩＮ）は、ハイインピーダンス（ＨｉＺ）となる。
　一方、反転信号ｘＤＥＴＥＮがハイレベル（すなわち、ディセーブル）である場合、インバータ２１２は、テスト信号ＴＳＴＩＮを反転し、ｘＴＳＴＩＮとして出力する。
　図５は、本技術の第１の実施の形態における貼り合わせ後の接続線の構造と、別の検出回路２２０の回路例とを示す図である。同図におけるＣＣＣは、Cu-Cu Connectionを示す。
　接合面１９９において半導体基板１０１側に複数の銅配線１９３が設けられ、半導体基板１０２側に銅配線１９３ごとに銅配線１９４が設けられる。銅配線１９３および１９４の組のそれぞれは、複数のメタル配線１９５によりデイジーチェーン接続されている。銅配線１９３および１９４と、メタル配線１９５とにより形成される１本の信号線を接続線１９６とし、その両端を端子１９７および端子１９８とする。
　端子１９７には、基準電位ＶＳＳ（接地電位など）の基準端子が接続され、端子１９８には検出回路２２０が接続される。接地電位の接続により、接続線１９６を接地線として用いることができる。検出回路２２０は、インバータ２２１乃至２２３と、ｐＭＯＳトランジスタ２２４、可変抵抗２２５、ｎＭＯＳトランジスタ２２６およびバッファ２２７とを備える。
　ｐＭＯＳトランジスタ２２４は、電源端子と可変抵抗２２５の一端との間に挿入され、ｎＭＯＳトランジスタ２２６は、可変抵抗２２５の他端と端子１９８との間に挿入される。また、ｎＭＯＳトランジスタ２２６のゲートには、制御信号ＤＥＴＥＮが入力される。
　インバータ２２１は、テスト信号ＴＳＴＩＮを反転してインバータ２２３に出力するものである。インバータ２２２は、制御信号ＤＥＴＥＮを反転してｘＤＥＴＥＮとしてインバータ２２３と、ｐＭＯＳトランジスタ２２４のゲートとに出力するものである。
　インバータ２２３は、反転信号ｘＤＥＴＥＮがハイレベル（すなわち、ディセーブル）である場合に、インバータ２２１の出力信号を反転するものである。このインバータ２２３は、反転した信号をｎＭＯＳトランジスタ２２６および可変抵抗２２５の接続ノード２２８に供給する。一方、反転信号ｘＤＥＴＥＮがローレベル（すなわち、イネーブル）である場合に、インバータ２２３の出力は、ハイインピーダンスとなる。
　バッファ２２７は、接続ノード２２８の電位の信号を検出信号ＤＥＴＯＵＴとして検出回路制御部１６０へ出力するものである。
　上述の構成により、検出回路２２０は、基準端子に接続された接続線１９６の通電状態に基づいて、検出回路２１０と同様に接合面の異常の有無を検出することができる。
　なお、可変抵抗２２５は、特許請求の範囲に記載の抵抗の一例である。インバータ２２１および２２３は、特許請求の範囲に記載の入力側論理ゲートの一例であり、バッファ２２７は、特許請求の範囲に記載の出力側論理ゲートの一例である。
　また、検出回路２４０の回路構成は、検出回路２２０と同様である。
　なお、電源に接続される接続線１０６（電源線）を検出対象とする検出回路２１０と、接地電位に接続される接続線１９６（接地線）を検出対象とする検出回路２２０との両方を配置しているが、これらの一方のみを配置することもできる。
　上述の図３および図５では、半導体基板１０１および１０２の貼り合わせ後の接合面の異常の検出に、検出回路２１０および２２０を用いていた。しかし、検出回路２１０および２２０は、貼り合わせ前の接合面の異常の検出にも用いることができる。
　図６は、本技術の第１の実施の形態における貼り合わせ前の接続線１０６の構造と、検出回路２１０の回路例とを示す図である。同図におけるＣＣＣは、Cu-Cu Connectionを示す。貼り合わせ前においては、半導体基板１０１側の銅配線やメタル配線が電気的に接続されないため、接続線１０６は非導通状態となる。このため、イネーブルに設定された際に、可変抵抗２１４に電流が流れず、インバータ２１６からハイレベルの検出信号ＤＥＴＯＵＴが出力される。
　ここで、イネーブルが設定された状態で、半導体基板１０１の接合面で短絡が生じた場合を考える。この場合、接続線１０６が導通状態となり、可変抵抗２１４に電流が流れてインバータ２１６からローレベルの検出信号ＤＥＴＯＵＴが出力される。すなわち、ローレベルの検出信号ＤＥＴＯＵＴは、短絡が生じたことを示す。
　図７は、本技術の第１の実施の形態における貼り合わせ前の接続線１９６の構造と、別の検出回路２２０の回路例とを示す図である。同図におけるＣＣＣは、Cu-Cu Connectionを示す。検出回路２２０においても、イネーブルが設定された状態で、半導体基板１０１の接合面で短絡が生じるとローレベルの検出信号ＤＥＴＯＵＴが出力される。
　ここで、検出回路２１０などの検出回路には、モード信号により異常検出モードと、テストパスチェックモードとのいずれかが設定されるものとする。異常検出モードは、接合面の異常の有無を検出するためのモードであり、テストパスチェックモードは、検出回路にテスト信号を通過させるモードである。
　図８は、本技術の第１の実施の形態における異常検出モードの検出回路２１０の動作の一例を示す図である。異常検出モードにおいては、ハイレベルの制御信号ＤＥＴＥＮ（すなわち、イネーブル）が入力される。
　検出回路２１０は、接続線１０６が非導通状態の際にハイレベルの検出信号ＤＥＴＯＵＴを出力し、接続線１０６が導通状態の際にローレベルの検出信号ＤＥＴＯＵＴを出力する。貼り合わせ前において、ローレベルの検出信号ＤＥＴＯＵＴは、短絡により接合面に異常があることを示す。一方、貼り合わせ後において、ハイレベルの検出信号ＤＥＴＯＵＴは、剥がれ、位置ズレにより接合面に異常があることを示す。
　図９は、本技術の第１の実施の形態におけるテストパスチェックモードの検出回路の動作の一例を示す図である。テストパスチェックモードにおいては、ローレベルの制御信号ＤＥＴＥＮ（すなわち、ディセーブル）が入力される。
　例えば、貼り合わせ後においては、ハイレベルのテスト信号ＴＳＴＩＮが疑似故障として入力される。また、貼り合わせ前においては、ローレベルのテスト信号ＴＳＴＩＮが疑似故障として入力される。
　そして、テスト信号ＴＳＴＩＮおよび検出信号ＤＥＴＯＵＴが両方ともハイレベルの場合、もしくは、両方ともローレベルの場合、中央演算部または試験装置３００は、検出回路２１０に故障がないと判断する。一方、テスト信号ＴＳＴＩＮおよび検出信号ＤＥＴＯＵＴの一方がハイレベルで他方がローレベルの場合、中央演算部または試験装置３００は、検出回路２１０に故障があると判断する。
　なお、検出回路２２０、２３０および２４０の動作は、図８および図９に例示した検出回路２１０の動作と同様である。
　また、テスト信号を入力せず、イネーブル設定を行わない場合、図１０に例示するように検出回路２１０において、可変抵抗２１４およびインバータ２１６のみを配置し、それら以外の素子を削減することもできる。
　同様に、検出回路２２０にいても図１１に例示するように、可変抵抗２２５およびバッファ２２７のみを配置し、それら以外の素子を削減することもできる。
　さらにイネーブル設定を行う場合、図１０に例示した検出回路２１０に、トランジスタを追加する必要があるが、追加するトランジスタの位置や個数は、任意である。例えば、図１２に例示するように、ｐＭＯＳトランジスタ２１３のみを追加することもできる。または、図１３に例示するように、ｎＭＯＳトランジスタ２１５のみを追加することもできる。あるいは、図１４に例示するように、イネーブルを設定するためのｐＭＯＳトランジスタ２１３を電源と端子１０７との間に挿入することもできる。
　図１２乃至図１４に例示するように、イネーブルのためのトランジスタは、電源および端子１０７の間の経路と、端子１０８および可変抵抗２１４の間の経路と、可変抵抗２１４および基準電位ＶＳＳの間の経路との少なくとも１つに挿入される。これらのトランジスタは、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのいずれであってもよい。同様に、検出回路２２０の場合は、基準電位ＶＳＳおよび端子１９７の間の経路と、電源および可変抵抗２１４の間の経路と、可変抵抗２１４および端子１９８の間の経路との少なくとも１つにイネーブルのためのトランジスタが挿入される。
　［検出回路制御部の構成例］
　図１５は、本技術の第１の実施の形態における検出回路制御部１６０の一構成例を示すブロック図である。この検出回路制御部１６０は、結果集約部１７０、検出制御部１６１および出力制御部１６２を備える。
　結果集約部１７０は、検出回路２１０などの複数の検出回路のそれぞれの検出信号ＤＥＴＯＵＴを集約し、出力信号ＴＯＵＴを生成するものである。この結果集約部１７０は、出力信号ＴＯＵＴを出力制御部１６２に出力する。
　検出制御部１６１は、共通制御部１８０からのモード信号ＤＥＴＭＯＤＥ、垂直同期信号ＸＶＳおよび操作信号ＭＡＮに基づいて、検出回路２１０などの検出回路を制御するものである。ここで、モード信号ＤＥＴＭＯＤＥは、検出回路のモードと、検出回路制御部１６０のモードとのそれぞれを設定する信号である。検出回路のモードは、前述した異常検出モードおよびテストパスチェックモードのいずれかに設定される。また、検出回路制御部１６０のモードは、マニュアルモードとオートランモードとのいずれかに設定される。
　検出回路制御部１６１は、テスト信号ＴＳＴＩＮおよびイネーブル信号ＤＥＴＥＮを生成し、検出回路２１０などの検出回路に供給する。制御信号ＤＥＴＥＮは、検出回路の他、結果集約部１７０にも供給される。
　ここで、マニュアルモードは、ユーザの操作に従って、イネーブルの制御信号ＤＥＴＥＮを生成し、供給するモードである。一方、オートランモードは、垂直同期信号ＸＶＳに同期してイネーブルの制御信号ＤＥＴＥＮを生成しつつ、ユーザの操作に従って、イネーブルの制御信号ＤＥＴＥＮを生成するモードである。
　操作信号ＭＡＮは、中央演算部または試験装置３００において、ユーザの操作により生成された信号である。この操作信号ＭＡＮは、例えば、Ｉ２Ｃ（Inter-Integrated Circuit）規格のインターフェースを介して送信される。検出制御部１６１は、操作信号ＭＡＮが入力された際に、イネーブルの制御信号ＤＥＴＥＮを生成する。
　出力制御部１６２は、出力信号ＴＯＵＴの極性や出力期間を必要に応じて変更し、出力信号ＴＯＵＴ＿Ｄｅｂｕｇとして、出力端子１８１を介して中央演算部または試験装置３００に出力するものである。
　［結果集約部の構成例］
　図１６は、本技術の第１の実施の形態における結果集約部１７０の一構成例を示すブロック図である。この結果集約部１７０は、ラッチ部１７１、マスク処理部１７２、集約処理部１７４を備える。
　ラッチ部１７１は、検出信号ＤＥＴＯＵＴをラッチし、検出制御部１６１からの制御信号ＤＥＴＥＮがハイレベル（すなわち、イネーブル）の期間内にマスク処理部１７２に出力するものである。このラッチ部１７１には、検出回路ごとにラッチ回路（不図示）が配置される。
　マスク処理部１７２は、共通制御部１８０からのマスク信号ＭＳＫに従って、検出信号ＤＥＴＯＵＴをマスクするものである。このマスク処理部１７２には、検出回路ごとに、スイッチ１７３が配置される。スイッチ１７３は、マスク信号ＭＳＫに従って、対応する検出信号ＤＥＴＯＵＴを集約処理部１７４へ出力するものである。中央演算部または試験装置３００は、マスク信号ＭＳＫにより、複数の検出対象箇所のうち特定の箇所の検出信号ＤＥＴＯＵＴのみを出力させることができる。
　集約処理部１７４は、複数の検出信号ＤＥＴＯＵＴを集約し、複数の検出回路の少なくとも１つに異常があるか否かを示す信号を出力信号ＴＯＵＴとして生成するものである。この集約処理部１７４は、複数のセレクタ１７５と、ＯＲ（論理和）ゲート１７６と、ＡＮＤ（論理積）ゲート１７７と、セレクタ１７８とを備える。セレクタ１７５は、検出回路ごとに設けられる。
　セレクタ１７５は、共通制御部１８０からの切替信号ＳＷに従って、対応する検出信号ＤＥＴＯＵＴの出力先をＯＲゲート１７６およびＡＮＤゲート１７７のいずれかに切り替えるものである。ここで、切替信号ＳＷの論理値は、異常や故障を示す検出信号ＤＥＴＯＵＴの値がハイレベルであるか否かによって、設定される。異常等を示す検出信号ＤＥＴＯＵＴの値がハイレベルである場合、切替信号ＳＷにより、検出信号ＤＥＴＯＵＴは、ＯＲゲート１７６へ出力される。一方、異常等を示す検出信号ＤＥＴＯＵＴの値がローレベルである場合、切替信号ＳＷにより、検出信号ＤＥＴＯＵＴは、ＡＮＤゲート１７７へ出力される。
　ＯＲゲート１７６は、複数の検出信号ＤＥＴＯＵＴの論理和をセレクタ１７８へ出力するものである。ＡＮＤゲート１７７は、複数の検出信号ＤＥＴＯＵＴの論理積をセレクタ１７８へ出力するものである。
　セレクタ１７８は、切替信号ＳＷに従って、入力先をＯＲゲート１７６およびＡＮＤゲート１７７のいずれかに切り替え、そのゲートからの信号を出力信号ＴＯＵＴとして出力制御部１６２へ出力するものである。切替信号ＳＷにより、検出信号ＤＥＴＯＵＴの出力先がＯＲゲート１７６へ切り替えられた場合、セレクタ１７８により入力先もＯＲゲート１７６に切り替えられる。一方、切替信号ＳＷにより、検出信号ＤＥＴＯＵＴの出力先がＡＮＤゲート１７７へ切り替えられた場合、セレクタ１７８により入力先もＡＮＤゲート１７７に切り替えられる。
　同図に例示した構成により、複数の検出箇所の少なくとも１つに異常または故障があるか否かを示す信号が出力信号ＴＯＵＴとして生成される。中央演算部または試験装置３００は、出力信号ＴＯＵＴに基づいて異常や故障の有無を検出し、異常等のあった場合、マスク信号ＭＳＫにより、検出信号を絞り込んで異常等の生じた個所を絞り込む。
　なお、結果集約部１７０の構成は、同図に例示したものに限定されない。例えば、異常等を示す検出信号ＤＥＴＯＵＴの値がハイレベルまたはローレベルに固定される場合、切替信号ＳＷによる切り替えが不要となる。この場合、セレクタ１７５および１７８と、ＯＲゲート１７６およびＡＮＤゲート１７７の一方とが不要となる。
　図１７は、本技術の第１の実施の形態におけるマニュアルモードの固体撮像素子１００の動作の一例を示すタイミングチャートである。同図の動作は、例えば、半導体基板１０１および１０２が貼り合わされた後に開始される。
　タイミングＴ０からＴ１０までの期間は、固体撮像素子１００の撮像動作は停止しているものとする。この状態を以下、「スタンバイ」の状態と称する。スタンバイの期間内のタイミングＴ１において、ユーザの操作による操作信号がＩ２Ｃ規格などのインターフェースを介して中央演算部または試験装置３００から固体撮像素子１００へ送信されたものとする。固体撮像素子１００内の検出回路制御部１６０は、所定のパルス期間に亘って、ハイレベル（イネーブル）の制御信号ＤＥＴＥＮを検出回路２１０などに供給する。この時点で半導体基板が剥がれていない場合、検出回路２１０は、ローレベルの検出信号ＤＥＴＯＵＴを出力する。
　タイミングＴ１０以降において、固体撮像素子１００は、垂直同期信号ＸＶＳに同期して、画像データを撮像する。例えば、タイミングＴ１０、Ｔ２０、Ｔ３０、Ｔ４０などに共通制御部１８０は、垂直同期信号ＸＶＳを生成する。
　撮像中のタイミングＴ２１、４１および５１において、ユーザの操作による操作信号がＩ２Ｃ規格などのインターフェースを介して送信されたものとする。それぞれのタイミングにおいて、検出回路制御部１６０は、所定のパルス期間に亘って、ハイレベル（イネーブル）の制御信号ＤＥＴＥＮを検出回路２１０などに供給する。
　また、タイミングＴ２１およびＴ４１において、検出回路２１０は、半導体基板が剥がれたことを検出し、ハイレベルの検出信号ＤＥＴＯＵＴを出力するものとする。検出回路制御部１６０は、検出回路ＤＥＴＯＵＴを集約し、ハイレベルの出力信号ＴＯＵＴ＿Ｄｅｂｕｇとして出力する。
　同図に例示するように、マニュアルモードにおいて検出回路制御部１６０は、操作信号が入力された際に、イネーブルに設定された制御信号ＤＥＴＥＮを所定期間に亘って供給する。操作信号は、スタンバイ中、撮像中のいずれにおいても任意のタイミングにおいて入力することができる。
　図１８は、本技術の第１の実施の形態におけるオートランモードの固体撮像素子１００の動作の一例を示すタイミングチャートである。同図の動作は、例えば、半導体基板１０１および１０２が貼り合わされた後に開始される。
　タイミングＴ０からＴ１０までの期間は、固体撮像素子１００は、スタンバイの状態である。タイミングＴ１０以降において、固体撮像素子１００は、垂直同期信号ＸＶＳに同期して、画像データを撮像する。例えば、タイミングＴ１０、Ｔ２０、Ｔ３０、Ｔ４０、Ｔ５０などに共通制御部１８０は、垂直同期信号ＸＶＳを生成する。
　検出回路制御部１６０は、垂直同期信号ＸＶＳに同期して所定のパルス期間に亘って、ハイレベル（イネーブル）の制御信号ＤＥＴＥＮを供給する。例えば、タイミングＴ２０、Ｔ３０、Ｔ４０およびＴ５０のそれぞれの直前のタイミングＴ１１、Ｔ２１、Ｔ３２およびＴ４１において、ハイレベルの制御信号ＤＥＴＥＮが供給される。
　また、撮像中のタイミングＴ３１において、操作信号が入力されると、検出回路制御部１６０は、所定のパルス期間に亘って、ハイレベル（イネーブル）の制御信号ＤＥＴＥＮを供給する。
　タイミングＴ１１およびＴ２１において、検出回路２１０は、半導体基板が剥がれたことを検出し、ハイレベルの検出信号ＤＥＴＯＵＴを出力する。検出回路制御部１６０は、検出回路ＤＥＴＯＵＴを集約し、ハイレベルの出力信号ＴＯＵＴ＿Ｄｅｂｕｇとして出力する。
　同図に例示するように、オートランモードにおいて検出回路制御部１６０は、垂直同期信号に同期して、イネーブルに設定された制御信号ＤＥＴＥＮを所定期間に亘って供給する。また、操作信号が入力された際にも検出回路制御部１６０は、イネーブルに設定された制御信号ＤＥＴＥＮを所定期間に亘って供給する。操作信号は、スタンバイ中、撮像中のいずれにおいても任意のタイミングにおいて入力することができる。
　なお、図１７や図１８に例示したテストは、出荷時に行うこともできるし、出荷後に固体撮像素子１００を起動する際に行うこともできる。
　図１９は、本技術の第１の実施の形態におけるテストシステムの動作の一例を示すフローチャートである。この動作は、例えば、半導体基板１０１および１０２が貼り合わされた後に開始される。
　固体撮像素子１００は、異常検出モードが設定されたか否かを判断する（ステップＳ９０１）。異常検出モードが設定された場合に（ステップＳ９０１：Ｙｅｓ）、固体撮像素子１００内の検出回路制御部１６０は、制御信号ＤＥＴＥＮをイネーブルに設定する（ステップＳ９０２）。そして、検出回路から検出信号が出力されると、検出回路制御部１６０は、それらの検出信号を集約して出力信号ＴＯＵＴとして出力する（ステップＳ９０３）。中央演算部または試験装置３００は、出力信号ＴＯＵＴがハイレベルであるか否かを判断する（ステップＳ９０５）。
　出力信号ＴＯＵＴがハイレベルである場合（ステップＳ９０５：Ｙｅｓ）、中央演算部または試験装置３００は、剥がれや位置ズレによる異常があると判断する（ステップＳ９０６）。一方、出力信号ＴＯＵＴがローレベルである場合（ステップＳ９０５：Ｎｏ）、中央演算部または試験装置３００は、異常がなく正常であると判断する（ステップＳ９０７）。
　なお、貼り合わせ前においては、出力信号ＴＯＵＴがハイレベルである場合に正常と判断され、ローレベルである場合に短絡による異常があると判断される。
　一方、テストパスモードが設定された場合に（ステップＳ９０１：Ｎｏ）、検出回路制御部１６０は、制御信号ＤＥＴＥＮをディセーブルに設定し（ステップＳ９０８）、テスト信号ＴＳＴＩＮを検出回路に入力する（ステップＳ９０９）。そして、中央演算部または試験装置３００は、テスト信号ＴＳＴＩＮと出力信号ＴＯＵＴとを比較し、検出回路の故障の有無を検出する（ステップＳ９１０）。ステップＳ９０６、Ｓ９０７またはＳ９１０の後に、テストシステムは、異常や故障の検出動作を終了する。
　このように、本技術の第１の実施の形態によれば、複数の基板を跨いで配線される接続線の通電状態に基づいて、検出回路２１０が基板間の接合面の異常の有無を検出する。この接続線（電源線や接地線）は、画素アレイ部以外の領域にも配線することができるため、異常の検出対象箇所の自由度を向上させることができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、固体撮像素子１００は、検出結果を示す出力信号ＴＯＵＴ＿Ｄｅｂｕｇを所定のパルス期間に亘って出力していたが、パルス期間が短いと、出力信号ＴＯＵＴ＿Ｄｅｂｕｇの取り込みに中央演算部または試験装置３００が失敗するおそれがある。この第２の実施の形態の固体撮像素子１００は、検出結果を保持し、その保持値を中央演算部または試験装置３００が読み出す点において第１の実施の形態と異なる。
　図２０は、本技術の第２の実施の形態における検出回路制御部１６０の一構成例を示すブロック図である。この第２の実施の形態の検出回路制御部１６０は、結果保持部１６３をさらに備える点において第１の実施の形態と異なる。
　また、第２の実施の形態の結果集約部１７０は、出力信号ＴＯＵＴと、複数の検出回路のそれぞれの検出信号ＤＥＴＯＵＴとを結果保持部１６３に供給する。
　結果保持部１６３は、出力信号ＴＯＵＴと、複数の検出回路のそれぞれの検出信号ＤＥＴＯＵＴとを保持するものである。この結果保持部１６３には、保持する信号ごとにレジスタが設けられる。例えば、検出回路がＮ（Ｎは整数）個である場合、Ｎ＋１ビット分のレジスタが設けられる。これらのレジスタの出力端子は、共通制御部１８０を介して出力端子１８２を含むＮ＋１個の出力端子に接続される。それらの端子から、保持値は出力信号ＴＯＵＴ＿Ｔｅｓｔｅｒとして出力される。
　また、結果保持部１６３内のレジスタは、共通制御部１８０などからの信号により、所定のタイミング（試験の開始直前のタイミングなど）で初期化される。
　図２１は、本技術の第２の実施の形態におけるオートランモードの固体撮像素子の動作の一例を示すタイミングチャートである。ここで、中央演算部または試験装置３００には、デバッグモードおよびテスターモードのいずれかが設定される。デバッグモードは、出力信号ＴＯＵＴ＿Ｄｅｂｕｇを解析するモードである。一方、テスターモードは、出力信号ＴＯＵＴ＿Ｔｅｓｔｅｒをレジスタから読み出して解析するモードである。
　同図の動作は、例えば、半導体基板１０１および１０２が貼り合わされた後に開始される。タイミングＴ０からＴ１０までの期間は、固体撮像素子１００は、スタンバイの状態である。タイミングＴ１０以降において、固体撮像素子１００は、垂直同期信号ＸＶＳに同期して、画像データを撮像する。例えば、タイミングＴ１０、Ｔ２０、Ｔ３０、Ｔ４０、Ｔ５０などに共通制御部１８０は、垂直同期信号ＸＶＳを生成する。
　検出回路制御部１６０は、垂直同期信号ＸＶＳに同期して所定のパルス期間に亘って、ハイレベル（イネーブル）の制御信号ＤＥＴＥＮを供給する。例えば、タイミングＴ２０、Ｔ３０、Ｔ４０およびＴ５０のそれぞれの直前のタイミングＴ１１、Ｔ２１、Ｔ３２およびＴ４１において、ハイレベルの制御信号ＤＥＴＥＮが供給される。
　初期状態において、結果保持部１６３内のレジスタは、正常であることを示す値（例えば、論理値「０」）に初期化される。同図における「ＰＡＳＳ」は、レジスタの保持値が正常を示す値であることを意味する。
　タイミングＴ１１およびＴ２１において、検出回路２１０は、半導体基板が剥がれたことを検出し、ハイレベルの検出信号ＤＥＴＯＵＴを出力する。レジスタには、このハイレベルの検出信号が保持される。同図における「ＦＡＩＬ」は、レジスタの保持値が異常を示す値であることを意味する。
　タイミングＴ３１で、検出回路２１０がローレベルの検出信号ＤＥＴＯＵＴを出力すると、レジスタの値は、その値（初期値）となる。
　デバッグモードにおいて中央演算部または試験装置３００は、第１の実施の形態と同様に、出力信号ＴＯＵＴ＿Ｄｅｂｕｇを解析する。一方、テスターモードにおいて、中央演算部または試験装置３００は、タイミングＴ２０から、タイミングＴ３１の直後までの値に、レジスタからハイレベルの信号を出力信号ＴＯＵＴ＿Ｔｅｓｔｅｒとして読み出し、解析する。同図に例示するように、ハイレベルの出力信号ＴＯＵＴ＿Ｔｅｓｔｅｒの出力期間は、ハイレベルの出力信号ＴＯＵＴ＿Ｄｅｂｕｇの出力期間よりも十分に長い。このため、テスターモードに設定することにより、中央演算部または試験装置３００は、異常が生じてから出力信号の値が初期化される前に、その値を取り込むことができる。
　図２２は、本技術の第２の実施の形態におけるテストシステムに設定されるモードをまとめた図である。同図におけるａは、検出回路に設定されるモードを示す。同図におけるｂは、検出回路制御部１６０に設定されるモードを示す。同図におけるｃは、中央演算部または試験装置３００に設定されるモードを示す。
　同図におけるａに例示するように、検出回路には、異常検出モードとテストパスチェックモードとが設定される。異常検出モードにおいて、制御信号ＤＥＴＥＮによりイネーブルが設定され、検出回路は、基板の剥がれや短絡などの異常の有無を検出する。一方、テストパスチェックモードにおいて、制御信号ＤＥＴＥＮによりイネーブルが設定され、検出回路は、テスト信号に応じて出力信号を出力する。
　同図におけるｂに例示するように、検出回路制御部１６０には、マニュアルモードとオートランモードとが設定される。マニュアルモードにおいて、検出回路制御部１６０は、ユーザの操作による操作信号に応じてハイレベル（イネーブル）の制御信号ＤＥＴＥＮを供給する。一方、オートランモードにおいて、検出回路制御部１６０は、垂直同期信号ＸＶＳに同期して、または、操作信号に応じてハイレベルの制御信号ＤＥＴＥＮを供給する。
　同図におけるｃに例示するように、中央演算部または試験装置３００には、デバッグモードとテスターモードとが設定される。デバッグモードにおいて、中央演算部または試験装置３００は、レジスタに保持されない出力信号ＴＯＵＴ＿Ｄｅｂｕｇを解析する。一方、テスターモードにおいて中央演算部または試験装置３００は、レジスタから出力信号ＴＯＵＴ＿Ｔｅｓｔｅｒを読み出して解析する。なお、同図のそれぞれのモードの組み合わせは、任意である。
　このように、本技術の第２の実施の形態によれば、結果保持部１６３が出力信号を保持するため、中央演算部または試験装置３００は、異常が生じてから出力信号の値が初期化される前に、その値を取り込むことができる。
　＜３．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２４は、撮像部１２０３１の設置位置の例を示す図である。
　図２４では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、例えば、図１の固体撮像素子１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、任意の箇所の異常や故障の有無を検出して、システムの信頼性を向上させることが可能になる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）接合される複数の半導体基板に跨って配線される接続線と、
　所定の制御信号によりイネーブルが設定された場合には前記接続線の通電状態に基づいて前記複数の半導体基板の接合面の異常の有無を検出する検出回路と
を具備する半導体装置。
（２）前記検出回路は、
　抵抗と、
　前記抵抗の一端の電位に対する論理演算の結果を出力する出力側論理ゲートと
を備える
請求項１記載の半導体装置。
（３）前記検出回路は、
　所定の制御信号によりイネーブルに設定された場合にはオン状態に移行するトランジスタをさらに備える
前記（２）記載の半導体装置。
（４）前記トランジスタは、前記接続線の一端および電源の間の経路と、前記接続線の他端および前記抵抗の間の経路と、前記抵抗および基準電位の間の経路との少なくとも１つに挿入される
前記（３）記載の半導体装置。

（５）前記検出回路は、前記制御信号によりディセーブルが設定された場合には入力されたテスト信号に対する論理演算の結果を前記出力側論理ゲートへ出力する入力側論理ゲートをさらに備える前記（２）または（３）に記載の半導体装置。
（６）前記半導体装置には、所定数の前記検出回路が配置され、
　前記所定数の検出回路は、互いに異なる検出対象箇所の検出結果を示す検出信号を出力する前記（１）から（５）のいずれかに記載の半導体装置。
（７）前記検出対象箇所のそれぞれの少なくとも１つに異常があるか否かを示す出力信号を前記検出信号に基づいて生成する結果集約部をさらに具備する
前記（６）記載の半導体装置。
（８）前記出力信号と前記検出信号のそれぞれとを保持する結果保持部をさらに具備する
前記（７）記載の半導体装置。
（９）前記制御信号を生成して前記検出回路に供給する検出制御部をさらに具備する
前記（１）から（８）のいずれかに記載の半導体装置。
（１０）前記検出制御部は、所定の操作信号が入力された場合には前記イネーブルに設定された前記制御信号を所定期間に亘って供給する
前記（９）記載の半導体装置。
（１１）前記検出制御部は、所定の同期信号に同期して前記イネーブルに設定された前記制御信号を所定期間に亘って供給する
前記（８）または（９）に記載の半導体装置。
（１２）前記接続線は、
　互いに接合された複数対の銅配線と、
　前記複数対の銅配線のそれぞれをデイジーチェーン接続するメタル配線と
を備える
前記（１）から（１１）記載の半導体装置。
（１３）接合される複数の半導体基板に跨って配線される接続線と、
　所定の制御信号によりイネーブルが設定された場合には前記接続線の通電状態に基づいて前記複数の半導体基板の接合面の異常の有無を検出する検出回路と、
　前記制御信号によりディセーブルが設定された場合には前記検出回路の故障の有無を検出する検出部と
を具備するテストシステム。
　１００　固体撮像素子
　１０１、１０２　半導体基板
　１０３、１０４、１９３、１９４　銅配線
　１０５、１９５　メタル配線
　１０６、１９６　接続線
　１０７、１０８、１９７、１９８　端子
　１１０　画素アレイ部
　１２０　走査制御部
　１３０　読出し制御部
　１４０　信号処理部
　１５０　出力部
　１６０　検出回路制御部
　１６１　検出制御部
　１６２　出力制御部
　１６３　結果保持部
　１７０　結果集約部
　１７１　ラッチ部
　１７２　マスク処理部
　１７３　スイッチ
　１７４　集約処理部
　１７５、１７８　セレクタ
　１７６　ＯＲ（論理和）ゲート
　１７７　ＡＮＤ（論理積）ゲート
　１８０　共通制御部
　１８１、１８２　出力端子
　１９９　接合面
　２１０、２２０、２３０、２４０　検出回路
　２１１、２１２、２１６、２２１～２２３　インバータ
　２１３、２２４　ｐＭＯＳトランジスタ
　２１４、２２５　可変抵抗
　２１５、２２６　ｎＭＯＳトランジスタ
　２２７　バッファ
　３００　中央演算部または試験装置
　１２０３１　撮像部

Claims (13)

  1. 　接合される複数の半導体基板に跨って配線される接続線と、
    　前記接続線の通電状態に基づいて前記複数の半導体基板の接合面の異常の有無を検出する検出回路と
    を具備する半導体装置。
  2. 　前記検出回路は、
    　抵抗と、
    　前記抵抗の一端の電位に対する論理演算の結果を出力する出力側論理ゲートと
    を備える
    請求項１記載の半導体装置。
  3. 　前記検出回路は、
    　所定の制御信号によりイネーブルに設定された場合にはオン状態に移行するトランジスタをさらに備える
    請求項２記載の半導体装置。
  4. 　前記トランジスタは、前記接続線の一端および電源の間の経路と、前記接続線の他端および前記抵抗の間の経路と、前記抵抗および基準電位の間の経路との少なくとも１つに挿入される
    請求項３記載の半導体装置。
  5. 　前記検出回路は、前記制御信号によりディセーブルが設定された場合には入力されたテスト信号に対する論理演算の結果を前記出力側論理ゲートへ出力する入力側論理ゲートをさらに備える請求項２記載の半導体装置。
  6. 　前記半導体装置には、所定数の前記検出回路が配置され、
    　前記所定数の検出回路は、互いに異なる検出対象箇所の検出結果を示す検出信号を出力する請求項１記載の半導体装置。
  7. 　前記検出対象箇所のそれぞれの少なくとも１つに異常があるか否かを示す出力信号を前記検出信号に基づいて生成する結果集約部をさらに具備する
    請求項６記載の半導体装置。
  8. 　前記出力信号と前記検出信号のそれぞれとを保持する結果保持部をさらに具備する
    請求項７記載の半導体装置。
  9. 　前記制御信号を生成して前記検出回路に供給する検出制御部をさらに具備する
    請求項１記載の半導体装置。
  10. 　前記検出制御部は、所定の操作信号が入力された場合には前記イネーブルに設定された前記制御信号を所定期間に亘って供給する
    請求項９記載の半導体装置。
  11. 　前記検出制御部は、所定の同期信号に同期して前記イネーブルに設定された前記制御信号を所定期間に亘って供給する
    請求項９記載の半導体装置。
  12. 　前記接続線は、
    　互いに接合された複数対の銅配線と、
    　前記複数対の銅配線のそれぞれをデイジーチェーン接続するメタル配線と
    を備える
    請求項１記載の半導体装置。
  13. 　接合される複数の半導体基板に跨って配線される接続線と、
    　所定の制御信号によりイネーブルが設定された場合には前記接続線の通電状態に基づいて前記複数の半導体基板の接合面の異常の有無を検出する検出回路と、
    　前記制御信号によりディセーブルが設定された場合には前記検出回路の故障の有無を検出する検出部と
    を具備するテストシステム。
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