JP2013033986A - 積層半導体素子製造方法および積層半導体素子製造装置 - Google Patents
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Abstract
【解決手段】半導体素子212を検査して良否を判断する良否判断段階と、個別に切り離されており、良と判断された複数の半導体素子221を準備する素子準備段階と、複数の半導体素子を一のウエハ上230に並べる素子配置段階と、複数の半導体素子を有する他のウエハ210を準備するウエハ準備段階と、一のウエハ230に保持された複数の半導体素子222各々の良品221および不良品223の位置を、他のウエハ210が有する複数の半導体素子212の良品211および不良品213のそれぞれの位置に対向させて、一のウエハ230と他のウエハ210とを互いに近接させることにより、半導体素子212、222を積層する積層段階とを含む。
【選択図】図4
Description
Claims (13)
- 半導体素子を検査して良否を判断する良否判断段階と、
個別に切り離されており、良と判断された複数の半導体素子を準備する素子準備段階と、
前記複数の半導体素子を一のウエハ上に並べる素子配置段階と、
複数の半導体素子を有する他のウエハを準備するウエハ準備段階と、
前記一のウエハに保持された前記複数の半導体素子のそれぞれの位置を、前記他のウエハが有する前記複数の半導体素子のそれぞれの位置に対向させて、前記一のウエハと前記他のウエハとを互いに近接させることにより、前記半導体素子を積層する積層段階と
を含む積層半導体素子製造方法。 - 前記良否判断段階では、前記他のウエハの前記複数の半導体素子を検査して、前記他のウエハの前記半導体素子の良否を判断し、
前記素子配置段階では、前記他のウエハにおいて良と判断された前記半導体素子に対向する前記一のウエハ上の位置に、前記半導体素子を配する請求項1に記載の積層半導体素子製造方法。 - 前記素子準備段階では、個別に切り離されており、救済回路を有する半導体素子を準備し、
前記良否判断段階では、不良の半導体素子の欠陥が救済回路で救済できるか否かをさらに判断し、
前記素子配置段階では、前記他のウエハにおいて不良と判断された前記半導体素子のうち救済できると判断された前記半導体素子に対向する前記一のウエハ上の位置に、前記救済回路を有する前記半導体素子を配する請求項2に記載の積層半導体素子製造方法。 - 前記素子準備段階では、さらに、個別に切り離されており、救済回路を有しない半導体素子を準備し、
前記素子配置段階では、前記他のウエハにおいて良と判断された前記半導体素子に積層される、前記一のウエハ上の位置に、前記救済回路を有しない前記半導体素子を配する請求項3に記載の積層半導体素子製造方法。 - 前記素子配置段階では、前記他のウエハにおいて不良と判断された前記半導体素子のうち救済できないと判断された半導体素子に対向する前記一のウエハ上の位置に、前記半導体素子と同じ外形を有するスペーサ素子を配する請求項3又は請求項4に記載の積層半導体素子製造方法。
- 前記スペーサ素子の熱膨張係数は、前記一のウエハの熱膨張係数に等しい請求項5に記載の積層半導体素子製造方法。
- 前記ウエハ準備段階では、前記複数の半導体素子が直接、形成された前記他のウエハを準備し、
前記積層段階の後に、前記半導体素子から前記一のウエハを剥離する段階をさらに備える請求項1から請求項6のいずれかに記載の積層半導体素子製造方法。 - 前記積層段階の前に、個別に切り離されており、良と判断された複数の半導体素子をそれぞれ前記他のウエハの前記複数の半導体素子に積層する段階をさらに備える請求項7に記載の積層半導体素子製造方法。
- 前記ウエハ準備段階では、個別に切り離されており、良と判断された複数の半導体素子を前記他のウエハ上に並べ、
前記積層段階の後に、前記半導体素子から前記一のウエハおよび前記他のウエハを剥離する段階をさらに備える請求項1から請求項6のいずれかに記載の積層半導体素子製造方法。 - 前記ウエハ準備段階では、前記複数の半導体素子が直接、形成された前記他のウエハを準備し、
前記一のウエハに複数の半導体素子が直接、形成されており、
前記素子配置段階では、個別に切り離された前記複数の半導体素子を、前記一のウエハに形成されている前記複数の半導体素子上に配される請求項1から請求項6のいずれかに記載の積層半導体素子製造方法。 - 前記積層段階の前に、個別に切り離されており、良と判断された複数の半導体素子を前記他のウエハの前記複数の半導体素子に積層する段階をさらに備える請求項10に記載の積層半導体素子製造方法。
- 前記積層段階では、前記一のウエハにおける半導体素子の配列、および、前記他のウエハにおける半導体素子の配列について、相互に積層される半導体素子の組み合わせ毎の位置ずれが最も小さくなる位置を決定するグローバルアラインメント法により両方の前記ウエハの相対位置の位置決めをする手順を含む請求項1から請求項11までのいずれか1項に記載の積層半導体素子製造方法。
- 半導体素子を検査して良否を判断する良否判断部と、
個別に切り離されており、良と判断された複数の半導体素子を準備する素子準備部と、
前記複数の半導体素子を一のウエハ上に並べる素子配置部と、
複数の半導体素子を有する他のウエハを準備するウエハ準備部と、
前記一のウエハに保持された前記複数の半導体素子のそれぞれの位置を、前記他のウエハが有する前記複数の半導体素子のそれぞれの位置に対向させて、前記一のウエハと前記他のウエハとを互いに近接させることにより、前記半導体素子を積層する積層部と
を備える積層半導体素子製造装置。
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