WO2007037106A1 - 三次元積層構造を持つ集積回路装置の製造方法 - Google Patents

三次元積層構造を持つ集積回路装置の製造方法 Download PDF

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    • H01L2924/19043—Component type being a resistor

Definitions

  • the present invention relates to a manufacturing method of an integrated circuit device (three-dimensional stacked integrated circuit device) having a three-dimensional stacked structure formed by stacking a plurality of semiconductor circuit layers having various functions, and more specifically, a stacked layer Manufacture of a three-dimensional laminated integrated circuit device including a step of placing an adhesive for mechanical (electrical connection) in the vertical direction (stacking direction) between the semiconductor circuit layers and a step of mechanically connecting embedded wiring Regarding the method.
  • buried interconnections refer to wirings (conductors) for electrical connection in the stacking direction embedded in each of the semiconductor circuit layers.
  • This image sensor chip has a four-layer structure, a processor array and an output circuit are arranged in the first semiconductor circuit layer, a data latch and a masking circuit are arranged in the second semiconductor circuit layer, An amplifier and an analog / digital converter are arranged in the third semiconductor circuit layer, and an image sensor array is arranged in the fourth semiconductor circuit layer.
  • the uppermost surface of the image sensor array is covered with a quartz glass layer including the microlens array, and the microlens array is formed on the surface of the quartz glass layer.
  • Image sensor A photodiode is formed as a semiconductor light receiving element in each image sensor in the array.
  • the semiconductor circuit layers that constitute the four-layer structure are mechanically connected using an adhesive, and embedded wiring using conductive plugs and the micro-contacts that are in contact with the embedded wiring. It is electrically connected using bump electrodes.
  • the image sensor chip does not use bonding wires for electrical connection between the semiconductor circuit layers. Therefore, multiple semiconductor chips are stacked on the support substrate A semiconductor device having a three-dimensional structure in which bonding wires are arranged around the semiconductor chips and electrical connection between the semiconductor chips is realized by bonding wires (this is disclosed in Patent Document 1). 1 is different from that conventionally known).
  • Non-patent Document 2 An image processing chip including an image sensor similar to the solid-state image sensor has been proposed (Non-patent Document 2).
  • Each of the conventional image sensor chip and the image processing chip having the three-dimensional laminated structure described above is formed by laminating a plurality of semiconductor wafers (hereinafter also simply referred to as one wafer) incorporating desired semiconductor circuits. After the wafers are fixed to each other, the resulting wafer stack is cut (diced) and divided into a plurality of chip groups.
  • a three-dimensional laminated structure is formed by laminating and integrating a semiconductor wafer having a semiconductor circuit formed therein at the wafer level, and an image sensor chip or an image processing chip is obtained by dividing it. .
  • each of a plurality of stacked semiconductor circuits inside the chip constitutes a “semiconductor circuit layer”.
  • Non-Patent Document 1 Kurino et al., “Intelligent 'Image Sensor' Chip with Three-dimensional Structure”, 1999 I'D. 1 D. 1-Tech. 'Digest' p. 36. 4.1 1-3 4 4 (H. Kunno et al., Intelligent Image Sensor and hip with Three Dimensional Structure, 1999 IEDM Technical Digest, pp. 36.4.1-36.4.4, 1999)
  • Non-Patent Document 2 Li et al., “Development of three-dimensional integration technology for highly parallel image processing chips”, “The Journal of Japan Society of Applied Physics”, Vol. 39, p. 2473-2477, Part 1 4B, 2000 4 (K. Lee et al "Development of fhree— Dimensional Integration Technology ror Highly Paralle 1 Image-Processing Chip", Jpn. J. Appl. Phys. Vol. 39, pp. 2474-2477, April 2000) Patent Document 1: JP 2002-110902 (Fig. 1, Fig. 4)
  • the present invention has been made in consideration of these points, and an object of the present invention is to embed mechanical and electrical connections in the stacking direction between stacked semiconductor circuit layers.
  • An object of the present invention is to provide a method of manufacturing an integrated circuit device having a three-dimensional stacked structure, which can be easily realized with high reliability using wires.
  • a method for manufacturing an integrated circuit device of the present invention includes:
  • the adhesive film is formed on the back surface of the semiconductor circuit layer and the other surface. While deforming within a gap remaining between the surface of the semiconductor circuit layer, at least one of the exposed end of the embedded wiring and the bump electrode is deformed to directly or via another conductive member. And mechanically connecting to
  • the adhesive film is filled in the entire gap at the end of the mechanical connection step between the exposed end of the embedded wiring and the bump electrode.
  • one end of the back surface of the semiconductor circuit layer is exposed inside one semiconductor circuit layer constituting the three-dimensional stacked structure. While forming a plurality of embedded wirings, and forming a plurality of bump electrodes on the back surface of the semiconductor circuit layer and / or on the surface of the other semiconductor circuit layer constituting the three-dimensional stacked structure. . Thereafter, an electrically insulating material having a shape that does not overlap the exposed end of the embedded wiring or the bump electrode on the back surface of the semiconductor circuit layer, the surface of the other semiconductor circuit layer, or both of them. Form an adhesive film.
  • the back surface of the semiconductor circuit layer and the surface of the other semiconductor circuit layer are opposed to each other with the adhesive film interposed therebetween, the back surface of the semiconductor circuit layer and the other semiconductor circuit layer The distance between the surfaces is narrowed, so that at least one of the exposed end of the embedded wiring and the bump electrode is deformed and mechanically connected to each other directly or via another conductive member.
  • the adhesive film is deformed in a gap remaining between the back surface of the semiconductor circuit layer and the surface of the other semiconductor circuit layer, and the exposed end of the embedded wiring and the bump electrode At the end of the mechanical connection step, the entire gap is filled.
  • the mechanical connection between the exposed end of the embedded wiring and the bump electrode may be performed directly by deforming at least one of the exposed end of the embedded wiring and the bump electrode or other conductive property. Since it is indirectly executed through a member, the mechanical connection between the exposed end of the embedded wiring and the bump electrode is strengthened. In addition, since the adhesive film is filled in the gap by deformation, the semiconductor circuit layer and the other semiconductor circuit layer can be reliably attached. As described above, high reliability can be obtained in mechanical connection and electrical connection between the semiconductor circuit layer and the other semiconductor circuit layer by a combination of the easy processes as described above. In other words, mechanical connection and electrical connection in the stacking direction between the stacked semiconductor circuit layers constituting the three-dimensional stacked structure can be realized easily and with high reliability using the embedded wiring. t, the effect is obtained.
  • any material may be used for the “support substrate” as long as it has sufficient rigidity to support a plurality of semiconductor circuit layers. It may be a semiconductor, glass, or other material. A semiconductor substrate having a circuit formed therein, that is, a so-called LSI wafer may be used.
  • semiconductor circuit layer and “other semiconductor circuit layer” both mean semiconductor circuit layers, in other words, semiconductor circuits formed in layers. Accordingly, the “semiconductor circuit layer” may have any other configuration as long as it has a “semiconductor substrate” and an “element” or a “circuit” formed inside or on the surface of the semiconductor substrate. .
  • MOS transistor Metal Oxide-Semiconductor Field-Effect Transistor, MOSFET, hereinafter referred to as “MOS transistor”
  • MOSFET Metal Oxide-Semiconductor Field-Effect Transistor
  • the "semiconductor substrate” may be formed of a single semiconductor member (for example, a semiconductor wafer or a semiconductor chip), or may be formed of a plurality of semiconductor members (for example, a semiconductor wafer or a semiconductor chip). It may be.
  • Embedded wiring refers to a wiring or conductor for electrical connection in the stacking direction embedded in each semiconductor circuit layer. “Embedded wiring” is usually an “insulating film” that covers the entire inner wall surface of the “trenches” formed on the semiconductor substrate, and a “conductive” that is filled (buried) inside the insulating film. Material ”(often called“ conductive plug ”). However, it is not limited to this configuration.
  • the “insulating film” that covers the inner wall surface of the “trench” can be any insulating film as long as it can electrically insulate the semiconductor substrate and the “conductive material” filled in the “trench”. Can be used. For example, silicon dioxide (SiO 2), silicon nitride (SiN), or the like can be suitably used. "Absolute
  • the “bump electrode” may be of any configuration as long as it is a bump-shaped electrode that can be used for electrical connection in the stacking direction between the semiconductor circuit layers.
  • the material of the “bump electrode” any material can be used as long as it has conductivity that can be used for electrical connection in the stacking direction between the semiconductor circuit layers.
  • the bonding metal for example, an In Au alloy, a tin (Sn) gold (Ag) alloy, an In simple substance, an Sn simple substance, or the like can be used.
  • the bonding metal is “another conductive member”.
  • any member can be used as long as it can be used for electrical connection between semiconductor circuit layers.
  • a bump electrode similar to the “bump electrode” described above is used, but is not limited thereto.
  • the “joining metal” described above can also be used as “other conductive member”.
  • the adhesive film is formed on the back surface of the semiconductor circuit layer and the other semiconductor circuit layer by narrowing the distance between the back surface of the semiconductor circuit layer and the surface of the other semiconductor circuit layer facing each other. While at least one of the exposed end of the embedded wiring and the bump electrode is deformed while being deformed in a gap remaining between the surface and the surface of the substrate, or mechanically connected to each other directly or via another conductive member There is no particular limitation on the method of performing the “step of performing”. Typically, the exposed end portion of the embedded wiring and the corresponding bump electrode are mechanically connected directly or through another conductive member by “welding” or “pressure welding”. It may be a method. If direct welding or pressure welding cannot be performed, mechanical connection may be performed with an appropriate joining metal interposed therebetween.
  • This step is performed using, for example, a known semiconductor wafer laminating apparatus (see, for example, “three-dimensional LSI laminating apparatus” described in Japanese Patent Laid-Open No. 5-160340 (Patent No. 2984441)). can do. Similar devices are also disclosed in the following articles:
  • heating causes at least a part of the adhesive film to soften or fluidize, so that the adhesion between the back surface of the semiconductor circuit layer and the surface of the other semiconductor circuit layer is reduced.
  • the agent film can also be deformed, and can fill the entire gap.
  • the adhesive film that is filled in the entire gap at the end of the mechanical connection step between the exposed end of the embedded wiring and the bump electrode in the mechanical connection step or In the subsequent curing step, curing is performed by an appropriate method.
  • a method for curing the adhesive film heating to a predetermined temperature (and subsequent heat radiation cooling) is preferable in consideration of ease of implementation, but is not limited thereto.
  • ultraviolet rays can be transmitted, it can be cured by ultraviolet irradiation or the like, or can be cured by adding an appropriate chemical.
  • any one of the adhesive film formed on the back surface of the semiconductor circuit layer and the other adhesive film formed on the surface of the other semiconductor circuit layer has a plurality of island shapes. Having a configuration divided into adhesive elements of the other, The exposed end of the embedded wiring, the region overlapping with the bump electrode, and the exposed end of the embedded wiring, the bump at the end of the mechanical connection process between the exposed end of the embedded wiring and the bump electrode.
  • a structure formed continuously without being divided into a plurality of adhesive elements, except for a region for absorbing deformation caused by deformation of at least one of the electrode and the other conductive member. Have.
  • a mechanical connection step between the exposed end of the embedded wiring and the bump electrode is performed under heating.
  • the heating temperature is set so that at least a part of the adhesive film softens or fluidizes.
  • the back surface of the semiconductor circuit layer and the other semiconductor in the mechanical connection step between the exposed end of the embedded wiring and the bump electrode.
  • the adhesive film is opposed to the exposed end of the embedded wiring and the bump electrode before contacting directly or via the other conductive member.
  • the protruding height of the embedded wiring and the height of the bump electrode so as to be in contact with the surface to be touched (that is, the back surface of the semiconductor circuit layer, the surface of the other semiconductor circuit layer, or the surface of another adhesive film). And the thickness of the adhesive film are set.
  • the adhesive film comes into contact with the opposite surface before the exposed end of the embedded wiring and the bump electrode come into direct or indirect contact, the deformation amount of the adhesive film is reduced. growing. Therefore, in this example, when the amount of deformation of the adhesive film must be increased due to the layout of the embedded wiring and the bump electrode (for example, a material that hardly deforms is used as the material of the bump electrode). In such a case).
  • the back surface of the semiconductor circuit layer and the other semiconductor in the mechanical connection step between the exposed end of the embedded wiring and the bump electrode.
  • the adhesive film is placed on the opposite surface (that is, the back surface of the semiconductor circuit layer, the surface of the other semiconductor circuit layer, or the surface of another adhesive film).
  • the exposed end of the embedded wiring and the bump electrode are in contact with each other directly or via the other conductive member, and the protruding height of the embedded wiring and the bump electrode The height and the thickness of the adhesive film are set.
  • the bump electrode is in direct or indirect contact, the amount of deformation of at least one of the exposed end of the embedded wiring and the bump electrode is increased. Therefore, in this example, when the deformation amount of the adhesive film cannot be increased due to the layout of the embedded wiring and the bump electrode (for example, when the deformation amount of the adhesive film is increased, the adhesive film is opposed). Therefore, it can be suitably used for the case where the material enters the gap between the two bump electrodes or the case where a material that is difficult to deform is used as the material of the adhesive film.
  • the back surface of the semiconductor circuit layer and the other semiconductor in the mechanical connection step between the exposed end of the embedded wiring and the bump electrode.
  • the adhesive film is The protruding height of the embedded wiring and the bump electrode so as to come into contact with the opposing surface (that is, the back surface of the semiconductor circuit layer, the surface of the other semiconductor circuit layer, or the surface of another adhesive film). And the thickness of the adhesive film are set. In this case, the exposed end of the embedded wiring and the bump electrode are in direct or indirect contact with the adhesive film in contact with the opposing surface.
  • the amount of deformation of the adhesive film cannot be increased due to the layout of the embedded wiring and the bump electrode, and the amount of deformation of at least one of the exposed end of the embedded wiring and the bump electrode is not limited. Can be suitably used in cases where the material cannot be made large (for example, a material that is difficult to deform is used for both the bump electrode and the adhesive film).
  • Each of the layers may be a chip size), or an intermediate size between the wafer size and the chip size (in this case, each force of the semiconductor circuit layers constituting the three-dimensional stacked structure S Ueno, one size and the chip size) And a size larger than the wafer size (in this case, each of the semiconductor circuit layers constituting the three-dimensional laminated structure is a wafer). It may be a size larger than one size).
  • wafer size means almost the same size as a semiconductor wafer (for example, 8 inches in diameter).
  • the height of the three-dimensional stacked integrated circuit device is also arbitrary.
  • Each of the semiconductor circuit layers may be formed from one semiconductor wafer or a plurality of semiconductor wafers arranged two-dimensionally, and may be one semiconductor chip (or a semiconductor member) or two A plurality of semiconductor chip (a semiconductor member) force arranged in a dimension may also be formed.
  • an electrically insulating adhesive can be reliably disposed in the gap between the stacked semiconductor circuit layers, and protrudes from the gap. Post-treatment of removing excess adhesive can be omitted.
  • Mechanical and electrical connections in the stacking direction between the stacked semiconductor circuit layers can be easily and highly enhanced using embedded wiring. !, Can be realized with reliability, t, effect can be obtained.
  • FIG. 1 is a partial cross-sectional view showing, for each step, a method for manufacturing an integrated circuit device having a three-dimensional stacked structure according to a first embodiment of the present invention.
  • FIG. 5 is a partial cross-sectional view showing the method for manufacturing the integrated circuit device having a three-dimensional laminated structure according to the first embodiment of the present invention for each step, and is a continuation of FIG.
  • FIG. 6 is a partial cross-sectional view showing the method for manufacturing the integrated circuit device having the three-dimensional stacked structure according to the first embodiment of the present invention for each process, and is a continuation of FIG.
  • FIG. 8 is a partial cross-sectional view showing the method for manufacturing the integrated circuit device having a three-dimensional stacked structure according to the first embodiment of the present invention for each step, and is a continuation of FIG.
  • FIG. 10 is a partially enlarged cross-sectional view showing details of the step of FIG. 7 (1) in the method for manufacturing the integrated circuit device having the three-dimensional laminated structure according to the first embodiment of the present invention.
  • FIG. 11 A partial cross-sectional view showing a method for manufacturing an integrated circuit device having a three-dimensional laminated structure according to the second embodiment of the present invention for each step, corresponding to FIG.
  • FIG. 14 (a) and (b) are partial enlarged cross sections showing details of the steps of FIG. 11 and FIG. 12 of the method of manufacturing an integrated circuit device having a three-dimensional laminated structure according to the second embodiment of the present invention. It is a figure.
  • FIG. 15 is a partial enlarged cross-sectional view showing details of the step of FIG. 13 of the method of manufacturing the integrated circuit device having a three-dimensional laminated structure according to the second embodiment of the present invention.
  • FIG. 16 A partial cross-sectional view showing a method for manufacturing an integrated circuit device having a three-dimensional laminated structure according to the third embodiment of the present invention for each step, corresponding to FIG.
  • ⁇ 17 Partial sectional view showing a method for manufacturing an integrated circuit device having a three-dimensional laminated structure according to the third embodiment of the present invention for each step, which is a continuation of FIG. 16 and corresponds to FIG. .
  • ⁇ 18 Partial cross-sectional view showing a method of manufacturing an integrated circuit device having a three-dimensional stacked structure according to the third embodiment of the present invention for each process, which is a continuation of FIG. 17 and corresponds to FIG. .
  • FIG. 19 (a) and (b) are partially enlarged cross sections showing details of the steps of FIG. 16 and FIG. 17 of the method of manufacturing an integrated circuit device having a three-dimensional laminated structure according to the third embodiment of the present invention. It is a figure.
  • FIG. 20 is a partial enlarged cross-sectional view showing details of the step of FIG. 18 of the method for manufacturing the integrated circuit device having a three-dimensional stacked structure according to the third embodiment of the present invention.
  • FIG. 22 is a partial cross-sectional view showing a method of manufacturing an integrated circuit device having a three-dimensional stacked structure according to the fourth embodiment of the present invention for each process, which is a continuation of FIG. 21 and corresponds to FIG. is there.
  • FIG. 23 is a partial cross-sectional view showing a method of manufacturing an integrated circuit device having a three-dimensional laminated structure according to the fourth embodiment of the present invention for each step, which is a continuation of FIG. 22 and corresponds to FIG. is there.
  • FIG. 25 is a partially enlarged cross-sectional view showing details of the step of FIG. 23 in the method for manufacturing the integrated circuit device having a three-dimensional multilayer structure according to the fourth embodiment of the present invention.
  • FIG. 26 (a) and (b) are partial cross-sectional views showing a method for manufacturing an integrated circuit device having a three-dimensional laminated structure according to the fifth embodiment of the present invention for each step, and FIG. These correspond to Fig. 4 (h).
  • FIG. 27 is a partial cross-sectional view showing a method for manufacturing an integrated circuit device having a three-dimensional multilayer structure according to a fifth embodiment of the invention for each step, which is a continuation of FIG. 26 and corresponds to FIG. is there.
  • FIG. 28 is a partial cross-sectional view showing a method for manufacturing an integrated circuit device having a three-dimensional multilayer structure according to a fifth embodiment of the invention for each step, which is a continuation of FIG. 27 and corresponds to FIG. is there.
  • FIG. 31 is a partial enlarged cross-sectional view showing details of the step of FIG. 29 in the method for manufacturing the integrated circuit device having a three-dimensional multilayer structure according to the fifth embodiment of the present invention.
  • FIG. 32 (a) shows an integrated circuit device having a three-dimensional stacked structure according to the first embodiment of the present invention.
  • FIG. 33 is a partial enlarged cross-sectional view showing a method for manufacturing an integrated circuit device having a three-dimensional multilayer structure according to a sixth embodiment of the present invention.
  • FIG. 34 is a partial enlarged cross-sectional view showing a method of manufacturing an integrated circuit device having a three-dimensional multilayer structure according to a seventh embodiment of the present invention.
  • FIG. 35 is a partial enlarged cross-sectional view showing a method for manufacturing an integrated circuit device having a three-dimensional multilayer structure according to an eighth embodiment of the present invention.
  • FIG. 39 is a partial enlarged cross-sectional view showing a method for manufacturing an integrated circuit device having a three-dimensional stacked structure according to a twelfth embodiment of the present invention.
  • FIG. 42 is a partial enlarged cross-sectional view showing a method for manufacturing an integrated circuit device having a three-dimensional stacked structure according to a fifteenth embodiment of the present invention.
  • FIG. 43 is a partial enlarged cross-sectional view showing a method for manufacturing an integrated circuit device having a three-dimensional stacked structure according to a sixteenth embodiment of the present invention.
  • FIG. 46 is a partial enlarged cross-sectional view showing a method of manufacturing an integrated circuit device having a three-dimensional stacked structure according to a nineteenth embodiment of the present invention.
  • FIG. 48 is a partial enlarged cross-sectional view showing a method for manufacturing an integrated circuit device having a three-dimensional stacked structure according to a twenty-first embodiment of the present invention.
  • FIG. 51 is a partially enlarged plan view showing an electrode layout and an adhesive film pattern used in the method for manufacturing an integrated circuit device having a three-dimensional multilayer structure according to a twenty-fourth embodiment of the present invention.
  • FIGS. 10 (c) and (d) are parts showing the details of the processes of FIGS. 6 and 7. It is an expanded sectional view.
  • the first embodiment is an example of manufacturing an integrated circuit device having a three-dimensional stacked structure by stacking semiconductor wafers.
  • Si N film 12a thinness 50
  • SiO film 12 The entire surface of the SiO film 12 is covered with the SiN film 12a. Furthermore, Si N film 12
  • a photoresist film 17 patterned so as to obtain a desired trench 13 is formed on 2 3 4 3 4 a.
  • a known anisotropic etching method (dry etching method) is used.
  • dry etching method a known anisotropic etching method (dry etching method) is used.
  • a plurality of trenches 13 having a desired depth are formed at predetermined positions inside the substrate (wafer) 11 from the surface side.
  • the trenches 13 are respectively arranged at locations where buried wiring (here, conductor plugs) for electrical connection in the stacking direction of the Si substrate (wafer) 11 is to be formed.
  • the state at this time is as shown in Fig. 1 (a).
  • the photoresist film 17 used as a mask is removed. Note that the photoresist film 17 used as the mask is made of SiO 2 after the etching of the Si N film 12a.
  • the film 12 may be removed before etching.
  • the Si N film 12a is left on the surface of the Si substrate (wafer) 11, and the thermal oxidation method is used.
  • SiO film 14 (thickness of about 500 nm) is selectively applied to the exposed surface (inner wall surface) of these trenches 13. Form.
  • the SiO film 14 covers the entire inner wall surface of the trench 13 and covers the surface of the substrate 11.
  • the Si N film 12a is removed by a known method.
  • the substrate is formed by a known method.
  • An appropriate conductive material is selectively embedded from the surface side of the plate 11 to form a conductive plug 15.
  • CVD Chemical Vapor Deposition
  • etch back method or CMP (Chemica 1 Mechanical Polishing) method
  • CMP Chemical 1 Mechanical Polishing
  • the conductive plug 15 is obtained inside each trench 13 by selectively removing the portion located in 2 and leaving the portion located inside the trench 13.
  • Examples of the conductive material used here include, but are not limited to, semiconductors such as polysilicon, and metals such as tungsten (W), copper (Cu), and aluminum (A1).
  • MOS transistors are formed by a known method at a location where the trench 13 on the surface of the substrate 11 is not formed, in other words, at a position where it does not overlap with the trench 13 on the surface of the substrate 11.
  • elements other than MOS transistors are also formed to obtain a desired circuit.
  • Each MOS transistor includes a pair of source and drain regions 16 formed in the substrate 11 with a space therebetween, a gate insulating film 12b formed between the source and drain regions 16, and a gate insulating film 12b.
  • the gate electrode 18 is formed on the top.
  • the gate insulating film 12b is formed from a SiO film formed in a separate process from the SiO film 12.
  • the SiO film 12 is selectively formed at the location where the gate insulating film 12b is to be formed.
  • an interlayer insulating film 19 is formed on the entire surface of the Si substrate (wafer) 11 on the insulating film 12, and the MOS transistor and the exposed portions are exposed by the interlayer insulating film 19. Cover the entire surface.
  • the interlayer insulating film 19 a known organic or inorganic insulating film is arbitrarily used. Then, the interlayer insulating film 19 is selectively etched to form a through hole reaching the desired source / drain region 16 and the conductive plug 15 inside each trench 13. Next, the source / drain region 16 of the insulating film 19 is formed by a known method. The inside of the through hole corresponding to is filled with the conductive material 21.
  • a conductive metal film (not shown) is formed on the insulating film 19 and then the metal film is selectively etched to obtain the metal wiring film 20.
  • the metal wiring film 20 is in contact with each conductive plug 15 through a corresponding through-hole in the interlayer insulating film 19, whereby the metal wiring film 20 and the conductive plug 15 are electrically connected.
  • the metal wiring film 20 is also electrically connected to the source / drain region 16 via a conductive material 21 filled in the corresponding through hole of the interlayer insulating film 19.
  • the multilayer wiring structure 30 is formed on the metal wiring film 20 by a known method.
  • This multilayer wiring structure 30 is composed of an insulating material 31 and three wiring layers 32, 33, 34 embedded in the insulating material 31, and a conductor mainly used for interlayer connection between the wiring layers 32, 33, 34. 35 and 36. Since the materials used and the formation method of the multilayer wiring structure 30 are known, their detailed description is omitted.
  • the wiring structure is not limited to such a multilayer wiring structure 30, but may be a single-layer wiring structure having only one wiring layer.
  • micro bump electrodes (small bump electrodes) 37 are formed on the surface (ie, flattened) of the multilayer wiring structure 30 (that is, the insulating material 31) by a known method. The state at this time is as shown in Fig. 2 (d). These micro-bump electrodes 37 are electrically connected to the corresponding conductive plugs 15 inside the trench 13 via the wiring layers 32, 33 or 34 and the conductors 35 or 36 in the multilayer wiring structure 30, respectively. Connected to.
  • the micro bump electrodes 37 on the surface of the multilayer wiring structure 30 and the conductive plugs 15 below the multilayer wiring structure 30 are electrically interconnected, and through this, the vertical direction (stacking direction) of the Si substrate 11 Can be electrically interconnected.
  • the MOS transistor (that is, the circuit) formed on the Si substrate 11 is electrically connected to the multilayer wiring structure 30 and the conductive plug 15 through the metal wiring film 20 as necessary. It is also possible to input and output electrical signals to the MOS transistor (circuit) via the bump electrode 37 and the conductive plug 15.
  • the microbump electrode 37 is formed by any known method. Separately formed conductive material pieces may be fixed to the surface of the multilayer wiring structure 30, or the multilayer wiring structure 3 It may be formed by directly depositing a conductive material on the 0 surface by a plating method or the like. Further, the micro bump electrode 37 may be formed using the conductor 36 of the multilayer wiring structure 30 or the like.
  • the Si substrate (Si wafer) 11 having the MOS transistor (circuit) and the multilayer wiring structure 30 formed on the substrate 11 constitute the first semiconductor circuit layer 1.
  • the first semiconductor circuit layer 1 is fixed to an appropriate support substrate 40 using the micro bump electrodes 37 formed on the surface of the multilayer wiring structure 30.
  • the first semiconductor circuit layer 1 and the support substrate 40 are mechanically connected using the microbump electrode 37.
  • the support substrate 40 for example, a glass, a single crystal Si wafer, or the like can be suitably used.
  • a Si wafer an LSI wafer incorporating a semiconductor circuit
  • the first semiconductor circuit layer 1 is mechanically and electrically connected to a semiconductor circuit (not shown) formed in a support substrate 40 made of a Si wafer.
  • a Si wafer it can be a simple wafer with a built-in semiconductor circuit.
  • the gap 39 is filled with an electrically insulating adhesive 39 and cured.
  • the adhesive 39 polyimide resin, epoxy resin and the like can be suitably used.
  • the first semiconductor circuit layer 1 is electrically and mechanically connected to the support substrate 40 by the adhesive 39 and the microbump electrode 37.
  • the microbump electrode 37 When the support substrate 40 is formed of glass or formed of a semiconductor wafer that does not incorporate a semiconductor circuit, the microbump electrode 37 includes the first semiconductor circuit layer 1 and the support substrate 40. Will be used only for mechanical connection between. However, in this case, it is more efficient to omit the micro bump electrode 37 and directly bond the first semiconductor circuit layer 1 to the support substrate 40 with an adhesive. Further, the adhesive 39 is formed as a patterned film on the surface of the multilayer wiring structure 30 or the opposite surface of the support substrate 40 in the same manner as the patterned adhesive film 44a described later, The micro-bump electrode 37 may be used to electrically and mechanically interconnect the multilayer wiring structure 30 and the support substrate 40.
  • the back surface side of the thinned first semiconductor circuit layer la ie, the Si substrate 11
  • isotropic etching such as wet etching or plasma etching
  • FIG. f the SiO film 14 covering the inner wall surface of the trench 13 is formed on the first semiconductor circuit layer la.
  • the etching amount at this time is adjusted so that the lower end of the conductive plug 15 protrudes a predetermined distance from the back surface of the substrate 11 at the end of etching.
  • the thickness of the SiO film 41 is, for example, about 0.
  • the entire back surface of the plate 11 is flat, in other words, the entire back surface of the first semiconductor circuit layer la is flat.
  • a microbump electrode 42 is formed on each exposed lower end of each conductive plug 15 by a known method.
  • These electrodes 42 are formed by, for example, forming a conductive film (not shown) on the entire back surface of the substrate 11 (first semiconductor circuit layer la) in the state shown in FIG. Further, it can be formed by selective removal by etching, or it can be formed by using a lift-off method or a plating method.
  • a lift-off method first, a resist film (not shown) having through holes is formed on the entire back surface of the substrate la in the state shown in FIG. Next, a conductive layer (not shown) is formed on the resist film, and the resist film is peeled off.
  • each electrode 42 is fixed to the lower end of the corresponding conductive plug 15 as shown in FIG. 4 (i). In the case of the plating method, it can be formed in the same manner as in the lift-off method.
  • the height of the micro bump electrode 42 with respect to the back surface of the substrate 11 is He as shown in FIG. 9 (a).
  • the height He of the electrode 42 is set to 1 ⁇ m, for example.
  • the second semiconductor circuit layer 2 is fixed to the back surface of the first semiconductor circuit layer la as follows.
  • the second semiconductor circuit layer 2 has substantially the same configuration as the first semiconductor circuit layer 1 and is manufactured by the same method as the first semiconductor circuit layer 1. It is assumed that the corresponding elements are denoted by the same reference numerals as those of the first semiconductor circuit layer 1, and description thereof is omitted. Needless to say, the second semiconductor circuit layer 2 may be configured differently from the first semiconductor circuit layer 1 if necessary.
  • FIG. 9 (a) On the flattened surface (first main surface of the second semiconductor circuit layer 2) of the multilayer wiring structure 30 of the second semiconductor circuit layer 2 (that is, the insulating material 31), FIG. 5 (j) and FIG. As shown in FIG. 9 (a), a plurality of micro bump electrodes 43a are formed. These electrodes 43a are formed by the same method as the micro-bump electrodes 42 of the first semiconductor circuit layer la. Here, four electrodes 43a correspond to each of the electrodes 42 provided on the back surface of the first semiconductor circuit layer la (Si wafer 11). In other words, four electrodes 43a (each located at each vertex of a rectangle) are bonded to one electrode 42. Details will be described later with reference to FIG.
  • the height of the electrode 43a with respect to the surface of the multilayer wiring structure 30 is Hb, and is set to, for example.
  • the electrode 43a is selectively crushed (plastic deformation), so that the electrode 43a has sufficiently lower hardness than the electrode 42. It is made of material.
  • the electrode 42 is formed of tungsten (W)
  • the electrode 43a is preferably formed of a laminate (InZAu) of indium (In) and gold (Au).
  • the electrode 42 is formed of copper (Cu)
  • the electrode 43a is preferably formed of a laminate (Sn / Ag) of tin (Sn) and silver (Ag).
  • This adhesive film 44a is formed by patterning an electrically insulating adhesive such as polyimide resin or SOG (Spin On Glass) material at room temperature, Even after being patterned (cured) into a predetermined shape, it remains viscous (adhesive), and its surface (exposed surface) can be softened or fluidized by heating to a specified temperature. Is possible (in other words, )
  • the adhesive film 44a is composed of a plurality of portions formed in a bump shape (island shape) 44aa (hereinafter this island shape portion is also referred to as "adhesive element").
  • the adhesive element 44a a is regularly distributed on the surface of the multilayer wiring structure 30.
  • the adhesive film 44a has a shape that does not overlap any of the electrodes 43a, and is disposed except for the portion where the electrode 43a is formed and the vicinity thereof. Therefore, the adhesive film 44a (that is, all the adhesive elements 44aa) does not overlap with the electrode 42 (conductive plug 15) of the first semiconductor circuit layer la.
  • the height Ha of the adhesive element 44aa with respect to the surface of the multilayer wiring structure 30 is, for example, 4 ⁇ m.
  • the total volume of the adhesive film 44a (more precisely, the total volume after curing) is obtained by mechanically / electrically connecting the second semiconductor circuit layer 2 and the first semiconductor circuit layer la using the electrodes 42 and 43a.
  • the entire gap formed between the two circuit layers la and 2 is filled with the adhesive film 44a, and the gap force is also set to such a value that the extra adhesive film 44a does not protrude. . This is for avoiding the work of removing the excess adhesive film 44a that also has the gap force protruding after the connection between the circuit layers la and 2.
  • the adhesive film 44a is divided into a large number of adhesive elements 44aa when the second semiconductor circuit layer 2 and the first semiconductor circuit layer la are connected to each other between the circuit layers 2 and la. This is to facilitate the escape of the existing air to the outside (that is, to facilitate degassing). That is, even when the circuit layer 2 and la are almost connected, the gas (air) remaining between the two layers 2 and la is pushed out through the gap between the adjacent adhesive elements 44aa. Because of this.
  • the adhesive film 44a is formed by the following method, for example.
  • An electrically insulating adhesive film is formed and cured on the entire surface of the second semiconductor circuit layer 2 by a coating method or the like, and then a resist film patterned thereon is formed by a known method. Then, the adhesive film is selectively removed by a known lithography method. Thus, a patterned adhesive film 44a having a thickness Ha is obtained.
  • the adhesive film 44a is formed after the microbump electrode 43a is formed.
  • the microbump electrode 43a may be formed by forming the adhesive film 44a.
  • FIG. 5 (j) and FIG. 9 (a) a downward force is applied to the back surface of the first semiconductor circuit layer la fixed via the support substrate 40.
  • the second semiconductor circuit layer 2 Opposite surfaces. (Conversely, the second semiconductor circuit layer 2 may be fixed and the first semiconductor circuit layer la fixed to the upper force support substrate 40 may be opposed.) Thereafter, the second semiconductor circuit layer 2 is pushed between the circuit layers 2 and la.
  • each adhesive element 44aa that is, the thickness of the adhesive film 44a
  • the height Ha of each adhesive element 44aa is larger than the sum of the height He of the electrode 42 and the height Hb of the electrode 43a (Ha> (Hb + He)).
  • the tip (top) of the adhesive film 44a (adhesive element 44aa) of the second semiconductor circuit layer 2 is brought into contact with the back surface of the first semiconductor circuit layer la.
  • the adhesive film 44a is crushed and deformed, and is spread over almost the entire gap between the circuit layers 1 and 2, but the adhesive film 44a is divided into island-shaped adhesive elements 44aa. Therefore, the adhesive film 44a spreads almost uniformly in the gap.
  • a gap 45 is easily formed between the deformed adhesive film 44a and the back surface of the first semiconductor circuit layer la (and between the adjacent adhesive elements 44aa), it remains in the gap.
  • the air to be discharged can be surely discharged to the outside through the gap 45, and the possibility of bubbles being generated in the finally cured adhesive film 44a can be eliminated.
  • the above-described step of causing the first semiconductor circuit layer la and the second semiconductor circuit layer 2 to face each other and bringing the electrodes 42 and 43a into contact with each other is performed at room temperature.
  • the value of the distance G1 between the first semiconductor circuit layer la and the second semiconductor circuit layer 2 is, for example, a force appropriately determined in the range of 2 ⁇ m-lO ⁇ m, for example, 4 m.
  • the value of the distance G1 is appropriately determined in the range of 0.1 ⁇ m to 2 ⁇ m, for example.
  • the electrode 43a and the electrode 42 brought into contact with each other are connected to each other as follows.
  • the second semiconductor circuit layer 2 and the first semiconductor circuit layer la in the states of FIGS. 6 (k) and 10 (c) are heated from room temperature to a predetermined temperature.
  • the temperature is set to a temperature at which the surface (exposed surface) of the adhesive film 44a in the pressure-deformed state is slightly softened or the surface is slightly fluidized.
  • the temperature varies depending on the type of adhesive used for the adhesive film 44a, but is arbitrarily set within a range of, for example, 100 to 400 ° C, taking into account the temperature at which the electrode 42 and electrode 43a are “pressed”. Is done.
  • at least one of the electrode 42 and the electrode 43a may be partially melted and the surface thereof may be curved.
  • the electrode 42 and the electrode 43a are joined by “re-solidification” of the molten electrodes 42 and 43a. , "Pressing" and “Re-solidification” are mixed.
  • the value of the interlayer gap G2 is, for example, a force appropriately determined in the range of 1 ⁇ m to 9 ⁇ m, for example, typically 3 m. However, by making the heights He and Hb of the electrodes 42 and 43a so small, it is possible to make it less than: L m. In this case, the value of the distance G2 is appropriately determined within a range of 0.05 / z m to ⁇ ⁇ m, for example.
  • the second semiconductor circuit layer 2 is fixed (that is, mechanically connected) to the back surface side of the first semiconductor circuit layer la using the electrode 42 and the electrode 43a as described above.
  • the electrical connection between la and 2 is also made simultaneously.
  • both circuit layers la and 2 have a gap between the circuit layers la and 2 except for the electrode 43a and the electrode 42 connected to each other.
  • the adhesive film 44a filled in the whole adheres to each other.
  • the adhesive film 44a is finally cured by means of calorie heat, ultraviolet irradiation, chemical addition, or the like. It is preferable to cure by heating because the treatment is easy.
  • the heating temperature is appropriately set within a range of 120 to 500 ° C., for example, depending on the properties of the adhesive used as the adhesive film 44a.
  • the subsequent steps are the same as in the case of the first semiconductor circuit layer la. That is, for the second semiconductor circuit layer 2 bonded to the first semiconductor circuit layer la, the back side of the Si substrate (wafer) 11 is formed on each trench 13 by CMP, as in the case of the first semiconductor circuit layer la. Polish until the distance of the lower edge force is about 1 ⁇ m, for example.
  • the second semiconductor circuit layer 2 thus reduced in thickness is hereinafter denoted as 2a.
  • the lower part of the substrate (wafer) 11 of the second semiconductor circuit layer 2a is selectively removed by the same method as that for the first semiconductor circuit layer la to remove the SiO film 14 inside the trench 13.
  • the SiO film 41 is formed on the back surface of the substrate 11 and the exposed SiO film 14.
  • Micro bump electrodes 42 are formed on the lower ends of the conductive plugs 15.
  • the configuration of the semiconductor circuit layer 2a is as shown in FIG.
  • the second semiconductor circuit layer 2a in FIG. 8 (m) is substantially in the same state as the first semiconductor circuit layer la shown in FIG. 4 (i).
  • the integrated circuit device is a two-layered three-dimensional stacked integrated circuit device composed of the first and second semiconductor circuit layers la and 2a
  • the integrated circuit device is formed on the back surface of the second semiconductor circuit layer 2a.
  • the microbump electrode 42 is used as a microbump electrode for connecting an external circuit. If the integrated circuit device has third or more semiconductor circuit layers, the third, fourth, fifth , and fifth semiconductor circuit layers 2a may be superimposed on the second semiconductor circuit layer 2a as necessary.
  • ⁇ Semiconductor circuit layers (not shown) are laminated and bonded to produce an integrated circuit device having a three-dimensional laminated structure.
  • the first semiconductor circuit layer la the circuit of the part is electrically connected to the circuit in the upper support substrate 40 via the wiring in the multilayer wiring structure 30 in the first semiconductor circuit layer la and the electrode 37, and on the other hand. Is connected to the circuit in the second semiconductor circuit layer 2a via the conductive plug 15 in the first semiconductor circuit layer la, the electrodes 42 and 43, and the wiring in the multilayer wiring structure 30 in the second semiconductor circuit layer 2a. Electrically connected. Similarly, the circuit in the second semiconductor circuit layer 2a is connected to the lower external circuit or third semiconductor circuit via the conductive plug 15 and the electrode 42 (and 43) in the second semiconductor circuit layer 2a. Electrically connected to circuitry in the layer.
  • FIG. 32 is an enlarged plan view showing the positional relationship between the electrodes 42 and 43a
  • FIG. 32 (b) is an enlarged plan view showing the configuration of the adhesive film 44a.
  • each of the micro bump electrodes 42 provided on the back surface (end surface of the conductive plug 15) of the first semiconductor circuit layer la has a length of two sides Lc l , Lc2 (the length in the X direction is L cl, and the length in the Y direction is Lc2).
  • the two sides of the electrode 42 are parallel to the X direction, and the other two sides are parallel to the Y direction.
  • the planar shape and size of the electrode 42 are equal to the planar shape and size of the end face of the corresponding conductive plug 15, respectively.
  • microbump electrodes 43a formed on the surface of the second semiconductor circuit layer 2 form a set and correspond to one microbump electrode 42.
  • Each of the four electrodes 43a has a rectangular planar shape in which the lengths of two sides are Lb1 and Lb2 (the length in the X direction is Lb1 and the length in the Y direction is Lb2).
  • the four electrodes 43a have the same planar shape and size.
  • the two sides of each electrode 43a are parallel to the X direction, and the other two sides are parallel to the Y direction.
  • the four electrodes 43a are arranged in correspondence with the four corners of the corresponding one electrode 42, respectively.
  • Two electrodes 43a adjacent in the X direction are arranged with a gap P1.
  • the electrodes 42 and 43a are both square.
  • ⁇ ⁇ 2 5 ⁇ ⁇
  • the four electrodes 43a are arranged symmetrically with respect to the center at each corner of the electrode.
  • the adhesive film 44a has a shape (pattern) that does not overlap with the electrode 43a, and is composed of a large number of adhesive elements 44aa.
  • the planar shape of each adhesive element 44aa is a rectangle having two sides of Lal and La2 (X direction length is Lal and Y direction length is La2).
  • the size and layout of each adhesive element 44aa are adjusted as appropriate according to the position where the adhesive element 44aa is arranged and the force with which how many electrodes 43a are around. This is because when the surface gap of the adhesive element 44aa is softened or fluidized and the inter-layer gap is reduced from G1 to G2, the first semiconductor circuit layer la and the second semiconductor are excluded except for the positions of the electrodes 42 and 43a. This is because the entire gap between the circuit layers 2 is filled with the adhesive film 44a.
  • the size and layout of the adhesive element 44aa are arbitrarily set according to the necessity of filling the gap.
  • Gaps dl, d2, d3, and d4 are provided between the adhesive element 44aa and the plurality of electrodes 43a surrounding it.
  • the gap between adjacent adhesive elements 44aa is dl l in the X direction and force 12 in the Y direction.
  • Fig. 32 (b) the planar shape of the adhesive element 44aa is square in order to simplify the illustration.
  • the planar shape of the adhesive element 44aa is rectangular here, but the present invention is not limited to this. Any shape other than a rectangle can be used.
  • the values of dl, d2, d3, d4, dl l and dl 2 are determined in consideration of the degree of spread of the adhesive element 44aa due to pressurization and softening or fluidization.
  • one end of the semiconductor circuit layer la is formed inside the first semiconductor circuit layer la constituting the three-dimensional stacked structure.
  • a plurality of conductive plugs 15 that is, embedded wirings
  • micro bump electrodes 42 are formed on the exposed end surfaces of the plugs 15.
  • a plurality of micro bump electrodes 43a are formed at predetermined positions on the surface of the second semiconductor circuit layer 2 (the surface of the multilayer wiring structure 30) constituting the three-dimensional stacked structure.
  • the electrode 43a is deformed and the two circuit layers la and 2 are mechanically and electrically connected to each other.
  • the adhesive film 44a is deformed (spreaded) in the gap remaining between the circuit layers la and 2, and is spread over the gap at the end of the mechanical connection process of the electrodes 42 and 43a. Can be filled.
  • the circuit layers la and 2 are bonded to each other by the adhesive film 44a.
  • the interlayer gap between the first semiconductor circuit layer la and the second semiconductor circuit layer 2 is set to a predetermined value G2, it is substantially equal to the total volume of the space remaining between both layers la and 2.
  • the electrically insulating adhesive can be surely disposed in the gap between the laminated arbitrary semiconductor circuit layers constituting the three-dimensional laminated structure, and the extra adhesive protruding from the gap can be removed.
  • the post-processing of removing can be omitted.
  • the mechanical and electrical connections in the stacking direction between any stacked semiconductor circuit layers that make up the three-dimensional stacked structure can be made using the conductive plug 15 (that is, embedded wiring) and the electrodes 42 and 43a. It can be realized easily, with high reliability.
  • the patterned adhesive film 44a is formed on the surface of the second semiconductor circuit layer 2 (the surface of the multilayer wiring structure 30). It may be formed on the back surface of the layer 2 (the surface of the SiO film 41). Also, the adhesive film 44a is an island-shaped adhesive element.
  • the adhesive film 44c of the third embodiment to be described later does not have to be divided into 44aa. It may be formed continuously. Even in this case, the air gap 45 is surely formed between the adhesive film 44a whose surface is softened or fluidized and the back surface of the first semiconductor circuit layer la. Air remaining in the gap between the two can be reliably discharged to the outside through the gap 45. Therefore, an effect similar to that of the adhesive film 44a divided into island-shaped adhesive elements 44aa can be obtained.
  • the first semiconductor circuit layer la and the second semiconductor circuit layer 2a are sequentially laminated and fixed below the support substrate 40. It goes without saying that the first semiconductor circuit layer la and the second semiconductor circuit layer 2a may be stacked and fixed in order on the support substrate 40 in the upside down direction.
  • the first semiconductor circuit layer 1 having the structure shown in FIG. 2 (d) after forming the first semiconductor circuit layer 1 having the structure shown in FIG. 2 (d), it is immediately connected to the support substrate 40 using the electrode 37, and then In FIG. 5 (j), the second semiconductor circuit layer 2 having the structure shown in FIG. 5 (j) is formed, and then immediately connected to the first semiconductor circuit layer 1 using the electrodes 42 and 43.
  • it may be as follows. That is, first, the first semiconductor circuit layer 1 having the structure shown in FIG. 2 (d) and the second semiconductor circuit layer 2 having the structure shown in FIG. 5 (j) are first manufactured.
  • the first semiconductor circuit layer 1 is fixed to the support substrate 40, and the back surface of the first semiconductor circuit layer 1 is processed to form the first semiconductor circuit layer la having the structure shown in FIG. 4 (i).
  • the second semiconductor circuit layer 2 having the structure shown in FIG. 5 (j) is fixed to the first semiconductor circuit layer la and the back surface of the second semiconductor circuit layer 2 is processed to obtain the structure shown in FIG. 7 (1).
  • the second semiconductor circuit layer 2a having the following is formed.
  • the first embodiment described above is an example of manufacturing an integrated circuit device having a three-dimensional stacked structure by stacking semiconductor wafers, but stacking semiconductor chips in place of the semiconductor wafers by a similar process. It is also possible to manufacture integrated circuit devices having a three-dimensional stacked structure.
  • the wafer size three-dimensional stacked integrated circuit device having the above-described configuration is used as it is as a wafer size three-dimensional stacked integrated circuit device without dividing a plurality of stacked wafer stacked wafer stacks.
  • it goes without saying that it can be divided into a plurality of parts by dicing in a direction orthogonal to the support substrate 40 (stacking direction) and used as a three-dimensional stacked integrated circuit device smaller than the wafer size.
  • FIGS. 11 (a) to 13 (c) and FIGS. 14 (a) to 15 (d) show, for each process, a method for manufacturing an integrated circuit device having a three-dimensional stacked structure according to the second embodiment of the present invention. It is a fragmentary sectional view shown.
  • This second embodiment is also an example of manufacturing an integrated circuit device having a three-dimensional stacked structure by stacking semiconductor wafers.
  • the method for manufacturing an integrated circuit device includes the back surface (second main surface) of the first semiconductor circuit layer la and the front surface (first surface) of the second semiconductor circuit layer 2 constituting the three-dimensional stacked structure.
  • the method of manufacturing the integrated circuit device of the first embodiment is the same as that of the first embodiment except that electrically insulating adhesive films 44bl and 44b2 are formed on both of the main surfaces.
  • the adhesive film 44bl has a shape that does not overlap the conductive plug 15 and the microbump electrode 42, and is composed of a large number of island-shaped adhesive elements 44bbl.
  • the adhesive film 44b2 has a shape that does not overlap with the micro-bump electrode 43a, and is composed of a large number of island-shaped adhesive elements 44bb2. Therefore, in the following, only the outline of the same steps as those in the first embodiment will be described, and different steps will be described in detail.
  • FIGS. 11 (a) to 13 (c) correspond to FIGS. 5 (j) to 7 (1) in the first embodiment, respectively.
  • FIGS. 14 (a) to 15 (d) correspond to FIGS. 9 (a) to 10 (d) in the first embodiment, respectively.
  • the first semiconductor circuit layer 1 a having the configuration shown in FIG. 4H is formed by the same process as that of the first embodiment. Thereafter, using the same material as in the first embodiment and by the same method, as shown in FIG. 4 (i), a micro bump electrode 42 is formed on the lower end of each exposed conductive plug 15, respectively.
  • the height He of the electrode 42 relative to the back surface of the first semiconductor circuit layer la is, for example, 1 ⁇ m.
  • the back surface (second main surface) of the first semiconductor circuit layer la That is, on the exposed surface of the SiO film 41
  • a patterned electrically insulating adhesive film 44bl is formed.
  • This adhesive film 44bl is formed by patterning (curing) an electrically insulating adhesive such as polyimide resin or SOG material at room temperature, and its surface (by heating to a predetermined temperature ( Dew It is possible to soften or fluidize the exit surface. (In other words, it has heat softening or heat fluidity.)
  • the adhesive film 44bl is composed of a large number of adhesive elements 44bbl formed in a bump shape (island shape). These adhesive elements 44bbl have a layout as shown in FIG. 32 (b). , SiO
  • Adhesive film 44bl must overlap any electrode 42! It has a / ⁇ shape and is arranged except for the area where the electrode 42 is formed and its vicinity. Therefore, the adhesive film 44bl (ie, all adhesive elements 44bbl) must overlap the conductive plug 15.
  • the height of the adhesive element 44bb1 with reference to the back surface of the first semiconductor circuit layer la is Hd, and is set to 3 m, for example.
  • the surface of the multi-layer wiring structure 30 (that is, the insulating material 31) of the second semiconductor circuit layer 2 manufactured by the same method as the first semiconductor circuit layer 1 is flattened.
  • a plurality of micro bump electrodes 43a (height is Hb) are formed.
  • the electrode 43a is formed by the same method as the electrode 42 of the first semiconductor circuit layer la.
  • four electrodes 43a correspond to each of the electrodes 42 provided on the back surface of the first semiconductor circuit layer la (Si wafer 11). In other words, four electrodes 43a can be joined to one electrode 42.
  • the electrode 43a is more mechanical than the electrode 42. It is made of a conductive material with low mechanical strength.
  • the height Ha of the electrode 43a with respect to the surface of the second semiconductor circuit layer 2 is set to 2 / zm, for example.
  • a patterned electrically insulating adhesive film 44b2 is formed on the surface of the multilayer wiring structure 30 (that is, the insulating material 31) of the second semiconductor circuit layer 2, FIG. 11 (a) and FIG. As shown in (a), a patterned electrically insulating adhesive film 44b2 is formed.
  • This adhesive film 44b2 is formed using the same electrically insulating adhesive as that of the adhesive film 44bl, and remains viscous (adhesive) even after being patterned (cured) into a predetermined shape.
  • the surface can be softened or fluidized by heating to a predetermined temperature.
  • the adhesive film 44b2 is composed of a number of adhesive elements 44bb2 formed in a bump shape (island shape), and the adhesive element 44bb2 has a layout as shown in FIG. 32 (b). Thus, they are regularly distributed on the surface of the multilayer wiring structure 30.
  • the adhesive film 44b2 has a shape that does not overlap with the electrode 43a, and is disposed excluding the portion where the electrode 43a is formed and the vicinity thereof. Therefore, the adhesive film 44b2 (ie, all adhesive elements 44bb2) must overlap the electrode 42 (conductive plug 15).
  • the height Ha of the adhesive element 44bb2 relative to the surface of the second semiconductor circuit layer 2 is set to 3 m, for example.
  • the sum of the total volume (total volume after curing) of the adhesive films 44bl and 44b2 is obtained by mechanically and electrically connecting the second semiconductor circuit layer 2 and the first semiconductor circuit layer la using the electrodes 42 and 43a.
  • the entire gap formed between the two circuit layers la and 2 is filled with the adhesive films 44bl and 44b2, and the gap force does not protrude from the excess adhesive films 44bl and 44b2.
  • the adhesive films 44bl and 44b2 do not exist in the vicinity of the electrodes 42 and 43a, and between the island-shaped adhesive elements 44bbl and between the island-shaped adhesive elements 44bb2. Since each gap is provided, the height Hd of each adhesive element 44bbl (which is equal to the thickness of the adhesive film 44b1) is equal to the height of the electrode 42 as shown in FIG. 14 (a). The height He is set larger than He (Hd> Hc), and the height Ha of each adhesive element 44bb2 is set larger than the height Hb of the electrode 43a (Ha> Hb).
  • each electrode 43a is also crushed and plastically deformed and spread around it. As a result, the four electrodes 43a corresponding to the electrodes 42 are connected to each other and integrated together.
  • Adhesive film 44bl and 44b2 forces divide into multiple adhesive elements 44bbl and 44bb2, respectively.
  • the reason is that when connecting the second semiconductor circuit layer 2 and the first semiconductor circuit layer la, the air existing between the two circuit layers 2 and la is easily released to the outside (that is, degassing). For ease of use). That is, even when the circuit layer 2 and la are almost connected, the air existing between the two layers 2 and la is pushed out through the gap between the adjacent adhesive elements 44bl and 44b2. It is.
  • Each adhesive element 44bbl has a one-to-one correspondence with the adhesive element 44bb2.
  • the microbump electrode 42 is formed to form the adhesive film 44b1
  • the microbump electrode 43a is formed to form the adhesive film 44b2. It is possible to form the microbump electrode 42 by forming 44bl, or the microbump electrode 43a by forming the adhesive film 44b2! /.
  • the downward force of the second semiconductor circuit layer 2 is applied to the back surface of the first semiconductor circuit layer la fixed via the support substrate 40. Opposite surfaces. (Conversely, the second semiconductor circuit layer 2 may be fixed, and the upward force may be opposed to the first semiconductor circuit layer la fixed to the support substrate 40.) Thereafter, the circuit layer 2 and la When pressure layer is applied to bring circuit layers 2 and la close to each other, the height of each adhesive element 44bbl (thickness of adhesive film 44a) Hd is larger than the height He of electrode 42 (Hd> Hc), and the height of each adhesive element 44bb2 (the thickness of the adhesive film 44b2) Ha is larger than the height Hb of the electrode 43a (Ha> Hb).
  • the tip (top) of the adhesive film 44b2 (adhesive element 44bb2) of the second semiconductor circuit layer 2 is the tip (top) of the adhesive film 44bl (adhesive element 44bb 1) of the first semiconductor circuit layer la. Can be touched.
  • the adhesive films 44bl and 44b2 are both crushed and deformed, and the force is applied to almost the entire gap between the circuit layers 1 and 2.
  • the adhesive films 44bl and 44b2 are island-shaped adhesive elements. It is divided into 44bbl and 44bb2, respectively. 4b2a spreads almost uniformly in the gap. Further, since a gap 45 is easily formed between the deformed adhesive film 44b 1 and the adhesive film 44b2 (and between the adjacent adhesive elements 44bbl and 44bb2), it remains in the gap. Air can be reliably discharged to the outside through the air gap 45, and the possibility of bubbles being generated in the adhesive film 44blb2 that is finally cured.
  • the step of causing the first semiconductor circuit layer la and the second semiconductor circuit layer 2 to face each other and bringing the electrodes 42 and 43a into mutual contact with each other is performed at room temperature as in the first embodiment.
  • the value of the distance G1 between the first semiconductor circuit layer la and the second semiconductor circuit layer 2 is appropriately determined within a range of 2 ⁇ m to 10 ⁇ m, for example, but is typically 4 m. By reducing the height He and Hb of the electrodes 42 and 43a, it can be reduced to 2 / z m or less. In this case, the value of the distance G1 is appropriately determined within a range of, for example, 0.1 ⁇ to 2 / ⁇ m. This is also the same as in the first embodiment.
  • the second semiconductor circuit layer 2 and the first semiconductor circuit layer la in the states of FIGS. 12B and 15C are heated from room temperature to a predetermined temperature.
  • the temperature is set to a force at which the surfaces (exposed surfaces) of the adhesive films 44bl and 44b2 in the pressure-deformed state are slightly softened, and a temperature at which the surfaces become slightly fluidized.
  • the temperature varies depending on the type of adhesive used for the adhesive films 44bl and 44b2, but takes into consideration the temperature at which the electrode 42 and the electrode 43a are “pressed”, for example, within a range of 100 to 400 ° C. Set arbitrarily. At this time, depending on the heating temperature to be set, at least one of the electrode 42 and the electrode 43a may be partially melted, and the surface thereof may be curved.
  • a downward force is applied to the first semiconductor circuit layer la by applying a pressing force, or the second semiconductor circuit layer 2 is brought closer to the first semiconductor circuit layer la, or an upward force is applied to the second semiconductor circuit layer 2.
  • the gap between the circuit layers la and 2 is reduced by narrowing the gap between the circuit layers la and 2, as shown in FIGS. 13 (c) and 15 (d).
  • G1 be smaller than G2 (G2 G1).
  • a compressive force acts between the electrode 43a of the second semiconductor circuit layer 2 and the electrode 42 of the first semiconductor circuit layer la.
  • the adhesive film 44bbl and the surface of the adhesive film 44bb2 are both soft or fluidized, the adhesive film 44bb1 and the adhesive film 44bb2 are bonded when the interlayer gap becomes G2. As a result, the circuit layers la and 2 can be reliably bonded together.
  • the value of the interlayer gap G2 is, for example, a force appropriately determined in the range of 1 ⁇ m to 9 ⁇ m, for example, typically 3 m. However, by making the heights He and Hb of the electrodes 42 and 43a so small, it is possible to make it less than: L m. In this case, the value of the distance G2 is appropriately determined within a range of 0.05 / z m to ⁇ ⁇ m, for example.
  • the second semiconductor circuit layer 2 is formed by using the electrode 42 and the electrode 43a as described above.
  • the circuit layer la is fixed (that is, mechanically connected) to the back side of the circuit layer la, and the electrical connection between the circuit layers la and 2 is also performed at the same time.
  • the circuit layers la and 2 are separated by the adhesive films 44bl and 44b2 filled in the entire gap between the circuit layers la and 2 except for the portions of the electrodes 43a and 42 connected to each other. Bonded to each other.
  • the circuit layers 1 and 2a bonded to each other are naturally cooled to room temperature. Is done. Therefore, the adhesive films 44bl and 44b2 integrated by heating, ultraviolet irradiation, chemical addition, etc. are finally cured. Since treatment is easy, it is preferable to cure by heating.
  • the heating temperature is appropriately set within a range of 120 to 500 ° C., for example, depending on the properties of the adhesive used as the adhesive films 44b1 and 44b2.
  • the method of manufacturing an integrated circuit device according to the second embodiment of the present invention provides electrical insulation between both the back surface of the first semiconductor circuit layer la and the surface of the second semiconductor circuit layer 2.
  • the method is the same as that of the integrated circuit device according to the first embodiment described above except that the adhesive films 44bl and 44b2 are respectively formed. It is clear that it is obtained.
  • the adhesive force between the second semiconductor circuit layer 2 and the first semiconductor circuit layer la is increased as compared with the first embodiment. There are advantages.
  • FIGS. 16 (a) to 18 (c) and FIGS. 19 (a) to 20 (d) show the method of manufacturing an integrated circuit device having a three-dimensional stacked structure according to the third embodiment of the present invention for each process. It is a fragmentary sectional view shown.
  • the third embodiment is also an example of manufacturing an integrated circuit device having a three-dimensional stacked structure by stacking semiconductor wafers.
  • the method for manufacturing an integrated circuit device includes the back surface (second main surface) of the first semiconductor circuit layer la and the front surface (first surface) of the second semiconductor circuit layer 2 constituting the three-dimensional stacked structure.
  • the method of manufacturing the integrated circuit device of the first embodiment is the same as that of the first embodiment, except that electrically insulating adhesive films 44c and 44b2 are formed on both of the main surfaces.
  • Adhesive film 44c has conductive plug 15 and
  • the microbump electrode 42 is different from the second embodiment in that it has a shape that does not overlap with the microbump electrode 42 and is formed continuously and is not divided into a large number of adhesive elements.
  • a gap is formed between the adhesive film 44c and each electrode 42 as a region for absorbing the volume increase caused by the electrode 43a being crushed during connection.
  • the adhesive film 44b2 has a shape that does not overlap with the microbump electrode 43a, and includes a large number of adhesive elements 44bb2. Therefore, in the following, only the outline of the same steps as those in the first embodiment will be described, and different steps will be described in detail.
  • FIGS. 16 (a) to 18 (c) correspond to FIGS. 5 (j) to 7 (1) in the first embodiment, respectively.
  • FIGS. 19 (a) to 20 (d) correspond to FIGS. 9 (a) to 10 (d) in the first embodiment, respectively.
  • the first semiconductor circuit layer 1 a having the configuration shown in FIG. 4H is formed by the same process as that of the first embodiment. Thereafter, using the same material as in the first embodiment and by the same method, as shown in FIG. 4 (i), a micro bump electrode 42 is formed on the lower end of each exposed conductive plug 15, respectively.
  • the height He of the electrode 42 relative to the back surface of the first semiconductor circuit layer la is, for example, 2.5 ⁇ m.
  • the first semiconductor Patterned electrically insulating adhesive on the back surface (second main surface) of the circuit layer la that is, the exposed surface of the SiO film 41
  • the agent film 44c is formed.
  • the adhesive film 44c is formed by patterning (curing) an electrically insulating adhesive such as polyimide resin or SOG material at room temperature, and the adhesive film 44c is heated by heating to a predetermined temperature.
  • the surface (exposed surface) can be softened or fluidized.
  • the adhesive film 44c has a shape that does not overlap with the electrode 42 (and the conductive plug 15), but is not divided into adhesive elements, and the SiO film except for a portion where the electrode 42 is present and its vicinity. 41
  • the adhesive film 44c with reference to the back surface of the first semiconductor circuit layer la
  • the height is Hd and is set to 2 m, for example.
  • the surface of the multi-layer wiring structure 30 (that is, the insulating material 31) of the second semiconductor circuit layer 2 manufactured by the same method as that of the first semiconductor circuit layer 1 is flattened.
  • a plurality of micro bump electrodes 43a (height is Hb) are formed.
  • the electrode 43a is formed by the same method as the electrode 42 of the first semiconductor circuit layer la.
  • four electrodes 43a correspond to each of the electrodes 42 provided on the back surface of the first semiconductor circuit layer la (Si wafer 11). In other words, four electrodes 43a can be joined to one electrode 42.
  • the electrode 43a is more mechanical than the electrode 42. It is made of a conductive material with low mechanical strength.
  • the height Hb of the electrode 43a with respect to the surface of the second semiconductor circuit layer 2 is set to 2 / z m, for example.
  • a patterned electrically insulating adhesive film 44b2 is formed on the surface of the multilayer wiring structure 30 (that is, the insulating material 31) of the second semiconductor circuit layer 2, FIG. 16 (a) and FIG. As shown in (a), a patterned electrically insulating adhesive film 44b2 is formed.
  • This adhesive film 44b2 is formed using the same electrically insulating adhesive as that of the adhesive film 44bl, and remains viscous (adhesive) even after being patterned (cured) into a predetermined shape.
  • the surface can be softened or fluidized by heating to a predetermined temperature.
  • the adhesive film 44b2 is composed of a large number of adhesive elements 44bb2 formed in a bump shape (island shape), and these adhesive elements 44bb2 have a layout as shown in Fig. 32 (b). Thus, they are regularly distributed on the surface of the multilayer wiring structure 30.
  • the adhesive film 44b2 has a shape that does not overlap with the electrode 43a, and is disposed excluding the portion where the electrode 43a is formed and the vicinity thereof. Therefore, the adhesive film 44b2 (ie, all adhesive elements 44bb2) must overlap the electrode 42 (conductive plug 15).
  • the height Ha of the adhesive element 44bb2 relative to the surface of the second semiconductor circuit layer 2 is set to 3 m, for example.
  • the sum of the total volume of the adhesive films 44c and 44b2 (the total volume after curing) is calculated using the electrodes 42 and 43a.
  • the entire gap formed between the two circuit layers la and 2 is filled with the adhesive films 44c and 44b2.
  • the gap force is also set to such a value that the excess adhesive films 44c and 44b2 do not protrude. This is to avoid the operation of removing the excess adhesive films 44c and 44b2 protruding from the gap after the circuit layers la and 2 are fixed.
  • the thickness Hd of the adhesive film 44c is smaller than the height He of the electrode 42 (Hd Ku He), but each adhesive of the adhesive film 44b2
  • the height Ha of the agent element 44bb2 (which is equal to the thickness of the adhesive film 44b2) is made larger than the height Hb of the electrode 43a (Ha> Hb).
  • each electrode 43a is also crushed and plastically deformed and spread around it. As a result, the four electrodes 43a corresponding to the electrodes 42 are connected to each other and integrated together.
  • the adhesive film 44b2 is divided into a large number of adhesive elements 44bb2 when the second semiconductor circuit layer 2 and the first semiconductor circuit layer la are connected to each other. This is to make it easier for air between them to escape to the outside (that is, to facilitate degassing). That is, even when the circuit layer 2 and la are almost connected, the air existing between the two layers 2 and la is pushed out through the gap between the adjacent adhesive elements 44bb2.
  • the microbump electrode 42 is formed to form the adhesive film 44c, and the microbump electrode 43a is formed to form the adhesive film 44b2.
  • the adhesive film 44c The microbump electrode 42 may be formed by forming a force, or the bump electrode 43a may be formed by forming an adhesive film 44b2! /.
  • the downward force of the second semiconductor circuit layer 2 is applied to the back surface of the first semiconductor circuit layer la fixed via the support substrate 40. Opposite surfaces. (Conversely, the second semiconductor circuit layer 2 is fixed, and the upward force is also fixed to the support substrate 40 in the first half.
  • the conductor circuit layer la may be opposed.
  • the height of each adhesive element 44bb2 (the thickness of the adhesive film 44b2) Ha becomes the electrode It is larger than the height Hb of 43a (Ha> Hb), the thickness Hd of the adhesive film 44c is smaller than the height He of the electrode 42 (Hd Ku He), and Ha + Hd> Hb + Hc Therefore, first, as shown in FIG. 19 (b), the tip (top) of the adhesive film 44b2 (adhesive element 44bb 2) of the second semiconductor circuit layer 2 is the adhesive of the first semiconductor circuit layer 1a. Can be brought into contact with the surface of the membrane 44c
  • the adhesive films 44c and 44b2 are both crushed and deformed, and are spread over almost the entire gap between the circuit layers 1 and 2, but the adhesive film 44b2 is an island-shaped adhesive element 44b b2. Therefore, the adhesive film 44b2 spreads almost uniformly in the gap.
  • a gap 45 is easily formed between the deformed adhesive film 44c and the adhesive film 44b2 (and between the adjacent adhesive elements 44 bb2), air remaining in the gap The air can be reliably discharged to the outside through the gap 45, and it is possible to eliminate the possibility of bubbles being generated in the adhesive film 44b2c that has been finally integrated and cured.
  • the step of causing the first semiconductor circuit layer la and the second semiconductor circuit layer 2 to face each other and bringing the electrodes 42 and 43a into mutual contact with each other is performed at room temperature as in the first embodiment.
  • the value of the distance G1 between the first semiconductor circuit layer la and the second semiconductor circuit layer 2 is appropriately determined within a range of 2 ⁇ m to 10 ⁇ m, for example, but is typically 4 m. By reducing the height He and Hb of the electrodes 42 and 43a, it can be reduced to 2 / z m or less. In this case, the value of the distance G1 is appropriately determined within a range of, for example, 0.1 ⁇ to 2 / ⁇ m. This is also the same as in the first embodiment.
  • the electrode 43a and the electrode 42 brought into contact with each other are brought into contact with each other as follows. That is, the second semiconductor circuit layer 2 and the first semiconductor circuit layer la in the states of FIGS. 17B and 20C are heated from room temperature to a predetermined temperature.
  • the temperature is set to a force that slightly softens the surfaces (exposed surfaces) of the adhesive films 44c and 44b2 in a pressure-deformed state, and a temperature at which those surfaces become slightly fluidized.
  • the temperature varies depending on the type of adhesive used for the adhesive films 44c and 44b2, but it is optional within a range of, for example, 100 to 400 ° C, taking into account the temperature at which the electrode 42 and the electrode 43a are “pressed”.
  • Set to At this time depending on the heating temperature to be set, at least one of the electrode 42 and the electrode 43a may be partially melted and the surface may be curved.
  • the four electrodes 43a corresponding to the one electrode 42 are crushed and integrated, and as a result, the electrode 42 and the electrode 43a have a one-to-one correspondence.
  • the entire gap between the circuit layers 2 and la is filled with the adhesive film 44 b2c except for the portions of the electrodes 43a and 42 that are pressed against each other, and the extra adhesive film 44bl or 44b2 is filled with the gap. It doesn't stick out.
  • the state at this time is as shown in FIG. 18 (c) and FIG. 20 (c).
  • the bonding between the electrode 42 and the electrode 43a is performed by “re-solidification” of the melted electrodes 42 and 43a. "Pressing” and “Re-solidification” are mixed. This is the same as in the first embodiment.
  • the adhesive film 44b2 is divided into a large number of adhesive elements 44bb2, so that the gap between the circuit layers la and 2 is reduced.
  • the air present is a small space remaining between the gap 45 between the adhesive films 44c and 44b2 (both of which are soft or fluidized on the surface by heating) and the adjacent adhesive element 44bb2. And can be reliably discharged to the outside.
  • glue As the surface gap between the surface of the adhesive film 44c and the adhesive film 44bb2 is softened or fluidized, the adhesive film 44c and the adhesive film 44bb2 are bonded when the interlayer gap becomes G2. As a result, the circuit layers la and 2 can be reliably bonded together.
  • the value of the interlayer gap G2 is, for example, a force appropriately determined in the range of 1 ⁇ m to 9 ⁇ m, for example, typically 3 m. However, by making the heights He and Hb of the electrodes 42 and 43a so small, it is possible to make it less than: L m. In this case, the value of the distance G2 is appropriately determined within a range of 0.05 / z m to ⁇ ⁇ m, for example.
  • the second semiconductor circuit layer 2 is fixed (that is, mechanically connected) to the back side of the first semiconductor circuit layer la using the electrode 42 and the electrode 43a as described above.
  • the electrical connection between la and 2 is also made simultaneously.
  • the circuit layers la and 2 are bonded to each other by the adhesive films 44c and 44b2 filled in the entire gap between the circuit layers la and 2 except for the portions of the electrodes 43a and 42 that are pressed against each other. Bonded to each other.
  • the circuit layers 1 and 2a bonded to each other are naturally cooled to room temperature.
  • the adhesive films 44bl and 44b2 integrated by heating, ultraviolet irradiation, chemical addition, etc. are finally cured. Since treatment is easy, it is preferable to cure by heating.
  • the heating temperature is appropriately set within a range of 120 to 500 ° C., for example, depending on the properties of the adhesive used as the adhesive films 44b1 and 44b2.
  • the method of manufacturing an integrated circuit device according to the third embodiment of the present invention electrically insulates both the back surface of the first semiconductor circuit layer la and the surface of the second semiconductor circuit layer 2. Since the manufacturing method of the integrated circuit device according to the first embodiment is the same as that of the first embodiment except that the adhesive films 44c and 44b2 are respectively formed, the same effect as that obtained in the first embodiment can be obtained. It is clear that however, in the third embodiment, since the two adhesive films 44c and 44b2 are used, as in the second embodiment, the second semiconductor circuit layer 2 and the first semiconductor than in the first embodiment are used. There is an advantage that the adhesive strength of the circuit layer la is increased.
  • the adhesive film 44b2 is divided into adhesive elements, but since the adhesive film 44c is not divided into adhesive elements, the gap 45 between the circuit layers 1 and 2a 45 The ease with which air is discharged is inferior to that of the second embodiment. However, since it is not necessary to divide the adhesive film 44c into adhesive elements, the process of forming the adhesive film 44c is much easier.
  • FIGS. 21 (a) to 23 (c) and FIGS. 24 (a) to 25 (c) show the method of manufacturing an integrated circuit device having a three-dimensional stacked structure according to the fourth embodiment of the present invention for each process. It is a fragmentary sectional view shown.
  • the fourth embodiment is also an example of manufacturing an integrated circuit device having a three-dimensional stacked structure by stacking semiconductor wafers.
  • the manufacturing method of the integrated circuit device of the fourth embodiment includes the back surface (second main surface) of the first semiconductor circuit layer la and the front surface (first surface) of the second semiconductor circuit layer 2 constituting the three-dimensional stacked structure.
  • the method of manufacturing the integrated circuit device according to the first embodiment is the same as that of the first embodiment except that electrically insulating adhesive films 44cl and 44c2 are formed on both of the main surfaces.
  • the adhesive film 44cl is continuously formed with a force that does not overlap with the conductive plug 15 and the microbump electrode 42, and is not divided into a large number of adhesive elements.
  • the adhesive film 44c2 has a shape that does not overlap with the micro-bump electrode 43a, but is formed continuously and is not divided into a large number of adhesive elements. Therefore, in the following, only the outline of the same steps as those in the first embodiment will be described, and different steps will be described in detail.
  • FIGS. 21 (a) to 23 (c) correspond to FIGS. 5 (j) to 7 (1) in the first embodiment, respectively.
  • FIGS. 24 (a) to 25 (c) correspond to FIGS. 9 (a) to 10 (c) in the first embodiment, respectively.
  • the first semiconductor circuit layer 1 a having the configuration shown in FIG. 4H is formed by the same process as that of the first embodiment. Thereafter, using the same material as in the first embodiment and by the same method, as shown in FIG. 4 (i), a micro bump electrode 42 is formed on the lower end of each exposed conductive plug 15, respectively.
  • the height He of the electrode 42 with respect to the back surface of the first semiconductor circuit layer la is, for example, 2.5 ⁇ m.
  • An adhesive film 44cl is formed.
  • This adhesive film 44cl is formed by patterning (curing) an electrically insulating adhesive such as polyimide resin or SOG material at room temperature, and its surface (by heating to a predetermined temperature) It is possible to soften or fluidize the exposed surface.
  • the adhesive film 44cl has a shape that does not overlap with the electrode 42 (and the conductive plug 15), but is not divided into adhesive elements, and the SiO film except for a portion where the electrode 42 is present and its vicinity.
  • the adhesive film 44c 1 does not overlap with the conductive plug 15.
  • the height of the adhesive element 44cl with reference to the back surface of the first semiconductor circuit layer la is Hd, and is set to 2 m, for example.
  • the multilayer wiring structure 30 that is, the insulating material 31 of the second semiconductor circuit layer 2 manufactured by the same method as the first semiconductor circuit layer 1 is shown.
  • a plurality of micro-bump electrodes 43a (height is Hb) are formed.
  • the electrode 43a is formed by the same method as the electrode 42 of the first semiconductor circuit layer la.
  • four electrodes 43a correspond to each of the electrodes 42 provided on the back surface of the first semiconductor circuit layer la (Si wafer 11). In other words, four electrodes 43a can be joined to one electrode 42.
  • the electrode 43a is more mechanical than the electrode 42. It is made of a conductive material with low mechanical strength.
  • the height Hb of the electrode 43a with respect to the surface of the second semiconductor circuit layer 2 is set to, for example, 2.5 m.
  • a non-turned electrically insulating adhesive film 44c2 is formed on the surface of the multilayer wiring structure 30 (that is, the insulating material 31) of the second semiconductor circuit layer 2, FIG. 21 (a) and FIG. As shown in (a), a non-turned electrically insulating adhesive film 44c2 is formed.
  • This adhesive film 4 4c2 is formed using the same electrically insulating adhesive as the adhesive film 44cl, and has a viscosity (adhesiveness) after being cured to a predetermined shape.
  • the surface can be softened or fluidized by heating.
  • the adhesive film 44c2 has a shape that does not overlap the electrode 43a.
  • the thickness Ha of the adhesive film 44c2 with reference to the surface of the second semiconductor circuit layer 2 is set to 2 ⁇ m, for example.
  • the sum of the total volume (total volume after curing) of the adhesive films 44cl and 44c2 is obtained by mechanically and electrically connecting the second semiconductor circuit layer 2 and the first semiconductor circuit layer la using the electrodes 42 and 43a.
  • the entire gap generated between the two circuit layers la and 2 is filled with the adhesive films 44cl and 44c2, and the gap force does not protrude from the excess adhesive films 44cl and 44c2. Is set to value. This is to avoid the work of removing the excess adhesive films 44cl and 44c2 protruding from the gap after the circuit layers la and 2 are connected.
  • the thickness Hd of the adhesive film 44cl is equal to that of the electrode 42 as shown in FIG.
  • the height He is set to be smaller (Hd He)
  • the thickness Ha of the adhesive film 44c2 is set to be smaller than the height Hb of the electrode 43a (Ha Hb). This is because when the second semiconductor circuit layer 2 and the first semiconductor circuit layer la are connected, the adhesive films 44cl and 44c2 are crushed by the pressure and spread around the electrodes 42 and 43a, This is because the entire gap remaining between the circuit layers la and 2 is filled.
  • each electrode 43a is also crushed and plastically deformed and spread around it.
  • the four electrodes 43a corresponding to the electrodes 42 are connected to each other and integrated together.
  • the microbump electrode 42 is formed to form the adhesive film 44c1
  • the microbump electrode 43a is formed to form the adhesive film 44c2.
  • the adhesive film 44cl The micro bump electrode 42 may be formed by forming an adhesive film 44c2 Force Micro bump electrode 43a can be formed!
  • the downward force of the second semiconductor circuit layer 2 is applied to the back surface of the first semiconductor circuit layer la fixed via the support substrate 40. Opposite surfaces. (Conversely, the second semiconductor circuit layer 2 may be fixed, and the upward force may be opposed to the first semiconductor circuit layer la fixed to the support substrate 40.) Thereafter, the circuit layer 2 and la When a pressing force is applied to bring circuit layers 2 and la close to each other, the thickness Hd of the adhesive film 44cl is set smaller than the height He of the electrode 42 (Hd Ku He), and the thickness of the adhesive film 44c2 Since Ha is set smaller than the height Hb of the electrode 43a (Ha Hb), first, as shown in FIGS.
  • the second semiconductor circuit layer 2 The tip (top) of the electrode 42 is brought into contact with the tip (top) of the electrode 43a of the first semiconductor circuit layer la.
  • the step of bringing the electrodes 42 and 43a into contact with each other with the first semiconductor circuit layer la and the second semiconductor circuit layer 2 facing each other is performed at room temperature, as in the first embodiment.
  • the value of the distance G1 between the first semiconductor circuit layer la and the second semiconductor circuit layer 2 is appropriately determined within a range of 2 ⁇ m to 10 ⁇ m, for example, but is typically 4 m. By reducing the height He and Hb of the electrodes 42 and 43a, it can be reduced to 2 / z m or less. In this case, the value of the distance G1 is appropriately determined within a range of, for example, 0.1 ⁇ to 2 / ⁇ m. This is also the same as in the first embodiment.
  • the electrode 43a and the electrode 42 brought into contact with each other are brought into contact with each other as follows.
  • the second semiconductor circuit layer 2 and the first semiconductor circuit layer la in the states of FIGS. 22B and 24B are heated from room temperature to a predetermined temperature.
  • the temperature is set to a temperature at which the surfaces (exposed surfaces) of the adhesive films 44cl and 44c2 are slightly softened so that the surfaces become slightly fluidized.
  • the temperature differs depending on the type of adhesive used for the adhesive films 44c 1 and 44c2, but for example, the temperature at which the electrode 42 and the electrode 43a are “pressure-contacted” is taken into account. It is arbitrarily set within the range of 00 to 400 ° C. At this time, depending on the heating temperature to be set, at least one of the electrode 42 and the electrode 43a may be partially melted and the surface may be curved.
  • the gap between the circuit layers la and 2 is narrowed as shown in FIGS. 23 (c) and 25 (c). Therefore, the interlayer gap between circuit layers la and 2 is set to G2 (G2 and G1) smaller than G1.
  • a compressive force acts between the electrode 43a of the second semiconductor circuit layer 2 and the electrode 42 of the first semiconductor circuit layer la.
  • the electrode 43a having a mechanical strength lower than that of the electrode 42 is selectively crushed so that the electrode 42 and the electrode 43 are bonded to each other by “pressure welding” and the adhesive films 44cl and 44c2 Are connected to each other while being touched and spread.
  • the four electrodes 43a corresponding to one electrode 42 are crushed and integrated, and as a result, the electrode 42 and the electrode 43a are in a one-to-one correspondence.
  • the entire gap between the circuit layers 2 and la is filled with the adhesive film 44clc2 except for the places where the electrodes 43a and 42 are pressed against each other, and the extra adhesive film 44cl or 44c2 is removed from the gap. It does not protrude.
  • the state at this time is as shown in Fig. 23 (c) and Fig. 25 (c).
  • the bonding between the electrode 42 and the electrode 43a is performed by the “re-solidification” of the molten electrodes 42 and 43a. "Pressing” and “Re-solidification” are mixed. This is the same as in the first embodiment.
  • both of the adhesive films 44cl and 44c2 are not divided into adhesive elements, the air existing between the opposing surfaces of the adhesive films 44cl and 44c2 in this heating and pressure welding step. Is discharged outside through the gap 45 before the interlayer gap is narrowed to G2.
  • the surface of the adhesive film 44cl and the surface of the adhesive film 44c2 are both soft or fluidized, so when the interlayer gap becomes G2, the adhesive film 44cl and the adhesive film 44c2 are bonded immediately. As a result, the circuit layers la and 2 can be securely bonded to each other. This is the same as in the first embodiment.
  • the value of the interlayer gap G2 is, for example, a force that is appropriately determined within a range of 1 ⁇ m to 9 ⁇ m, for example, typically 3 m.
  • the heights He and Hb of electrodes 42 and 43a are made so small, : L m or less is also possible.
  • the value of the distance G2 is appropriately determined within a range of 0.05 / zm to ⁇ ⁇ m, for example.
  • the second semiconductor circuit layer 2 is fixed (that is, mechanically connected) to the back surface side of the first semiconductor circuit layer la using the electrode 42 and the electrode 43a as described above.
  • the electrical connection between la and 2 is also made simultaneously.
  • the circuit layers la and 2 are separated by the adhesive films 44bl and 44b2 filled in the entire gap between the circuit layers la and 2 except for the portions of the electrodes 43a and 42 connected to each other. Bonded to each other.
  • the method of manufacturing an integrated circuit device according to the fourth embodiment of the present invention electrically insulates both the back surface of the first semiconductor circuit layer la and the surface of the second semiconductor circuit layer 2.
  • the method is the same as the method for manufacturing the integrated circuit device according to the first embodiment described above except that the adhesive films 44cl and 44c2 are respectively formed.
  • the same effect as that obtained in the first embodiment is obtained. It is clear that it is obtained.
  • the second semiconductor circuit layer 2 and the first semiconductor circuit than in the first embodiment are used. There is an advantage that the adhesion of layer la is increased.
  • FIGS. 26 (a) to 29 (e) and FIGS. 30 (a) to 31 (d) show the method of manufacturing an integrated circuit device having a three-dimensional stacked structure according to the fifth embodiment of the present invention for each process. It is a fragmentary sectional view shown.
  • the fifth embodiment is also an example of manufacturing an integrated circuit device having a three-dimensional stacked structure by stacking semiconductor wafers.
  • the method for manufacturing an integrated circuit device according to the fifth embodiment has a conductive surface without forming micro-bump electrodes on the back surface (second main surface) of the first semiconductor circuit layer la constituting the three-dimensional multilayer structure. Except that the end of the plug 15 is directly in contact with the micro bump electrode 43a on the surface (first main surface) of the second semiconductor circuit layer 2, the same method as the method of manufacturing the integrated circuit device of the first embodiment is used. is there. Therefore, only the outline of the same steps as those in the first embodiment will be described below, and the different steps will be described in detail.
  • the first semiconductor circuit layer 1 a having the configuration shown in FIG. 3F is formed by the same process as that of the first embodiment. Thereafter, in the same manner as in the first embodiment, the back surface of the substrate 11 and the exposed SiO film
  • An SiO film 41 is formed on 14 to obtain the configuration shown in FIG. The configuration thus obtained is again
  • the end 15a of 15 is exposed.
  • the end 15a of the conductive plug 15 protrudes from the SiO film 41 as shown in FIG.
  • the remaining SiO film 41 is formed on the back surface of the semiconductor substrate 11.
  • the first semiconductor circuit layer having such a structure is denoted by lb. Unlike the first embodiment, the entire back surface of the first semiconductor circuit layer lb is not flat. Further, the micro bump electrode 42 is not formed at the lower end of each exposed conductive plug 15.
  • the height of the protruding portion of each conductive plug 15 with respect to the back surface of the first semiconductor circuit layer lb is He, For example, 1 ⁇ m.
  • the second semiconductor circuit layer 2 is fixed to the back surface of the first semiconductor circuit layer lb as follows.
  • the second semiconductor circuit layer 2 has substantially the same configuration as the first semiconductor circuit layer 1 and is manufactured by the same method as the first semiconductor circuit layer 1, and the corresponding elements.
  • the second semiconductor circuit layer 2 may be configured differently from the first semiconductor circuit layer 1 as necessary.
  • the micro bump electrode 43a is formed on the surface (flattened) of the multilayer wiring structure 30 of the second semiconductor circuit layer 2 (that is, the insulating material 31), as shown in FIG. 27 (c) and FIG.
  • the micro bump electrode 43a is formed.
  • These electrodes 43a are formed by the same method as the micro bump electrodes 42 of the first semiconductor circuit layer lb in the first embodiment.
  • four electrodes 43a correspond to each of the conductive plugs 15 provided in the first semiconductor circuit layer lb (Si wafer 11). In other words, four electrodes 43a are bonded to one conductive plug 15.
  • the electrode 43a is harder than the conductive plug 15 so that only the electrode 43a is selectively crushed (plastically deformed). Is formed from a sufficiently low conductive material.
  • the electrode 42 is formed of tungsten (W)
  • the electrode 43a is preferably formed of a stacked body (InZAu) of indium (In) and gold (Au).
  • the electrode 42 is formed of copper (Cu)
  • the electrode 43a is preferably formed of a laminate (SnZAg) of tin (Sn) and silver (Ag).
  • Adhesive film 44a is formed by the same method as in the first embodiment.
  • This adhesive film 44a is the same as that used in the first embodiment, and is composed of a number of adhesive elements 44aa (height is Ha) formed in a bump shape (island shape).
  • the adhesive elements 44aa are regularly distributed on the surface of the multilayer wiring structure 30.
  • the adhesive film 44a has a shape that does not overlap any of the electrodes 43a, and is disposed except for the portion where the electrode 43a is formed and the vicinity thereof. Therefore, the adhesive film 44a (ie, all adhesive elements 44aa) must overlap the conductive plug 15 of the first semiconductor circuit layer lb.
  • the height of the adhesive element 44aa with reference to the surface of the second semiconductor circuit layer 2 is Ha, and is set to 4 m, for example.
  • the total volume of the adhesive film 44a (the total volume after curing) uses the conductive plug 15 and the electrode 43a.
  • the entire gap formed between the two circuit layers lb and 2 is filled with the adhesive film 44a, and the excess from the gap
  • the adhesive film 44a is set to a value that does not protrude.
  • each adhesive element 44aa (this is the adhesive film 44a is equal to the height Hb of the electrode 43a (Ha> Hb), and each adhesive is bonded to the second semiconductor circuit layer 2 and the first semiconductor circuit layer lb.
  • the element 44aa is crushed and spreads around the place where the conductive plug 15 and the electrode 43a are present, so that the entire gap formed between the circuit layers lb and 2 is easily filled.
  • a typical example of the height Hb of the electrode 43a with respect to the surface of the second semiconductor circuit layer 2 is, for example, 2 ⁇ m.
  • the adhesive film 44a is divided into a large number of adhesive elements 44aa when the second semiconductor circuit layer 2 and the first semiconductor circuit layer lb are joined together. This is to make it easier for the air present in the air to escape to the outside (that is, to facilitate degassing). That is, even when the circuit layer 2 and lb are almost connected, the air existing between the layers 2 and lb is pushed out through the gap between the adjacent adhesive elements 44aa. is there
  • the microbump electrode 43a is formed to form the adhesive film 44a.
  • the adhesive film 44a may be formed to form the microbump electrode 43a.
  • the downward force is also applied to the back surface of the first semiconductor circuit layer lb fixed via the support substrate 40. Opposite surfaces.
  • the second semiconductor circuit layer 2 may be fixed, and the upward force may be opposed to the first semiconductor circuit layer lb fixed to the support substrate 40.
  • the circuit layer 2 and lb When pressing force is applied to bring circuit layer 2 and lb close to each other, the height of each adhesive element 44aa (the thickness of the adhesive film 44a) Ha is larger than the height Hb of the electrode 43a (Ha> Hb ) And larger than the sum of the protruding height He of the conductive plug 15 and the height Hb of the electrode 43a (Ha> Hb + He), first, as shown in FIG.
  • the second semiconductor circuit layer The tip (top) of the second adhesive film 44a (adhesive element 44aa) is brought into contact with the back surface of the first semiconductor circuit layer lb. [0231] Then, by applying a pressing force between the circuit layer 2 and lb to reduce the distance between the two, as shown in FIGS. 28 (d) and 31 (c), the second semiconductor circuit layer 2 Each electrode 43a is brought into contact with the electrode 42 of the corresponding first semiconductor circuit layer lb.
  • the adhesive film 44a is crushed and deformed, and is spread over almost the entire gap between the circuit layers lb and 2, but the adhesive film 44a is divided into island-shaped adhesive elements 44aa. Therefore, the adhesive film 44a spreads almost uniformly in the gap.
  • a gap 45 is easily formed between the back surface of the first semiconductor circuit layer lb and the deformed adhesive film 44a (and between the adjacent adhesive elements 44aa). The air remaining in the air can be surely discharged to the outside through the air gap 45, and the risk of bubbles being generated in the adhesive film 44a that has been finally integrated and cured can be eliminated.
  • the step of causing the first semiconductor circuit layer lb and the second semiconductor circuit layer 2 to face each other and bringing the force conductive plug 15 and the electrode 43a into mutual contact is performed at room temperature, as in the first embodiment.
  • the value of the distance G1 between the first semiconductor circuit layer lb and the second semiconductor circuit layer 2 is, for example, a force appropriately determined in the range of 2 m to 10 m, for example, 4 m. However, when the heights He and Hb of the electrodes 42 and 43a are made so small, it can be reduced to 2 / z m or less. In this case, the value of the distance G1 is appropriately determined within a range of, for example, 0.1 ⁇ to 2 / ⁇ m. This is also the same as in the first embodiment.
  • the second semiconductor circuit layer 2 and the first semiconductor circuit layer lb in the states of FIG. 28 (d) and FIG. 30 (b) are heated from room temperature to a predetermined temperature.
  • the temperature is set to a temperature at which the surface (exposed surface) of the adhesive film 44a in the pressure-deformed state is slightly softened or the surface is slightly fluidized.
  • the temperature varies depending on the type of adhesive used for the adhesive film 44a. However, considering the temperature at which the conductive plug 15 and the electrode 43a are "press-contacted", for example, the temperature can be arbitrarily set within a range of 100 to 400 ° C. Set to At this time, depending on the heating temperature to be set, the electrode 43a may be partially melted and its surface may be curved.
  • a downward force is applied to the first semiconductor circuit layer lb by applying a pressing force, or the second semiconductor circuit layer 2 is brought closer to the first semiconductor circuit layer 2 or an upward force is applied to the second semiconductor circuit layer 2.
  • the gap between the circuit layers lb and 2 is reduced as shown in FIGS. 29 (e) and 31 (d).
  • the gap between the circuit layers lb and 2 is G2 (G2 and G1), which is smaller than the G1 force.
  • a compressive force acts between the electrode 43a of the second semiconductor circuit layer 2 and the conductive plug 15 of the first semiconductor circuit layer lb.
  • the value of the interlayer gap G2 is, for example, a force determined as appropriate within a range of 1 ⁇ m to 9 ⁇ m, for example, typically 3 m. However, by making the heights He and Hb of the electrodes 42 and 43a so small, it is possible to make it less than: L m. In this case, the value of the distance G2 is, for example, 0.05 / zm It is determined appropriately within the range of ⁇ ⁇ ⁇ m.
  • the second semiconductor circuit layer 2 is fixed (that is, mechanically connected) to the back side of the first semiconductor circuit layer lb using the conductive plug 15 and the electrode 43a as described above. Electrical connections between circuit layers lb and 2 are made simultaneously. At the same time, the circuit layers lb and 2 are mutually connected by an adhesive film 44a filled in the entire gap between the circuit layers lb and 2 except for the conductive plug 15 and the electrode 43a connected to each other. Glued to.
  • the junction of the first semiconductor circuit layer lb and the second semiconductor circuit layer 2 is connected to the conductive plug 15 (the electrode 42 is Is the same as the method obtained in the first embodiment except that the electrode 43a is used. It is clear that is obtained. Further, in the fifth embodiment, since the process of forming the electrode 42 is unnecessary, there is an advantage that the process is a little simpler than in the first embodiment.
  • FIG. 33 is a partial enlarged cross-sectional view showing a method for manufacturing an integrated circuit device having a three-dimensional stacked structure according to the sixth embodiment of the present invention.
  • the sixth embodiment corresponds to Modification 1 of the first embodiment described above.
  • the height of the island-shaped adhesive element 44aa (the thickness of the adhesive film 44a) Ha is greater than the height Hb of the electrode 43a. Is set larger (Ha> Hb) and larger than the sum of the height He of the electrode 42 and the height Hb of the electrode 43a (Ha> Hb + Hc). Therefore, in the connection process of the first semiconductor circuit layer la and the second semiconductor circuit layer 2, the adhesive film 44a is first contacted with the first semiconductor circuit layer la and deformed, and then the electrodes 42 and 43a are mutually connected. To touch.
  • the present invention is not limited to such a relationship.
  • the height of the island-shaped adhesive element 44aa (the thickness of the adhesive film 44a) Ha
  • the point (Ha> Hb) that is set larger than the height Hb of the electrode 43a is the same as that of the first embodiment described above, but from the sum of the height He of the electrode 42 and the height Hb of the electrode 43a. Is also set to be smaller (Ha Hb + He).
  • the electrodes 42 and 43a are first brought into contact with each other, and then the electrodes by pressure are applied. With the deformation of 43a, the adhesive film 44a is brought into contact with the first semiconductor circuit layer la and deformed. Other points are the same as in the first embodiment.
  • FIG. 34 is a partial enlarged cross-sectional view showing a method for manufacturing an integrated circuit device having a three-dimensional laminated structure according to the seventh embodiment of the present invention.
  • the seventh embodiment corresponds to Modification 2 of the first embodiment described above.
  • the height of the island-shaped adhesive element 44aa (the thickness of the adhesive film 44a) Ha
  • the electrode 42 and the electrode 42 be configured to be plastically deformed.
  • FIG. 35 is a partial enlarged cross-sectional view showing a method of manufacturing an integrated circuit device having a three-dimensional stacked structure according to the eighth embodiment of the present invention.
  • the eighth embodiment corresponds to Modification 3 of the first embodiment described above.
  • the height of the island-shaped adhesive element 44aa (the thickness of the adhesive film 44a) Ha
  • the point set to be larger than the height Hb of the electrode 43a (Ha> Hb) is the same as in the first embodiment, but is the sum of the height He of the electrode 42 and the height Hb of the electrode 43a.
  • the point is almost equal (Ha ⁇ Hb + He).
  • the adhesive film 44a contacts the back surface of the first semiconductor circuit layer la almost simultaneously with the electrodes 42 and 43a contacting each other. To do.
  • Other points are the same as in the first embodiment.
  • FIG. 36 is a partial enlarged cross-sectional view showing a method for manufacturing an integrated circuit device having a three-dimensional stacked structure according to the ninth embodiment of the present invention.
  • the ninth embodiment corresponds to Modification 1 of the second embodiment described above.
  • the height of the island-shaped adhesive element 44bb2 (the thickness of the adhesive film 44b2) Ha is larger than the height Hb of the electrode 43a.
  • the height of the island-shaped adhesive element 44bbl (the thickness of the adhesive film 44bl) Hd is set larger than the height He of the electrode 42 (Hc ⁇ Hd). Therefore, in the connection process of the first semiconductor circuit layer la and the second semiconductor circuit layer 2, the adhesive films 44bl and 44b2 are first brought into contact with each other and deformed, and then the electrodes 42 and 43a are brought into contact with each other. To do.
  • the present invention is not limited to such a relationship.
  • the height of the island-shaped adhesive element 44bb2 (the thickness of the adhesive film 44b2) Ha is set to be greater than the height Hb of the electrode 43a (Ha> Hb).
  • the force is the same as the shape.
  • the height of the island-shaped adhesive element 44bbl (the thickness of the adhesive film 44bl) Hd is set smaller than the height He of the electrode 42 (He> Hd), and adhesion Adhesive element 44bb2 height (adhesive film 44b2 thickness) Ha and adhesive element 44bbl height (adhesive film 44bl thickness) Hd is the sum of electrode 42 height He and electrode 43a height
  • the difference is that it is set larger than the sum of Hb (Ha + Hd> Hb + Hc).
  • FIG. 37 is a partially enlarged cross-sectional view showing the method for manufacturing the integrated circuit device having a three-dimensional stacked structure according to the tenth embodiment of the invention.
  • the tenth embodiment corresponds to the second modification of the second embodiment described above.
  • the height of the island-shaped adhesive element 44bb2 (the thickness of the adhesive film 44b2) Ha
  • the point (Ha> Hb) that is set larger than the height Hb of the electrode 43a is the same as that of the second embodiment.
  • the height of the island-shaped adhesive element 44bbl (the thickness of the adhesive film 44bl) Hd is set smaller than the height He of the electrode 42 (He> Hd)
  • the sum of the height Ha of the adhesive element 44bb2 and the height Hd of the adhesive element 44bbl is Is different from the sum of the height He and the height Hb of the electrode 43a (Ha + Hd ⁇ Hb + Hc).
  • the electrodes 42 and 43a first contact each other, and then the adhesive films 44bl and 44b2 contact each other.
  • the other points are the same as in the second embodiment.
  • the gap between the first semiconductor circuit layer la and the second semiconductor circuit layer 2 is contacted.
  • the electrode 42 is configured to be plastically deformed together with the electrode 43a.
  • FIG. 38 is a partially enlarged cross-sectional view showing the method for manufacturing the integrated circuit device having a three-dimensional stacked structure according to the eleventh embodiment of the present invention.
  • the eleventh embodiment corresponds to the third modification of the second embodiment described above.
  • the height of the island-shaped adhesive element 44bb2 (the thickness of the adhesive film 44b2) Ha is set smaller than the height Hb of the electrode 43a (Ha ⁇ Hb), and the height of the island-like adhesive element 44bbl (the thickness of the adhesive film 44bl) Hd is higher than the height He of the electrode 42 (He> Hd) point which is set to a small value Different from the second embodiment. For this reason, in the connection process of the first semiconductor circuit layer la and the second semiconductor circuit layer 2, the electrodes 42 and 43a first contact each other, and then the adhesive films 44b 1 and 44b 2 contact each other. Other points are the same as in the second embodiment.
  • FIG. 39 is a partially enlarged cross-sectional view showing the method for manufacturing the integrated circuit device having a three-dimensional stacked structure according to the twelfth embodiment of the present invention.
  • This twelfth embodiment corresponds to Modification 4 of the second embodiment described above.
  • the height of the island-shaped adhesive element 44bbl (the thickness of the adhesive film 44bl)
  • Hd is set larger than the height He of the electrode 42 (He and Hd)
  • the height of the island-like adhesive element 44bb2 (adhesive film 44b2 Ha is set smaller than the height Hb of the electrode 43a (Ha h Hb)
  • the sum of the height Ha of the adhesive element 44bb2 and the height Hd of the adhesive element 4 4bbl is the electrode 42
  • the difference is that it is set larger than the sum of the height He and the height Hb of the electrode 43a (Ha + Hd> Hb + Hc).
  • the adhesive films 44bl and 44b2 first contact each other, Thereafter, the electrodes 42 and 43a come into contact with each other.
  • the other points are the same as in the second embodiment.
  • FIG. 40 is a partial enlarged cross-sectional view showing the method for manufacturing the integrated circuit device having a three-dimensional stacked structure according to the thirteenth embodiment of the invention.
  • the thirteenth embodiment corresponds to Modification 5 of the second embodiment described above.
  • the height of the island-shaped adhesive element 44bbl (the thickness of the adhesive film 44bl)
  • Hd is set larger than the height He of the electrode 42 (He and Hd)
  • the height of the island-like adhesive element 44bb2 (adhesive film 44b2 Ha is set to be smaller than the height Hb of the electrode 43a (Ha h Hb)
  • the sum of the height Ha of the adhesive element 44bb2 and the height Hd of the adhesive element 44bbl is The difference is that it is set smaller than the sum of the height He of 42 and the height Hb of the electrode 43a (Ha + Hd ⁇ Hb + Hc).
  • the deformation amount of the electrode 43a is increased in order to fill the gap between the first semiconductor circuit layer la and the second semiconductor circuit layer 2 with the adhesive films 44bl and 44b2. There is a need to. Therefore, it is preferable that the electrode 42 is configured to be plastically deformed together with the electrode 43a.
  • FIG. 41 is a partial enlarged cross-sectional view showing the method for manufacturing the integrated circuit device having a three-dimensional stacked structure according to the fourteenth embodiment of the invention.
  • the fourteenth embodiment corresponds to Modification 6 of the second embodiment described above.
  • the integrated circuit device manufacturing method according to the fourteenth embodiment described here as shown in FIG.
  • the height of the island-shaped adhesive element 44bbl (the thickness of the adhesive film 44bl)
  • Hd is set larger than the height He of the electrode 42 (He and Hd)
  • the height of the island-like adhesive element 44bb2 (adhesive film 44b2 Ha is set to be smaller than the height Hb of the electrode 43a (Ha h Hb)
  • the sum of the height Ha of the adhesive element 44bb2 and the height Hd of the adhesive element 44bbl is It differs from the sum of the height He of 42 and the height Hb of the electrode 43a (Ha + Hd Hb + Hc).
  • FIG. 42 is a partial enlarged cross-sectional view showing the method of manufacturing the integrated circuit device having a three-dimensional stacked structure according to the fifteenth embodiment of the present invention.
  • the fifteenth embodiment corresponds to the first modification of the third embodiment described above.
  • the height of the island-shaped adhesive element 44bb2 (the thickness of the adhesive film 44b2) Ha is larger than the height Hb of the electrode 43a.
  • the thickness Hd of the continuous adhesive film 44c is set smaller than the height He of the electrode 42 (He> Hd), and the height Ha of the adhesive element 44bb2 And the thickness Hd of the adhesive film 44c.
  • the sum of Hd is set to be greater than the sum of the height Hb of the electrode 43a and the height HC of the electrode 43 (Ha + Hd> Hb + Hc).
  • the adhesive films 44c and 44b2 are first brought into contact with each other and deformed, and then the electrodes 42 and 43a are brought into contact with each other. .
  • the present invention is not limited to such a relationship.
  • the height of the adhesive element 44bb2 (the thickness of the adhesive film 44b2) Ha is The height Hb of the electrode 43a is set to be larger (Ha> Hb), and the thickness Hd of the continuous adhesive film 44c is set to be smaller than the height He of the electrode 42 (He> Hd).
  • Electrode 43a height Hb and electrode 42 height He is set smaller than the sum of He (Ha + Hd and Hb + Hc) is different. For this reason, in the connection process of the first semiconductor circuit layer la and the second semiconductor circuit layer 2, the electrodes 42 and 43a first contact each other, and then the adhesive films 44b1 and 44b2 contact each other. The other points are the same as in the third embodiment.
  • the fifteenth embodiment also corresponds to the first modification of the fourth embodiment described above.
  • the deformation amount of the electrode 43a is increased in order to fill the gap between the first semiconductor circuit layer la and the second semiconductor circuit layer 2 with the adhesive films 44c and 44b2. There is a need to. Therefore, it is preferable that the electrode 42 is configured to be plastically deformed together with the electrode 43a.
  • FIG. 43 is a partially enlarged cross-sectional view showing the method for manufacturing the integrated circuit device having a three-dimensional stacked structure according to the sixteenth embodiment of the invention.
  • the sixteenth embodiment corresponds to the second modification of the third embodiment described above.
  • the height of the adhesive element 44bb2 (the thickness of the adhesive film 44b2) Ha is The point set to be larger than the height Hb of the electrode 43a (Ha> Hb) is the same as in the third embodiment, but the thickness Hd of the continuous adhesive film 44c is the height of the electrode 42. The difference is that it is set larger than He (He-Hd). For this reason, in the connection process of the first semiconductor circuit layer la and the second semiconductor circuit layer 2, the adhesive films 44b1 and 44b2 are first in contact with each other, and then the electrodes 42 and 43a are in contact with each other. The other points are the same as in the third embodiment.
  • the sixteenth embodiment corresponds to the second modification of the fourth embodiment described above.
  • FIG. 44 shows an integrated circuit device having a three-dimensional stacked structure according to the seventeenth embodiment of the invention. It is a partial expanded sectional view which shows a manufacturing method.
  • the seventeenth embodiment corresponds to the third modification of the third embodiment described above.
  • the thickness Hd of the continuous adhesive film 44c is equal to the height He of the electrode 42, as shown in FIG. 44 (a).
  • Hc> Hd is the same as in the third embodiment, but the height of the adhesive element 44bb2 (the thickness of the adhesive film 44b2) Ha is the height of the electrode 43a. It is set to be smaller than Hb and has different points (Ha and Hb). For this reason, in the connection process of the first semiconductor circuit layer la and the second semiconductor circuit layer 2, the electrodes 42 and 43a first contact each other, and then the adhesive films 44bl and 44b2 contact each other. The other points are the same as in the third embodiment.
  • the seventeenth embodiment corresponds to the third modification of the fourth embodiment described above.
  • the deformation amount of the electrode 43a is increased in order to fill the gap between the first semiconductor circuit layer la and the second semiconductor circuit layer 2 with the adhesive films 44c and 44b2. There is a need to. Therefore, it is preferable that the electrode 42 is configured to be plastically deformed together with the electrode 43a.
  • FIG. 45 is a partial enlarged cross-sectional view showing a method for manufacturing an integrated circuit device having a three-dimensional multilayer structure according to the eighteenth embodiment of the present invention.
  • the eighteenth embodiment corresponds to Modification 4 of the third embodiment described above.
  • the thickness Hd of the continuous adhesive film 44c is equal to the height He of the electrode 42, as shown in FIG. (Hc> Hd) is the same as in the third embodiment, but the height of the adhesive element 44bb2 (the thickness of the adhesive film 44b2) Ha is the height of the electrode 43a. It is set larger than Hb (Ha> Hb), and the height of the adhesive film 44b2 Ha and the thickness of the adhesive film 44c Hd is the sum of the electrode 43a height Hb and the electrode 43a height He It is set to be almost the same as the sum of!
  • the eighteenth embodiment corresponds to the fourth modification of the fourth embodiment described above.
  • FIG. 46 is a partially enlarged cross-sectional view showing the method of manufacturing the integrated circuit device having a three-dimensional stacked structure according to the nineteenth embodiment of the present invention.
  • the nineteenth embodiment corresponds to Modification 1 of the fifth embodiment described above.
  • the height of the island-like adhesive element 44a (the thickness of the adhesive film 44a) Ha is greater than the height Hb of the electrode 43a.
  • the thickness Ha of the adhesive film 44a is set larger than the sum of the protruding height He of the conductive bump 15 and the height Hb of the electrode 43a (Ha> Hb + He). Therefore, in the first semiconductor circuit layer l a and the second semiconductor circuit layer 2 connection process, previously the adhesive film 44a is deformed in contact with the back surface of the first semiconductor circuit layer lb, conductive thereafter Bump 15 and electrode 43a are in contact with each other.
  • the present invention is not limited to such a relationship.
  • the height of the island-shaped adhesive element 44a (the thickness of the adhesive film 44a)
  • the point where Ha is set larger than the height Hb of the electrode 43a (Ha> Hb) is the same as the fifth embodiment, but the protruding height He of the conductive bump 15 and the height of the electrode 43a are the same.
  • the point that is set smaller than the sum of Hb (Ha ⁇ Hb + He) is different. Therefore, in the first semiconductor circuit layer l a and the second semiconductor circuit layer 2 connection process, first conductive bump 15 and the electrode 43a are in contact with each other, then, the adhesive film 44a is in the first semiconductor circuit layer lb Touch the back side.
  • the other points are the same as in the fifth embodiment.
  • FIG. 47 is a partially enlarged cross-sectional view showing the method of manufacturing the integrated circuit device having a three-dimensional stacked structure according to the twentieth embodiment of the present invention.
  • the twentieth embodiment corresponds to Modification 2 of the fifth embodiment described above.
  • the height of the island-shaped adhesive element 44a (the thickness of the adhesive film 44a) Ha is set to be smaller than the height Hb of the electrode 43a (Ha ⁇ Hb).
  • Point force is different from the fifth embodiment. Therefore, in the connection process of the first semiconductor circuit layer la and the second semiconductor circuit layer 2, first, the conductive bump 15 and the electrode 43a are in contact with each other, and then the adhesive film 44a is connected to the first semiconductor circuit layer lb. Touch the back side. The other points are the same as in the fifth embodiment.
  • the difference (Ha-Hb-He) between the thickness Ha of the adhesive film 44a and the sum of the protruding height He of the conductive bump 15 and the height Hb of the electrode 43a should not be made too large. Is preferred.
  • FIG. 48 is a partial enlarged cross-sectional view showing the method of manufacturing the integrated circuit device having a three-dimensional stacked structure according to the twenty-first embodiment of the present invention.
  • the twentieth embodiment corresponds to the third modification of the fifth embodiment described above.
  • the height of the island-shaped adhesive element 44a (the thickness of the adhesive film 44a)
  • the point where Ha is set larger than the height Hb of the electrode 43a (Ha> Hb) is the same as the fifth embodiment, but the protruding height He of the conductive bump 15 and the height of the electrode 43a are the same.
  • the (Ha ⁇ Hb + He) point that is set to be almost the same as the sum of Hb is different.
  • the adhesive film 44a contacts the back surface of the first semiconductor circuit layer lb almost simultaneously with the contact between the conductive bump 15 and the electrode 43a.
  • Other points are the same as in the fifth embodiment.
  • FIG. 49 is a view similar to FIG. 32 (b), showing the layout of electrodes and the pattern of the adhesive film used in the method of manufacturing an integrated circuit device having a three-dimensional laminated structure according to the 22nd embodiment of the present invention. It is.
  • Electrodes 43a (provided on the surface of the second semiconductor circuit layer 2) respectively arranged at the four vertices of the rectangle shown in Fig. 49 form a set, and Fig. 32 (a In the same manner as that shown in FIG. 4B, one electrode 42 or the protruding portion of the conductive bump 15 (provided on the back surface of the first semiconductor circuit layer la or lb) is connected on a one-to-one basis.
  • the adhesive film 44a is divided into a large number of regularly arranged island-shaped adhesive elements 44aa, and surrounds each set of electrodes 43a.
  • the adhesive film 44d shown in FIG. 49 is formed continuously in the X direction and the Y direction.
  • the adhesive film 44d has a lattice pattern, and is composed of a plurality of strips extending in the X direction and a plurality of strips extending in the Y direction perpendicular to them. .
  • the adhesive film 44d corresponds to the above-described adhesive films 44c, 44c1, and 44c2.
  • FIG. 50 is a view similar to FIG. 32 (b), showing an electrode layout and an adhesive film pattern used in the method of manufacturing an integrated circuit device having a three-dimensional stacked structure according to the twenty-third embodiment of the present invention. It is.
  • the layout of the electrode 43a shown in FIG. 50 is the same as that of the electrode 43a in FIG.
  • the adhesive film 44e shown in FIG. 50 is formed continuously only in the X direction.
  • the adhesive film 44 e has a striped pattern and is configured with a plurality of belt-like part forces extending in the X direction. Between adjacent strips, there are gaps 51 that serve as degassing passages.
  • FIG. 51 is a view similar to FIG. 32 (b), showing an electrode layout and an adhesive film pattern used in the method of manufacturing an integrated circuit device having a three-dimensional stacked structure according to the twenty-fourth embodiment of the present invention. It is.
  • the layout of the electrode 43a shown in FIG. 51 is the same as that of the electrode 43a of FIG.
  • the adhesive film 44f shown in FIG. 51 is the same as the adhesive film 44d shown in FIG. 49 except that a plurality of slits 52 are formed in the belt-like portion extending in the Y direction.
  • the lattice-shaped adhesive film 44f shown in Fig. 51 is used, and therefore the gap (electrode) between the first semiconductor circuit layer la and the second semiconductor circuit layer 2 is used.
  • the gas existing around each pair of 43a is discharged to the outside through the gap 45 formed between them and the gap 51 and slit 52 of the adhesive film 44f. For this reason, there is an advantage that gas is easily discharged compared to the twenty-second embodiment.
  • FIG. 52 shows an electrode layout and an adhesive film pattern used in the method of manufacturing an integrated circuit device having a three-dimensional stacked structure according to the twenty-fifth embodiment of the present invention. It is the same figure as b).
  • the layout of the electrode 43a shown in FIG. 52 is the same as that of the electrode 43a in FIG.
  • the adhesive film 44g shown in FIG. 52 is different from that shown in FIG. 49 except that a plurality of slits 52 and 53 are formed in the belt-like portion extending in the Y direction and the belt-like portion extending in the X direction, respectively. This is the same as the adhesive film 44d.
  • the gap (electrode) between the first semiconductor circuit layer la and the second semiconductor circuit layer 2 is used.
  • the gas existing around each pair of 43a is discharged to the outside through the gap 45 formed between them, the gap 51 of the adhesive film 44f, and the slits 52 and 53. Therefore, there is an advantage that the gas is easily discharged compared to the twenty-second and twenty-third embodiments.
  • the microbump electrodes of the adjacent semiconductor circuit layers are joined together by “heating pressure welding”. It is not limited to this. Depending on the material of the micro-bump electrode or the conductive plug, pressure welding at room temperature, that is, “room temperature pressure welding” is possible. Needless to say, “room temperature pressure welding” may be used in such a case.
  • the microbump electrodes (or the conductive and microbump electrodes) may be bonded to each other with an appropriate bonding metal (for example, a solder alloy) interposed therebetween.
  • the force mainly explaining the case where the first semiconductor circuit layer is fixed to the support substrate is not limited to this.
  • the present invention when the present invention is applied to the second semiconductor circuit layer, the second semiconductor circuit layer is fixed to the first semiconductor circuit layer adjacent thereto.
  • each of the semiconductor circuit layers is formed by a single semiconductor wafer.
  • the present invention is not limited to these.
  • each of the semiconductor circuit layers may be formed by a plurality of semiconductor chips.
  • At least one semiconductor circuit layer may be formed by a single semiconductor wafer, and each of the remaining semiconductor circuit layers may be formed by a plurality of semiconductor chips.
  • all of the semiconductor chips do not have to incorporate an electronic circuit.
  • some semiconductor chips may also be “dummy chips” with built-in electronic circuits and V ⁇ ⁇ ⁇ ⁇ (or built-in electronic circuits that are used ⁇ )! / ⁇
  • the semiconductor wafer has an electronic circuit built-in (or an electronic circuit built-in! /) Is used! ⁇ ) Including the “dummy area”!

Abstract

　半導体回路層間の隙間に電気的絶縁性接着剤を確実に配置でき、前記隙間よりはみ出た余分の接着剤を除去しなくてすむ、三次元積層構造集積回路装置の製造方法を提供する。第１半導体回路層１ａの内部に複数の埋込配線（導電性プラグ）１５を形成し、それらの端を第１半導体回路層１ａの裏面に露出させる。第２半導体回路層２の表面に、各プラグ１５に対応して複数のバンプ電極４３ａを形成する。第２半導体回路層２の表面に、バンプ電極４３ａとは重ならない形状にパターン化された電気的絶縁性接着剤膜４４ａを形成する。その後、第１半導体回路層１ａの裏面と第２半導体回路層２の表面を対向させて近づけ、その間で接着剤膜４４ａを変形させながら各バンプ電極４３ａの少なくとも一部を押し潰すことにより、埋込配線１５とバンプ電極４３ａとを相互に機械的接続すると共に、接着剤膜４４ａにより両回路層１ａと２を接着する。 　

Description

明 細 書
三次元積層構造を持つ集積回路装置の製造方法
技術分野
[0001] 本発明は、種々の機能を持つ複数の半導体回路層を積層してなる三次元積層構 造を持つ集積回路装置 (三次元積層集積回路装置)の製造方法に関し、さらに言え ば、積層された前記半導体回路層間の縦方向 (積層方向）の機械的'電気的接続を 行うための接着剤の配置工程と埋込配線の機械的接続工程とを含む、三次元積層 集積回路装置の製造方法に関する。ここに「埋込配線 (buried interconnections)」と は、前記半導体回路層の各々の内部に埋設される積層方向の電気的接続用の配線 (導体）を言う。
背景技術
[0002] 近年、複数の半導体チップを積層して三次元構造とした半導体装置が提案されて いる。例えば、栗野らは 1999年に発行された「1999アイ'ィ一'ディー'ェム テク- カル'ダイジェスト」において、「三次元構造を持つインテリジェント 'イメージセンサ 'チ ップ」を提案して!ヽる (非特許文献 1参照)。
[0003] このイメージセンサ'チップは、 4層構造を持っており、第 1半導体回路層にプロセッ サ 'アレイと出力回路を配置し、第 2半導体回路層にデータラッチとマスキング回路を 配置し、第 3半導体回路層に増幅器とアナログ ·デジタル変換器を配置し、第 4半導 体回路層にイメージセンサ ·アレイを配置して 、る。イメージセンサ ·アレイの最上面 は、マイクロレンズ ·アレイを含む石英ガラス層で覆われており、マイクロレンズ'アレイ はその石英ガラス層の表面に形成されて 、る。イメージセンサ 'アレイ中の各イメージ センサには、半導体受光素子としてフォトダイオードが形成されている。 4層構造を構 成する各半導体回路層の間は、接着剤を用いて機械的に接続されていると共に、導 電性プラグを用いた埋込配線とそれら埋込配線に接触せしめられたマイクロバンプ 電極とを用いて電気的に接続されて ヽる。
[0004] このイメージセンサ'チップは、各半導体回路層の間の電気的接続にボンディング' ワイヤは使用されていない。したがって、支持基板上に複数の半導体チップを積層 · 一体化すると共にそれら半導体チップの周囲にボンディング ·ワイヤを配置し、それ ボンディング 'ワイヤによって前記半導体チップ間の電気的接続を実現した三次元構 造の半導体装置 (これは特許文献 1に開示されて 1、るように従来より公知である）とは 異なっている。
[0005] また、李らは、 2000年 4月に発行された「日本応用物理学会誌」において、「高度 並列画像処理チップ用の三次元集積技術の開発」とのタイトルで、栗野らの提案した 上記固体イメージセンサと同様のイメージセンサを含む画像処理チップを提案してい る (非特許文献 2)。
[0006] 李らの画像処理チップは、栗野らが上記論文で提案した固体イメージセンサとほぼ 同じ構造を持っている。
[0007] 上述した三次元積層構造を持つ従来のイメージセンサ ·チップと画像処理チップは 、いずれも、所望の半導体回路を内蔵した複数の半導体ウェハー（以下、単にウェハ 一ともいう）を積層して互いに固着させた後、得られたウェハー積層体を切断 (ダイシ ング)して複数のチップ群に分割することにより製造される。すなわち、内部に半導体 回路を形成した半導体ウェハーをウェハーレベルで積層'一体ィ匕することにより三次 元積層構造を形成し、それを分割してイメージセンサ ·チップまたは画像処理チップ を得ているのである。
[0008] なお、これら従来のイメージセンサ ·チップと画像処理チップでは、当該チップの内 部の積層された複数の半導体回路のそれぞれが「半導体回路層」を構成する。
非特許文献 1：栗野ら、「三次元構造を持つインテリジェント 'イメージセンサ'チップ」 、 1999年アイ'ィ一.ディ一.ェム テク-カル 'ダイジェスト p. 36. 4. 1〜36. 4. 4 ( H. Kunno et al., Intelligent Image Sensorし hip with Three Dimensional Structure , 1999 IEDM Technical Digest, pp. 36.4.1 - 36.4.4, 1999)
非特許文献 2 :李ら、「高度並列画像処理チップ用の三次元集積技術の開発」、「日 本応用物理学会誌」第 39卷、 p. 2473~2477,第 1部 4B、 2000年 4月、 (K. Lee e t al" Development of fhree— Dimensional Integration Technology ror Highly Paralle 1 Image-Processing Chip", Jpn. J. Appl. Phys. Vol. 39, pp. 2474 - 2477, April 2000 ) 特許文献 1 :特開 2002— 110902号公報 （図 1、図 4)
発明の開示
発明が解決しょうとする課題
[0009] 上述した従来の三次元積層構造を持つイメージセンサ ·チップと画像処理チップの 製造工程では、ウェハー積層体 (これは複数の半導体ウェハーを積層 ·一体化して構 成される）の内部における半導体回路層（ここでは半導体ウェハー）間の縦方向（積 層方向）の電気的接続は、各半導体回路層を積層方向に貫通して形成された微細 な埋込配線 (あるいは導電性プラグ）と、それら埋込配線の端に固着されたマイクロバ ンプ電極とを使用して行われている。しかし、埋込配線とマイクロバンプ電極の具体 的な形成方法は明示されていない。埋込配線もマイクロバンプ電極も数 m程度の 大きさであって極めて微細であるだけでなぐ多数が近接して配置されるので、これら を実現するのは容易ではない。このため、そのような埋込配線とマイクロバンプ電極 を使用した信頼性の高い積層方向の電気的接続を実現する方法が要望されている
[0010] また、ウェハー積層体の内部において、当該ウェハー積層体を構成する半導体回 路層同士 (ここでは半導体ウェハー同士)を、高い信頼性をもって機械的に接続する 方法も要望されている。これは、マイクロバンプ電極を用いる上述した電気的接続に よっても実現は可能であるが、機械的接続の強度と信頼性を増すためには、隣接す る半導体回路層間の隙間に電気的絶縁性の接着剤を配置してその接着剤によりそ れら半導体回路層同士を接着することが好ましい。この場合、液状または流動状にし た接着剤を前記隙間に注入する方法が考えられるが、その際には前記隙間を完全 に充填するためにその隙間の容積よりも多めに接着剤を注入する必要がある。その 結果、注入後に前記隙間よりはみ出た余分の接着剤を除去するという後処理が必要 となる、という難点が生じる。この後処理では、余分の接着剤の除去処理のために薬 剤を使用するため、その薬剤が各半導体回路層に与える影響を防止する処置が必 要になる等、面倒な作業が増加する力もである。よって、このような難点をなくすと共 に製造工程数を減らすことのできる方法が望まれるところである。
[0011] これら二つの要望は、上述した従来の三次元積層構造を持つイメージセンサ ·チッ プと画像処理チップの製造工程において、「ウェハー積層体」に代えて、複数の半導 体チップを積層 ·一体化してなる「チップ積層体」を使用する場合にも言えることであ る。
[0012] 本発明は、これらの点を考慮してなされたものであって、その目的とするところは、 積層された半導体回路層間の積層方向の機械的接続及び電気的接続を、埋込配 線を使用して容易にかつ高い信頼性をもって実現することができる、三次元積層構 造を持つ集積回路装置の製造方法を提供することにある。
[0013] 本発明の他の目的は、積層された半導体回路層間の隙間に電気的絶縁性の接着 剤を確実に配置することができると共に、前記隙間よりはみ出た余分の接着剤を除去 するという後処理を省略することもできる、三次元積層構造を持つ集積回路装置の製 造方法を提供することにある。
[0014] ここに明記しない本発明の他の目的は、以下の説明及び添付図面から明らかにな るであろう。
課題を解決するための手段
[0015] (1) 本発明の集積回路装置の製造方法は、
複数の半導体回路層を支持基板上に積層してなる三次元積層構造を持つ集積回 路装置の製造方法であって、
前記三次元積層構造を構成する一つの半導体回路層の内部に、一端が当該半導 体回路層の裏面から露出せしめられた複数の埋込配線を形成する工程と、
前記半導体回路層の裏面、あるいは前記三次元積層構造を構成する他の半導体 回路層の表面、またはそれらの双方に、複数のバンプ電極を形成する工程と、 前記半導体回路層の裏面、あるいは前記他の半導体回路層の表面、またはそれら の双方に、前記埋込配線の露出端または前記バンプ電極とは重ならな 、形状を持 つ電気的絶縁性の接着剤膜を形成する工程と、
前記接着剤膜を間に介在させながら、前記半導体回路層の裏面と前記他の半導 体回路層の表面とを相互に対向させる工程と、
相互に対向せしめられた前記半導体回路層の裏面と前記他の半導体回路層の表 面の間隔を狭めることにより、前記接着剤膜を前記半導体回路層の裏面と前記他の 半導体回路層の表面との間に残存する隙間内で変形させながら、前記埋込配線の 前記露出端及び前記バンプ電極の少なくとも一方を変形させて直接、または他の導 電性部材を介して相互に機械的接続する工程とを備え、
前記接着剤膜は、前記埋込配線の前記露出端と前記バンプ電極との機械的接続 工程の終了時に、前記隙間全体に充填せしめられることを特徴とするものである。
[0016] (2) 本発明の集積回路装置の製造方法では、上述したように、三次元積層構造 を構成する一つの半導体回路層の内部に一端が当該半導体回路層の裏面力 露 出せしめられた複数の埋込配線を形成する一方、前記半導体回路層の裏面、あるい は前記三次元積層構造を構成する他の半導体回路層の表面、またはそれらの双方 に、複数のバンプ電極を形成する。その後、前記半導体回路層の裏面、あるいは前 記他の半導体回路層の表面、またはそれらの双方に、前記埋込配線の露出端また は前記バンプ電極とは重ならない形状を持つ電気的絶縁性の接着剤膜を形成する 。さらに、前記接着剤膜を間に介在させながら前記半導体回路層の裏面と前記他の 半導体回路層の表面とを相互に対向させた後、前記半導体回路層の裏面と前記他 の半導体回路層の表面の間隔を狭め、もって前記埋込配線の前記露出端及び前記 バンプ電極の少なくとも一方を変形させて直接、または他の導電性部材を介して相 互に機械的接続する。この時、前記接着剤膜は、前記半導体回路層の裏面と前記 他の半導体回路層の表面との間に残存する隙間内で変形せしめられると共に、前記 埋込配線の前記露出端と前記バンプ電極との機械的接続工程の終了時に前記隙 間全体に充填せしめられる。
[0017] このため、前記埋込配線の前記露出端と前記バンプ電極との機械的接続工程の終 了時に前記接着剤膜の全体積が前記半導体回路層と前記他の半導体回路層の間 の隙間に残存する前記隙間の体積にほぼ等しくなるように、前記接着剤膜の全体積 を調整することにより、前記隙間に必要量の接着剤を配置することが可能となり、しか もその接着剤が前記隙間よりはみ出ないようにすることができる。よって、三次元積層 構造を構成する積層された半導体回路層間の隙間に電気的絶縁性の接着剤を確 実に配置することができると共に、前記隙間よりはみ出た余分の接着剤を除去すると V、う後処理を省略することができる、 t 、う効果が得られる。 [0018] また、前記埋込配線の前記露出端と前記バンプ電極との機械的接続は、前記埋込 配線の前記露出端及び前記バンプ電極の少なくとも一方を変形させて直接、または 他の導電性部材を介して間接的に実行されるので、前記埋込配線の前記露出端と 前記バンプ電極との機械的接続が強固になる。しかも、前記接着剤膜は、変形によ つて前記隙間に充填されるので、前記半導体回路層と前記他の半導体回路層の接 着も確実になる。このように、上記したような容易な工程の組み合わせによって、前記 半導体回路層と前記他の半導体回路層の機械的接続及び電気的接続に高い信頼 性が得られる。換言すれば、三次元積層構造を構成する積層された半導体回路層 間の積層方向の機械的接続及び電気的接続を、埋込配線を使用して容易かつ高い 信頼性をもって実現することができる、 t 、う効果が得られる。
[0019] (3) 本発明の集積回路装置の製造方法において、「支持基板」は、複数の半導体 回路層を支持するに足る剛性を持つものであればよぐその材質は任意である。半 導体であってもよいし、ガラスであってもよいし、その他の材質であってもよい。内部 に回路が形成された半導体基板、すなわち、いわゆる LSIウェハーでもよい。
[0020] 「半導体回路層」と「他の半導体回路層」は、いずれも、半導体回路の層、換言すれ ば、層状に形成された半導体回路を意味する。したがって、「半導体回路層」は、「半 導体基板」と、その半導体基板の内部または表面に形成された「素子」または「回路」 とを有していればよぐ他の構成は任意である。
[0021] 前記「半導体基板」の内部または表面には、何らかの「回路」（例えば、増幅回路、 信号処理回路など、あるいは所定の機能を提供する集積回路）が形成されるのが通 常であるが、何らかの「素子」（例えば、受光素子）のみが形成されていてもよい。例え ば、アレイ状に配置された多数の「受光素子」だけが、「半導体基板」の内部または表 面に形成されていてもよい。「素子」としては、トランジスタ等の能動素子と、抵抗器等 の受動素子とがあるが、いずれであってもよい。「能動素子」としては、典型的には、 占有面積の小ささ等を考慮して MOS電界効果トランジスタ（Meta卜 Oxide-Semicondu ctor Field- Effect Transistor, MOSFET、以下「MOSトランジスタ」という）が使用さ れるが、 MOSトランジスタ以外のトランジスタでもよいし、ダイオード等でもよい。「受 動素子」としては、例えば抵抗器、容量素子等が使用される。 [0022] 前記「半導体基板」は、単一の半導体部材 (例えば半導体ウェハーまたは半導体チ ップ）により形成されていてもよいし、複数の半導体部材 (例えば半導体ウェハーまた は半導体チップ）により形成されていてもよい。また、前記「半導体基板」の物理寸法 には制限はなぐ半導体ウェハーのサイズ (ウェハーサイズ)でもよいし、半導体ウェハ 一を分割して得られるチップのサイズ (チップサイズ)でもよ ヽし、ウェハーサイズとチ ップサイズの中間のサイズであってもよ 、し、ウェハーサイズより大き 、サイズであって もよい。また、前記「半導体基板」の材質は任意であり、所望の半導体素子や回路を 形成できるものであれば、シリコンでもよいし、化合物半導体でもよいし、その他の半 導体でもよい。「半導体基板」の構造も任意であり、半導体製の単なる板でもよいし、 いわゆる SOI (Silicon On Insulator)基板でもよい。
[0023] 「埋込配線」とは、半導体回路層の各々の内部に埋設される積層方向の電気的接 続用の配線または導体を言う。「埋込配線」は、通常、半導体基板に形成された「トレ ンチ」の内壁面全体を覆う「絶縁膜」と、その絶縁膜の内側の空間に充填された (埋め 込まれた）「導電性材料」（「導電性プラグ」と呼ばれることが多い）とから構成される。 し力し、この構成に限定されるわけではない。
[0024] ここで、 「トレンチ」とは、所望の深さを持ち、埋込配線となる導電性材料を収容する ものであればよぐ構成は任意である。「トレンチ」の深さ、開口形状、開口寸法、断面 形状等は、必要に応じて任意に設定できる。「トレンチ」の形成方法は、半導体基板 をその表面側力 選択的に除去して形成できるものであれば、任意の方法が使用で きる。例えば、マスクを用いた異方性エッチング法が好適に使用できる。
[0025] 「トレンチ」の内壁面を覆う「絶縁膜」は、半導体基板と「トレンチ」の内部に充填され る「導電性材料」とを電気的に絶縁できるものであれば、任意の絶縁膜が使用できる 。例えば、二酸ィ匕シリコン (SiO )、窒化シリコン (SiN )等が好適に使用できる。「絶
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縁膜」の形成方法は、任意である。
[0026] 「トレンチ」の内部に充填される「導電性材料」は、半導体回路層間の電気的接続に 使用できるものであればよぐ任意の材料が使用できる。例えば、ポリシリコン等の半 導体、タングステン (W)、銅 (Cu)、アルミニウム (A1)等の金属が好適に使用できる。 「導電性材料」の充填方法は、半導体基板の片面から「導電性材料」を「トレンチ」の 内部に充填できるものであれば、任意の方法が使用できる。
[0027] 「バンプ電極」とは、半導体回路層間の積層方向の電気的接続に使用可能なバン プ（bump、こぶ）状の電極であれば、任意の構成のものを使用できる。「バンプ電極」 の材料としては、半導体回路層間の積層方向の電気的接続に使用可能な導電性を 有していれば、任意のものを使用できる。
[0028] 「埋込配線」の露出端及び「バンプ電極」の少なくとも一方は、前記接着剤膜を間に 介在させながら二つの半導体回路層を相互に対向させて力 両者の間隔を狭めるこ とにより、前記埋込配線の前記露出端及び前記バンプ電極の少なくとも一方が変形 し、直接または他のバンプ電極を介して相互に機械的接続されるものである必要が ある。「バンプ電極」は、こうして変形することによって相手部材 (埋込配線や他のバン プ電極など）との接触面積が広がり、その結果として両者の機械的'電気的接続の信 頼性が向上する。前記埋込配線の前記露出端及び前記バンプ電極の少なくとも一 方の「変形」は、塑性変形でもよいし、少なくとも一部が軟ィ匕または流動化することに よる変形でもよ ヽ。
[0029] 「バンプ電極」の材質力 「バンプ電極」と埋込配線とを加熱'加圧しながら接触させ た時に両者が互いに接合するもの（例えば、インジウム (In)と金 (Au)の積層体、す なわち InZAu)であれば、両者を直接接触させて機械的に接続すればよい。しかし 、バンプ電極の材質力 当該バンプ電極と埋込配線とを加熱'加圧しながら接触させ ても両者が互いに接合しない場合 (例えば、タングステン (W) )は、適当な接合用金 属を挟んで両者の機械的接続を行う必要がある。接合用金属としては、例えば、 In Au合金、錫（Sn) 金 (Ag)合金、 In単体、 Sn単体等を使用することができる。こ の場合、その接合用金属が「他の導電性部材」となる。
[0030] 「バンプ電極」の構成と形成方法は任意であるから、別個に形成されたバンプ状の 導電性材料片を、前記半導体回路層の裏面あるいは前記他の半導体回路層の表 面、またはそれらの双方の所定位置に固着させて形成してもよいし、前記半導体回 路層の裏面あるいは前記他の半導体回路層の表面、またはそれらの双方の所定位 置に導電性材料をメツキ法等によって直接堆積させて形成してもよい。また、前記半 導体回路層の裏面あるいは前記他の半導体回路層の表面に形成された配線を利用 して形成してちょい。
[0031] 「他の導電性部材」は、半導体回路層間の電気的接続に使用できるものであれば 任意の部材が使用できる。典型的には、上述した「バンプ電極」と同様のバンプ電極 が使用されるが、これに限定されるわけではない。上述した「接合用金属」も「他の導 電性部材」として使用可能である。
[0032] 「電気的絶縁性の接着剤膜」は、前記半導体回路層と前記他の半導体回路層とを 接着して一体ィ匕することができる電気的絶縁性の接着剤の膜であって、前記埋込配 線の露出端または前記バンプ電極とは重ならない形状にパターン化した後も粘性を 有しており且つ所定条件下で少なくとも一部が軟ィ匕または流動化するものである。例 えば、ポリイミド榭脂、 SOG (Spin On Glass)材料等が使用できる。これらの接着剤の 中では、ポリイミド榭脂が特に好ましい。ポリイミド榭脂は、取り扱いが容易であり、しか も化学的安定性が高 、からである。
[0033] 「相互に対向せしめられた前記半導体回路層の裏面と前記他の半導体回路層の 表面の間隔を狭めることにより、前記接着剤膜を前記半導体回路層の裏面と前記他 の半導体回路層の表面との間に残存する隙間内で変形させながら、前記埋込配線 の前記露出端及び前記バンプ電極の少なくとも一方を変形させて直接、または他の 導電性部材を介して相互に機械的接続する工程」を実施する方法は、特に限定され ない。典型的には、「溶着」または「圧接」によって、前記埋込配線の露出端部と対応 する前記バンプ電極とを直接、または他の導電性部材を介して機械的接続するが、 これ以外の方法でもよい。直接的に「溶着」または「圧接」ができない場合は、適当な 接合用金属を間に挟んで機械的接続を行ってもよい。
[0034] この工程は、例えば、公知の半導体ウェハー積層装置 (例えば、特開平 5— 16034 0号公報 (特許第 2984441号）に記載の「三次元 LSI積層装置」を参照)を用いて実 施することができる。同様の装置は、下記の論文にも開示されている。
[0035] 松本ら、「接着剤注入法を用いた新三次元ウェハー接合技術」、 1998年、応用物 理学会誌、 1 (3B)、 p. 1217- 1221 (Takuji Matsumoto, Masakazu Satoh, Katsuyu ki Sakuma, Hiroyuki Kurino, Nobuaki Miyakawa, Hikotaro Itani and Mitsumasa Koya nagi, "New three-dimensional wafer bonding technology using the adhesive injection method," Jpn. J. Appl. Phys., 1 (3B), pp.1217- 1221, 1998)
「前記接着剤膜を前記半導体回路層の裏面と前記他の半導体回路層の表面との 間に残存する隙間内で変形させながら、前記埋込配線の前記露出端及び前記バン プ電極の少なくとも一方を変形させて直接、または他の導電性部材を介して相互に 機械的接続する」ために、前記埋込配線及び前記バンプ電極を所定温度まで加熱 するのが好ましい。その理由は、加熱により、前記埋込配線の前記露出端及び前記 バンプ電極の少なくとも一方が部分的に溶融状態になって変形し、あるいは、前記埋 込配線の前記露出端及び前記バンプ電極の少なくとも一方が軟ィヒして加圧変形可 能となるため、容易に所望の機械的接続を実現できるからである。同様に、加熱によ つて、前記接着剤膜の少なくとも一部が軟ィ匕あるいは流動化するため、前記半導体 回路層の裏面と前記他の半導体回路層の表面の間隔を狭めることによって前記接 着剤膜も変形可能となり、前記隙間全体への充填が実現できる力 である。
[0036] 「前記埋込配線の前記露出端と前記バンプ電極との機械的接続工程の終了時に、 前記隙間全体に充填せしめられる前記接着剤膜」は、当該機械的接続工程の中で、 あるいはその後に実施される硬化工程において、適当な方法で硬化せしめられる。 前記接着剤膜の硬化方法としては、実施の容易性力も考えて、所定温度への加熱（ とその後の放熱冷却）が好適であるが、これに限定されるわけではない。例えば、紫 外線の透過が可能であれば紫外線照射等によっても硬化させることができるし、適当 な薬剤の添カ卩によっても硬化可能である。
[0037] (4) 本発明の集積回路装置の製造方法の好ましい例では、前記接着剤膜が、複 数の島状の接着剤要素に分割された構成を持つ。この場合、前記半導体回路層の 裏面と前記他の半導体回路層の表面との間に残存する気体を、前記半導体回路層 の裏面と前記他の半導体回路層の表面との間の前記隙間が狭められた後であって も、島状の接着剤要素の間を通って外部に逃がしやすいという利点がある。
[0038] 本発明の集積回路装置の製造方法の他の好ま 、例では、前記埋込配線の前記 露出端または前記バンプ電極と重なる領域と、前記埋込配線の前記露出端と前記バ ンプ電極との機械的接続工程の終了時に前記埋込配線の前記露出端、前記バンプ 電極及び前記他の導電性部材の少なくとも一つが変形することによって生じる変形 分を吸収するための領域とを除いて、前記接着剤膜が、複数の接着剤要素に分割さ れずに連続的に形成された構成を持つ。この場合、複数の島状の接着剤要素に分 割される場合よりも、前記接着剤膜のパターンィ匕が容易であるという利点がある。
[0039] この例では、前記接着剤膜が、相互に対向せしめられた前記半導体回路層の裏面 と前記他の半導体回路層の表面の間隔を狭める際に、前記半導体回路層の裏面と 前記他の半導体回路層の表面との間の隙間内に存在する気体を外部に逃がす空 隙 (スリット等)を有して 、るのが好ま 、。前記空隙を介して前記気体の排除がより 効率的に行われるからである。
[0040] 本発明の集積回路装置の製造方法のさらに他の好ましい例では、前記埋込配線ま たは前記バンプ電極とは重ならない形状にパターンィ匕された電気的絶縁性の他の 接着剤膜を、前記他の半導体回路層の表面に形成する工程を含んでおり、前記埋 込配線の前記露出端と前記バンプ電極とが機械的に接続される際に、前記接着剤 膜と前記他の接着剤膜とが相互に接着される。この例では、 2枚の接着剤膜を使用 するので、前記半導体回路層の裏面と前記他の半導体回路層の表面との間の隙間 が比較的大きい場合でも、その隙間全体に確実に接着剤を充填することができると いう利点がある。
[0041] この例では、種々の組み合わせが可能である。例えば、（a)前記半導体回路層の 裏面に形成される前記接着剤膜と、前記他の半導体回路層の表面に形成される前 記他の接着剤膜との双方が、複数の島状の接着剤要素に分割された構成を持つ。 あるいは、 (b)前記埋込配線の前記露出端または前記バンプ電極と重なる領域と、 前記埋込配線の前記露出端と前記バンプ電極との機械的接続工程の終了時に前 記埋込配線の前記露出端、前記バンプ電極及び前記他の導電性部材の少なくとも 一つが変形することによって生じる変形分を吸収するための領域とを除いて、前記半 導体回路層の裏面に形成される前記接着剤膜と、前記他の半導体回路層の表面に 形成される前記他の接着剤膜との双方が、複数の接着剤要素に分割されずに連続 的に形成された構成を持つ。あるいは、（c)前記半導体回路層の裏面に形成される 前記接着剤膜と、前記他の半導体回路層の表面に形成された前記他の接着剤膜と のいずれか一方が、複数の島状の接着剤要素に分割された構成を持ち、他方が、 前記埋込配線の前記露出端または前記バンプ電極と重なる領域と、前記埋込配線 の前記露出端と前記バンプ電極との機械的接続工程の終了時に前記埋込配線の前 記露出端、前記バンプ電極及び前記他の導電性部材の少なくとも一つが変形するこ とによって生じる変形分を吸収するための領域とを除いて、複数の接着剤要素に分 割されずに連続的に形成された構成を持つ。
[0042] 本発明の集積回路装置の製造方法のさらに他の好ましい例では、複数の前記埋 込配線の前記露出端の各々に直接、前記バンプ電極が接合せしめられる。この場合 、前記埋込配線の側にバンプ電極等の導電性部材を形成する工程が不要となるか ら、工程数が減少するという利点がある。
[0043] この例では、好ましくは、前記埋込配線の前記露出端が、前記半導体回路層の裏 面カゝら突出して形成される。この場合、前記埋込配線の側にバンプ電極等の導電性 部材を形成する工程が不要となるだけでなぐ前記埋込配線と前記バンプ電極との 機械的接続が 、つそう容易であると 、う利点がある。
[0044] 本発明の集積回路装置の製造方法のさらに他の好ましい例では、複数の前記埋 込配線の前記露出端の各々に、前記他の導電性部材として他のバンプ電極を形成 する工程を含んでおり、前記他のバンプ電極を介して前記埋込配線の前記露出端と 前記バンプ電極とが相互に機械的接続される。この場合、前記他のバンプ電極を形 成する工程が必要になる力 前記他のバンプ電極の分だけ前記バンプ電極の高さ（ 厚さ）を減少することができ、その結果、前記バンプ電極の形成が容易になるという利 点がある。
[0045] 本発明の集積回路装置の製造方法のさらに他の好ましい例では、前記埋込配線 の前記露出端と前記バンプ電極との機械的接続工程が、加熱下で実行され、その際 に前記接着剤膜の少なくとも一部が軟ィ匕または流動化するように加熱温度が設定さ れる。この例では、当該機械的接続工程が容易に実行できるという利点がある。
[0046] 本発明の集積回路装置の製造方法のさらに他の好ましい例では、前記埋込配線 の前記露出端と前記バンプ電極との機械的接続工程が、加熱下で実行され、その際 に前記埋込配線の前記露出端及び前記バンプ電極の少なくとも一方が塑性変形し て、直接または前記他の導電性部材を介して相互に機械的接続されるように加熱温 度が設定される。この例では、当該機械的接続工程が容易に実行できるという利点 がある。
[0047] 本発明の集積回路装置の製造方法のさらに他の好ましい例では、前記埋込配線 の前記露出端と前記バンプ電極との機械的接続工程が、加熱下で実行され、その際 に前記埋込配線の前記露出端及び前記バンプ電極の少なくとも一部が軟化または 流動化することによって変形して、直接または前記他の導電性部材を介して相互に 機械的接続されるように加熱温度が設定される。この例では、当該機械的接続工程 が容易に実行できると 、う利点がある。
[0048] 本発明の集積回路装置の製造方法のさらに他の好ましい例では、前記埋込配線 の前記露出端と前記バンプ電極との機械的接続工程において前記半導体回路層の 裏面と前記他の半導体回路層の表面との間隔を狭めた時に、前記埋込配線の前記 露出端と前記バンプ電極とが直接、または前記他の導電性部材を介して接触する前 に、前記接着剤膜がその対向する面 (すなわち、前記半導体回路層の裏面、前記他 の半導体回路層の表面、または他の接着剤膜の面）に接触するように、前記埋込配 線の突出高さと前記バンプ電極の高さと前記接着剤膜の厚さとが設定される。この場 合、前記埋込配線の前記露出端と前記バンプ電極とが直接的または間接的に接触 する前に前記接着剤膜がその対向する面に接触するので、前記接着剤膜の変形量 が大きくなる。したがって、この例は、前記埋込配線及び前記バンプ電極のレイアウト の関係から、前記接着剤膜の変形量を大きくせざるを得ない場合 (例えば、バンプ電 極の材料として変形しにくい材料を使っているような場合）に好適に使用できる。
[0049] 本発明の集積回路装置の製造方法のさらに他の好ましい例では、前記埋込配線 の前記露出端と前記バンプ電極との機械的接続工程において前記半導体回路層の 裏面と前記他の半導体回路層の表面との間隔を狭めた時に、前記接着剤膜がその 対向する面 (すなわち、前記半導体回路層の裏面、前記他の半導体回路層の表面、 または他の接着剤膜の面）に接触する前に、前記埋込配線の前記露出端と前記バン プ電極とが直接、または前記他の導電性部材を介して接触するように、前記埋込配 線の突出高さと前記バンプ電極の高さと前記接着剤膜の厚さとが設定される。この場 合、前記接着剤膜がその対向する面に接触する前に前記埋込配線の前記露出端と 前記バンプ電極とが直接的または間接的に接触するので、前記埋込配線の前記露 出端及び前記バンプ電極の少なくとも一方の変形量が大きくなる。したがって、この 例は、前記埋込配線及び前記バンプ電極のレイアウトの関係から、前記接着剤膜の 変形量を大きくできな ヽ場合 (例えば、接着剤膜の変形量を大きくすると接着剤膜が 対向する二つのバンプ電極間の間隙に入り込んでしまうような場合や、接着剤膜の 材料として変形しにくい材料を使っているような場合）に好適に使用できる。
[0050] 本発明の集積回路装置の製造方法のさらに他の好ましい例では、前記埋込配線 の前記露出端と前記バンプ電極との機械的接続工程において前記半導体回路層の 裏面と前記他の半導体回路層の表面との間隔を狭めた時に、前記埋込配線の前記 露出端と前記バンプ電極とが直接、または前記他の導電性部材を介して接触するの とほぼ同時に、前記接着剤膜がその対向する面 (すなわち、前記半導体回路層の裏 面、前記他の半導体回路層の表面または他の接着剤膜の面）に接触するように、前 記埋込配線の突出高さと前記バンプ電極の高さと前記接着剤膜の厚さとが設定され る。この場合、前記埋込配線の前記露出端と前記バンプ電極とが直接的または間接 的に接触するのと前記接着剤膜がその対向する面に接触するのとがほぼ同時に起 こるので、この例は、前記埋込配線及び前記バンプ電極のレイアウトの関係から、前 記接着剤膜の変形量を大きくできな ヽと共に、前記埋込配線の前記露出端及び前 記バンプ電極の少なくとも一方の変形量も大きくできな 、場合 (例えば、バンプ電極 と接着剤膜の双方に変形しにくい材料を使っているような場合）に好適に使用できる
[0051] (5) 上述した本発明の集積回路装置の製造方法は、三次元積層構造を持つ任 意の集積回路装置に適用可能であり、そのサイズは問わない。三次元積層集積回 路装置がウェハーサイズ (この場合、三次元積層構造を構成する半導体回路層の各 々がウェハーサイズとなる）であってもよいし、チップサイズ (この場合、前記半導体回 路層の各々がチップサイズとなる）であってもよいし、ウェハーサイズとチップサイズの 中間のサイズ (この場合、三次元積層構造を構成する半導体回路層の各々力 Sウエノ、 一サイズとチップサイズの中間のサイズとなる）であってもよ 、し、ウェハーサイズより 大きいサイズ (この場合、三次元積層構造を構成する半導体回路層の各々がウェハ 一サイズより大きいサイズとなる）であってもよい。ここに「ウェハーサイズ」とは、半導 体ウェハーとほぼ同じサイズ (例えば直径 8インチ）を意味する。本発明において半導 体回路層の積層数は任意であるから、三次元積層集積回路装置の高さも任意であ る。
[0052] 前記半導体回路層の各々は、一つの半導体ウェハーまたは二次元に配置された 複数の半導体ウェハーから形成されて 、てもよ 、し、一つの半導体チップ (ある 、は 半導体部材)または二次元に配置された複数の半導体チップ (ある 1、は半導体部材 )力も形成されていてもよい。
発明の効果
[0053] 本発明の集積回路装置の製造方法では、（i)積層された半導体回路層間の隙間 に電気的絶縁性の接着剤を確実に配置することができると共に、前記隙間よりはみ 出た余分の接着剤を除去するという後処理を省略することもできる、（ii)積層された 半導体回路層間の積層方向の機械的接続及び電気的接続を、埋込配線を使用して 容易にかつ高!、信頼性をもって実現することができる、 t 、う効果が得られる。
図面の簡単な説明
[0054] [図 1]本発明の第 1実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図である。
[図 2]本発明の第 1実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 1の続きである。
[図 3]本発明の第 1実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 2の続きである。
圆 4]本発明の第 1実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 3の続きである。
[図 5]本発明の第 1実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 4の続きである。
[図 6]本発明の第 1実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 5の続きである。
[図 7]本発明の第 1実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 6の続きである。
[図 8]本発明の第 1実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 7の続きである。
圆 9] (a)、 (b)は、本発明の第 1実施形態に係る三次元積層構造を持つ集積回路装 置の製造方法の図 5の工程と図 6の工程の詳細をそれぞれ示す部分拡大断面図で ある。
圆 10]本発明の第 1実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法の図 7 (1)の工程の詳細を示す部分拡大断面図である。
圆 11]本発明の第 2実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 5に対応するものである。
圆 12]本発明の第 2実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 11の続きであり、図 6に対応するものである。 圆 13]本発明の第 2実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 12の続きであり、図 7に対応するものである。
[図 14] (a)、 (b)は、本発明の第 2実施形態に係る三次元積層構造を持つ集積回路 装置の製造方法の図 11と図 12の工程の詳細をそれぞれ示す部分拡大断面図であ る。
圆 15]本発明の第 2実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法の図 13の工程の詳細を示す部分拡大断面図である。
圆 16]本発明の第 3実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 5に対応するものである。
圆 17]本発明の第 3実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 16の続きであり、図 6に対応するものである。 圆 18]本発明の第 3実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 17の続きであり、図 7に対応するものである。
[図 19] (a)、 (b)は、本発明の第 3実施形態に係る三次元積層構造を持つ集積回路 装置の製造方法の図 16と図 17の工程の詳細をそれぞれ示す部分拡大断面図であ る。 [図 20]本発明の第 3実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法の図 18の工程の詳細を示す部分拡大断面図である。
[図 21]本発明の第 4実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 5に対応するものである。
[図 22]本発明の第 4実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 21の続きであり、図 6に対応するものである。
[図 23]本発明の第 4実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 22の続きであり、図 7に対応するものである。
[図 24] (a)、 (b)は、本発明の第 4実施形態に係る三次元積層構造を持つ集積回路 装置の製造方法の図 21と図 22の工程の詳細をそれぞれ示す部分拡大断面図であ る。
[図 25]本発明の第 4実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法の図 23の工程の詳細を示す部分拡大断面図である。
[図 26] (a)、 (b)は、本発明の第 5実施形態に係る三次元積層構造を持つ集積回路 装置の製造方法を工程毎に示す部分断面図で、図 3 (g)と図 4 (h)にそれぞれ対応 するものである。
[図 27]本発明の第 5実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 26の続きであり、図 5に対応するものである。
[図 28]本発明の第 5実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 27の続きであり、図 6に対応するものである。
[図 29]本発明の第 5実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を工程毎に示す部分断面図で、図 28の続きであり、図 7に対応するものである。
[図 30] (a)、 (b)は、本発明の第 5実施形態に係る三次元積層構造を持つ集積回路 装置の製造方法の図 27と図 28の工程の詳細をそれぞれ示す部分拡大断面図であ る。
[図 31]本発明の第 5実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法の図 29の工程の詳細を示す部分拡大断面図である。
[図 32] (a)は、本発明の第 1実施形態に係る三次元積層構造を持つ集積回路装置の 製造方法で使用される上下のマイクロバンプ電極の位置と大きさの関係を示す概略 平面図、 (b)は同製造方法において第 2半導体回路層の多層配線構造の表面に配 置された、マイクロバンプ電極群と接着剤要素群のレイアウトの一例を示す概念図で ある。
[図 33]本発明の第 6実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を示す部分拡大断面図である。
圆 34]本発明の第 7実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を示す部分拡大断面図である。
[図 35]本発明の第 8実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を示す部分拡大断面図である。
[図 36]本発明の第 9実施形態に係る三次元積層構造を持つ集積回路装置の製造方 法を示す部分拡大断面図である。
圆 37]本発明の第 10実施形態に係る三次元積層構造を持つ集積回路装置の製造 方法を示す部分拡大断面図である。
圆 38]本発明の第 11実施形態に係る三次元積層構造を持つ集積回路装置の製造 方法を示す部分拡大断面図である。
圆 39]本発明の第 12実施形態に係る三次元積層構造を持つ集積回路装置の製造 方法を示す部分拡大断面図である。
圆 40]本発明の第 13実施形態に係る三次元積層構造を持つ集積回路装置の製造 方法を示す部分拡大断面図である。
圆 41]本発明の第 14実施形態に係る三次元積層構造を持つ集積回路装置の製造 方法を示す部分拡大断面図である。
圆 42]本発明の第 15実施形態に係る三次元積層構造を持つ集積回路装置の製造 方法を示す部分拡大断面図である。
圆 43]本発明の第 16実施形態に係る三次元積層構造を持つ集積回路装置の製造 方法を示す部分拡大断面図である。
圆 44]本発明の第 17実施形態に係る三次元積層構造を持つ集積回路装置の製造 方法を示す部分拡大断面図である。 圆 45]本発明の第 18実施形態に係る三次元積層構造を持つ集積回路装置の製造 方法を示す部分拡大断面図である。
圆 46]本発明の第 19実施形態に係る三次元積層構造を持つ集積回路装置の製造 方法を示す部分拡大断面図である。
圆 47]本発明の第 20実施形態に係る三次元積層構造を持つ集積回路装置の製造 方法を示す部分拡大断面図である。
圆 48]本発明の第 21実施形態に係る三次元積層構造を持つ集積回路装置の製造 方法を示す部分拡大断面図である。
圆 49]本発明の第 22実施形態に係る三次元積層構造を持つ集積回路装置の製造 方法で使用される電極のレイアウトと接着剤膜のパターンを示す部分拡大平面図で ある。
[図 50]本発明の第 23実施形態に係る三次元積層構造を持つ集積回路装置の製造 方法で使用される電極のレイアウトと接着剤膜のパターンを示す部分拡大平面図で ある。
[図 51]本発明の第 24実施形態に係る三次元積層構造を持つ集積回路装置の製造 方法で使用される電極のレイアウトと接着剤膜のパターンを示す部分拡大平面図で ある。
[図 52]本発明の第 25実施形態に係る三次元積層構造を持つ集積回路装置の製造 方法で使用される電極のレイアウトと接着剤膜のパターンを示す部分拡大平面図で ある。
符号の説明
1 第 1半導体回路層
la、 lb薄くされた第 1半導体回路層
2 第 2半導体回路層
2a 薄くされた第 2半導体回路層
11 半導体基板
12 酸ィ匕シリコン（SiO )膜
2
12a 窒化シリコン（Si N )膜 12b ゲート絶縁膜
13 トレンチ
14 酸ィ匕シリコン（SiO )膜
2
15 導電性プラグ
15a 導電性プラグの端部
16 ソース'ドレイン領域
17 フォトレジスト膜
18 ゲート電極
19 層間絶縁膜
20 金属配線膜
21 導電性材料
30 多層配線構造
31 絶縁材料
32, 33, 34 配線層
35、 36 導電体
37 マイクロバンプ電極
38 導電体
39 接着剤
40 支持基板
41 酸ィヒシリコン (SiO )膜
2
42、 43a マイクロバンプ電極
44a, 44b 1、 44b2、 44c、 44c 1、 44c2 接着剤膜
44blb2、 44b2c、 44clc2 一体ィ匕された接着剤膜
44d、 44e、 44f、 44g 接着剤膜
45 第 1半導体回路層と第 2半導体回路層の間に形成される脱ガス用通路
51 脱ガス用空隙
52、 53 脱ガス用スリット
発明を実施するための最良の形態 [0056] 以下、本発明の好適な実施の形態について、添付図面を参照して詳細に説明する
[0057] (第 1実施形態）
図 1 (a)〜図 8 (m)は、本発明の第 1実施形態に係る三次元積層構造を持つ集積 回路装置の製造方法を工程毎に示す部分断面図である。また、図 9 (a)、（b)は、図 5の工程の詳細を示す部分拡大断面図、図 10 (c)、（d)は、図 6と図 7の工程の詳細 をそれぞれ示す部分拡大断面図である。この第 1実施形態は、半導体ウェハーを積 み重ねて三次元積層構造を持つ集積回路装置を製造する例である。
[0058] まず最初に、図 1 (a)に示すように、半導体基板として単結晶シリコン (Si)よりなるゥ ェハー（Siウェハー） 11を用意する。次に、そのウェハー（半導体基板） 11の表面 (第 1主面）に二酸ィ匕シリコン (SiO )膜 12 (厚さ 10nm程度)を形成し、当該表面の全体
2
を SiO膜 12で覆う。続いて、 SiO膜 12の上に、窒化シリコン（Si N )膜 12a (厚さ 50
2 2 3 4 nm程度）を形成し、 SiO膜 12の表面全体を Si N膜 12aで覆う。さらに、 Si N膜 12
2 3 4 3 4 aの上に、所望のトレンチ 13が得られるようにパターン化されたフォトレジスト膜 17を 形成する。
[0059] その後、フォトレジスト膜 17をマスクとして、その下の Si N膜 12aを選択的に除去し
3 4
、トレンチ 13を形成すべき箇所に開口を形成する。続いて、こうして開口が形成され た Si N膜 12aをマスクとして、その下の SiO膜 12と Si基板 (ウェハー） 11を順に選択
3 4 2
的に除去する。ここでは、公知の異方性エッチング法 (ドライエッチング法)を用いる。 こうして、基板 (ウェハー） 11の内部の所定位置にその表面側から、所望深さのトレン チ 13を複数個形成する。トレンチ 13は、 Si基板 (ウェハー） 11の積層方向の電気的 接続を行うための埋込配線 (ここでは導電体プラグ)を形成すべき箇所にそれぞれ配 置される。この時の状態は図 1 (a)に示す通りである。
[0060] エッチング終了後、マスクとして使用されたフォトレジスト膜 17を除去する。なお、マ スクとして使用されたフォトレジスト膜 17は、 Si N膜 12aのエッチングの終了後、 SiO
3 4
膜 12をエッチングする前に除去してもよい。
2
[0061] その後、 Si基板 (ウェハー） 11の表面に Si N膜 12aを残したままで、熱酸化法によ
3 4
り、これらトレンチ 13の露出面（内壁面）に SiO膜 14 (厚さ 500nm程度）を選択的に 形成する。 SiO膜 14は、トレンチ 13の内壁面全体を覆うと共に、基板 11の表面を覆
2
う SiO膜 12とつながって一体になる。この時の状態は図 1 (b)に示す通りである。熱
2
酸化終了後、公知の方法で Si N膜 12aを除去する。
3 4
[0062] 次に、露出面が SiO膜 14で覆われた各トレンチ 13の内部に、公知の方法で、基
2
板 11の表面側から適当な導電性材料を選択的に埋め込み、導電性プラグ 15を形成 する。例えば、 CVD (Chemical Vapor Deposition)法により Si基板（ウェハー） 11の全 面にわたって導電性材料の膜を堆積させた後、エッチバック法または CMP (Chemica 1 Mechanical Polishing) (ィ匕学機械研磨）法によりその導電性材料膜の SiO膜 12上
2 にある部分を選択的に除去すると共に、トレンチ 13の内部にある部分を残すことによ り、各トレンチ 13の内部に導電性プラグ 15が得られる。ここで使用する導電性材料と しては、例えばポリシリコン等の半導体や、タングステン (W)、銅（Cu)、アルミニウム（ A1)等の金属があるが、これらに限定されるわけではない。
[0063] そして、基板 11の表面のトレンチ 13が形成されていない箇所に、換言すれば、基 板 11の表面のトレンチ 13と重ならない位置に、公知の方法で、必要個数の MOSトラ ンジスタを形成し、必要に応じて MOSトランジスタ以外の素子（図示省略)）も形成し て、所望の回路とする。各 MOSトランジスタは、基板 11の内部に間隔をあけて形成 された一対のソース'ドレイン領域 16と、それらソース'ドレイン領域 16の間に形成さ れたゲート絶縁膜 12bと、ゲート絶縁膜 12bの上に形成されたゲート電極 18とから構 成される。ゲート絶縁膜 12bは、 SiO膜 12とは別工程で形成された SiO膜から形成
2 2
されている。すなわち、ゲート絶縁膜 12bを形成すべき箇所で SiO膜 12を選択的に
2
除去し、その後に改めて同じ箇所に SiO膜を形成することにより、形成されている。こ
2
の時の状態は図 1 (c)に示すようになる。
[0064] 次に、図 2 (d)に示すように、絶縁膜 12上に Si基板 (ウェハー） 11の全面にわたって 層間絶縁膜 19を形成し、この層間絶縁膜 19によって MOSトランジスタとそれらより 露出した面の全体を覆う。層間絶縁膜 19としては、公知の有機あるいは無機の絶縁 膜が任意に使用される。そして、層間絶縁膜 19を選択的にエッチングして、所望のソ ース 'ドレイン領域 16及び各トレンチ 13の内部の導電性プラグ 15まで達する貫通孔 をそれぞれ形成する。次に、公知の方法により、絶縁膜 19のソース'ドレイン領域 16 に対応する貫通孔の内部に導電性材料 21を充填する。その後、絶縁膜 19の上に導 電性金属膜 (図示せず)を形成してから当該金属膜を選択的にエッチングし、金属配 線膜 20を得る。この金属配線膜 20は、層間絶縁膜 19の対応する貫通孔を通して各 導電性プラグ 15に接触しており、それによつて金属配線膜 20と導電性プラグ 15とが 電気的に接続されている。この金属配線膜 20はまた、層間絶縁膜 19の対応する貫 通孔の内部に充填された導電性材料 21を介してソース'ドレイン領域 16に電気的に 接続されている。
[0065] 続ヽて、金属配線膜 20の上に、公知の方法によって多層配線構造 30を形成する 。この多層配線構造 30は、絶縁材料 31と、絶縁材料 31の内部に埋め込まれた三つ の配線層 32、 33、 34と、主としてそれら配線層 32、 33、 34の層間接続に用いられる 導電体 35、 36とを有する。多層配線構造 30の構成'使用材料や形成方法は、公知 であるから、それらの詳細な説明は省略する。なお、本発明において、配線構造はこ のような多層配線構造 30に限定されるわけではなぐ一つの配線層のみを有する単 層配線構造であってもよ 、ことは言うまでもな 、。
[0066] そして、多層配線構造 30 (すなわち絶縁材料 31)の表面（平坦ィ匕されている）に、 公知の方法によって複数のマイクロバンプ電極 (小型のバンプ電極） 37を形成する。 この時の状態は図 2 (d)に示す通りである。これらマイクロバンプ電極 37は、それぞれ 、多層配線構造 30内の配線層 32、 33または 34と導電体 35または 36とを介して、ト レンチ 13の内部の対応する導電性プラグ 15に対して電気的に接続される。こうして、 多層配線構造 30の表面にあるマイクロバンプ電極 37と、多層配線構造 30の下方に ある導電性プラグ 15とが、電気的に相互接続され、これを通じて Si基板 11の縦方向 (積層方向）の電気的相互接続が可能となる。他方、 Si基板 11に形成された MOSト ランジスタ (すなわち回路）は、必要に応じて、多層配線構造 30や導電性プラグ 15に 金属配線膜 20を介して電気的に接続されているので、マイクロバンプ電極 37や導電 性プラグ 15を介して MOSトランジスタ（回路）に対する電気信号の入力 ·出力も可能 となる。
[0067] マイクロバンプ電極 37は、任意の公知の方法で形成する。別個に形成された導電 性材料片を多層配線構造 30の表面に固着させて形成してもよいし、多層配線構造 3 0の表面に導電性材料をメツキ法等によって直接堆積させて形成してもよ ヽ。また、 多層配線構造 30の導電体 36等を利用してマイクロバンプ電極 37を形成してもよい。
[0068] MOSトランジスタ（回路）を有する Si基板 (Siウェハー） 11と、基板 11上に形成され た多層配線構造 30とは、第 1半導体回路層 1を構成する。
[0069] 続いて、多層配線構造 30の表面に形成されたマイクロバンプ電極 37を利用して、 第 1半導体回路層 1を適当な支持基板 40に固着させる。換言すれば、マイクロバン プ電極 37を利用して、第 1半導体回路層 1と支持基板 40との機械的接続を行う。支 持基板 40としては、例えばガラス、単結晶 Si製のウェハー等が好適に使用できるが、 ここでは Siウェハー（半導体回路を内蔵した LSIウェハー）を用いて!/、る。マイクロバ ンプ電極 37により、第 1半導体回路層 1は、 Siウェハーよりなる支持基板 40内に形成 された半導体回路（図示省略）に対して機械的 ·電気的に接続される。 Siウェハーとし ては、半導体回路を内蔵して ヽな 、単なるウェハーでもよ 、。
[0070] この状態では、多層配線構造 30と支持基板 40との間にマイクロバンプ電極 37の厚 さに相当する隙間があいている。そこで、その隙間に電気的絶縁性の接着剤 39を充 填して硬化させる。接着剤 39としては、ポリイミド榭脂やエポキシ榭脂等が好適に使 用できる。こうして、接着剤 39とマイクロバンプ電極 37により、第 1半導体回路層 1は 支持基板 40に対して電気的'機械的に接続される。
[0071] なお、支持基板 40がガラスにより形成される場合や、半導体回路を内蔵していない 半導体ウェハーにより形成される場合は、マイクロバンプ電極 37は、第 1半導体回路 層 1と支持基板 40との間の機械的接続のためだけに使用されることになる。しかし、 この場合は、マイクロバンプ電極 37を省略して、接着剤で第 1半導体回路層 1を支持 基板 40に直接接着してもよぐその方がより効率的である。さらに、接着剤 39は、多 層配線構造 30の表面または支持基板 40の対向面に、後述するパターン化された接 着剤膜 44aと同様に、パターンィ匕した膜として形成しておき、その後、マイクロバンプ 電極 37を用いて多層配線構造 30と支持基板 40を電気的'機械的に相互接続する ようにしてもよい。
[0072] その後、支持基板 40を用いて第 1半導体回路層 1を保持しながら、機械研磨法と C MP法により、 Si基板 11の裏面 (第 1半導体回路層 1の第 2主面)側を内部の各トレン チ 13の下端からの距離が例えば 1 μ m程度になるまで研磨し、基板 1 1全体の厚さを 小さくする。こうして研磨されて薄くなつた第 1半導体回路層 1を、以後は laで示す。 この時の状態は図 2 (e)に示す通りである。
[0073] 次に、薄くなつた第 1半導体回路層 la (すなわち Si基板 1 1)の裏面側を、ウエット- エッチングまたはプラズマ ·エッチング等の等方性エッチングにより選択的に除去し、 図 3 (f)に示すように、トレンチ 13の内壁面を覆う SiO膜 14を第 1半導体回路層 laの
2
裏面側に露出させる。この時のエッチング量は、エッチング終了時に導電性プラグ 1 5の下端が基板 1 1の裏面から所定距離だけ突出するように調整する。
[0074] 続 、て、図 3 (g)に示すように、基板 1 1の裏面と露出した SiO膜 14の上に、 SiO膜
2 2
41を CVD法等の公知の方法で形成する。 SiO膜 41の厚さは、例えば 0. 程
2
度とする。こうして形成した SiO膜 41を CMP法で研磨することにより、この SiO膜 41
2 2 と共に SiO膜 14並びに導電性プラグ 15の裏面側の端部を選択的に除去し、図 4 (h
2
)に示すように、トレンチ 13の内部の導電性プラグ 15の下端を露出させる。残存した SiO膜 41は、半導体基板 1 1の裏面の導電性プラグ 15以外の部分を覆っており、基
2
板 1 1の裏面全体は平坦になっている、換言すれば、第 1半導体回路層 laの裏面全 体が平坦になっている。
[0075] その後、公知の方法により、 04 (1)に示すように、露出した各導電性プラグ 15の下 端にそれぞれマイクロバンプ電極 42を形成する。これらの電極 42は、例えば、図 4 ( h)に示す状態にある基板 1 1 (第 1半導体回路層 la)の裏面全体に導電膜 (図示せ ず)を形成した後、その導電膜をリソグラフィー及びエッチングによって選択的に除去 して形成することもできるし、リフトオフ法ゃメツキ法を使用して形成することもできる。 リフトオフ法を使用する場合は、まず図 4 (h)に示す状態にある基板 laの裏面全体に 、マイクロバンプ電極 42を形成すべき箇所に透孔を有するレジスト膜 (図示せず)を 形成し、次にそのレジスト膜の上に導電層（図示せず)を形成してカゝらそのレジスト膜 を引き剥がす。すると、レジスト膜の透孔を介して半導体回路層 laの裏面に接触して いる前記導電膜の部分のみが選択的に残存し、電極 42となる。各電極 42は、図 4 (i )に示すように、対応する導電性プラグ 15の下端に固着する。メツキ法の場合も、リフ トオフ法の場合と同様にして形成できる。 [0076] 基板 11の裏面を基準としたマイクロバンプ電極 42の高さは、図 9 (a)に示すように、 Heである。電極 42の高さ Heは、例えば 1 μ mとされる。
[0077] 次に、第 1半導体回路層 laの裏面に、以下のようにして、第 2半導体回路層 2を固 着させる。ここでは、説明を簡単にするため、第 2半導体回路層 2は、第 1半導体回路 層 1とほぼ同一の構成を有しており、また第 1半導体回路層 1と同一の方法で製造さ れると仮定し、対応する要素には第 1半導体回路層 1の場合と同一符号を付してその 説明を省略する。なお、必要に応じて、第 2半導体回路層 2を第 1半導体回路層 1と は異なる構成としてもょ 、ことは言うまでもな 、。
[0078] 第 2半導体回路層 2の多層配線構造 30 (すなわち絶縁材料 31)の平坦化された表 面 (第 2半導体回路層 2の第 1主面）には、図 5 (j)及び図 9 (a)に示すように、複数の マイクロバンプ電極 43aが形成される。これらの電極 43aは、第 1半導体回路層 laの マイクロバンプ電極 42と同一の方法で形成される。ここでは、第 1半導体回路層 la ( Siウェハー 11)の裏面に設けられた電極 42の各々について、 4個の電極 43aが対応 している。換言すれば、 1個の電極 42に対して 4個の電極 43a (各々が矩形の各頂点 に位置している）が接合せしめられるようになつている。詳細は図 32を参照して後述 する。
[0079] 図 9 (a)に示すように、多層配線構造 30の表面を基準とした電極 43aの高さは、 Hb であり、例えば、 に設定される。
[0080] また、電極 42と 43aを互いに加圧接触させた時に、電極 43aのみが選択的に潰れ る（塑性変形)ようにするため、電極 43aは電極 42よりも硬度が十分低 ヽ導電性材料 から形成されている。例えば、電極 42をタングステン (W)により形成した場合、電極 4 3aはインジウム (In)と金 (Au)の積層体 (InZAu)により形成するのが好ま 、。また 、電極 42を銅 (Cu)により形成した場合は、電極 43aは錫（Sn)と銀 (Ag)の積層体（ Sn/Ag)により形成するのが好ましい。
[0081] 次に、第 2半導体回路層 2の多層配線構造 30 (すなわち絶縁材料 31)の表面に、 図 5 (j)及び図 9 (a)に示すように、パターン化された電気的絶縁性の接着剤膜 44a が形成される。この接着剤膜 44aは、ポリイミド榭脂や SOG (Spin On Glass)材料等 の電気絶縁性の接着剤を室温でパターンィ匕することにより形成されたものであって、 所定形状にパターン化 (硬化)せしめられた後も粘性 (接着性)を有しており、また、所 定温度に加熱することによりその表面 (露出面)を軟ィヒまたは流動化させることが可能 である (換言すれば、
Figure imgf000029_0001
、る）。
[0082] 接着剤膜 44aは、バンプ状 (島状）に形成された多数の部分 (以下、この島状部分 を「接着剤要素」とも ヽぅ) 44aaから構成されており、それらの部分 (接着剤要素) 44a aは多層配線構造 30の表面に規則的に分布せしめられている。接着剤膜 44aは、電 極 43aのいずれとも重ならない形状を持ち、電極 43aが形成された箇所とその近傍を 除いて配置されている。したがって、接着剤膜 44a (すなわち、すべての接着剤要素 44aa)は、第 1半導体回路層 laの電極 42 (導電性プラグ 15)とも重ならない。
[0083] 図 9 (a)に示すように、多層配線構造 30の表面を基準とした接着剤要素 44aaの高 さ Haは、例えば、 4 μ mである。
[0084] 接着剤膜 44aの全体積 (より正確に ヽえば硬化後の全体積）は、電極 42と 43aを用 いて第 2半導体回路層 2と第 1半導体回路層 laとを機械的 ·電気的に接続した際に、 それら二つの回路層 laと 2の間に生じる隙間全体が接着剤膜 44aによって充填され 、且つその隙間力も余分の接着剤膜 44aがはみ出ないような値に設定される。これは 、回路層 laと 2の接続後に、当該隙間力もはみ出た余分な接着剤膜 44aを除去する 作業を避けることができるようにするためである。
[0085] 接着剤膜 44aは、電極 42と 43aがある箇所とその近傍には存在しないため、また、 島状の接着剤要素 44aaの間に隙間があいているため、図 9 (a)に示すように、各接 着剤要素 44aaの高さ Ha (これは接着剤膜 44aの厚さに等しい）は、電極 43aの高さ Hbよりも大きく設定されており（Ha >Hb)、且つ、各接着剤要素 44aaの高さ Haが、 電極 42の高さ Heと電極 43aの高さ Hbの和よりも大きく設定されている（Ha> (Hb + Hc) ) 0これは、第 2半導体回路層 2と第 1半導体回路層 laとを接続した際に、加圧に よって各接着剤要素 44aaが押し潰されて電極 42と電極 43aの周囲にまで広がり、回 路層 laと 2の間に残存する隙間全体に充填されるようにするためである。
[0086] 後述するが、第 2半導体回路層 2と第 1半導体回路層 laとを接続した際に、各電極 43aも押し潰されて塑性変形しその周囲に広げられる。その結果、各電極 42に対応 する 4個の電極 43aは相互に接続されて一体ィ匕される。 [0087] 接着剤膜 44aが多数の接着剤要素 44aaに分割されているのは、第 2半導体回路 層 2と第 1半導体回路層 laとを接続する際に、回路層 2と laの間に存在する空気を 外部に逃がしやすくするため（つまり脱ガスの容易化のため）である。すなわち、回路 層 2と laがほとんど接続された状態でも、両層 2、 laの間に残存する気体 (空気)が隣 接する接着剤要素 44aaの間の隙間を通って外部に押し出されるようにするためであ る。
[0088] 接着剤膜 44aは、例えば、次のような方法で形成される。第 2半導体回路層 2の表 面全体に、電気的絶縁性の接着剤膜を塗布法等により形成して硬化させた後、その 上にパターンィ匕されたレジスト膜を公知の方法で形成してから、公知のリソグラフィー 法で当該接着剤膜を選択的に除去する。こうして厚さ Haのパターン化された接着剤 膜 44aが得られる。他の方法としては、感光性の接着剤を用いて、公知のリソグラフィ 一法で当該接着剤膜を選択的に除去する、という方法がある。
[0089] ここでは、マイクロバンプ電極 43aを形成してから接着剤膜 44aを形成しているが、 接着剤膜 44aを形成して力もマイクロバンプ電極 43aを形成してもよい。
[0090] 続いて、図 5 (j)及び図 9 (a)に示すように、支持基板 40を介して固定された第 1半 導体回路層 laの裏面に、下方力 第 2半導体回路層 2の表面を対向させる。（逆に、 第 2半導体回路層 2を固定しておき、上方力 支持基板 40に固定された第 1半導体 回路層 laを対向させてもよい。）その後、回路層 2と laの間に押圧力を加えて回路層 2と laを相互に近接させると、各接着剤要素 44aaの高さ（すなわち、接着剤膜 44aの 厚さ） Haは、電極 43aの高さ Hbよりも大きく（Ha>Hb)、且つ、各接着剤要素 44aa の高さ Haは、電極 42の高さ Heと電極 43aの高さ Hbの和よりも大きい（Ha > (Hb + He) )ので、最初に、図 9 (b)に示すように、第 2半導体回路層 2の接着剤膜 44a (接 着剤要素 44aa)の先端 (頂部）が第 1半導体回路層 laの裏面に接触せしめられる。
[0091] その後、回路層 2と laの間に押圧力を加えて両者間の距離を狭めることにより、図 6
(k)及び図 10 (c)に示すように、第 2半導体回路層 2の各電極 43aを対応する第 1半 導体回路層 laの電極 42に接触させる。この時の第 1半導体回路層 laの裏面と第 2 半導体回路層 2の表面との距離、すなわち層間ギャップを G1とすると、層間ギャップ G1は電極 42の厚さと電極 43aの厚さの和に等しい、すなわち Gl =Hc+Hbである 。この時、接着剤膜 44aは押し潰されて変形し、回路層 1と 2の間の隙間のほぼ全体 に押し広げられるが、接着剤膜 44aは島状の接着剤要素 44aaに分割されているの で、接着剤膜 44aは当該隙間中にほぼ均一に広がる。また、変形せしめられた接着 剤膜 44aと第 1半導体回路層 laの裏面との間（と隣接する接着剤要素 44aaの間）に は、空隙 45が形成されやすいことから、当該隙間中に残存する空気が空隙 45を通 つて外部に確実に排出されることができ、最終的に硬化せしめられた接着剤膜 44a 中に気泡が生じる恐れをなくすことができる。
[0092] 上述した第 1半導体回路層 laと第 2半導体回路層 2とを対向させて力も電極 42と 4 3aを相互接触させる工程は、室温で行う。第 1半導体回路層 laと第 2半導体回路層 2との距離 G1の値は、例えば 2 ^ m-lO ^ mの範囲で適宜決定される力 典型的に は 4 mである。し力し、電極 42と 43aの高さ Heと Hbをいつそう小さくすることにより、 2 m以下とすることも可能である。この場合、距離 G1の値は、例えば 0. 1 μ m〜2 μ mの範囲で適宜決定される。
[0093] その後、互いに接触せしめられた電極 43aと電極 42を、以下のようにして相互に接 続させる。
[0094] すなわち、図 6 (k)及び図 10 (c)の状態にある第 2半導体回路層 2と第 1半導体回 路層 laを室温から所定温度まで加熱する。その温度は、加圧変形状態にある接着 剤膜 44aの表面 (露出面）がわずかに軟ィ匕するか、その表面がわずかに流動状態に なる温度に設定する。その温度は、接着剤膜 44aに使用する接着剤の種類によって 異なるが、電極 42と電極 43aとが「圧接」する温度を考慮しながら、例えば 100〜40 0°Cの範囲内で任意に設定される。このとき、設定する加熱温度によっては、電極 42 及び電極 43aの少なくとも一方が部分的に溶融状態となり、その表面が湾曲すること がある。
[0095] 続いて、押圧力を印加することにより、第 1半導体回路層 laに対して下方力 第 2 半導体回路層 2をさらに近づけ、あるいは第 2半導体回路層 2に対して上方力 第 1 半導体回路層 laを下降させることにより、図 8 (m)及び図 10 (d)に示すように、回路 層 laと 2の間の隙間を狭める。換言すれば、回路層 laと 2の層間ギャップを G1から それより小さい G2 (G2く G1)とする。この時、第 2半導体回路層 2の電極 43aと第 1 半導体回路層 laの電極 42の間には、圧縮力が作用する。その結果、電極 42よりも 機械的強度が低い電極 43aのみが選択的に押し潰されて、電極 42と電極 43とが「圧 接」によって相互に接合せしめられると共に、接着剤要素 44aaがさらに押し広げられ て前記隙間内で完全に連結 ·一体ィ匕される。このとき、 1個の電極 42に対応する 4個 の電極 43aが潰されて一体的になり、その結果、電極 42と電極 43aとが一対一対応 になる。こうして、相互に圧接された電極 43aと電極 42の箇所を除いて、回路層 2と 1 aの間の隙間全体が接着剤膜 44aによって充填され、余分の接着剤膜 44aが当該隙 間からはみ出ることもない。この時の状態は図 8 (m)及び図 10 (d)に示すようになる。
[0096] 加熱時に電極 42及び電極 43aの少なくとも一方が部分的に溶融状態となった場合 は、電極 42と電極 43aの接合は、溶融した電極 42、 43aの「再凝固」により行われる カゝ、「圧接」と「再凝固」が混合した形で行われる。
[0097] この加熱圧接工程では、層間ギャップが G1から G2に減少せしめられる際に、回路 層 laと 2の間の隙間に存在する空気 (大気）が確実に除去されること、そして、回路層 laと回路層 2が相互に接着されることが重要である。この第 1実施形態では、接着剤 膜 44aが多数の接着剤要素 44aaに分割されているので、当該隙間に存在する空気 は、第 1半導体回路層 laの裏面と接着剤膜 44a (これは加熱によって表面が軟化ま たは流動状態となっている）との間の空隙 45と、隣接する接着剤要素 44aaの間に残 存する微小空間とを通って、外部に確実に排出されることができる。また、接着剤膜 4 4aの表面が軟ィ匕または流動化しているので、層間ギャップが G2になった時に回路 層 laと 2が確実に相互接着されることができる。
[0098] 層間ギャップ G2の値は、例えば 1 μ m〜9 μ mの範囲で適宜決定される力 典型的 には 3 mである。し力し、電極 42と 43aの高さ Heと Hbをいつそう小さくすることによ り、： L m以下とすることも可能である。この場合、距離 G2の値は、例えば 0. 05 /z m 〜 ί μ mの範囲で適宜決定される。
[0099] 第 2半導体回路層 2は、以上のようにして、電極 42と電極 43aを用いて第 1半導体 回路層 laの裏面側に固着 (つまり機械的に接続)せしめられると共に、両回路層 la 及び 2の間の電気的接続も同時に行われる。また、それと同時に、両回路層 la及び 2は、互いに接続された電極 43aと電極 42の箇所を除 、て回路層 laと 2の間の隙間 全体に充填された接着剤膜 44aによって、相互に接着される。
[0100] 以上のようにして電極 42と電極 43aの機械的 ·電気的接続と接着剤膜 44aの接着 が終わると、相互に接合された回路層 1と 2aは室温まで自然冷却される。そこで、カロ 熱、紫外線照射、薬剤添加等によって接着剤膜 44aを最終的に硬化させる。処理が 容易であることから、加熱により硬化させるのが好ましい。加熱温度は、接着剤膜 44a として使用した接着剤の性質に応じて、例えば 120〜500°Cの範囲内で適宜設定さ れる。こうして、二つの半導体回路層 laと 2の間の機械的接続と電気的接続が完了 する。
[0101] その後の工程は、第 1半導体回路層 laの場合と同じである。すなわち、第 1半導体 回路層 laに接合せしめられた第 2半導体回路層 2について、第 1半導体回路層 laの 場合と同様に、 CMP法により、 Si基板 (ウェハー） 11の裏面側を各トレンチ 13の下端 力もの距離が例えば 1 μ m程度となるまで研磨する。こうして厚さが薄くされた第 2半 導体回路層 2を、以後は 2aと表示する。
[0102] 次に、第 1半導体回路層 laの場合と同じ方法によって、第 2半導体回路層 2aの基 板 (ウェハー） 11の下部を選択的に除去してトレンチ 13の内部の SiO膜 14を露出さ
2
せ、基板 11の裏面と露出せしめられた SiO膜 14の上に SiO膜 41を形成し、 SiO膜
2 2 2
41と SiO膜 14を選択的に除去して導電性プラグ 15の下端を露出させ、さらに、露出
2
した導電性プラグ 15の下端にそれぞれマイクロバンプ電極 42を形成する。こうして、 半導体回路層 2aの構成は図 8 (m)に示すようになる。図 8 (m)の第 2半導体回路層 2 aは、図 4 (i)に示された第 1半導体回路層 laと実質的に同じ状態にある。
[0103] 当該集積回路装置が第 1及び第 2の半導体回路層 laと 2aより構成される二層構造 の三次元積層集積回路装置である場合は、第 2半導体回路層 2aの裏面に形成され たマイクロバンプ電極 42が、外部回路接続用のマイクロバンプ電極として使用される 。当該集積回路装置が第 3あるいはそれ以上の半導体回路層を有する場合は、必 要に応じて、上記と同様の方法により、第 2の半導体回路層 2aに重ねて第 3、第 4、 第 5 · · · ·の半導体回路層（図示せず)が積層 ·固着され、三次元積層構造を持つ集 積回路装置が製造される。
[0104] この段階では、図 7 (1)及び図 10 (d)より明らかなように、第 1半導体回路層 laの内 部の回路は、一方では、第 1半導体回路層 la内の多層配線構造 30中の配線と電極 37を介して、上位にある支持基板 40内の回路に対して電気的に接続され、他方で は、第 1半導体回路層 la内の導電性プラグ 15と電極 42及び 43と第 2半導体回路層 2a内の多層配線構造 30中の配線を介して、第 2半導体回路層 2a内の回路に対して 電気的に接続される。同様にして、第 2半導体回路層 2a内の回路は、第 2半導体回 路層 2a内の導電性プラグ 15と電極 42 (及び 43)を介して、下位にある外部回路また は第 3半導体回路層内の回路に対して電気的に接続される。
[0105] ここで、図 32を参照しながら、第 1半導体回路層 laの電極 42と第 2半導体回路層 2 の電極 43aとの間の位置関係、並びに、第 2半導体回路層 2の表面に形成されたパ ターン化された接着剤膜 44aの構成を詳細に説明する。図 32 (a)は電極 42と 43aの 間の位置関係を示す拡大平面図であり、図 32 (b)は接着剤膜 44aの構成を示す拡 大平面図である。
[0106] 図 32 (a)に示すように、第 1半導体回路層 laの裏面 (導電性プラグ 15の端面）に設 けられたマイクロバンプ電極 42の各々は、二辺の長さを Lc l、 Lc2 (X方向の長さを L c l、 Y方向の長さを Lc2)とする矩形の平面形状を持つ。電極 42の二辺は X方向に 平行であり、他の二辺は Y方向に平行である。電極 42の平面形状と大きさは、対応 する導電性プラグ 15の端面の平面形状と大きさにそれぞれ等しい。
[0107] 第 2半導体回路層 2の表面に形成されたマイクロバンプ電極 43aは、 4個が一組に なって、一つのマイクロバンプ電極 42に対応している。 4個の電極 43aの各々は、二 辺の長さを Lb l、 Lb2 (X方向の長さを Lb l、 Y方向の長さを Lb2)とする矩形の平面 形状を持つ。 4個の電極 43aの平面形状と大きさは、互いに同一である。各電極 43a の二辺は X方向に平行であり、他の二辺は Y方向に平行である。
[0108] 4個の電極 43aは、対応する一つの電極 42の四つの角にそれぞれ対応して配置さ れている。 X方向に隣接する 2個の電極 43aは、隙間 P1をあけて並べられている。 Y 方向に隣接する 2個の電極 43aは、隙間 P2をあけて並べられている。したがって、 L l =Lb l + Pl +Lb l、 L2 =Lb2 + P2 +Lb2力 ^成り立つ。
[0109] 図 32 (a)では、図示を簡単にするために、電極 42及び 43aはいずれも正方形とし てある。典型的な数値を例示すると、 ^ ^2 = 5 μ ι, ^ 1 =^2 = 2 ^ m, P1 = P 2 = 1 μ ηι, Ι^ 1 =Ι^2 = 3 πιである。この場合、四つの電極 43aは、電極 42の各 角に、その中心に対して対称的に配置されている。
[0110] 図 32 (b)に示すように、接着剤膜 44aは、電極 43aとは重ならない形状 (パターン） を有していると共に、多数の接着剤要素 44aaから構成されている。各接着剤要素 44 aaの平面形状は、二辺の長さを Lal、 La2 (X方向の長さを Lal、 Y方向の長さを La2 )とするとする矩形である。各接着剤要素 44aaの大きさとレイアウトは、それが配置さ れる位置や、その周囲にどの程度の大きさの電極 43aがいくつある力 に応じて適宜 調整される。これは、接着剤要素 44aaの表面を軟化または流動化させた状態で層 間ギャップを G1から G2に減少した時に、電極 42と 43aの箇所を除いて、第 1半導体 回路層 laと第 2半導体回路層 2の間の隙間全体が接着剤膜 44aによって充填される ようにするためである。このように、接着剤要素 44aaの大きさとレイアウトは、当該隙 間の充填の必要性に応じて任意に設定される。
[0111] 接着剤要素 44aaとそれを囲む複数の電極 43aとの間には、隙間 dl、 d2、 d3、 d4 が設けられている。隣接する接着剤要素 44aaの間の隙間は、 X方向が dl l、 Y方向 力 12である。
[0112] 図 32 (b)では、図示を簡単にするために、接着剤要素 44aaの平面形状は正方形 としてある。典型的な数値を f列示すると、（11 = (12 = (13 = (14 = 2 /ζ πι、 dl l = dl 2 = l . 5 μ mである。
[0113] 接着剤要素 44aaの平面形状は、ここでは矩形としているが、本発明はこれに限定 されるわけではない。矩形以外の任意の形状とすることができる。また、 dl、 d2、 d3、 d4、 dl l及び dl 2の値は、加圧および軟ィ匕または流動化による接着剤要素 44aaの 広がりの度合 ヽを考慮して決定される。
[0114] 以上説明したように、本発明の第 1実施形態に係る集積回路装置の製造方法では 、三次元積層構造を構成する第 1半導体回路層 laの内部に、一端が当該半導体回 路層 laの裏面 (基板 11の裏面)から露出せしめられた複数の導電性プラグ 15 (すな わち埋込配線)を形成すると共に、各プラグ 15の露出した端面にマイクロバンプ電極 42を形成する。他方、三次元積層構造を構成する第 2半導体回路層 2の表面 (多層 配線構造 30の表面）の所定位置に、複数のマイクロバンプ電極 43aを形成する。そ の後、第 2半導体回路層 2の表面に、導電性プラグ 15及び電極 42、 43aとは重なら な 、形状を持つパターン化された電気的絶縁性の接着剤膜 44aを形成してから、第 1半導体回路層 laの裏面と第 2半導体回路層 2の表面とを相互に対向させる。そして 、両回路層 laと 2の距離を狭めることにより、接着剤膜 44aを押し広げながら電極 42 と電極 43aとを相互に接触させ、第 1半導体回路層 laと第 2半導体回路層 2の間の 層間ギャップを G1とする。そして、さらに加熱下で押圧力を加えることによって、層間 ギャップが G2となるまで第 1半導体回路層 laと第 2半導体回路層 2の間の隙間を狭 める。その結果、電極 43aが変形せしめられて両回路層 laと 2が相互に機械的'電気 的に接続される。この時、接着剤膜 44aは、両回路層 laと 2の間に残存する隙間内 で変形せしめられる（押し広げられる）と共に、電極 42と 43aの機械的接続工程の終 了時に当該隙間全体に充填せしめられる。そして、その接着剤膜 44aによって、両回 路層 la及び 2は相互に接着される。
[0115] このため、第 1半導体回路層 laと第 2半導体回路層 2の間の層間ギャップが所定値 G2にされた時に、両層 laと 2の間に残存する空間の総体積にほぼ等しくなるように 接着剤膜 44aの総量を調整することにより、両層 laと 2の間の隙間全体に電気的絶 縁性の接着剤を確実に配置することが可能となり、しかも前記隙間よりはみ出た余分 の接着剤を除去する必要がなくなる。この点は、第 2半導体回路層 2aと第 3半導体回 路層の間や、他の半導体回路層の間の接続について同様である。
[0116] よって、三次元積層構造を構成する積層された任意の半導体回路層間の隙間に 電気的絶縁性の接着剤を確実に配置することができると共に、前記隙間よりはみ出 た余分の接着剤を除去するという後処理を省略することもできる。その結果、三次元 積層構造を構成する積層された任意の半導体回路層間の積層方向の機械的接続 及び電気的接続を、導電性プラグ 15 (つまり埋込配線)と電極 42、 43aを使用して容 易にかつ高 、信頼性をもって実現することができる。
[0117] なお、上述した第 1実施形態では、パターン化された接着剤膜 44aを第 2半導体回 路層 2の表面 (多層配線構造 30の表面）に形成しているが、第 1半導体回路層 2の裏 面 (SiO膜 41の表面）に形成してもよい。また、接着剤膜 44aは、島状の接着剤要素
2
44aaに分割されていなくてもよぐ後述の第 3実施形態の接着剤膜 44cのように、連 続的に形成されていてもよい。この場合でも、表面が軟ィ匕または流動化せしめられた 接着剤膜 44aと、第 1半導体回路層 laの裏面との間には、空隙 45が確実に形成さ れるから、回路層 la及び 2の間の隙間中に残存する空気は空隙 45を通って外部に 確実に排出されることができる。したがって、島状の接着剤要素 44aaに分割された 接着剤膜 44aと同様の効果が得られる。
[0118] また、上述した第 1実施形態では、支持基板 40の下に第 1半導体回路層 laと第 2 半導体回路層 2aを順に積層 ·固着した場合を示しているが、支持基板 40の向きを上 下逆にして、支持基板 40の上に第 1半導体回路層 laと第 2半導体回路層 2aを順に 積層 ·固着してもよ 、ことは言うまでもな 、。
[0119] さらに、上述した第 1実施形態では、図 2 (d)に示す構造の第 1半導体回路層 1を形 成してから、電極 37を用いて直ちに支持基板 40に接続し、その次に図 5 (j)に示す 構造の第 2半導体回路層 2を形成してから、電極 42と 43を用いて直ちに第 1半導体 回路層 1に接続しているが、本実施形態の製造方法はこれに限定されない。例えば 、次のようにしてもよい。すなわち、まず、図 2 (d)に示す構造の第 1半導体回路層 1と 図 5 (j)に示す構造の第 2半導体回路層 2とを先に製造しておく。その後、第 1半導体 回路層 1を支持基板 40に固着させて力 第 1半導体回路層 1の裏面を加工し、図 4 (i )に示す構造を持つ第 1半導体回路層 laを形成する。続いて、図 5 (j)に示す構造の 第 2半導体回路層 2を第 1半導体回路層 laに固着させて力 第 2半導体回路層 2の 裏面を加工し、図 7 (1)に示す構造を持つ第 2半導体回路層 2aを形成するのである。
[0120] 上述した第 1実施形態は、半導体ウェハーを積み重ねて三次元積層構造を持つ集 積回路装置を製造する例であるが、これと同様の工程により、半導体ウェハーに代え て半導体チップを積み重ねて三次元積層構造を持つ集積回路装置を製造すること も可能である。
[0121] さらに、上述した構成を持つウェハーサイズの三次元積層集積回路装置は、積層さ れた複数のウェハー力 なるウェハー積層体を分割せず、ウェハーサイズの三次元 積層集積回路装置としてそのまま使用することもできるが、支持基板 40に対して直交 する方向（積層方向）にダイシングを行うことによって複数の部分に分割し、ウェハー サイズより小さい三次元積層集積回路装置としても使用できることは言うまでもない。 [0122] (第 2実施形態）
図 11 (a)〜図 13 (c)及び図 14 (a)〜図 15 (d)は、本発明の第 2実施形態に係る三 次元積層構造を持つ集積回路装置の製造方法を工程毎に示す部分断面図である。 この第 2実施形態も、半導体ウェハーを積み重ねて三次元積層構造を持つ集積回路 装置を製造する例である。
[0123] 第 2実施形態の集積回路装置の製造方法は、三次元積層構造を構成する第 1半 導体回路層 laの裏面 (第 2主面)と第 2半導体回路層 2の表面 (第 1主面)の双方に 電気的絶縁性の接着剤膜 44bl及び 44b2をそれぞれ形成した点を除き、第 1実施 形態の集積回路装置の製造方法と同一である。接着剤膜 44blは、導電性プラグ 15 及びマイクロバンプ電極 42とは重ならない形状を持ち、多数の島状の接着剤要素 4 4bblから構成される。接着剤膜 44b2は、マイクロバンプ電極 43aとは重ならない形 状を持ち、多数の島状の接着剤要素 44bb2から構成される。よって、以下では、第 1 実施形態と同一の工程についてはその概略のみを説明し、相違する工程について 詳細に説明する。
[0124] 図 11 (a)〜図 13 (c)は、第 1実施形態における図 5 (j)〜図 7 (1)にそれぞれ対応す る。また、図 14 (a)〜図 15 (d)は、第 1実施形態における図 9 (a)〜図 10 (d)にそれ ぞれ対応する。
[0125] まず、第 1実施形態と同一の工程により、図 4 (h)に示す構成の第 1半導体回路層 1 aを形成する。その後、第 1実施形態と同一の材料を用い且つ同一の方法で、図 4 (i) に示すように、露出した各導電性プラグ 15の下端にそれぞれマイクロバンプ電極 42 を形成する。
[0126] 第 1半導体回路層 laの裏面を基準とした電極 42の高さ Heは、例えば 1 μ mとされ る。
[0127] 次に、第 1実施形態における接着剤膜 44aと同様にして、図 11 (a)及び図 14 (a)に 示すように、第 1半導体回路層 laの裏面 (第 2主面)すなわち SiO膜 41の露出面に
2
、パターン化された電気的絶縁性の接着剤膜 44blを形成する。この接着剤膜 44bl は、ポリイミド榭脂や SOG材料等の電気絶縁性の接着剤を室温でパターンィ匕 (硬化） することにより形成されたものであって、所定温度に加熱することによりその表面 (露 出面)を軟ィ匕または流動化することが可能である。（換言すれば、加熱軟化性または 加熱流動性を有している。 )
[0128] 接着剤膜 44blは、バンプ状 (島状）に形成された多数の接着剤要素 44bblから構 成されており、それら接着剤要素 44bblは、図 32 (b)に示すようなレイアウトで、 SiO
2 膜 41の露出面に規則的に分布せしめられている。接着剤膜 44blは、電極 42のい ずれとも重ならな！/ヽ形状を持ち、電極 42が形成された箇所とその近傍を除 ヽて配置 されている。したがって、接着剤膜 44bl (すなわち、すべての接着剤要素 44bbl)は 導電性プラグ 15とも重ならな 、。
[0129] 図 14 (a)に示すように、第 1半導体回路層 laの裏面を基準とした接着剤要素 44bb 1の高さは、 Hdであり、例えば、 3 mに設定される。
[0130] 他方、第 1半導体回路層 1と同一の方法により製造された第 2半導体回路層 2の多 層配線構造 30 (すなわち絶縁材料 31)の表面（平坦化されて 、る）に、図 11 (a)及び 図 14 (a)に示すように、複数のマイクロバンプ電極 43a (高さは Hb)が形成される。電 極 43aは、第 1半導体回路層 laの電極 42と同一の方法で形成される。ここでは、第 1 実施形態と同様に、第 1半導体回路層 la (Siウェハー 11)の裏面に設けられた電極 42の各々について、 4個の電極 43aが対応している。換言すれば、 1個の電極 42に 対して 4個の電極 43aが接合せしめられるようになつている。また、電極 42と 43aを接 触させて加圧した時に、電極 43aのみが選択的に潰れる（塑性変形する）ようにする ため、第 1実施形態と同様に、電極 43aは電極 42よりも機械的強度が低い導電性材 料から形成されている。
[0131] 第 2半導体回路層 2の表面を基準とした電極 43aの高さ Haは、例えば、 2 /z mに設 定される。
[0132] 次に、第 1実施形態における接着剤膜 44aと同様にして、第 2半導体回路層 2の多 層配線構造 30 (すなわち絶縁材料 31)の表面に、図 11 (a)及び図 14 (a)に示すよう に、パターン化された電気的絶縁性の接着剤膜 44b2が形成される。この接着剤膜 4 4b2は、接着剤膜 44blと同じ電気絶縁性の接着剤を用いて形成されており、所定 形状にパターン化 (硬化)せしめられた後も粘性 (接着性)を有しており、また、所定温 度への加熱によりその表面を軟ィ匕または流動化させることが可能である。 [0133] 接着剤膜 44b2は、バンプ状 (島状）に形成された多数の接着剤要素 44bb2から構 成されており、それらの接着剤要素 44bb2は、図 32 (b)に示すようなレイアウトで、多 層配線構造 30の表面に規則的に分布せしめられている。接着剤膜 44b2は、電極 4 3aと重ならない形状を持ち、電極 43aが形成された箇所とその近傍を除いて配置さ れている。したがって、接着剤膜 44b2 (すなわち、すべての接着剤要素 44bb2)は 電極 42 (導電性プラグ 15)とも重ならな 、。
[0134] 第 2半導体回路層 2の表面を基準とした接着剤要素 44bb2の高さ Haは、例えば、 3 mに設定される。
[0135] 接着剤膜 44blと 44b2の全体積 (硬化後の全体積）の和は、電極 42と 43aを用い て第 2半導体回路層 2と第 1半導体回路層 laとを機械的'電気的に接続した際に、そ れら二つの回路層 laと 2の間に生じる隙間全体が接着剤膜 44bl及び 44b2によって 充填され、且つその隙間力も余分の接着剤膜 44bl及び 44b2がはみ出ないような値 に設定される。これは、回路層 laと 2の接続後に、当該隙間からはみ出た余分な接 着剤膜 44bl及び 44b2を除去する作業を避けることができるようにするためである。
[0136] 接着剤膜 44bl及び 44b2は、電極 42と 43aがある箇所とその近傍には存在しない ため、また、島状の接着剤要素 44bblの間と島状の接着剤要素 44bb2の間にはそ れぞれ隙間が設けてあるため、図 14 (a)に示すように、各接着剤要素 44bblの高さ Hd (これは接着剤膜 44b 1の厚さに等しい）は、電極 42の高さ Heよりも大きく設定さ れており（Hd>Hc)、且つ、各接着剤要素 44bb2の高さ Haは、電極 43aの高さ Hb よりも大きく設定されている (Ha>Hb)。これは、第 2半導体回路層 2と第 1半導体回 路層 laとを接続した際に、加圧によって各接着剤要素 44bblと 44bb2が押し潰され て電極 42と電極 43aの周囲や各接着剤要素 44bbl、 44bb2間の隙間にまでそれぞ れ広がって、回路層 laと 2の間に残存する隙間全体に充填されるようにするためであ る。
[0137] 後述するが、第 2半導体回路層 2と第 1半導体回路層 laとを接続した際に、各電極 43aも押し潰されて塑性変形しその周囲に広げられる。その結果、各電極 42に対応 する 4個の電極 43aは相互に接続されて一体ィ匕される。
[0138] 接着剤膜 44blと 44b2力 それぞれ多数の接着剤要素 44bbl、 44bb2に分害 ijさ れているのは、第 2半導体回路層 2と第 1半導体回路層 laとを接続する際に、両回路 層 2、 laの間に存在する空気を外部に逃がしやすくするため（つまり脱ガスの容易化 のため）である。すなわち、回路層 2と laがほとんど接続された状態でも、両層 2、 la の間に存在する空気が隣接する接着剤要素 44blと 44b2の間の隙間を通って外部 に押し出されるようにするためである。なお、接着剤要素 44bblの各々は、接着剤要 素 44bb2と一対一対応となって!/、る。
[0139] ここでは、マイクロバンプ電極 42を形成してカゝら接着剤膜 44b 1を形成し、マイクロ バンプ電極 43aを形成して力も接着剤膜 44b2を形成して 、るが、接着剤膜 44blを 形成して力もマイクロバンプ電極 42を形成してもよ 、し、接着剤膜 44b2を形成して 力 マイクロバンプ電極 43aを形成してもよ!/、。
[0140] 続いて、図 11 (a)及び図 14 (a)に示すように、支持基板 40を介して固定された第 1 半導体回路層 laの裏面に、下方力 第 2半導体回路層 2の表面を対向させる。（逆 に、第 2半導体回路層 2を固定しておき、上方力も支持基板 40に固定された第 1半 導体回路層 laを対向させてもよい。）その後、回路層 2と laの間に押圧力を加えて回 路層 2と laを相互に近接させると、各接着剤要素 44bblの高さ (接着剤膜 44aの厚さ ) Hdは、電極 42の高さ Heよりも大きく（Hd>Hc)、且つ、各接着剤要素 44bb2の高 さ（接着剤膜 44b2の厚さ） Haは、電極 43aの高さ Hbよりも大きい（Ha >Hb)ので、 最初に、図 14 (b)に示すように、第 2半導体回路層 2の接着剤膜 44b2 (接着剤要素 44bb2)の先端 (頂部）が第 1半導体回路層 laの接着剤膜 44bl (接着剤要素 44bb 1)の先端 (頂部）に接触せしめられる。
[0141] その後、回路層 2と laの間に押圧力を加えて両者間の距離を狭めることにより、図 1 2 (b)及び図 15 (c)に示すように、第 2半導体回路層 2の各電極 43aを対応する第 1 半導体回路層 laの電極 42に接触させる。この時の第 1半導体回路層 laの裏面と第 2半導体回路層 2の表面との距離、すなわち層間ギャップを G1とすると、層間ギヤッ プ G1は電極 42の厚さと電極 43aの厚さの和に等しい、すなわち Gl =Hc +Hbであ る。この時、接着剤膜 44bl及び 44b2はいずれも押し潰されて変形し、回路層 1と 2 の間の隙間のほぼ全体に押し広げられる力 接着剤膜 44bl及び 44b2は島状の接 着剤要素 44bbl及び 44bb2にそれぞれ分割されて ヽるので、接着剤膜 44bl及び 4 4b2aは当該隙間中にほぼ均一に広がる。また、変形せしめられた接着剤膜 44b 1と 接着剤膜 44b2との間（と隣接する接着剤要素 44bbl及び 44bb2の間）には、空隙 4 5が形成されやすいことから、当該隙間中に残存する空気が空隙 45を通って外部に 確実に排出されることができ、最終的に一体化'硬化せしめられた接着剤膜 44blb2 中に気泡が生じる恐れをなくすことができる。
[0142] 上述した第 1半導体回路層 laと第 2半導体回路層 2とを対向させて力も電極 42と 4 3aを相互接触させる工程は、第 1実施形態と同様に、室温で行う。第 1半導体回路 層 laと第 2半導体回路層 2との距離 G1の値は、例えば 2 μ m〜10 μ mの範囲で適 宜決定されるが、典型的には 4 mである。し力し、電極 42と 43aの高さ Heと Hbをい つそう小さくすることにより、 2 /z m以下とすることも可能である。この場合、距離 G1の 値は、例えば 0. 1 μ πι〜2 /ζ mの範囲で適宜決定される。この点も第 1実施形態と同 様である。
[0143] その後、互いに接触せしめられた電極 43aと電極 42を、以下のようにして相互に接 続させる。
[0144] すなわち、図 12 (b)及び図 15 (c)の状態にある第 2半導体回路層 2と第 1半導体回 路層 laを室温から所定温度まで加熱する。その温度は、加圧変形状態にある接着 剤膜 44bl及び 44b2の表面（露出面）がわずかに軟ィ匕する力、それらの表面がわず かに流動状態になる温度に設定する。その温度は、接着剤膜 44bl及び 44b2に使 用する接着剤の種類によって異なるが、電極 42と電極 43aとが「圧接」する温度を考 慮しながら、例えば 100〜400°Cの範囲内で任意に設定される。このとき、設定する 加熱温度によっては、電極 42及び電極 43aの少なくとも一方が部分的に溶融状態と なり、その表面が湾曲することがある。
[0145] 続いて、押圧力を印加することにより、第 1半導体回路層 laに対して下方力 第 2 半導体回路層 2をさらに近づけ、あるいは第 2半導体回路層 2に対して上方力 第 1 半導体回路層 laを下降させることにより、図 13 (c)及び図 15 (d)に示すように、回路 層 laと 2の間の隙間を狭めることにより、回路層 laと 2の間の層間ギャップを G1から それより小さい G2 (G2く G1)とする。この時、第 2半導体回路層 2の電極 43aと第 1 半導体回路層 laの電極 42の間には、圧縮力が作用する。その結果、電極 42よりも 機械的強度が低い電極 43aのみが選択的に押し潰されて、電極 42と電極 43とが「圧 接」によって相互に接合せしめられると共に、接着剤要素 44bbl及び 44bb2がさら に押し広げられて相互に連結 ·一体ィ匕される。このとき、 1個の電極 42に対応する 4 個の電極 43aが潰されて一体的になり、その結果、電極 42と電極 43aとが一対一対 応になる。こうして、相互に圧接された電極 43aと電極 42の箇所を除いて、回路層 2 と laの間の隙間の全体が接着剤膜 44aによって充填され、余分の接着剤膜 44blま たは 44b2が当該隙間からはみ出ることもない。この時の状態は図 13 (c)及び図 15 ( d)に示すようになる。
[0146] 加熱時に電極 42及び電極 43aの少なくとも一方が部分的に溶融状態となった場合 は、電極 42と電極 43aの接合は、溶融した電極 42、 43aの「再凝固」により行われる 力 「圧接」と「再凝固」が混合した形で行われる。この点は第 1実施形態と同様である
[0147] この加熱圧接工程では、層間ギャップが G1から G2に減少せしめられる際に、回路 層 laと 2の間の隙間に存在する空気 (大気）が確実に除去されること、そして、回路層 laと回路層 2が相互に接着されることが重要である。この第 2実施形態では、接着剤 膜 44bl及び 44b2がそれぞれ多数の接着剤要素 44bbl及び 44bb2に分割されて いるので、当該隙間に存在する空気は、接着剤膜 44bl及び 44b2 (これらはいずれ も加熱によって表面が軟ィ匕または流動化している）との間の空隙 45と、隣接する接着 剤要素 44bblと 44bb2の間に残存する微小空間とを通って、外部に確実に排出さ れることができる。また、接着剤膜 44bblの表面と接着剤膜 44bb2の表面がいずれ も軟ィ匕または流動化しているので、層間ギャップが G2になった時に、接着剤膜 44bb 1と接着剤膜 44bb2が接着されやすぐその結果、回路層 laと 2が確実に相互接着 されることがでさる。
[0148] 層間ギャップ G2の値は、例えば 1 μ m〜9 μ mの範囲で適宜決定される力 典型的 には 3 mである。し力し、電極 42と 43aの高さ Heと Hbをいつそう小さくすることによ り、： L m以下とすることも可能である。この場合、距離 G2の値は、例えば 0. 05 /z m 〜 ί μ mの範囲で適宜決定される。
[0149] 第 2半導体回路層 2は、以上のようにして、電極 42と電極 43aを用いて第 1半導体 回路層 laの裏面側に固着 (つまり機械的に接続)せしめられると共に、両回路層 la 及び 2の間の電気的接続も同時に行われる。また、それと同時に、両回路層 la及び 2は、互いに接続された電極 43aと電極 42の箇所を除 、て回路層 laと 2の間の隙間 全体に充填された接着剤膜 44bl及び 44b2によって、相互に接着される。
[0150] 以上のようにして電極 42と電極 43aの機械的 ·電気的接続と接着剤膜 44b 1及び 4 4b2の接着が終わると、相互に接合された回路層 1と 2aは室温まで自然冷却される。 そこで、加熱、紫外線照射、薬剤添加等によって一体化された接着剤膜 44bl及び 4 4b2を最終的に硬化させる。処理が容易であることから、加熱により硬化させるのが 好ましい。加熱温度は、接着剤膜 44b 1及び 44b2として使用した接着剤の性質に応 じて、例えば 120〜500°C°Cの範囲内で適宜設定される。こうして、二つの半導体回 路層 laと 2の間の機械的接続と電気的接続が完了する。
[0151] その後の工程は、第 1実施形態の場合と同じであるから、その説明は省略する。
[0152] 以上説明したように、本発明の第 2実施形態に係る集積回路装置の製造方法は、 第 1半導体回路層 laの裏面と第 2半導体回路層 2の表面の双方に電気的絶縁性の 接着剤膜 44bl及び 44b2をそれぞれ形成した点を除 、て、上述した第 1実施形態に 係る集積回路装置の製造方法と同じであるから、第 1実施形態において得られるもの と同一の効果が得られることは明らかである。ただ、第 2実施形態では、二つの接着 剤膜 44bl及び 44b2を使用しているので、第 1実施形態におけるよりも第 2半導体回 路層 2と第 1半導体回路層 laの接着力が増すという利点がある。
[0153] (第 3実施形態）
図 16 (a)〜図 18 (c)及び図 19 (a)〜図 20 (d)は、本発明の第 3実施形態に係る三 次元積層構造を持つ集積回路装置の製造方法を工程毎に示す部分断面図である。 この第 3実施形態も、半導体ウェハーを積み重ねて三次元積層構造を持つ集積回路 装置を製造する例である。
[0154] 第 3実施形態の集積回路装置の製造方法は、三次元積層構造を構成する第 1半 導体回路層 laの裏面 (第 2主面)と第 2半導体回路層 2の表面 (第 1主面)の双方に 電気的絶縁性の接着剤膜 44c及び 44b2をそれぞれ形成した点を除き、第 1実施形 態の集積回路装置の製造方法と同一である。接着剤膜 44cは、導電性プラグ 15及 びマイクロバンプ電極 42とは重ならない形状を持つ力 連続的に形成されており、多 数の接着剤要素には分割されていない点で第 2実施形態とは異なる。接着剤膜 44c と各電極 42との間には、接続時に電極 43aが押し潰されることによって生じる体積増 加を吸収するための領域として、空隙が形成されている。接着剤膜 44b2は、第 2実 施形態と同様に、マイクロバンプ電極 43aとは重ならない形状を持ち、多数の接着剤 要素 44bb2から構成される。よって、以下では、第 1実施形態と同一の工程について はその概略のみを説明し、相違する工程について詳細に説明する。
[0155] 図 16 (a)〜図 18 (c)は、第 1実施形態における図 5 (j)〜図 7 (1)にそれぞれ対応す る。また、図 19 (a)〜図 20 (d)は、第 1実施形態における図 9 (a)〜図 10 (d)にそれ ぞれ対応する。
[0156] まず、第 1実施形態と同一の工程により、図 4 (h)に示す構成の第 1半導体回路層 1 aを形成する。その後、第 1実施形態と同一の材料を用い且つ同一の方法で、図 4 (i) に示すように、露出した各導電性プラグ 15の下端にそれぞれマイクロバンプ電極 42 を形成する。
[0157] 第 1半導体回路層 laの裏面を基準とした電極 42の高さ Heは、例えば 2. 5 μ mとさ れる。
[0158] 次に、第 1実施形態における接着剤膜 44a及び第 2実施形態における接着剤膜 44 blと同様にして、図 16 (a)及び図 19 (a)に示すように、第 1半導体回路層 laの裏面 ( 第 2主面)すなわち SiO膜 41の露出面に、パターン化された電気的絶縁性の接着
2
剤膜 44cを形成する。この接着剤膜 44cは、ポリイミド榭脂や SOG材料等の電気絶 縁性の接着剤を室温でパターン化 (硬化)することにより形成されたものであって、所 定温度に加熱することによりその表面 (露出面)を軟化または流動化することが可能 である。
[0159] 接着剤膜 44cは、電極 42 (そして導電性プラグ 15)とは重ならない形状を持つが、 接着剤要素に分割されておらず、電極 42のある箇所とその近傍を除いて SiO膜 41
2 の露出面の全体を覆っている。したがって、接着剤膜 44cは導電性プラグ 15とも重な らない。
[0160] 図 19 (a)に示すように、第 1半導体回路層 laの裏面を基準とした接着剤膜 44cの 高さは、 Hdであり、例えば、 2 mに設定される。
[0161] 他方、第 1半導体回路層 1と同一の方法により製造された第 2半導体回路層 2の多 層配線構造 30 (すなわち絶縁材料 31)の表面（平坦ィ匕されている）に、図 16 (a)及び 図 19 (a)に示すように、複数のマイクロバンプ電極 43a (高さは Hb)が形成される。電 極 43aは、第 1半導体回路層 laの電極 42と同一の方法で形成される。ここでは、第 1 実施形態と同様に、第 1半導体回路層 la (Siウェハー 11)の裏面に設けられた電極 42の各々について、 4個の電極 43aが対応している。換言すれば、 1個の電極 42に 対して 4個の電極 43aが接合せしめられるようになつている。また、電極 42と 43aを接 触させて加圧した時に、電極 43aのみが選択的に潰れる（塑性変形する）ようにする ため、第 1実施形態と同様に、電極 43aは電極 42よりも機械的強度が低い導電性材 料から形成されている。
[0162] 第 2半導体回路層 2の表面を基準とした電極 43aの高さ Hbは、例えば、 2 /z mに設 定される。
[0163] 次に、第 1実施形態における接着剤膜 44aと同様にして、第 2半導体回路層 2の多 層配線構造 30 (すなわち絶縁材料 31)の表面に、図 16 (a)及び図 19 (a)に示すよう に、パターン化された電気的絶縁性の接着剤膜 44b2が形成される。この接着剤膜 4 4b2は、接着剤膜 44blと同じ電気絶縁性の接着剤を用いて形成されており、所定 形状にパターン化 (硬化)せしめられた後も粘性 (接着性)を有しており、また、所定温 度への加熱によりその表面を軟ィ匕または流動化させることが可能である。
[0164] 接着剤膜 44b2は、バンプ状 (島状）に形成された多数の接着剤要素 44bb2から構 成されており、それらの接着剤要素 44bb2は、図 32 (b)に示すようなレイアウトで、多 層配線構造 30の表面に規則的に分布せしめられている。接着剤膜 44b2は、電極 4 3aと重ならない形状を持ち、電極 43aが形成された箇所とその近傍を除いて配置さ れている。したがって、接着剤膜 44b2 (すなわち、すべての接着剤要素 44bb2)は 電極 42 (導電性プラグ 15)とも重ならな 、。
[0165] 第 2半導体回路層 2の表面を基準とした接着剤要素 44bb2の高さ Haは、例えば、 3 mに設定される。
[0166] 接着剤膜 44cと 44b2の全体積 (硬化後の全体積）の和は、電極 42と 43aを用いて 第 2半導体回路層 2と第 1半導体回路層 laとを機械的'電気的に接続した際に、それ ら二つの回路層 laと 2の間に生じる隙間全体が接着剤膜 44c及び 44b2によって充 填され、且つその隙間力も余分の接着剤膜 44c及び 44b2がはみ出ないような値に 設定されている。これは、回路層 laと 2の固着後に、当該隙間からはみ出た余分な接 着剤膜 44c及び 44b2を除去する作業を避けることができるようにするためである。
[0167] 図 19 (a)に示すように、接着剤膜 44cの厚さ Hdは、電極 42の高さ Heよりも小さくさ れているが（Hdく He)、接着剤膜 44b2の各接着剤要素 44bb2の高さ Ha (これは接 着剤膜 44b2の厚さに等しい）は、電極 43aの高さ Hbよりも大きくされている（Ha >H b)。このため、第 2半導体回路層 2と第 1半導体回路層 laとを接続した際に、加圧に よって各接着剤要素 44bb2が押し潰されて電極 42と電極 43aの周囲や各接着剤要 素 44bb2間の隙間にまでそれぞれ広がって、回路層 laと 2の間に残存する隙間全 体に充填されやす 、ようになって 、る。
[0168] 後述するが、第 2半導体回路層 2と第 1半導体回路層 laとを接続した際に、各電極 43aも押し潰されて塑性変形しその周囲に広げられる。その結果、各電極 42に対応 する 4個の電極 43aは相互に接続されて一体ィ匕される。
[0169] 接着剤膜 44b2が多数の接着剤要素 44bb2に分割されているのは、第 2半導体回 路層 2と第 1半導体回路層 laとを接続する際に、両回路層 2、 laの間に存在する空 気を外部に逃がしやすくするため（つまり脱ガスの容易化のため）である。すなわち、 回路層 2と laがほとんど接続された状態でも、両層 2、 laの間に存在する空気が隣接 する接着剤要素 44bb2の間の隙間を通って外部に押し出されるようにするためであ る。
[0170] ここでは、マイクロバンプ電極 42を形成してカゝら接着剤膜 44cを形成し、マイクロバ ンプ電極 43aを形成して力も接着剤膜 44b2を形成して 、るが、接着剤膜 44cを形成 して力もマイクロバンプ電極 42を形成してもよ 、し、接着剤膜 44b2を形成して力もマ イク口バンプ電極 43aを形成してもよ!/、。
[0171] 続いて、図 16 (a)及び図 19 (a)に示すように、支持基板 40を介して固定された第 1 半導体回路層 laの裏面に、下方力 第 2半導体回路層 2の表面を対向させる。（逆 に、第 2半導体回路層 2を固定しておき、上方力も支持基板 40に固定された第 1半 導体回路層 laを対向させてもよい。）その後、回路層 2と laの間に押圧力を加えて回 路層 2と laを相互に近接させると、各接着剤要素 44bb2の高さ (接着剤膜 44b2の厚 さ） Haは、電極 43aの高さ Hbよりも大きく（Ha>Hb)、接着剤膜 44cの厚さ Hdは、電 極 42の高さ Heよりも小さく（Hdく He)、且つ、 Ha + Hd>Hb + Hcであるから、最初 に、図 19 (b)に示すように、第 2半導体回路層 2の接着剤膜 44b2 (接着剤要素 44bb 2)の先端 (頂部）が第 1半導体回路層 1 aの接着剤膜 44cの表面に接触せしめられる
[0172] その後、回路層 2と laの間に押圧力を加えて両者間の距離を狭めることにより、図 1 6 (b)及び図 20 (c)に示すように、第 2半導体回路層 2の各電極 43aを対応する第 1 半導体回路層 laの電極 42に接触させる。この時の第 1半導体回路層 laの裏面と第 2半導体回路層 2の表面との距離、すなわち層間ギャップを G1とすると、層間ギヤッ プ G1は電極 42の厚さと電極 43aの厚さの和に等しい、すなわち Gl =Hc +Hbであ る。この時、接着剤膜 44c及び 44b2はいずれも押し潰されて変形し、回路層 1と 2の 間の隙間のほぼ全体に押し広げられるが、接着剤膜 44b2は島状の接着剤要素 44b b2に分割されているので、接着剤膜 44b2は当該隙間中にほぼ均一に広がる。また 、変形せしめられた接着剤膜 44cと接着剤膜 44b2との間（と隣接する接着剤要素 44 bb2の間）には、空隙 45が形成されやすいことから、当該隙間中に残存する空気が 空隙 45を通って外部に確実に排出されることができ、最終的に一体化 ·硬化せしめ られた接着剤膜 44b2c中に気泡が生じる恐れをなくすことができる。
[0173] 上述した第 1半導体回路層 laと第 2半導体回路層 2とを対向させて力も電極 42と 4 3aを相互接触させる工程は、第 1実施形態と同様に、室温で行う。第 1半導体回路 層 laと第 2半導体回路層 2との距離 G1の値は、例えば 2 μ m〜10 μ mの範囲で適 宜決定されるが、典型的には 4 mである。し力し、電極 42と 43aの高さ Heと Hbをい つそう小さくすることにより、 2 /z m以下とすることも可能である。この場合、距離 G1の 値は、例えば 0. 1 μ πι〜2 /ζ mの範囲で適宜決定される。この点も第 1実施形態と同 様である。
[0174] その後、互いに接触せしめられた電極 43aと電極 42を、以下のようにして相互に接 合させる。 [0175] すなわち、図 17 (b)及び図 20 (c)の状態にある第 2半導体回路層 2と第 1半導体回 路層 laを室温から所定温度まで加熱する。その温度は、加圧変形状態にある接着 剤膜 44c及び 44b2の表面 (露出面）がわずかに軟ィ匕する力、それらの表面がわずか に流動状態になる温度に設定する。その温度は、接着剤膜 44c及び 44b2に使用す る接着剤の種類によって異なるが、電極 42と電極 43aとが「圧接」する温度を考慮し ながら、例えば 100〜400°Cの範囲内で任意に設定される。このとき、設定する加熱 温度によっては、電極 42及び電極 43aの少なくとも一方が部分的に溶融状態となり、 その表面が湾曲することがある。
[0176] 続いて、第 1実施形態と同様にして、図 18 (c)及び図 20 (d)に示すように、回路層 laと 2の間の隙間を狭めることにより、回路層 laと 2の間の層間ギャップを G1からそ れより小さい G2 (G2く G1)とする。この時、第 1半導体回路層 laの電極 42よりも機 械的強度が低!、第 2半導体回路層 2の電極 43aのみが選択的に押し潰され、電極 4 2と電極 43とが「圧接」によって相互に接合せしめられると共に、接着剤要素 44bb2 力 Sさらに押し広げられて相互に連結 '一体化され、さらに接着剤膜 44cとも連結 '一体 化される。このとき、 1個の電極 42に対応する 4個の電極 43aが潰されて一体的にな り、その結果、電極 42と電極 43aとが一対一対応になる。こうして、相互に圧接された 電極 43aと電極 42の箇所を除いて、回路層 2と laの間の隙間の全体が接着剤膜 44 b2cによって充填され、余分の接着剤膜 44blまたは 44b2が当該隙間からはみ出る こともない。この時の状態は図 18 (c)及び図 20 (c)に示すようになる。
[0177] 加熱時に電極 42及び電極 43aの少なくとも一方が部分的に溶融状態となった場合 は、電極 42と電極 43aの接合は、溶融した電極 42、 43aの「再凝固」により行われる 力 「圧接」と「再凝固」が混合した形で行われる。この点は第 1実施形態と同様である
[0178] この加熱圧接工程では、層間ギャップが G1から G2に減少せしめられる際に、接着 剤膜 44b2が多数の接着剤要素 44bb2に分割されているので、回路層 laと 2の間の 隙間に存在する空気は、接着剤膜 44c及び 44b2 (これらはいずれも加熱によって表 面が軟ィ匕または流動化している)の間の空隙 45と、隣接する接着剤要素 44bb2の間 に残存する微小空間とを通って、外部に確実に排出されることができる。また、接着 剤膜 44cの表面と接着剤膜 44bb2の表面カ^ヽずれも軟化または流動化して!/ヽるの で、層間ギャップが G2になった時に、接着剤膜 44cと接着剤膜 44bb2が接着されや すぐその結果、回路層 laと 2が確実に相互接着されることができる。
[0179] 層間ギャップ G2の値は、例えば 1 μ m〜9 μ mの範囲で適宜決定される力 典型的 には 3 mである。し力し、電極 42と 43aの高さ Heと Hbをいつそう小さくすることによ り、： L m以下とすることも可能である。この場合、距離 G2の値は、例えば 0. 05 /z m 〜 ί μ mの範囲で適宜決定される。
[0180] 第 2半導体回路層 2は、以上のようにして、電極 42と電極 43aを用いて第 1半導体 回路層 laの裏面側に固着 (つまり機械的に接続)せしめられると共に、両回路層 la 及び 2の間の電気的接続も同時に行われる。また、それと同時に、両回路層 la及び 2は、互いに圧接せしめられた電極 43aと電極 42の箇所を除いて回路層 laと 2の間 の隙間全体に充填された接着剤膜 44c及び 44b2によって、相互に接着される。
[0181] 以上のようにして電極 42と電極 43aの機械的 ·電気的接続と接着剤膜 44c及び 44 b2の接着が終わると、相互に接合された回路層 1と 2aは室温まで自然冷却される。 そこで、加熱、紫外線照射、薬剤添加等によって一体化された接着剤膜 44bl及び 4 4b2を最終的に硬化させる。処理が容易であることから、加熱により硬化させるのが 好ましい。加熱温度は、接着剤膜 44b 1及び 44b2として使用した接着剤の性質に応 じて、例えば 120〜500°Cの範囲内で適宜設定される。こうして、二つの半導体回路 層 laと 2の間の機械的接続と電気的接続が完了する。
[0182] その後の工程は、第 1実施形態の場合と同じであるから、その説明は省略する。
[0183] 以上説明したように、本発明の第 3実施形態に係る集積回路装置の製造方法は、 第 1半導体回路層 laの裏面と第 2半導体回路層 2の表面の双方に電気的絶縁性の 接着剤膜 44c及び 44b2をそれぞれ形成した点を除いて、上述した第 1実施形態に 係る集積回路装置の製造方法と同じであるから、第 1実施形態において得られるもの と同一の効果が得られることは明らかである。ただ、第 3実施形態では、二つの接着 剤膜 44c及び 44b2を使用しているので、第 2実施形態と同様に、第 1実施形態にお けるよりも第 2半導体回路層 2と第 1半導体回路層 laの接着力が増すという利点があ る。 [0184] 第 3実施形態では、接着剤膜 44b2は接着剤要素に分割されているが、接着剤膜 4 4cは接着剤要素に分割されていないので、回路層 1と 2aの間の隙間 45にある空気 の排出されやすさは、それだけ第 2実施形態よりも劣る。しかし、接着剤膜 44cを接着 剤要素に分割する必要がないため、接着剤膜 44cの形成工程はそれだけ容易であ る。
[0185] (第 4実施形態）
図 21 (a)〜図 23 (c)及び図 24 (a)〜図 25 (c)は、本発明の第 4実施形態に係る三 次元積層構造を持つ集積回路装置の製造方法を工程毎に示す部分断面図である。 この第 4実施形態も、半導体ウェハーを積み重ねて三次元積層構造を持つ集積回路 装置を製造する例である。
[0186] 第 4実施形態の集積回路装置の製造方法は、三次元積層構造を構成する第 1半 導体回路層 laの裏面 (第 2主面)と第 2半導体回路層 2の表面 (第 1主面)の双方に 電気的絶縁性の接着剤膜 44cl及び 44c2をそれぞれ形成した点を除き、第 1実施 形態の集積回路装置の製造方法と同一である。接着剤膜 44clは、導電性プラグ 15 及びマイクロバンプ電極 42とは重ならない形状を持つ力 連続的に形成されており、 多数の接着剤要素には分割されていない。接着剤膜 44c2も同様に、マイクロバンプ 電極 43aとは重ならない形状を持つが、連続的に形成されており、多数の接着剤要 素には分割されていない。よって、以下では、第 1実施形態と同一の工程については その概略のみを説明し、相違する工程について詳細に説明する。
[0187] 図 21 (a)〜図 23 (c)は、第 1実施形態における図 5 (j)〜図 7 (1)にそれぞれ対応す る。また、図 24 (a)〜図 25 (c)は、第 1実施形態における図 9 (a)〜図 10 (c)にそれ ぞれ対応する。
[0188] まず、第 1実施形態と同一の工程により、図 4 (h)に示す構成の第 1半導体回路層 1 aを形成する。その後、第 1実施形態と同一の材料を用い且つ同一の方法で、図 4 (i) に示すように、露出した各導電性プラグ 15の下端にそれぞれマイクロバンプ電極 42 を形成する。
[0189] 第 1半導体回路層 laの裏面を基準とした電極 42の高さ Heは、例えば 2. 5 μ mとさ れる。 [0190] 次に、第 1実施形態における接着剤膜 44a及び第 2実施形態における接着剤膜 44 blと同様にして、図 21 (a)及び図 24 (a)に示すように、第 1半導体回路層 laの裏面（ 第 2主面)すなわち SiO膜 41の露出面に、パターンィ匕されていない電気的絶縁性の
2
接着剤膜 44clを形成する。この接着剤膜 44clは、ポリイミド榭脂や SOG材料等の 電気絶縁性の接着剤を室温でパターン化 (硬化)することにより形成されたものであ つて、所定温度に加熱することによりその表面 (露出面）を軟化または流動化すること が可能である。
[0191] 接着剤膜 44clは、電極 42 (そして導電性プラグ 15)とは重ならない形状を持つが 、接着剤要素に分割されておらず、電極 42のある箇所とその近傍を除いて SiO膜 4
2
1の露出面の全体を覆っている。したがって、接着剤膜 44c 1は導電性プラグ 15とも 重ならない。
[0192] 図 24 (a)に示すように、第 1半導体回路層 laの裏面を基準とした接着剤要素 44cl の高さは、 Hdであり、例えば、 2 mに設定される。
[0193] 他方、第 1半導体回路層 1と同一の方法により製造された第 2半導体回路層 2の多 層配線構造 30 (すなわち絶縁材料 31)の表面（平坦ィ匕されている）に、図 21 (a)及び 図 24 (a)に示すように、複数のマイクロバンプ電極 43a (高さは Hb)が形成される。電 極 43aは、第 1半導体回路層 laの電極 42と同一の方法で形成される。ここでは、第 1 実施形態と同様に、第 1半導体回路層 la (Siウェハー 11)の裏面に設けられた電極 42の各々について、 4個の電極 43aが対応している。換言すれば、 1個の電極 42に 対して 4個の電極 43aが接合せしめられるようになつている。また、電極 42と 43aを接 触させて加圧した時に、電極 43aのみが選択的に潰れる（塑性変形する）ようにする ため、第 1実施形態と同様に、電極 43aは電極 42よりも機械的強度が低い導電性材 料から形成されている。
[0194] 第 2半導体回路層 2の表面を基準とした電極 43aの高さ Hbは、例えば、 2. 5 mに 設定される。
[0195] 次に、第 1実施形態における接着剤膜 44aと同様にして、第 2半導体回路層 2の多 層配線構造 30 (すなわち絶縁材料 31)の表面に、図 21 (a)及び図 24 (a)に示すよう に、ノターン化された電気的絶縁性の接着剤膜 44c2が形成される。この接着剤膜 4 4c2は、接着剤膜 44clと同じ電気絶縁性の接着剤を用いて形成されており、所定形 状に硬化せしめられた後も粘性 (接着性)を有しており、また、所定温度への加熱に よりその表面を軟ィ匕または流動化させることが可能である。
[0196] 接着剤膜 44c2も、接着剤膜 44clと同様に、電極 43aとは重ならない形状を持つが
、接着剤要素に分割されておらず、電極 43aのある箇所とその近傍を除いて多層配 線構造 30の表面の全体を覆って ヽる。
[0197] 第 2半導体回路層 2の表面を基準とした接着剤膜 44c2の厚さ Haは、例えば、 2 μ mに設定される。
[0198] 接着剤膜 44clと 44c2の全体積 (硬化後の全体積）の和は、電極 42と 43aを用い て第 2半導体回路層 2と第 1半導体回路層 laとを機械的'電気的に接続した際に、そ れら二つの回路層 laと 2の間に生じる隙間全体が接着剤膜 44cl及び 44c2によって 充填され、且つその隙間力も余分の接着剤膜 44cl及び 44c2がはみ出ないような値 に設定されている。これは、回路層 laと 2の接続後に、当該隙間からはみ出た余分な 接着剤膜 44cl及び 44c2を除去する作業を避けることができるようにするためである
[0199] 接着剤膜 44cl及び 44c2は、電極 42と 43aがある箇所とその近傍には存在しない ため、図 24 (a)に示すように、接着剤膜 44clの厚さ Hdは、電極 42の高さ Heよりも小 さく設定され (Hdく He)、且つ、接着剤膜 44c2の厚さ Haは、電極 43aの高さ Hbより も小さく設定されている (Haく Hb)。これは、第 2半導体回路層 2と第 1半導体回路層 laとを接続した際に、加圧によって接着剤膜 44clと 44c2がそれぞれ押し潰されて 電極 42と電極 43aの周囲にまで広がって、回路層 laと 2の間に残存する隙間全体に 充填されるようにするためである。
[0200] 後述するが、第 2半導体回路層 2と第 1半導体回路層 laとを接続した際に、各電極 43aも押し潰されて塑性変形しその周囲に広げられる。その結果、各電極 42に対応 する 4個の電極 43aは相互に接続されて一体ィ匕される。
[0201] ここでは、マイクロバンプ電極 42を形成してカゝら接着剤膜 44c 1を形成し、マイクロ バンプ電極 43aを形成して力も接着剤膜 44c2を形成しているが、接着剤膜 44clを 形成してカゝらマイクロバンプ電極 42を形成してもよ ヽし、接着剤膜 44c2を形成して 力 マイクロバンプ電極 43aを形成してもよ!/、。
[0202] 続いて、図 21 (a)及び図 24 (a)に示すように、支持基板 40を介して固定された第 1 半導体回路層 laの裏面に、下方力 第 2半導体回路層 2の表面を対向させる。（逆 に、第 2半導体回路層 2を固定しておき、上方力も支持基板 40に固定された第 1半 導体回路層 laを対向させてもよい。）その後、回路層 2と laの間に押圧力を加えて回 路層 2と laを相互に近接させると、接着剤膜 44clの厚さ Hdは電極 42の高さ Heより も小さく設定され (Hdく He)、接着剤膜 44c2の厚さ Haは電極 43aの高さ Hbよりも小 さく設定されている（Haく Hb)ので、最初に、図 22 (b)及び図 24 (b)に示すように、 第 2半導体回路層 2の電極 42の先端 (頂部）が第 1半導体回路層 laの電極 43aの先 端 (頂部）に接触せしめられる。この時の回路層 1と 2の間の層間ギャップは G1である (Gl =Hc+Hb) 0
[0203] この時、接着剤膜 44c 1及び 44c2は接合'一体ィ匕せず、接着剤膜 44cl及び 44c2 の対向面の間に隙間 45が形成される。このため、空気はその隙間 45を通って容易 に外部に排出されることができる。
[0204] 上述した第 1半導体回路層 laと第 2半導体回路層 2とを対向させて力も電極 42と 4 3aを相互接触させる工程は、第 1実施形態と同様に、室温で行う。第 1半導体回路 層 laと第 2半導体回路層 2との距離 G1の値は、例えば 2 μ m〜10 μ mの範囲で適 宜決定されるが、典型的には 4 mである。し力し、電極 42と 43aの高さ Heと Hbをい つそう小さくすることにより、 2 /z m以下とすることも可能である。この場合、距離 G1の 値は、例えば 0. 1 μ πι〜2 /ζ mの範囲で適宜決定される。この点も第 1実施形態と同 様である。
[0205] その後、互いに接触せしめられた電極 43aと電極 42を、以下のようにして相互に接 合させる。
[0206] すなわち、図 22 (b)及び図 24 (b)の状態にある第 2半導体回路層 2と第 1半導体回 路層 laを室温から所定温度まで加熱する。その温度は、接着剤膜 44cl及び 44c2 の表面 (露出面）がわずかに軟ィヒする力 それらの表面がわずかに流動状態になる 温度に設定する。その温度は、接着剤膜 44c 1及び 44c2に使用する接着剤の種類 によって異なるが、電極 42と電極 43aとが「圧接」する温度を考慮しながら、例えば 1 00〜400°Cの範囲内で任意に設定される。このとき、設定する加熱温度によっては、 電極 42及び電極 43aの少なくとも一方が部分的に溶融状態となり、その表面が湾曲 することがある。
[0207] 続いて、押圧力を印加することにより、第 1実施形態と同様にして、図 23 (c)及び図 25 (c)に示すように、回路層 laと 2の間の隙間を狭めることにより、回路層 laと 2の間 の層間ギャップを G1からそれより小さい G2 (G2く G1)とする。この時、第 2半導体回 路層 2の電極 43aと第 1半導体回路層 laの電極 42の間には、圧縮力が作用する。そ の結果、電極 42よりも機械的強度が低い電極 43aのみが選択的に押し潰されて、電 極 42と電極 43とが「圧接」によって相互に接合せしめられると共に、接着剤膜 44cl 及び 44c2が相互に接触し、押し広げられながら相互に連結 ·一体ィ匕される。このとき 、 1個の電極 42に対応する 4個の電極 43aが潰されて一体的になり、その結果、電極 42と電極 43aとが一対一対応になる。こうして、相互に圧接された電極 43aと電極 42 の箇所を除いて、回路層 2と laの間の隙間の全体が接着剤膜 44clc2によって充填 され、余分の接着剤膜 44clまたは 44c2が当該隙間からはみ出ることもない。る。こ の時の状態は図 23 (c)及び図 25 (c)に示すようになる。
[0208] 加熱時に電極 42及び電極 43aの少なくとも一方が部分的に溶融状態となった場合 は、電極 42と電極 43aの接合は、溶融した電極 42、 43aの「再凝固」により行われる 力 「圧接」と「再凝固」が混合した形で行われる。この点は第 1実施形態と同様である
[0209] この第 4実施形態では、接着剤膜 44cl及び 44c2の双方が接着剤要素に分割され ていないので、この加熱圧接工程では、接着剤膜 44cl及び 44c2の対向面の間に 存在する空気は、層間ギャップが G2に狭められる前に隙間 45を通って外部に排出 される。接着剤膜 44clの表面と接着剤膜 44c2の表面がいずれも軟ィ匕または流動化 しているので、層間ギャップが G2になった時に、接着剤膜 44clと接着剤膜 44c2が 接着されやすぐその結果、回路層 laと 2が確実に相互接着されることができる。この 点は、第 1実施形態と同様である。
[0210] 層間ギャップ G2の値は、例えば 1 μ m〜9 μ mの範囲で適宜決定される力 典型的 には 3 mである。し力し、電極 42と 43aの高さ Heと Hbをいつそう小さくすることによ り、： L m以下とすることも可能である。この場合、距離 G2の値は、例えば 0. 05 /z m 〜 ί μ mの範囲で適宜決定される。
[0211] 第 2半導体回路層 2は、以上のようにして、電極 42と電極 43aを用いて第 1半導体 回路層 laの裏面側に固着 (つまり機械的に接続)せしめられると共に、両回路層 la 及び 2の間の電気的接続も同時に行われる。また、それと同時に、両回路層 la及び 2は、互いに接続された電極 43aと電極 42の箇所を除 、て回路層 laと 2の間の隙間 全体に充填された接着剤膜 44bl及び 44b2によって、相互に接着される。
[0212] 以上のようにして電極 42と電極 43aの機械的 ·電気的接続と接着剤膜 44c 1及び 4 4c2の接着が終わると、相互に接合された回路層 1と 2aは室温まで自然冷却される。 そこで、加熱、紫外線照射、薬剤添加等によって一体化された接着剤膜 44cl及び 4 4c2を最終的に硬化させる。処理が容易であることから、加熱により硬化させるのが 好ましい。加熱温度は、接着剤膜 44cl及び 44cとして使用した接着剤の性質に応じ て、例えば 120〜500°Cの範囲内で適宜設定される。こうして、二つの半導体回路層 laと 2の間の機械的接続と電気的接続が完了する。
[0213] その後の工程は、第 1実施形態の場合と同じであるから、その説明は省略する。
[0214] 以上説明したように、本発明の第 4実施形態に係る集積回路装置の製造方法は、 第 1半導体回路層 laの裏面と第 2半導体回路層 2の表面の双方に電気的絶縁性の 接着剤膜 44cl及び 44c2をそれぞれ形成した点を除 、て、上述した第 1実施形態に 係る集積回路装置の製造方法と同じであるから、第 1実施形態において得られるもの と同一の効果が得られることは明らかである。ただ、第 4実施形態では、二つの接着 剤膜 44cl及び 44c2を使用しているので、第 2実施形態と同様に、第 1実施形態に おけるよりも第 2半導体回路層 2と第 1半導体回路層 laの接着力が増すという利点が ある。
[0215] 第 4実施形態では、接着剤膜 44cl及び 44c2の双方が接着剤要素に分割されて いないので、回路層 1と 2aの間の隙間 45にある空気の排出されやすさは、それだけ 第 2実施形態よりも劣る。しかし、接着剤膜 44cl及び 44c2を接着剤要素に分割する 必要がな!、ため、接着剤膜 44c 1及び 44c2の形成工程はそれだけ容易である。
[0216] (第 5実施形態） 図 26 (a)〜図 29 (e)及び図 30 (a)〜図 31 (d)は、本発明の第 5実施形態に係る三 次元積層構造を持つ集積回路装置の製造方法を工程毎に示す部分断面図である。 この第 5実施形態も、半導体ウェハーを積み重ねて三次元積層構造を持つ集積回路 装置を製造する例である。
[0217] 第 5実施形態の集積回路装置の製造方法は、三次元積層構造を構成する第 1半 導体回路層 laの裏面 (第 2主面）にはマイクロバンプ電極を形成せず、導電性プラグ 15の端を直接、第 2半導体回路層 2の表面 (第 1主面)のマイクロバンプ電極 43aに 接触させるようにした点を除き、第 1実施形態の集積回路装置の製造方法と同一であ る。よって、以下では、第 1実施形態と同一の工程についてはその概略のみを説明し 、相違する工程について詳細に説明する。
[0218] まず、第 1実施形態と同一の工程により、図 3 (f)に示す構成の第 1半導体回路層 1 aを形成する。その後、第 1実施形態と同様にして、基板 11の裏面と露出した SiO膜
2
14の上に SiO膜 41を形成し、図 3 (g)に示す構成を得る。こうして得た構成を再度、
2
図 26 (a)に示している。この後の工程は、第 1実施形態とは異なる。
[0219] すなわち、図 3 (g)及び図 26 (a)に示す構成において、公知のエッチング方法によ り、導電性プラグ 15の端部を覆う部分の SiO膜 41を選択的に除去し、導電性プラグ
2
15の端部 15aを露出させる。その結果、図 26 (b)に示すように、導電性プラグ 15の 端部 15aが SiO膜 41から突出する。残存した SiO膜 41は、半導体基板 11の裏面
2 2
の導電性プラグ 15以外の部分を覆っている。以下、このような構造を持つ第 1半導体 回路層を lbとする。第 1実施形態とは異なり、第 1半導体回路層 lbの裏面全体は平 坦になっていない。また、露出した各導電性プラグ 15の下端に、マイクロバンプ電極 42は形成されない。
[0220] 図 30 (a)に示すように、各導電性プラグ 15の突出部分の第 1半導体回路層 lbの裏 面（SiO膜 41の表面）を基準とした高さは、 Heであり、例えば 1 μ mとされる。
2
[0221] 次に、第 1半導体回路層 lbの裏面に、以下のようにして、第 2半導体回路層 2を固 着させる。ここでは、第 2半導体回路層 2は、第 1半導体回路層 1とほぼ同一の構成を 有しており、また第 1半導体回路層 1と同一の方法で製造されると仮定し、対応する 要素には第 1半導体回路層 1の場合と同一符号を付してその説明を省略する。なお 、必要に応じて、第 2半導体回路層 2を第 1半導体回路層 1とは異なる構成としてもよ いことは言うまでもない。
[0222] 第 2半導体回路層 2の多層配線構造 30 (すなわち絶縁材料 31)の表面 (平坦化さ れている）には、図 27 (c)及び図 30 (a)に示すように、複数のマイクロバンプ電極 43 aが形成される。これらの電極 43aは、第 1実施形態における第 1半導体回路層 lbの マイクロバンプ電極 42と同一の方法で形成される。ここでは、第 1半導体回路層 lb ( Siウェハー 11)に設けられた導電性プラグ 15の各々について、 4個の電極 43aが対 応している。換言すれば、 1個の導電性プラグ 15に対して 4個の電極 43aが接合せし められるようになっている。
[0223] また、導電性プラグ 15と電極 43aを互いに加圧接触させた時に、電極 43aのみが 選択的に潰れる（塑性変形する)ようにするため、電極 43aは導電性プラグ 15よりも硬 度が十分低い導電性材料から形成されている。例えば、第 1実施形態と同様に、電 極 42をタングステン (W)により形成した場合、電極 43aはインジウム（In)と金 (Au)の 積層体 (InZAu)により形成するのが好ましい。また、電極 42を銅 (Cu)により形成し た場合は、電極 43aは錫（Sn)と銀 (Ag)の積層体 (SnZAg)により形成するのが好 ましい。
[0224] 次に、第 2半導体回路層 2の多層配線構造 30 (すなわち絶縁材料 31)の表面に、 図 27 (c)及び図 30 (a)に示すように、パターン化された電気的絶縁性の接着剤膜 4 4aが第 1実施形態と同じ方法で形成される。この接着剤膜 44aは、第 1実施形態で 用いられたものと同じであって、バンプ状（島状）に形成された多数の接着剤要素 44 aa (高さは Ha)から構成されており、それら接着剤要素 44aaは多層配線構造 30の表 面に規則的に分布せしめられている。接着剤膜 44aは、電極 43aのいずれとも重なら ない形状を持ち、電極 43aが形成された箇所とその近傍を除いて配置されている。し たがって、接着剤膜 44a (すなわち、すべての接着剤要素 44aa)は、第 1半導体回路 層 lbの導電性プラグ 15とも重ならな 、。
[0225] 図 30 (a)に示すように、第 2半導体回路層 2の表面を基準とした接着剤要素 44aa の高さは、 Haであり、例えば、 4 mに設定される。
[0226] 接着剤膜 44aの全体積 (硬化後の全体積）は、導電性プラグ 15と電極 43aを用い て第 2半導体回路層 2と第 1半導体回路層 lbとを接続した際に、それら二つの回路 層 lbと 2の間に生じる隙間全体が接着剤膜 44aによって充填され、且つその隙間か ら余分の接着剤膜 44aがはみ出ないような値に設定される。接着剤膜 44aは、導電 性プラグ 15と電極 43aがある箇所とその近傍には存在しないので、図 30 (a)に示す ように、各接着剤要素 44aaの高さ Ha (これは接着剤膜 44aの厚さに等しい）は、電極 43aの高さ Hbよりも大きくされており（Ha >Hb)、第 2半導体回路層 2と第 1半導体回 路層 lbとを接合した際に各接着剤要素 44aaが押しつぶされて導電性プラグ 15と電 極 43aがある箇所の周囲まで広がり、回路層 lbと 2の間に生じる隙間全体に充填さ れやす 、ようになって 、る。
[0227] 第 2半導体回路層 2の表面を基準とした電極 43aの高さ Hbの典型例は、例えば、 2 μ mであ 。
[0228] 接着剤膜 44aが多数の接着剤要素 44aaに分けられているのは、第 2半導体回路 層 2と第 1半導体回路層 lbとを接合する際に、両回路層 2、 lbの間に存在する空気 を外部に逃がしやすくするため（つまり脱ガスの容易化のため）である。すなわち、回 路層 2と lbがほとんど接続された状態でも、両層 2、 lbの間に存在する空気が隣接 する接着剤要素 44aaの間の隙間を通って外部に押し出されるようにするためである
[0229] ここでは、マイクロバンプ電極 43aを形成してカゝら接着剤膜 44aを形成しているが、 接着剤膜 44aを形成して力もマイクロバンプ電極 43aを形成してもよい。
[0230] 続いて、図 27 (a)及び図 30 (a)に示すように、支持基板 40を介して固定された第 1 半導体回路層 lbの裏面に、下方力も第 2半導体回路層 2の表面を対向させる。（逆 に、第 2半導体回路層 2を固定しておき、上方力も支持基板 40に固定された第 1半 導体回路層 lbを対向させてもよい。）その後、回路層 2と lbの間に押圧力を加えて 回路層 2と lbを相互に近接させると、各接着剤要素 44aaの高さ (接着剤膜 44aの厚 さ） Haは、電極 43aの高さ Hbよりも大きく（Ha>Hb)、且つ導電性プラグ 15の突出 高さ Heと電極 43aの高さ Hbの和より大きい（Ha >Hb + He)ため、最初に、図 30 (b )に示すように、第 2半導体回路層 2の接着剤膜 44a (接着剤要素 44aa)の先端 (頂 部）が第 1半導体回路層 lbの裏面に接触せしめられる。 [0231] その後、回路層 2と lbの間に押圧力を加えて両者間の距離を狭めることにより、図 2 8 (d)及び図 31 (c)に示すように、第 2半導体回路層 2の各電極 43aを対応する第 1 半導体回路層 lbの電極 42に接触させる。この時の第 1半導体回路層 lbの裏面と第 2半導体回路層 2の表面との距離すなわち層間ギャップ G1は、導電性プラグ 15の突 出高さと電極 43aの高さの和に等しい、すなわち Gl =He + Hbである。この時、接着 剤膜 44aは押し潰されて変形し、回路層 lbと 2の間の隙間のほぼ全体に押し広げら れるが、接着剤膜 44aは島状の接着剤要素 44aaに分割されているので、接着剤膜 4 4aは当該隙間中にほぼ均一に広がる。また、第 1半導体回路層 lbの裏面と変形せ しめられた接着剤膜 44aとの間（と隣接する接着剤要素 44aaの間）には、空隙 45が 形成されやす ヽことから、当該隙間中に残存する空気が空隙 45を通って外部に確 実に排出されることができ、最終的に一体化'硬化せしめられた接着剤膜 44a中に気 泡が生じる恐れをなくすことができる。
[0232] 上述した第 1半導体回路層 lbと第 2半導体回路層 2とを対向させて力 導電性ブラ グ 15と電極 43aとを相互接触させる工程は、第 1実施形態と同様に、室温で行う。第 1半導体回路層 lbと第 2半導体回路層 2との距離 G1の値は、例えば 2 m〜10 m の範囲で適宜決定される力 典型的には 4 mである。し力し、電極 42と 43aの高さ Heと Hbをいつそう小さくすることにより、 2 /z m以下とすることも可能である。この場合 、距離 G1の値は、例えば 0. 1 μ πι〜2 /ζ mの範囲で適宜決定される。この点も第 1 実施形態と同様である。
[0233] その後、互いに接触せしめられた電極 43aと電極 42を、以下のようにして相互に接 続させる。
[0234] すなわち、図 28 (d)及び図 30 (b)の状態にある第 2半導体回路層 2と第 1半導体回 路層 lbを室温から所定温度まで加熱する。その温度は、加圧変形状態にある接着 剤膜 44aの表面 (露出面）がわずかに軟ィ匕するか、その表面がわずかに流動状態に なる温度に設定する。その温度は、接着剤膜 44aに使用する接着剤の種類によって 異なるが、導電性プラグ 15と電極 43aとが「圧接」する温度を考慮しながら、例えば 1 00〜400°Cの範囲内で任意に設定される。このとき、設定する加熱温度によっては、 電極 43aが部分的に溶融状態となり、その表面が湾曲することがある。 [0235] 続いて、押圧力を印加することにより、第 1半導体回路層 lbに対して下方力 第 2 半導体回路層 2をさらに近づけ、あるいは第 2半導体回路層 2に対して上方力 第 1 半導体回路層 lbを下降させることにより、図 29 (e)及び図 31 (d)に示すように、回路 層 lbと 2の間の隙間を狭める。換言すれば、回路層 lbと 2の間の層間ギャップを G1 力もそれより小さい G2 (G2く G1)とする。この時、第 2半導体回路層 2の電極 43aと 第 1半導体回路層 lbの導電性プラグ 15の間には、圧縮力が作用する。その結果、 導電性プラグ 15よりも機械的強度が低い電極 43aのみが選択的に押し潰されて、導 電性プラグ 15と電極 43とが「圧接」によって相互に接合せしめられると共に、接着剤 要素 44aaがさらに押し広げられて相互に連結.一体ィ匕される。このとき、 1個の導電 性プラグ 15に対応する 4個の電極 43aが潰されて一体的になり、その結果、導電性 プラグ 15と電極 43aとが一対一対応になる。こうして、相互に圧接された電極 43aと 導電性プラグ 15の箇所を除いて、回路層 2と lbの間の隙間の全体が接着剤膜 44a によって充填され、余分の接着剤膜 44blまたは 44b2が当該隙間からはみ出ること もな 、。この時の状態は図 29 (e)及び図 31 (d)に示すようになる。
[0236] この加熱圧接工程では、層間ギャップが G1から G2に減少せしめられる際に、回路 層 laと 2の間の隙間に存在する空気 (大気)は、第 1半導体回路層 lbの裏面と接着 剤膜 44a (これらは 、ずれも加熱によって表面が軟化または流動化して!/、る）との間 の空隙 45と、隣接する接着剤要素 44aaの間に残存する微小空間とを通って、外部 に確実に排出されることができる。また、接着剤膜 44aの表面が軟ィ匕または流動化し ているので、層間ギャップが G2になった時に、第 1半導体回路層 lbの裏面と接着剤 膜 44aが接着されやすぐその結果、回路層 lbと 2が確実に相互接着されることがで きる。
[0237] 加熱時に電極 43aが部分的に溶融状態となった場合は、導電性プラグ 15と電極 4 3aの接合は、溶融した電極 43aの「再凝固」により行われる力、「圧接」と「再凝固」が 混合した形で行われる。この点は第 1実施形態と同様である。
[0238] 層間ギャップ G2の値は、例えば 1 μ m〜9 μ mの範囲で適宜決定される力 典型的 には 3 mである。し力し、電極 42と 43aの高さ Heと Hbをいつそう小さくすることによ り、： L m以下とすることも可能である。この場合、距離 G2の値は、例えば 0. 05 /z m 〜 ί μ mの範囲で適宜決定される。
[0239] 第 2半導体回路層 2は、以上のようにして、導電性プラグ 15と電極 43aを用いて第 1 半導体回路層 lbの裏面側に固着 (つまり機械的に接続)せしめられると共に、両回 路層 lb及び 2の間の電気的接続も同時に行われる。また、それと同時に、両回路層 lb及び 2は、互いに接続された導電性プラグ 15及び電極 43aの箇所を除いて回路 層 lbと 2の間の隙間全体に充填された接着剤膜 44aによって、相互に接着される。
[0240] 以上のようにして導電性プラグ 15と電極 43aの機械的'電気的接続と接着剤膜 44a の接着が終わると、相互に接合された回路層 lbと 2は室温まで自然冷却される。そこ で、加熱、紫外線照射、薬剤添加等によって一体化された接着剤膜 44aを最終的に 硬化させる。処理が容易であることから、加熱により硬化させるのが好ましい。加熱温 度は、接着剤膜 44aとして使用した接着剤の性質に応じて、例えば 120〜500°Cの 範囲内で適宜設定される。こうして、二つの半導体回路層 lbと 2の間の機械的接続と 電気的接続が完了する。
[0241] その後の工程は、第 1実施形態の場合と同じであるから、その説明は省略する。
[0242] 以上説明したように、本発明の第 5実施形態に係る集積回路装置の製造方法は、 第 1半導体回路層 lbと第 2半導体回路層 2の接合を導電性プラグ 15 (電極 42は使 用しない）と電極 43aを用いて行う点を除いて、上述した第 1実施形態に係る集積回 路装置の製造方法と同じであるから、第 1実施形態において得られるものと同一の効 果が得られることは明らかである。また、第 5実施形態では、電極 42を形成する工程 が不要なので、第 1実施形態におけるよりも工程が少し簡単になる、という利点がある
[0243] (第 6実施形態）
図 33は、本発明の第 6実施形態に係る三次元積層構造を持つ集積回路装置の製 造方法を示す部分拡大断面図である。この第 6実施形態は、上述した第 1実施形態 の変形例 1に相当する。
[0244] 上記第 1実施形態では、図 9 (a)に示すように、島状の接着剤要素 44aaの高さ (接 着剤膜 44aの厚さ） Haは、電極 43aの高さ Hbよりも大きく設定され (Ha>Hb)、且つ 電極 42の高さ Heと電極 43aの高さ Hbの和よりも大きく設定されている（Ha>Hb + Hc)。このため、第 1半導体回路層 laと第 2半導体回路層 2の接続工程では、接着 剤膜 44aが第 1半導体回路層 laに先に接触して変形せしめられ、その後で電極 42 と 43aが相互に接触する。しかし、本発明はこのような関係に限定されるわけではな い。
[0245] ここで述べる第 6実施形態に係る集積回路装置の製造方法では、図 33 (a)に示す ように、島状の接着剤要素 44aaの高さ (接着剤膜 44aの厚さ) Haが、電極 43aの高さ Hbよりも大きく設定されている (Ha >Hb)点は、上記第 1実施形態と同じであるが、 電極 42の高さ Heと電極 43aの高さ Hbの和よりも小さく設定されている（Haく Hb + He)点が異なる。このため、第 1半導体回路層 laと第 2半導体回路層 2の接続工程 では、図 33 (b)に示すように、まず電極 42と 43aが相互に接触し、その後に、加圧に よる電極 43aの変形に伴って、接着剤膜 44aが第 1半導体回路層 laに接触して変形 せしめられる。それ以外の点は上記第 1実施形態と同じである。
[0246] したがって、第 6実施形態に係る集積回路装置の製造方法においても、上記第 1実 施形態と同様の効果が得られることは明らかである。
[0247] (第 7実施形態）
図 34は、本発明の第 7実施形態に係る三次元積層構造を持つ集積回路装置の製 造方法を示す部分拡大断面図である。この第 7実施形態は、上述した第 1実施形態 の変形例 2に相当する。
[0248] ここで述べる第 7実施形態に係る集積回路装置の製造方法では、図 34 (a)に示す ように、島状の接着剤要素 44aaの高さ (接着剤膜 44aの厚さ) Haが、電極 43aの高さ Hbよりも小さく設定されている（Ha< Hb)点で、上記第 1実施形態とは異なる。この ため、第 1半導体回路層 laと第 2半導体回路層 2の接続工程では、図 34 (b)に示す ように、まず電極 42と 43aが相互に接触し、その後に、加圧による電極 43aの変形に 伴って、接着剤膜 44aが第 1半導体回路層 laに接触して変形せしめられる。また、電 極 43aの変形量が、第 6実施形態よりも大きくなる。それ以外の点は上記第 1実施形 態と同じである。
[0249] 第 7実施形態では、第 1半導体回路層 laと第 2半導体回路層 2の間の隙間に接着 剤膜 44aが充填されるようにするため、電極 43aの変形量を大きくする必要がある。そ こで、電極 43aと共に電極 42も塑性変形するように構成するのが好ましい。
[0250] 第 7実施形態に係る集積回路装置の製造方法においても、上記第 1実施形態と同 様の効果が得られることは明らかである。
[0251] (第 8実施形態）
図 35は、本発明の第 8実施形態に係る三次元積層構造を持つ集積回路装置の製 造方法を示す部分拡大断面図である。この第 8実施形態は、上述した第 1実施形態 の変形例 3に相当する。
[0252] ここで述べる第 8実施形態に係る集積回路装置の製造方法では、図 35 (a)に示す ように、島状の接着剤要素 44aaの高さ (接着剤膜 44aの厚さ) Haが、電極 43aの高さ Hbよりも大きく設定されている (Ha >Hb)点は、上記第 1実施形態と同じであるが、 電極 42の高さ Heと電極 43aの高さ Hbの和にほぼ等しく設定されている（Ha^Hb + He)点が異なる。このため、第 1半導体回路層 laと第 2半導体回路層 2の接続工程 では、電極 42と 43aが相互に接触するのとほぼ同時に、接着剤膜 44aが第 1半導体 回路層 laの裏面に接触する。それ以外の点は上記第 1実施形態と同じである。
[0253] したがって、第 8実施形態に係る集積回路装置の製造方法においても、上記第 1実 施形態と同様の効果が得られることは明らかである。
[0254] (第 9実施形態）
図 36は、本発明の第 9実施形態に係る三次元積層構造を持つ集積回路装置の製 造方法を示す部分拡大断面図である。この第 9実施形態は、上述した第 2実施形態 の変形例 1に相当する。
[0255] 上記第 2実施形態では、図 14 (a)に示すように、島状の接着剤要素 44bb2の高さ（ 接着剤膜 44b2の厚さ） Haは、電極 43aの高さ Hbよりも大きく設定され (Ha >Hb)、 島状の接着剤要素 44bblの高さ（接着剤膜 44blの厚さ） Hdは、電極 42の高さ He よりも大きく設定されている (Hc< Hd)。このため、第 1半導体回路層 laと第 2半導体 回路層 2の接続工程では、先に接着剤膜 44bl及び 44b2が相互に接触して変形せ しめられ、その後で電極 42と 43aが相互に接触する。しかし、本発明はこのような関 係に限定されるわけではない。
[0256] ここで述べる第 9実施形態に係る集積回路装置の製造方法では、図 36 (a)に示す ように、島状の接着剤要素 44bb2の高さ (接着剤膜 44b2の厚さ) Haが、電極 43aの 高さ Hbよりも大きく設定されている (Ha >Hb)点は、上記第 2実施形態と同じである 力 島状の接着剤要素 44bblの高さ (接着剤膜 44blの厚さ) Hdが、電極 42の高さ Heよりも小さく設定されており（He >Hd)、且つ、接着剤要素 44bb2の高さ (接着剤 膜 44b2の厚さ） Haと接着剤要素 44bblの高さ（接着剤膜 44blの厚さ） Hdの和が、 電極 42の高さ Heと電極 43aの高さ Hbの和よりも大きく設定されている（Ha + Hd> Hb + Hc)点が異なる。このため、第 1半導体回路層 laと第 2半導体回路層 2の接続 工程では、まず接着剤膜 44b 1と 44b2が相互に接触し、その後、電極 42と 43aが相 互に接触する。それ以外の点は上記第 2実施形態と同じである。
[0257] したがって、第 9実施形態に係る集積回路装置の製造方法においても、上記第 2実 施形態と同様の効果が得られることは明らかである。
[0258] (第 10実施形態）
図 37は、本発明の第 10実施形態に係る三次元積層構造を持つ集積回路装置の 製造方法を示す部分拡大断面図である。この第 10実施形態は、上述した第 2実施 形態の変形例 2に相当する。
[0259] ここで述べる第 9実施形態に係る集積回路装置の製造方法では、図 37 (a)に示す ように、島状の接着剤要素 44bb2の高さ (接着剤膜 44b2の厚さ) Haが、電極 43aの 高さ Hbよりも大きく設定されている (Ha >Hb)点は、上記第 2実施形態と同じである 力 島状の接着剤要素 44bblの高さ (接着剤膜 44blの厚さ) Hdが、電極 42の高さ Heよりも小さく設定されており（He >Hd)、且つ、接着剤要素 44bb2の高さ Haと接 着剤要素 44bblの高さ Hdの和が、電極 42の高さ Heと電極 43aの高さ Hbの和よりも 小さく設定されている (Ha + Hdく Hb + Hc)点が異なる。このため、第 1半導体回路 層 laと第 2半導体回路層 2の接続工程では、まず電極 42と 43aが相互に接触し、そ の後、接着剤膜 44blと 44b2が相互に接触する。それ以外の点は上記第 2実施形 態と同じである。
[0260] したがって、第 10実施形態に係る集積回路装置の製造方法においても、上記第 2 実施形態と同様の効果が得られることは明らかである。
[0261] 第 10実施形態では、第 1半導体回路層 laと第 2半導体回路層 2の間の隙間に接 着剤膜 44bl及び 44b2が充填されるようにするため、電極 43aの変形量を大きくする 必要がある。そこで、電極 43aと共に電極 42も塑性変形するように構成するのが好ま しい。
[0262] (第 11実施形態）
図 38は、本発明の第 11実施形態に係る三次元積層構造を持つ集積回路装置の 製造方法を示す部分拡大断面図である。この第 11実施形態は、上述した第 2実施 形態の変形例 3に相当する。
[0263] ここで述べる第 11実施形態に係る集積回路装置の製造方法では、図 38 (a)に示 すように、島状の接着剤要素 44bb2の高さ (接着剤膜 44b2の厚さ) Haが、電極 43a の高さ Hbよりも小さく設定され (Haく Hb)、島状の接着剤要素 44bblの高さ (接着 剤膜 44blの厚さ） Hdが、電極 42の高さ Heよりも小さく設定されて 、る（He >Hd)点 力 第 2実施形態とは異なる。このため、第 1半導体回路層 laと第 2半導体回路層 2 の接続工程では、まず電極 42と 43aが相互に接触し、その後、接着剤膜 44b 1と 44b 2が相互に接触する。それ以外の点は上記第 2実施形態と同じである。
[0264] したがって、第 11実施形態に係る集積回路装置の製造方法においても、上記第 2 実施形態と同様の効果が得られることは明らかである。
[0265] (第 12実施形態）
図 39は、本発明の第 12実施形態に係る三次元積層構造を持つ集積回路装置の 製造方法を示す部分拡大断面図である。この第 12実施形態は、上述した第 2実施 形態の変形例 4に相当する。
[0266] ここで述べる第 12実施形態に係る集積回路装置の製造方法では、図 39 (a)に示 すように、島状の接着剤要素 44bblの高さ (接着剤膜 44blの厚さ) Hdが、電極 42 の高さ Heよりも大さく設定されている (Heく Hd)点は、第 2実施形態と同じであるが、 島状の接着剤要素 44bb2の高さ（接着剤膜 44b2の厚さ） Haが、電極 43aの高さ Hb よりも小さく設定され (Haく Hb)、且つ、接着剤要素 44bb2の高さ Haと接着剤要素 4 4bblの高さ Hdの和が、電極 42の高さ Heと電極 43aの高さ Hbの和よりも大きく設定 されている（Ha + Hd>Hb + Hc)点が異なる。このため、第 1半導体回路層 laと第 2 半導体回路層 2の接続工程では、まず接着剤膜 44blと 44b2が相互に接触し、その 後、電極 42と 43aが相互に接触する。それ以外の点は上記第 2実施形態と同じであ る。
[0267] したがって、第 12実施形態に係る集積回路装置の製造方法においても、上記第 2 実施形態と同様の効果が得られることは明らかである。
[0268] (第 13実施形態）
図 40は、本発明の第 13実施形態に係る三次元積層構造を持つ集積回路装置の 製造方法を示す部分拡大断面図である。この第 13実施形態は、上述した第 2実施 形態の変形例 5に相当する。
[0269] ここで述べる第 13実施形態に係る集積回路装置の製造方法では、図 40 (a)に示 すように、島状の接着剤要素 44bblの高さ (接着剤膜 44blの厚さ) Hdが、電極 42 の高さ Heよりも大さく設定されている (Heく Hd)点は、第 2実施形態と同じであるが、 島状の接着剤要素 44bb2の高さ（接着剤膜 44b2の厚さ） Haが、電極 43aの高さ Hb よりも小さく設定されており（Haく Hb)、且つ、接着剤要素 44bb2の高さ Haと接着剤 要素 44bblの高さ Hdの和が、電極 42の高さ Heと電極 43aの高さ Hbの和よりも小さ く設定されている（Ha + Hd< Hb + Hc)点が異なる。このため、第 1半導体回路層 1 aと第 2半導体回路層 2の接続工程では、まず電極 42と 43aが相互に接触し、その後 、接着剤膜 44blと 44b2が相互に接触する。それ以外の点は上記第 2実施形態と同 じである。
[0270] したがって、第 13実施形態に係る集積回路装置の製造方法においても、上記第 2 実施形態と同様の効果が得られることは明らかである。
[0271] 第 13実施形態では、第 1半導体回路層 laと第 2半導体回路層 2の間の隙間に接 着剤膜 44bl及び 44b2が充填されるようにするため、電極 43aの変形量を大きくする 必要がある。そこで、電極 43aと共に電極 42も塑性変形するように構成するのが好ま しい。
[0272] (第 14実施形態）
図 41は、本発明の第 14実施形態に係る三次元積層構造を持つ集積回路装置の 製造方法を示す部分拡大断面図である。この第 14実施形態は、上述した第 2実施 形態の変形例 6に相当する。 [0273] ここで述べる第 14実施形態に係る集積回路装置の製造方法では、図 41 (a)に示 すように、島状の接着剤要素 44bblの高さ (接着剤膜 44blの厚さ) Hdが、電極 42 の高さ Heよりも大さく設定されている (Heく Hd)点は、第 2実施形態と同じであるが、 島状の接着剤要素 44bb2の高さ（接着剤膜 44b2の厚さ） Haが、電極 43aの高さ Hb よりも小さく設定されており（Haく Hb)、且つ、接着剤要素 44bb2の高さ Haと接着剤 要素 44bblの高さ Hdの和が、電極 42の高さ Heと電極 43aの高さ Hbの和とほぼ等 しく設定されている（Ha + Hd Hb + Hc)点が異なる。このため、第 1半導体回路層 laと第 2半導体回路層 2の接続工程では、電極 42と 43aが相互に接触するのとほぼ 同時に、接着剤膜 44blと 44b2が相互に接触する。それ以外の点は上記第 2実施 形態と同じである。
[0274] したがって、第 14実施形態に係る集積回路装置の製造方法においても、上記第 2 実施形態と同様の効果が得られることは明らかである。
[0275] (第 15実施形態）
図 42は、本発明の第 15実施形態に係る三次元積層構造を持つ集積回路装置の 製造方法を示す部分拡大断面図である。この第 15実施形態は、上述した第 3実施 形態の変形例 1に相当する。
[0276] 上記第 3実施形態では、図 19 (a)に示すように、島状の接着剤要素 44bb2の高さ（ 接着剤膜 44b2の厚さ） Haは、電極 43aの高さ Hbよりも大きく設定され (Ha>Hb)、 連続的な接着剤膜 44cの厚さ Hdは、電極 42の高さ Heよりも小さく設定され (He >H d)、さらに、接着剤要素 44bb2の高さ Haと接着剤膜 44cの厚さ Hdの和力 電極 43a の高さ Hbと電極の高さ HCの和よりも大きく設定されている（Ha + Hd>Hb + Hc)。 このため、第 1半導体回路層 laと第 2半導体回路層 2の接続工程では、先に接着剤 膜 44c及び 44b2が相互に接触して変形せしめられ、その後で電極 42と 43aが相互 に接触する。しかし、本発明はこのような関係に限定されるわけではない。
[0277] ここで述べる第 15実施形態に係る集積回路装置の製造方法では、図 42 (a)に示 すように、接着剤要素 44bb2の高さ（接着剤膜 44b2の厚さ） Haは、電極 43aの高さ Hbよりも大きく設定され (Ha >Hb)、連続的な接着剤膜 44cの厚さ Hdは、電極 42の 高さ Heよりも小さく設定されている (He >Hd)点は、上記第 3実施形態と同じである 力 接着剤要素 44bb2の高さ Haと接着剤膜 44cの厚さ Hdの和力 電極 43aの高さ Hbと電極 42の高さ Heの和よりも小さく設定されている（Ha + Hdく Hb + Hc)点が 異なる。このため、第 1半導体回路層 laと第 2半導体回路層 2の接続工程では、まず 電極 42と 43aが相互に接触し、その後に接着剤膜 44b 1と 44b2が相互に接触する。 それ以外の点は上記第 3実施形態と同じである。
[0278] したがって、第 15実施形態に係る集積回路装置の製造方法においても、上記第 3 実施形態と同様の効果が得られることは明らかである。
[0279] 第 15実施形態は、上述した第 4実施形態の変形例 1にも相当する。
[0280] 第 15実施形態では、第 1半導体回路層 laと第 2半導体回路層 2の間の隙間に接 着剤膜 44c及び 44b2が充填されるようにするため、電極 43aの変形量を大きくする 必要がある。そこで、電極 43aと共に電極 42も塑性変形するように構成するのが好ま しい。
[0281] (第 16実施形態）
図 43は、本発明の第 16実施形態に係る三次元積層構造を持つ集積回路装置の 製造方法を示す部分拡大断面図である。この第 16実施形態は、上述した第 3実施 形態の変形例 2に相当する。
[0282] ここで述べる第 16実施形態に係る集積回路装置の製造方法では、図 43 (a)に示 すように、接着剤要素 44bb2の高さ（接着剤膜 44b2の厚さ） Haは、電極 43aの高さ Hbよりも大きく設定されている（Ha >Hb)点は、上記第 3実施形態と同じであるが、 連続的な接着剤膜 44cの厚さ Hdは、電極 42の高さ Heよりも大きく設定されている ( Heく Hd)点が異なる。このため、第 1半導体回路層 laと第 2半導体回路層 2の接続 工程では、まず接着剤膜 44b 1と 44b2が相互に接触し、その後に電極 42と 43aが相 互に接触する。それ以外の点は上記第 3実施形態と同じである。
[0283] したがって、第 16実施形態に係る集積回路装置の製造方法においても、上記第 3 実施形態と同様の効果が得られることは明らかである。
[0284] 第 16実施形態は、上述した第 4実施形態の変形例 2にも相当する。
[0285] (第 17実施形態）
図 44は、本発明の第 17実施形態に係る三次元積層構造を持つ集積回路装置の 製造方法を示す部分拡大断面図である。この第 17実施形態は、上述した第 3実施 形態の変形例 3に相当する。
[0286] ここで述べる第 17実施形態に係る集積回路装置の製造方法では、図 44 (a)に示 すように、連続的な接着剤膜 44cの厚さ Hdが、電極 42の高さ Heよりも小さく設定さ れている（Hc >Hd)点は、上記第 3実施形態と同じであるが、接着剤要素 44bb2の 高さ (接着剤膜 44b2の厚さ) Haが、電極 43aの高さ Hbよりも小さく設定されて 、る ( Haく Hb)点が異なる。このため、第 1半導体回路層 laと第 2半導体回路層 2の接続 工程では、まず電極 42と 43aが相互に接触し、その後に接着剤膜 44blと 44b2が相 互に接触する。それ以外の点は上記第 3実施形態と同じである。
[0287] したがって、第 17実施形態に係る集積回路装置の製造方法においても、上記第 3 実施形態と同様の効果が得られることは明らかである。
[0288] 第 17実施形態は、上述した第 4実施形態の変形例 3にも相当する。
[0289] 第 17実施形態では、第 1半導体回路層 laと第 2半導体回路層 2の間の隙間に接 着剤膜 44c及び 44b2が充填されるようにするため、電極 43aの変形量を大きくする 必要がある。そこで、電極 43aと共に電極 42も塑性変形するように構成するのが好ま しい。
[0290] (第 18実施形態）
図 45は、本発明の第 18実施形態に係る三次元積層構造を持つ集積回路装置の 製造方法を示す部分拡大断面図である。この第 18実施形態は、上述した第 3実施 形態の変形例 4に相当する。
[0291] ここで述べる第 18実施形態に係る集積回路装置の製造方法では、図 45 (a)に示 すように、連続的な接着剤膜 44cの厚さ Hdが、電極 42の高さ Heよりも小さく設定さ れている（Hc >Hd)点は、上記第 3実施形態と同じであるが、接着剤要素 44bb2の 高さ (接着剤膜 44b2の厚さ) Haが、電極 43aの高さ Hbよりも大きく設定されており（ Ha >Hb)、且つ、接着剤膜 44b2の高さ Haと接着剤膜 44cの厚さ Hdの和力 電極 43aの高さ Hbと電極 43aの高さ Heの和とほぼ同じに設定されて!、る点が異なる。こ のため、第 1半導体回路層 laと第 2半導体回路層 2の接続工程では、電極 42と 43a が相互に接触するのとほぼ同時に、接着剤膜 44b 1と 44b2が相互に接触する。それ 以外の点は上記第 3実施形態と同じである。
[0292] したがって、第 18実施形態に係る集積回路装置の製造方法においても、上記第 3 実施形態と同様の効果が得られることは明らかである。
[0293] 第 18実施形態は、上述した第 4実施形態の変形例 4にも相当する。
[0294] (第 19実施形態）
図 46は、本発明の第 19実施形態に係る三次元積層構造を持つ集積回路装置の 製造方法を示す部分拡大断面図である。この第 19実施形態は、上述した第 5実施 形態の変形例 1に相当する。
[0295] 上記第 5実施形態では、図 30 (a)に示すように、島状の接着剤要素 44aの高さ (接 着剤膜 44aの厚さ） Haは、電極 43aの高さ Hbよりも大きく設定され (Ha>Hb)、且つ 、接着剤膜 44aの厚さ Haは、導電性バンプ 15の突出高さ Heと電極 43aの高さ Hbの 和よりも大きく設定されている (Ha>Hb + He)。このため、第 1半導体回路層 laと第 2半導体回路層 2の接続工程では、先に接着剤膜 44aが第 1半導体回路層 lbの裏 面に接触して変形せしめられ、その後で導電性バンプ 15と電極 43aが相互に接触 する。しかし、本発明はこのような関係に限定されるわけではない。
[0296] ここで述べる第 19実施形態に係る集積回路装置の製造方法では、図 46 (a)に示 すように、島状の接着剤要素 44aの高さ (接着剤膜 44aの厚さ) Haが、電極 43aの高 さ Hbよりも大きく設定されている (Ha >Hb)点は、上記第 5実施形態と同じであるが 、導電性バンプ 15の突出高さ Heと電極 43aの高さ Hbの和よりも小さく設定されてい る (Ha< Hb + He)点が異なる。このため、第 1半導体回路層 laと第 2半導体回路層 2の接続工程では、まず導電性バンプ 15と電極 43aが相互に接触し、その後、接着 剤膜 44aが第 1半導体回路層 lbの裏面に接触する。それ以外の点は上記第 5実施 形態と同じである。
[0297] したがって、第 19実施形態に係る集積回路装置の製造方法においても、上記第 5 実施形態と同様の効果が得られることは明らかである。
[0298] 第 19実施形態では、第 1半導体回路層 laと第 2半導体回路層 2の間の隙間に接 着剤膜 44aが充填されるようにするため、電極 43aの変形量を大きくする必要がある 力 それには限界がある。そこで、接着剤膜 44aの厚さ Haと、導電性バンプ 15の突 出高さ Heと電極 43aの高さ Hbの和との差（Ha— Hb— He)を、あまり大きくしないよう にするのが好ましい。
[0299] (第 20実施形態）
図 47は、本発明の第 20実施形態に係る三次元積層構造を持つ集積回路装置の 製造方法を示す部分拡大断面図である。この第 20実施形態は、上述した第 5実施 形態の変形例 2に相当する。
[0300] ここで述べる第 20実施形態に係る集積回路装置の製造方法では、図 47 (a)に示 すように、島状の接着剤要素 44aの高さ (接着剤膜 44aの厚さ) Haが、電極 43aの高 さ Hbよりも小さく設定されている (Haく Hb)点力 上記第 5実施形態とは異なる。この ため、第 1半導体回路層 laと第 2半導体回路層 2の接続工程では、まず導電性バン プ 15と電極 43aが相互に接触し、その後、接着剤膜 44aが第 1半導体回路層 lbの 裏面に接触する。それ以外の点は上記第 5実施形態と同じである。
[0301] したがって、第 20実施形態に係る集積回路装置の製造方法においても、上記第 5 実施形態と同様の効果が得られることは明らかである。
[0302] 第 20実施形態では、第 1半導体回路層 laと第 2半導体回路層 2の間の隙間に接 着剤膜 44aが充填されるようにするため、電極 43aの変形量を大きくする必要がある 1S それには限界がある。そこで、接着剤膜 44aの厚さ Haと、導電性バンプ 15の突 出高さ Heと電極 43aの高さ Hbの和との差（Ha— Hb— He)を、あまり大きくしないよう にするのが好ましい。
[0303] (第 21実施形態）
図 48は、本発明の第 21実施形態に係る三次元積層構造を持つ集積回路装置の 製造方法を示す部分拡大断面図である。この第 20実施形態は、上述した第 5実施 形態の変形例 3に相当する。
[0304] ここで述べる第 21実施形態に係る集積回路装置の製造方法では、図 48 (a)に示 すように、島状の接着剤要素 44aの高さ (接着剤膜 44aの厚さ) Haが、電極 43aの高 さ Hbよりも大きく設定されている (Ha >Hb)点は、上記第 5実施形態と同じであるが 、導電性バンプ 15の突出高さ Heと電極 43aの高さ Hbの和とほぼ同じに設定されて いる (Ha^Hb + He)点が異なる。このため、第 1半導体回路層 laと第 2半導体回路 層 2の接続工程では、導電性バンプ 15と電極 43aが相互に接触 =するのとほぼ同時 に、接着剤膜 44aが第 1半導体回路層 lbの裏面に接触する。それ以外の点は上記 第 5実施形態と同じである。
[0305] したがって、第 21実施形態に係る集積回路装置の製造方法においても、上記第 5 実施形態と同様の効果が得られることは明らかである。
[0306] 第 21実施形態では、第 1半導体回路層 laと第 2半導体回路層 2の間の隙間に接 着剤膜 44aが充填されるようにするため、電極 43aの変形量を大きくする必要がある
[0307] (第 22実施形態）
図 49は、本発明の第 22実施形態に係る三次元積層構造を持つ集積回路装置の 製造方法において使用される電極のレイアウトと接着剤膜のパターンを示す、図 32 ( b)と同様の図である。
[0308] 図 49に示された矩形の四つの頂点にそれぞれ配置された四つの電極 43a (第 2半 導体回路層 2の表面に設けられる）は、一組になっていて、図 32 (a)に示したものと 同様に、一つの電極 42または導電性バンプ 15の突出部（第 1半導体回路層 laまた は lbの裏面に設けられる）に対して一対一で接続される。
[0309] 図 32 (b)では、接着剤膜 44aは、規則的に配置された多数の島状の接着剤要素 4 4aaに分割されており、電極 43aの各組の周囲を取り囲んでいる。他方、図 49に示さ れた接着剤膜 44dは、 X方向及び Y方向に連続的に形成されたものである。すなわ ち、接着剤膜 44dは、格子状パターンを持っていて、 X方向に延在する複数の帯状 部と、それらと直交する Y方向に延在する複数の帯状部とから構成されている。この 接着剤膜 44dは、上述した接着剤膜 44c、 44c 1, 44c2に相当するものである。
[0310] 第 22実施形態の製造方法では、図 49に示された格子状の接着剤膜 44dを使用す るので、平面的には（つまり、接着剤膜 44dを含む平面内では)気体の逃げ道はない 。しかし、第 1半導体回路層 laと第 2半導体回路層 2の間の隙間（電極 43aの各組の 周囲）に存在する気体は、両者の間に形成される空隙 45 (図 6 (k)を参照）を通って 外部に排出されることができる。
[0311] (第 23実施形態） 図 50は、本発明の第 23実施形態に係る三次元積層構造を持つ集積回路装置の 製造方法において使用される電極のレイアウトと接着剤膜のパターンを示す、図 32 ( b)と同様の図である。
[0312] 図 50に示された電極 43aのレイアウトは、図 49の電極 43aと同じである。図 50に示 された接着剤膜 44eは、 X方向にのみ連続的に形成されたものである。接着剤膜 44 eは、ストライプ状パターンを持っていて、 X方向に延在する複数の帯状部力も構成さ れている。隣接する帯状部の間には、それぞれ、脱ガス用の通路となる空隙 51が存 在する。
[0313] 第 23実施形態の製造方法では、図 50に示された格子状の接着剤膜 44eを使用す るので、第 1半導体回路層 laと第 2半導体回路層 2の間の隙間（電極 43aの各組の 周囲）に存在する気体は、両者の間に形成される空隙 45 (図 6 (k)を参照)と、接着剤 膜 44eの空隙 51とを通って外部に排出される。このため、第 22実施形態に比べて気 体が排出されやすい利点がある。
[0314] (第 24実施形態）
図 51は、本発明の第 24実施形態に係る三次元積層構造を持つ集積回路装置の 製造方法において使用される電極のレイアウトと接着剤膜のパターンを示す、図 32 ( b)と同様の図である。
[0315] 図 51に示された電極 43aのレイアウトは、図 49の電極 43aと同じである。図 51に示 された接着剤膜 44fは、 Y方向に延在する帯状部に複数のスリット 52が形成されてい る点を除き、図 49の接着剤膜 44dと同じである。
[0316] 第 24実施形態の製造方法では、図 51に示された格子状の接着剤膜 44fを使用す るので、第 1半導体回路層 laと第 2半導体回路層 2の間の隙間（電極 43aの各組の 周囲）に存在する気体は、両者の間に形成される空隙 45と、接着剤膜 44fの空隙 51 及びスリット 52とを通って外部に排出される。このため、第 22実施形態に比べて気体 が排出されやすい利点がある。
[0317] (第 25実施形態）
図 52は、本発明の第 25実施形態に係る三次元積層構造を持つ集積回路装置の 製造方法において使用される電極のレイアウトと接着剤膜のパターンを示す、図 32 ( b)と同様の図である。
[0318] 図 52に示された電極 43aのレイアウトは、図 49の電極 43aと同じである。図 52に示 された接着剤膜 44gは、 Y方向に延在する帯状部と X方向に延在する帯状部にそれ ぞれ複数のスリット 52及び 53が形成されている点を除き、図 49の接着剤膜 44dと同 じである。
[0319] 第 25実施形態の製造方法では、図 52に示された格子状の接着剤膜 44gを使用す るので、第 1半導体回路層 laと第 2半導体回路層 2の間の隙間（電極 43aの各組の 周囲）に存在する気体は、両者の間に形成される空隙 45と、接着剤膜 44fの空隙 51 並びにスリット 52及び 53とを通って外部に排出される。このため、第 22実施形態及 び第 23実施形態に比べて気体が排出されやすい利点がある。
[0320] (変形例）
上述した第 1〜第 25実施形態は本発明を具体ィ匕した例を示すものであり、したがつ て本発明はこれらの実施形態に限定されるものではなぐ本発明の趣旨を外れること なく種々の変形が可能であることは言うまでもない。例えば、上述した第 1〜第 25実 施形態では、隣接する半導体回路層のマイクロバンプ電極同士 (あるいは導電性プ ラグとマイクロバンプ電極)を「加熱圧接」によって接合させているが、本発明はこれに 限定されない。マイクロバンプ電極や導電性プラグの材質によっては、室温における 圧接すなわち「室温圧接」が可能であるから、そのような場合には「室温圧接」を使用 してもよいことは言うまでもない。また、マイクロバンプ電極同士 (あるいは導電性ブラ グとマイクロバンプ電極)を適当な接合用金属（例えばノヽンダ合金）を介在させて相 互に接合させてもよい。
[0321] また、上述した第 1〜第 25実施形態では、主として第 1半導体回路層を支持基板 に固着する場合について説明している力 本発明はこれに限定されない。例えば、 本発明を第 2半導体回路層に適用すれば、当該第 2半導体回路層はそれに隣接す る第 1半導体回路層に固着されることになる。
[0322] さらに、上述した第 1〜第 25実施形態では、半導体回路層の各々を単一の半導体 ウェハーにより形成する場合にっ 、て述べて 、るが、本発明はこれらに限定されな ヽ 。例えば、半導体回路層の各々を複数の半導体チップにより形成してもよい。また、 少なくとも一つの半導体回路層を単一の半導体ウェハーにより形成し、残りの半導体 回路層の各々を複数の半導体チップにより形成してもよい。ある半導体回路層を複 数の半導体チップにより形成する場合、それら半導体チップのすべてが電子回路を 内蔵していなくてもよい。すなわち、いくつかの半導体チップは電子回路を内蔵して Vヽな ヽ（または電子回路を内蔵して 、るが使用されて ヽな 、）「ダミーチップ」でもよ!/ヽ
。また、ある半導体回路層を単一の半導体ウェハーにより形成する場合、その半導体 ウェハーが、電子回路を内蔵して 、な 、 (または電子回路を内蔵して!/、るが使用され て!ヽな ヽ）「ダミー領域」を含んで!/ヽてもよ!/、。

Claims

請求の範囲
[1] 複数の半導体回路層を支持基板上に積層してなる三次元積層構造を持つ集積回 路装置の製造方法であって、
前記三次元積層構造を構成する一つの半導体回路層の内部に、一端が当該半導 体回路層の裏面から露出せしめられた複数の埋込配線を形成する工程と、
前記半導体回路層の裏面、あるいは前記三次元積層構造を構成する他の半導体 回路層の表面、またはそれらの双方に、複数のバンプ電極を形成する工程と、 前記半導体回路層の裏面、あるいは前記他の半導体回路層の表面、またはそれら の双方に、前記埋込配線の露出端または前記バンプ電極とは重ならな 、形状を持 つ電気的絶縁性の接着剤膜を形成する工程と、
前記接着剤膜を間に介在させながら、前記半導体回路層の裏面と前記他の半導 体回路層の表面とを相互に対向させる工程と、
相互に対向せしめられた前記半導体回路層の裏面と前記他の半導体回路層の表 面の間隔を狭めることにより、前記接着剤膜を前記半導体回路層の裏面と前記他の 半導体回路層の表面との間に残存する隙間内で変形させながら、前記埋込配線の 前記露出端及び前記バンプ電極の少なくとも一方を変形させて直接、または他の導 電性部材を介して相互に機械的接続する工程とを備え、
前記接着剤膜は、前記埋込配線の前記露出端と前記バンプ電極との機械的接続 工程の終了時に、前記隙間全体に充填せしめられることを特徴とする集積回路装置 の製造方法。
[2] 前記接着剤膜が、複数の島状の接着剤要素に分割された構成を持つ請求項 1〖こ 記載の集積回路装置の製造方法。
[3] 前記埋込配線の前記露出端または前記バンプ電極と重なる領域と、前記埋込配線 の前記露出端と前記バンプ電極との機械的接続工程の終了時に前記埋込配線の前 記露出端、前記バンプ電極及び前記他の導電性部材の少なくとも一つが変形するこ とによって生じる変形分を吸収するための領域とを除いて、前記接着剤膜が、複数の 接着剤要素に分割されずに連続的に形成された構成を持つ請求項 1に記載の集積 回路装置の製造方法。
[4] 前記接着剤膜が、相互に対向せしめられた前記半導体回路層の裏面と前記他の 半導体回路層の表面の間隔を狭める際に、前記半導体回路層の裏面と前記他の半 導体回路層の表面との間の隙間内に存在する気体を外部に逃がす空隙を有してい る請求項 3に記載の集積回路装置の製造方法。
[5] 前記埋込配線または前記バンプ電極とは重ならな ヽ形状にパターン化された電気 的絶縁性の他の接着剤膜を、前記他の半導体回路層の表面に形成する工程を含ん でおり、前記埋込配線の前記露出端と前記バンプ電極とが機械的に接続される際に 、前記接着剤膜と前記他の接着剤膜とが相互に接着される請求項 1に記載の集積 回路装置の製造方法。
[6] 前記半導体回路層の裏面に形成される前記接着剤膜と、前記他の半導体回路層 の表面に形成される前記他の接着剤膜との双方が、複数の島状の接着剤要素に分 割された構成を持つ請求項 5に記載の集積回路装置の製造方法。
[7] 前記埋込配線の前記露出端または前記バンプ電極と重なる領域と、前記埋込配線 の前記露出端と前記バンプ電極との機械的接続工程の終了時に前記埋込配線の前 記露出端、前記バンプ電極及び前記他の導電性部材の少なくとも一つが変形するこ とによって生じる変形分を吸収するための領域とを除いて、前記半導体回路層の裏 面に形成される前記接着剤膜と、前記他の半導体回路層の表面に形成される前記 他の接着剤膜との双方が、複数の接着剤要素に分割されずに連続的に形成された 構成を持つ請求項 5に記載の集積回路装置の製造方法。
[8] 前記半導体回路層の裏面に形成される前記接着剤膜と、前記他の半導体回路層 の表面に形成された前記他の接着剤膜とのいずれか一方が、複数の島状の接着剤 要素に分割された構成を持ち、他方が、前記埋込配線の前記露出端または前記バ ンプ電極と重なる領域と、前記埋込配線の前記露出端と前記バンプ電極との機械的 接続工程の終了時に前記埋込配線の前記露出端、前記バンプ電極及び前記他の 導電性部材の少なくとも一つが変形することによって生じる変形分を吸収するための 領域とを除いて、複数の接着剤要素に分割されずに連続的に形成された構成を持 つ請求項 5に記載の集積回路装置の製造方法。
[9] 複数の前記埋込配線の前記露出端の各々に直接、前記バンプ電極が接合せしめ られる請求項 1〜8のいずれか 1項に記載の集積回路装置の製造方法。
[10] 前記埋込配線の前記露出端が、前記半導体回路層の裏面から突出して形成され ている請求項 1〜8のいずれか 1項に記載の集積回路装置の製造方法。
[11] 複数の前記埋込配線の前記露出端の各々に、前記他の導電性部材として他のバ ンプ電極を形成する工程を含んでおり、前記他のバンプ電極を介して前記埋込配線 の前記露出端と前記バンプ電極とが相互に機械的接続される請求項 1〜8のいずれ 力 1項に記載の集積回路装置の製造方法。
[12] 前記埋込配線の前記露出端と前記バンプ電極との機械的接続工程が、加熱下で 実行され、その際に前記接着剤膜の少なくとも一部が軟ィ匕または流動化するように 加熱温度が設定される請求項 1〜8のいずれか 1項に記載の集積回路装置の製造 方法。
[13] 前記埋込配線の前記露出端と前記バンプ電極との機械的接続工程が、加熱下で 実行され、その際に前記埋込配線の前記露出端及び前記バンプ電極の少なくとも一 方が塑性変形して、直接または前記他の導電性部材を介して相互に機械的接続さ れるように加熱温度が設定される請求項 1〜8のいずれか 1項に記載の集積回路装 置の製造方法。
[14] 前記埋込配線の前記露出端と前記バンプ電極との機械的接続工程が、加熱下で 実行され、その際に前記埋込配線の前記露出端及び前記バンプ電極の少なくとも一 部が軟ィ匕または流動化することによって変形して、直接または前記他の導電性部材 を介して相互に機械的接続されるように加熱温度が設定される請求項 1〜8の ヽず れか 1項に記載の集積回路装置の製造方法。
[15] 前記埋込配線の前記露出端と前記バンプ電極との機械的接続工程にお!、て前記 半導体回路層の裏面と前記他の半導体回路層の表面との間隔を狭めた時に、前記 埋込配線の前記露出端と前記バンプ電極とが直接、または前記他の導電性部材を 介して接触する前に、前記接着剤膜がその対向する面に接触するように、前記埋込 配線の突出高さと前記バンプ電極の高さと前記接着剤膜の厚さとが設定される請求 項 1〜8のいずれか 1項に記載の集積回路装置の製造方法。
[16] 前記埋込配線の前記露出端と前記バンプ電極との機械的接続工程にお!、て前記 半導体回路層の裏面と前記他の半導体回路層の表面との間隔を狭めた時に、前記 接着剤膜がその対向する面に接触する前に、前記埋込配線の前記露出端と前記バ ンプ電極とが直接、または前記他の導電性部材を介して接触するように、前記埋込 配線の突出高さと前記バンプ電極の高さと前記接着剤膜の厚さとが設定される請求 項 1〜8のいずれか 1項に記載の集積路装置の製造方法。
[17] 前記埋込配線の前記露出端と前記バンプ電極との機械的接続工程にぉ 、て前記 半導体回路層の裏面と前記他の半導体回路層の表面との間隔を狭めた時に、前記 埋込配線の前記露出端と前記バンプ電極とが直接、または前記他の導電性部材を 介して接触するのとほぼ同時に、前記接着剤膜がその対向する面に接触するように 、前記埋込配線の突出高さと前記バンプ電極の高さと前記接着剤膜の厚さとが設定 される請求項 1〜8のいずれか 1項に記載の集積回路装置の製造方法。
[18] 複数の前記埋込配線の各々に対して、複数の前記バンプ電極が機械的接続され る請求項 1〜8のいずれか 1項に記載の半導体装置の製造方法。
[19] 複数の前記半導体回路層の各々が単一の半導体部材により構成される請求項 1 〜8の 、ずれか 1項に記載の集積回路装置の製造方法。
[20] 複数の前記半導体回路層の各々が複数の半導体部材により構成される請求項 1 〜8の 、ずれか 1項に記載の集積回路装置の製造方法。
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