KR20150099736A - 백투백 적층된 집적회로 조립체 및 그 제조 방법 - Google Patents

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KR20150099736A
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active layer
layer
bonding
circuit board
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마이클 에이. 스튜버
스튜어트 비. 모린
Original Assignee
실라나 세미컨덕터 유.에스.에이., 인코포레이티드
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Abstract

집적 회로 조립체는 제1 기판과 제2 기판을 포함하고, 각각의 기판의 제1 표면들에 형성된 액티브층들을 갖고, 함께 결합되는 각각의 기판의 제2 표면들을 갖는다. 집적 회로 조립체를 제조하는 방법은, 두 개의 기판들 각각의 제1 표면들 상의 액티브층들을 형성하는 단계와, 기판들의 제2 표면들을 함께 결합하는 단계를 포함한다.

Description

백투백 적층된 집적회로 조립체 및 그 제조 방법{BACK-TO-BACK STACKED INTEGRATED CIRCUIT ASSEMBLY AND METHOD OF MAKING}
관련 특허 출원들
본 출원은, 다목적으로 본원에 참조로서 포함된, 발명의 명칭이 "Back-to-back stacked integrated circuit assembly and method of making"인 2012년 12월 21자로 출원된 US 특허 출원 제13/725,403호를 우선권 주장한다. 본 출원은, 본 출원의 양수인 소유이며 본원에서 참조로서 포함된, 발명의 명칭이 "Thin integrated circuit chip-on-board assembly and method of making"인 2012년 12월 21자로 출원된 Stuber 등의 US 특허 출원 제13/725,245호 및 발명의 명칭이 "Semiconductor-on-insulator integrated circuit assembly and method of making"인 2012년 12월 21자로 출원된 Stuber 등의 US 특허 출원 제13/725,306호와 관련된다.
전자 장치들은 계속해서 보다 작은 패키지에서 보다 많은 기능성을 제공하고 있다. 이는 어느 정도는 보다 많은 용량-처리 능력, 메모리 등-을 개별 집적 회로 칩에 집적함으로써 가능하다. 그러나, 또한 소형의 강력한 장치의 개발에서 중요한 점은 보다 작은 패키지 내에 보다 많은 집적 회로 칩 자체를 피팅하는 능력이다.
집적 회로 칩은 통상적으로 인쇄 회로 보드에 부착된다. 이들 보드는 하나 이상의 금속 트레이스 및 비아의 층을 포함하여 칩과 다른 컴포넌트에 대한 전기 접속을 제공하여 전자 시스템을 완성한다. 이들 컴포넌트 칩을 부착하는 혁신적인 방식을 이용함으로써, 보드는 작은 장치 내에 피팅되기 위해 보다 작게 제조될 수 있다.
집적 회로 칩은 다양한 방식으로 인쇄 회로 보드에 부착될 수 있다. 종종 이들은 다양한 구성의 핀을 갖는 패키지에 장착되고, 이어서 인쇄 회로 보드의 구멍 내에 삽입되어 정위치에 고정된다. 작은 외형에 대해, 패키징 단계가 생략될 수 있고, 칩은 보드에 직접 장착될 수 있다. 패키지에 그리고 보드에 직접 칩을 장착하기 위한 통상의 칩 장착 기술은 와이어 본딩이다. 이러한 방법에서, 얇은 와이어가 패키지의 또는 보드 상의 패드를 칩의 패드에 연결한다. 일반적으로, 이들 본딩 패드는 칩의 상부 표면의 외측 에지를 따라 놓여있다.
와이어 본딩된 칩을 위해 필요한 보드 영역은 와이어의 길이만큼 칩 영역을 초과하기 때문에, 와이어 본딩을 대체하기 위해 다른 방법이 활용 가능하다. 플립 칩 또는 C4(제어형 칩 접속)로서 공지된 두 번째 방법에서, 칩의 본드 패드는 솔더 범프로 코팅되고, 칩은 보드에 아래로 향하여 장착된다. 이러한 방법에서, 칩에 의해 사용된 보드의 풋프린트는 칩의 영역보다 크지 않다. 긴 와이어를 제거하는 것은 성능상의 장점도 가질 수 있다.
보드 크기를 감소시키는 다른 방법은 보드에 전기 접속시키면서 칩들을 서로의 위에 적층하는 것이다. 설계자는 종종 관련 칩, 예를 들어 메모리 칩 및 그의 컨트롤러들을 적층하는데 이것이 유리함을 발견한다. 이러한 경우, 상부 칩은 통상 하부 칩에 직접 접속되고, 보드에는 반드시 접속될 필요는 없다. 이러한 적층 칩 조립체는 통상적으로 적어도 하나의 칩에 신호 및/또는 전력을 루팅하기 위해 관통 실리콘 비아와 같은 수직 접속부를 필요로 한다. 비싸긴 하지만 이러한 수직 접속은 특히 이러한 기술이 플립 칩 장착과 조합되면 실질적인 패키지 크기 감소를 달성할 수 있다. 이들 조립체에서, 두 칩은 하부 칩에 형성된 C4 범프에 대해 뒤집어져 있거나, 또는 수직 커넥터에 직접 형성된 C4 범프에 대해 면대면으로 장착된다.
소정의 경우에는 칩 적층은 유리할 수 있지만, 수직 접속부는 요구되지 않는다. 예를 들어, 다중 식별 메모리 칩은 메모리 용량을 증가시키기 위해 하나의 컨트롤러 칩에 접속될 수 있다. 이러한 경우, 메모리 칩은 인쇄 회로 보드에 개별적으로 적층되고 본딩될 수 있고, 인접한 컨트롤러 칩에 이들을 접속한다. 이들 경우에, 두 칩은 통상적으로 위쪽이 위로 오도록 장착되고, 이들은 모두 보드에 와이어 본딩된다. 그러나, 칩 적층에 의해 제공된 공간 절약의 일부는 다수의 와이어 본드에 의해 소비된 영역에 의해 손실된다.
따라서, 비용 효율적인 방식으로 작고 복잡한 회로 보드를 제조하기 위한 요구가 증가하고 있다.
본원에서, 그리고 첨부된 청구범위에서 사용된 바와 같이, 기판에 회로가 형성된 영역은 액티브층으로 지칭된다. 용어 "액티브층"으로 지칭되는 회로는 임의의 액티브 장치를 포함할 필요가 없고; 이러한 층은 하나의 수동 소자만을 포함하는 회로를 포함할 수 있다. 이러한 수동 소자의 예는 대역통과 필터와 저항 분할기를 포함한다.
일 실시예에서, 집적 회로 조립체는 제1 표면과 제2 표면을 갖는 기판을 포함하고, 제1 표면은 그에 형성된 액티브층을 갖는다. 제1 액티브층은 제1 금속 패드를 포함한다. 제1 표면과 제2 표면을 갖고, 제1 표면에 형성된 제2 액티브층을 구비한 제2 기판은, 제2 기판의 제2 표면이 제1 기판의 제2 표면에 결합되도록 제공된다. 제2 액티브층은 제2 금속 패드를 포함한다.
다른 실시예에서, 집적 회로 조립체를 제조하는 방법은, 제1 표면과 제2 표면을 갖는 제1 기판을 제공하는 단계를 포함한다. 제1 액티브층은 제1 기판의 제1 표면 상에 형성된다. 제1 표면과 제2 표면을 갖고, 제1 표면에 형성된 제2 액티브층을 더 갖는 제2 기판이 제공된다. 제2 기판의 제2 표면은 제1 기판의 제2 표면에 결합된다.
본원에 개시된 본 발명의 각각의 양태 및 실시예들은 단독으로 또는 서로 조립하여 사용될 수 있다. 양태 및 실시예들은 첨부 도면을 참조하여 설명될 것이다.
도 1은 백투백 적층 벌크 집적 회로를 형성하기 위한 예시적인 방법의 흐름도이다.
도 2a 내지 2f는 소정의 실시예에 따른 백투백 적층 집적 회로를 형성하는 스테이지의 단면도이다.
도 3은 백투백 적층 집적 회로의 다른 실시예의 단면도이다.
도 4a 및 4b는 백투백 적층 집적 회로의 다른 실시예의 단면도이다.
도 5a 및 5b는 백투백 집적 회로 조립체의 상부에 제3 집적 회로가 적층된, 백투백 적층 집적 회로의 다른 실시예의 단면도이다.
도 6은 벌크 CMOS 집적 회로의 후면에 SOI 액티브층이 전사되는 예시적인 방법의 흐름도이다.
도 7a 내지 7f는 소정의 실시예에 따른 적층 벌크 CMOS/SOI 집적 회로를 형성하는 스테이지의 단면도이다.
전자 조립체는 통상적으로 인쇄 회로 보드에 부착된 복수의 집적 회로 칩을 포함한다. 인쇄 회로 보드는 부착된 집적 회로에 대한 배선과 접속부를 포함하여 완전한 기능 시스템을 형성한다. 이러한 조립체의 풋프린트를 최소화하기 위해, 집적 회로 칩은 통상적으로 서로의 상부에 적층된다.
본 발명은 적층 칩 조립체와, 적층 칩을 제조하기 위한 방법을 개시한다. 제공되는 칩 적층 절차는 단순하고 저비용이다. 본 발명의 실시예에서, 집적 회로 칩이 서로에 대해 백투백으로 적층되고 인쇄 회로 보드에 전기적으로 접속되는 방법이 개시된다. 이러한 구성에서, 각각의 칩 상의 본드 패드는 관통 실리콘 비아와 같은 수직 접속부의 필요 없이 액세스 가능하다. 칩들 사이의 수직 접속부는, 종종 수직 비아가 5미크론 미만의 직경을 갖고 5미크론 미만으로 이격되기 때문에, 종종 하나의 칩이 다른 칩에 대해 고가의 고정밀도(<5미크론)의 정렬을 필요로 한다. 따라서 본 발명에서는 이러한 고가이며 고정밀도의 칩 대 칩 정렬은 필요하지 않다.
본 발명에서, 칩들 중 하나는 최소 칩 외형 영역을 위해 솔더 범프("플립 칩" 방법)로 보드에 본딩될 수 있다. 하나 또는 두 개의 칩은 박형화될 수 있고, 얇은 보드 조립체를 가능하게 한다-종종 작고 얇은 전자 장치의 필요가 있다. 사실상, 제1 칩은 제2 칩을 구조적으로 지지할 수 있어서, 제2 칩은 10미크론 이하로 박형화될 수 있다. 또는, 제2 칩은 층 전사 기술을 이용하여 제1 칩에 본딩된 절연기판 상의 반도체(SOI; semiconductor-on-insulator)일 수 있어서 보다 얇은 조립체를 가능하게 한다.
도 1은 본 발명의 방법의 일 실시예를 도시하고, 여기에서, 벌크 반도체 기판에 형성된 두 개의 집적 회로는 백투백 방식으로 결합되고 보드에 두 회로를 전기적으로 접속하기 위해 인쇄 회로 보드에 부착된다. 도 1의 흐름도(1000)에서, 제1 표면 및 제2 표면을 갖는 실리콘 웨이퍼와 같은 제1 기판이 단계 1010에서 제공된다. 단계 1015에서, 예를 들어 표준 상보성 금속 산화물 반도체(CMOS) 제조 공정을 이용함으로써 제1 액티브층이 제1 기판의 제1 표면에 형성된다. 이러한 프로세스는 예를 들어 트랜지스터, 접점 및 집적 회로를 형성하기 위해 접속되는 상호접속층을 형성할 수 있다. 단계 1020에서, 금속 본드 패드가 제1 액티브층에 형성된다. 이러한 패드는 단계 1015에서 형성된 집적 회로의 입력, 출력, 전력, 접지 또는 소정의 다른 노드에 전기적으로 접속된다. 물리적으로, 이러한 패드는 단계 1015의 일부로서 형성된 금속 상호접속층에 접속될 수 있다.
단계 1025에서, 제1 표면과 제2 표면을 갖고, 그의 제1 표면에 형성된 제2 액티브 층을 추가로 갖는 제2 기판이 제공된다. 예를 들어, 제2 기판은 단계 1015와 유사한 CMOS 프로세스를 이용하여 그의 제1 표면에 액티브층을 갖는 제2 실리콘 웨이퍼일 수 있다. 단계 1030에서, 제2 액티브층에 금속 본드 패드가 형성된다. 일 실시예에서, 이러한 금속 본드 패드는 단계 1020에서 제1 액티브층에 형성된 본드 패드와 유사하다. 단계 1035에서, 하나 또는 두 개의 기판이 박형화될 수 있다. 예를 들어, 그라인딩에 의해 두 기판의 제2 표면으로부터 재료가 제거될 수 있다. 단계 1040에서, 제1 기판의 제2 표면은 제2 기판의 제2 표면에 본딩된다. 영구적인 본딩을 행하는 임의의 웨이퍼 본딩 방법이 사용될 수 있고; 예를 들어 이는 다이렉트 실리콘 또는 퓨전 본딩, 영구적인 접착 본딩, 금속 상호확산 또는 공융 본딩이다. 소정의 실시예에서, 이러한 단계는 각각의 기판 상의 스크라이브 라인이 서로에 대해 대략적으로 정렬되는 정렬 단계를 포함할 수도 있다는 점에 유의한다. 소정의 실시예에서, 절연층, 예를 들어 이산화실리콘이 제1 기판의 제2 표면 또는 제2 기판의 제2 표면 또는 이들 모두에서 성장 또는 증착될 수 있다.
다시 도 1을 참조하면, 단계 1045에서, 제1 액티브층 상의 제1 금속 본드 패드에 솔더 범프가 형성된다. 이러한 단계는 예를 들어, 솔더 범프를 형성하기 전에 각각의 기판의 칩들을 테스트하는 것을 포함할 수 있다. 단계 1050에서, 본딩된 기판 조립체는 개별 칩으로 선택적으로 단편화한다. 단편화 단계는 예를 들어 톱으로 다이싱(dicing)을 포함할 수 있다. 단계 1055에서, 솔더 범프는 인쇄 회로 보드 상의 제3 금속 패드에 부착된다. 이러한 단계는 예를 들어 솔더 단계를 완료함으로써; 즉, 솔더 범프를 용융하여 인쇄 회로 보드 상의 제3 금속 패드의 재료에 이를 부착시킴으로써 달성될 수 있다. 단계 1060에서, 제2 액티브층 상의 제2 금속 본드 패드는 인쇄 회로 보드 상의 제4 금속 패드에 와이어 본딩된다. 최종 구조는 두 개의 적층된 집적 회로를 갖고, 이들 두 개는 인쇄 회로 보드에 독립적으로 전기 접속된다.
도 2a 내지 2f는 도 1의 방법에 따라 제조된 예시적인 적층 집적 회로를 도시한다. 도 2a에서, 제1 표면(101) 및 제2 표면(102)을 갖는 제1 기판(100)이 제공된다. 이러한 기판은, 예를 들어, 500 내지 900미크론 두께의 예를 들어 실리콘 웨이퍼일 수 있다. 대안적으로, 이러한 기판은 상이한 반도체를 포함할 수 있고, 이는 예를 들어, 게르마늄, 갈륨 비소 또는 질화 갈륨이고, 또는 이들은 예를 들어 사파이어 또는 수정인 절연체를 포함할 수 있다. 도 2b에서, 제1 액티브층(103)은 제1 기판(100)에 형성된다. 이러한 액티브층은 예를 들어 트랜지스터(예를 들어 게이트, 소스, 드레인 및 본체 영역을 포함함), 절연 영역, 접점 및 상호접속층을 포함할 수 있고, 완전한 집적 회로를 형성한다. 이러한 액티브층은 임의의 다수의 집적 회로 제조 시퀀스로 형성될 수 있고, 이는 예를 들어 CMOS 프로세스 또는 바이폴라 트랜지스터를 갖는 CMOS 프로세스(BiCMOS) 또는 MOS 트랜지스터에 추가하여 고출력 장치 또는 광전 장치를 형성하는 프로세스이다. 액티브층(103)은 스크라이브 라인(108)에 의해 분리된 복수의 집적 회로를 포함할 수 있다. 이들 스크라이브 라인의 폭은 예를 들어 40미크론, 또는 80미크론일 수 있다. 도 2b는 또한 제1 액티브층에 형성된 금속 본드 패드(104)를 도시한다. 이들 금속 패드는 솔더 범핑 또는 와이어 본딩과 호환되는 임의의 금속으로 제조될 수 있고; 이는 예를 들어 구리 또는 알루미늄이다. 금속 본드 패드(104)의 형성은 또한 그의 환경과의 반응으로부터 회로를 보호하기 위해 패시베이션층, 예를 들어 질화 실리콘 또는 산질화 실리콘의 형성을 포함할 수 있다. 따라서 금속 본드 패드(104)의 형성은 본드 패드(104)에 액세스하기 위한 패드 개구의 형성을 포함할 수 있다.
도 2c는 제1 표면(201)과 제2 표면(202)을 가지며, 제1 기판(100)과 유사한 제2 기판(200)을 도시한다. 제2 기판은 예를 들어 제1 기판의 두께(즉, 500 내지 900미크론)와 유사한 두께의 실리콘 웨이퍼, 또는 예를 들어 게르마늄인 상이한 반도체 또는 예를 들어 사파이어인 절연체의 웨이퍼일 수 있다. 이러한 제2 기판은 그의 제1 표면(201)에 형성된 액티브층(203)을 갖고; 이러한 액티브층은 예를 들어 제1 액티브층(101)을 형성하는데 사용되는 프로세스와 유사한 프로세스를 사용하여 형성될 수 있고, 또는 상이한 회로 소자를 형성하는 다른 프로세스가 사용될 수 있다. 액티브층(203)은 또한 스크라이브 라인(208)에 의해 분리된 복수의 집적 회로를 포함할 수 있다. 이들 스크라이브 라인은 제1 액티브층(103)의 스크라이브 라인(108)과 동일한 폭을 가질 수 있다. 제2 액티브층(203)에 형성된 제2 세트의 금속 본드 패드(204) 또한 도 2c에 도시된다. 이들 금속 패드(204)는 제1 금속 본드 패드(104)와 유사한 금속으로 제조될 수 있거나 또는 상이한 금속으로 형성될 수 있다. 유사하게, 금속 본드 패드(204)의 형성은 패시베이션층의 형성을 포함할 수 있다. 도 2c에서, 제1 기판(100)의 제2 표면(102)과 제2 기판(200)의 제2 표면(202)은 함께 본딩되어, 본딩된 집적 회로 조립체(240)를 형성한다.
이러한 본딩 단계 전에, 기판(100) 및 기판(200) 중 하나 또는 두 개는 예를 들어 150미크론 또는 100미크론 또는 80미크론 또는 50미크론 또는 30미크론 또는 10미크론의 최종 두께로 박형화될 수 있다. 하나의 기판이 구조 불안정점까지 박형화되지 않으면(예를 들어, 기판이 실리콘 웨이퍼에 대해 약 100미크론을 초과함), 이어서 다른 기판이 실질적으로, 예를 들어 30미크론 또는 10미크론까지 박형화될 수 있다. 임의의 경우, 박형화 단계는 예를 들어 기판의 제1 표면(101 또는 201)을 접착 백그라인드 테이프에 또는 접착제로 코팅된 강성 핸들 웨이퍼에 우선 부착하는 것을 포함할 수 있다. 기판의 제2 표면(102 또는 202)은 이어서 기계적 또는 화학기계적 연마 단계, 또는 완전히 화학적 연마 단계 또는 이들의 임의의 조합이 행해질 수 있다.
표면(102 및 202)을 함께 본딩하기 전에, 기판(100 및 200)은 예를 들어 적외선 이미징을 이용하여 서로에 대해 정렬될 수 있다. 이러한 정렬의 목적은 서로의 상부의 스크라이브 라인(108 및 208)을 정렬하기 위한 것이다. 따라서, 이러한 정렬 단계에서 요구되는 정밀도는 예를 들어 스크라이브 라인(108 및 208)의 폭에 종속되고; 예를 들어 정렬 정밀도는 스크라이브 라인 폭의 1/4, 또는 10미크론 또는 20미크론일 수 있다. 이는 예를 들어 본딩에 의해 완료된 관통 실리콘 비아 접속부를 가져야만 하는 웨이퍼의 정렬에서 요구되는 것보다 엄격하지 않은 정밀도를 갖는다. 이러한 정렬은 1미크론 미만의 정밀도를 요구할 수 있다. 따라서, 본 발명의 실시예들은 다른 집적 회로 조립체를 형성하기 위해 요구되는 것보다 본딩하는데에 보다 값싼 설비와 프로세스를 사용할 수 있다.
또한, 본딩 전에, 유전층이 표면(102) 또는 표면(202) 또는 이들 모두에 증착될 수 있다. 이는 예를 들어, 이산화실리콘 또는 질화실리콘의 층을 포함할 수 있다. 이러한 층은 예를 들어 플라즈마 개선 화학 기상 증착(PECVD)에 의해 형성될 수 있다. 표면(102) 및 표면(202) 중 하나 또는 이들 모두에 있는 유전층은 서로로부터 기판(100 및 200)에 형성된 회로를 보다 잘 절연시킬 수 있다.
두 개의 기판(100 및 200)의 제2 표면(102 및 202)은 함께 본딩된다. 본딩하기 위한 임의의 다수의 방법이 사용될 수 있고, 이는 실리콘 다이렉트 또는 퓨전 본딩, 영구 접착 본딩(예를 들어, 벤조시클로부텐 또는 폴리이미드를 이용함) 또는, 구리, 주석 또는 금과 같은 금속 상호확산 또는 공정층을 이용한 본딩을 포함하지만 이에 한정되지 않는다. 이들 본딩 기술은 대기 하에서 또는 진공으로, 예를 들어 450 섭씨 온도(℃) 미만, 또는 350℃ 미만, 또는 250℃ 미만 또는 실온에서 행해질 수 있다. 예를 들어 금속 상호확산 본딩인 소정의 본딩 기술은 비교적 높은 본딩 압력(예를 들어, 60 킬로뉴턴)을 요구하고; 예를 들어 접착 본딩 또는 퓨전 본딩인 다른 것들은 비교적 가벼운 본딩 압력(예를 들어 5 뉴턴 미만)을 요구한다. 다이렉트 또는 퓨전 본딩과 같은 소정의 본딩 방법은, 각각의 표면을 친수성으로 만들 수 있는 표면 활성화 단계를 요구할 수 있어서, 반 데르 발스 결합을 형성할 수 있다. 이러한 활성화 단계는 플라즈마 처리, 습식 화학 처리 또는 이들의 조합을 포함할 수 있다. 예를 들어 400℃의 어닐링 단계가 반 데르 발스 결합을 공유 결합으로 변환하기 위해 요구될 수 있다. 예를 들어 접착 또는 금속 상호확산 본딩과 같은 소정의 본딩 기술은 조립체(도 2c에서는 도시 안함)에 남아있는 중간층(예를 들어, 접착 또는 금속)의 사용을 요구한다는 점이 유의한다. 본딩 후에, 양 기판들(100 및 200) 중 하나 또는 모두를 박형화하는데 사용되는 임의의 접착 테이프 또는 강성 핸들이 일반적으로 제거된다. 이는 예를 들어 기계적, 열적, 또는 화학적 수단 또는 이들의 임의의 조합을 이용하여 달성될 수 있다.
도 2d로 돌아가서, 솔더 범프(205)가 액티브층(203)에 접속된 금속 패드(204)에 도포된다. 솔더 범프는 예를 들어, 납, 주석, 구리, 비스무스, 은, 갈륨, 인듐 또는 소정의 이들의 조합을 포함할 수 있다. 솔더 범프는 직경이 500미크론, 또는 직경이 100미크론, 또는 직경이 50미크론, 또는 직경이 25미크론일 수 있고, 이들은 1mm 피치, 또는 200미크론 피치, 또는 100미크론 피치, 또는 50미크론 피치로 배치될 수 있다. 솔더 범프는 임의의 다수의 프로세스에 의해, 예를 들어 도금, 스크린 인쇄, 증발 또는 유리 몰드로부터의 전사에 의해 도포될 수 있다. 솔더 범프를 부착하기 전에, 금속 패드(204)는 예를 들어, 티타늄, 주석, 텅스텐, 구리 또는 이들의 소정의 조합인 이에 증착된 추가 금속층을 가질 수 있다. 솔더 범프(205)를 도포하기 전에, 액티브층(103 및 203)에서 형성된 집적 회로는 전기적으로 테스트될 수 있다.
도 2e는 이들은 집적 회로 조립체(240)를 단편화(도 2d)함으로써 형성된 두 개의 본딩된 집적 회로 조립체(250a 및 250b)를 나타낸다. 이러한 단편화 프로세스는 예를 들어, 기계톱, 레이저 절단 또는 건식 에칭으로, 본딩된 한쌍의 웨이퍼들을 다이싱하는 임의의 다수의 방법을 사용할 수 있다. 집적 회로 조립체는 스크라이브 라인(108 및 208)을 따라 분리될 수 있다(도 2d).
도 2f에서, 범프 조립체(250a)가 인쇄 회로 보드(206)에 부착되고, 이에 금속 패드(107 및 207)가 형성되어 있다. 이들 패드는 예를 들어 구리 또는 알루미늄을 포함할 수 있다. 조립체(250a)는 솔더 범프(205)가 금속 패드(207)에 접촉하도록 배치된다. 솔더 범프는 이어서 인쇄 회로 보드(206) 상의 패드(207)와 액티브층(203)의 패드(204) 사이의 전기 접속을 형성하도록 용융된다. 이러한 용융은 예를 들어, 초음파 솔더링 또는 리플로우 솔더링에 의해 행해질 수 있다. 이러한 용융에 요구되는 온도는 예를 들어, 약 250℃, 또는 약 200℃, 또는 약 150℃일 수 있다. 유전층(도시 안함)이 조립체(205a)와 보드(206) 사이에 삽입되는, 본딩 조립체(250a)의 언더필 현상도 행해질 수 있다.
인쇄 회로 보드(206)의 금속 패드(107)에 제1 액티브층(103)을 접속하는 것이 도 2f에 도시된다. 이러한 접속은 와이어(105)의 사용에 의해 이루어진다. 이들 와이어는 예를 들어, 알루미늄, 금 또는 구리로 이루어질 수 있고, 이는 예를 들어 베릴륨 또는 마그네슘의 합금일 수도 있다. 패드(107 및 104)에 와이어(105)를 연결하기 위해, 볼 본딩 또는 웨지 본딩을 포함하는 임의의 다수의 와이어 본딩이 사용될 수 있다. 와이어(105)는 열, 초음파 에너지, 압력 또는 이들의 소정의 조합을 이용하여 패드(107 및 104)에 용접된다.
도 3에서, 대안적인 조립 구조가 도시된다. 이러한 구조에서, 집적 회로 조립체(250a)의 제1 액티브층(103)은 인쇄 회로 보드(206)에 접속되는 것이 아닌, 제2 집적 회로 조립체(250b)의 액티브층(103)에 전기 접속될 수 있다. 이러한 접속은 예를 들어, 와이어(109)를 이용하여 서로에 대해 조립체(250a 및 250b)의 패드(104)를 와이어 본딩함으로써 이루어질 수 있다.
도 4a 및 4b에서, 조립 구조의 다른 대안적인 실시예가 설명된다. 도 4a는 금속 패드(104 및 204)에 도포된 솔더 범프(115 및 205)를 갖는 단일 집적 회로 조립체(250a)를 도시한다. 도 4b에서, 범프 조립체(250a)는 각각 금속 패드(207 및 107)가 형성되어 있는 인쇄 회로 보드(206 및 216)에 부착된다. 조립체(250a)는 솔더 범프(205)가 금속 패드(207)와 접촉하고, 솔더 범프(115)가 금속 패드(107)와 접촉하도록 배치된다. 솔더 범프는 인쇄 회로 보드(206)의 패드(207)와 액티브층(203)의 패드(204) 사이 뿐만 아니라 인쇄 회로 보드(216)의 패드(107)와 액티브층(103)의 패드(104) 사이의 전기 접속부를 형성하도록 용융된다. 이러한 용융은 예를 들어 초음파 솔더링 또는 리플로우 솔더링에 의해 행해질 수 있다.
도 5a 및 5b에서, 본 발명에 따른 조립 구조의 또 다른 실시예가 설명된다. 본 실시예에서, 3개의 집적 회로가 서로의 위에 적층되고, 인쇄 회로 보드로의 전기 경로를 3개의 집적 회로 각각의 모든 회로 소자에 제공하도록 하는 방식으로 인쇄 회로 보드에 부착된다. 도 5a에서, 솔더 범프(115)는, 패드(204)에 도포된 솔더 범프(205)에 추가하여 단일 집적 회로 조립체(250a)의 금속 패드(104)의 전체가 아닌 일부에 도포된다. 도 5b는 제1 표면(261), 제2 표면(262) 및 제1 표면(261) 상에 형성된 액티브층(263)을 갖는 제3 기판(260)을 도시한다. 패드(264)가 액티브층(263)에 형성된다. 제3 기판(260)은 패드(264)가 솔더 범프(115)와 접촉하도록 배치된다. 도 5b는 또한 패드(207 및 107)를 갖는 인쇄 회로 보드(206)를 도시한다. 조립체(250a)는, 솔더 범프(205)가 금속 패드(207)와 접촉하도록 배치된다. 솔더 범프는 인쇄 회로 보드(206)의 패드(207)와 액티브층(203)의 패드(204) 사이 뿐만 아니라 기판(260)의 패드(264)와 액티브층(103)의 패드(104)의 일부 사이에 전기 접속부를 형성하도록 용융된다. 마지막으로, 도 5b는 또한 인쇄 회로 보드(206)의 패드(107)에 다른 패드(104)를 접속하는 와이어(105)를 도시한다. 이러한 방식으로, 액티브층(263)의 회로 소자는 액티브층(103)의 회로 소자를 통해 인쇄 회로 보드(206)로의 전기 경로를 가질 수 있다.
도 6은 본원의 방법의 다른 실시예를 도시하며, 이는 하나의 집적 회로는 절연기판 상의 반도체인, 두 개의 집적 회로가 백투백으로 본딩되며, 인쇄 회로 보드에 두 회로를 전기 접속하도록 인쇄 회로 보드에 부착된다. 도 6의 흐름도(400)에서, 제1 표면과 제2 표면을 갖는, 실리콘 웨이퍼와 같은 제1 기판이 단계 410에서 제공된다. 단계 415에서, 예를 들어 이전 실시예(도 1)의 단계 1015와 유사하게 표준 상보 금속 산화물 반도체(CMOS) 제조 프로세스를 이용함으로써 제1 액티브층이 제1 기판의 제1 표면에 형성된다.
단계 420에서, 핸들층으로 포함하는 절연기판 상의 반도체가 제공된다. 예를 들어, 핸들층을 포함하는 절연기판 상의 반도체는 박형 실리콘층과 두꺼운 실리콘 핸들층 및 이들 사이에 배치된 이산화실리콘의 박형 층을 포함할 수 있다. 액티브층은 예를 들어 CMOS 프로세스를 이용하여 박형 실리콘층에 형성된다. 단계 425에서, 임시 캐리어가 액티브 반도체층에 본딩된다. 이는 예를 들어 분해성 접착제로 코팅된 웨이퍼를 이용함으로써 달성될 수 있다. 임시 캐리어는, 지지된 절연기판 상의 반도체의 핸들층이 전체적으로 또는 부분적으로 제거되는 다음 단계 430 동안 절연기판 상의 반도체에 대한 지지부를 제공한다. 핸들층이 충분히 두껍게 남아있으면, 임시 캐리어의 본딩(단계 425)은 필요하지 않다. 이러한 제거 단계는 기계적 그라인딩 또는 화학적 연마를 포함할 수 있다. 유사한 기계적 또는 화학적 수단을 사용하여, 제1 기판은 단계 435에서 박형화될 수 있다. 단계 440에서, 제1 기판의 제2 표면은 절연층의 노출면에 본딩되거나, 또는 절연기판 상의 반도체의 핸들층의 잔여부에 본딩된다. 이전 흐름도(도 1)의 단계 1040과 유사하게, 영구적인 본딩을 야기하는 임의의 웨이퍼 본딩 방법이 사용될 수 있다. 다시, 이러한 단계는 정렬 단계를 포함할 수 있다. 단계 445에서, 절연기판 상의 반도체를 지지하는 임시 캐리어는 제거된다. 최종 집적 회로 조립체는 도 1의 단계 1045 내지 1060에 개시된 것과 유사한 방식으로 범프되고, 단편화되고, 인쇄 회로 보드에 부착된다.
도 7a 내지 7f는 도 6의 방법에 따라 제조된 예시적인 적층 집적 회로를 도시한다. 도 7a에서, 절연기판 상의 반도체(300)가 제공되고, 이는 액티브층(303)과 핸들층(311)을 포함하고, 이들 사이에 배치된 절연층(310)을 갖는다. 절연층(310)은 핸들층(311)과 접촉하는 표면(302)을 갖는다. 핸들층(311)은 예를 들어 500 내지 900미크론 두께일 수 있는 실리콘 웨이퍼일 수 있다. 절연체(310)는 예를 들어 0.1 내지 2미크론 두께일 수 있는 이산화실리콘일 수 있다. 액티브층(303)은 예를 들어, 트랜지스터(예를 들어 게이트, 소스, 드레인 및 본체 영역을 포함함), 절연 영역, 접점 및 상호접속층이 형성될 수 있는 박형 실리콘층일 수 있다. 박형 실리콘층은 예를 들어 0.05 내지 3미크론 두께일 수 있다. 액티브층(303)은 완전한 집적 회로를 형성할 수 있다. 이러한 액티브층은 이전 실시예(도 2b)에서 기술된 것과 유사한 기술로 형성될 수 있다. 유사하게, 액티브층(303)은 스크라이브 라인(308)에 의해 분리된 복수의 집적 회로를 포함할 수 있다. 도 7a는 또한 액티브층(303)에 형성된 금속 본드 패드(304)를 도시한다. 다시, 이들 금속 패드는 솔더 범프 또는 와이어 본딩과 호환되는 임의의 금속, 예를 들어 구리 또는 알루미늄으로 제조될 수 있다. 본드 패드(304)의 형성은 패시베이션층과 패시베이션층의 패드 개구의 형성을 포함할 수 있다.
도 7b에서, 임시 캐리어(312)가 절연기판 상의 반도체(300)의 액티브층(303)에 본딩된다. 이러한 임시 캐리어는 예를 들어 실리콘, 소다라임 또는 보로실리케이트 유리, 또는 사파이어를 포함하는 웨이퍼일 수 있다. 이는 예를 들어 합성 왁스, 열가소성 중합체 또는 자외선(UV) 경화성 중합체를 포함할 수 있는 본딩 접착층(도시 안함)으로 코팅될 수 있다. 본딩 프로세스는 예를 들어 임시 캐리어를 가열하는 단계와, 절연기판 상의 반도체와 접촉시키는 단계를 포함할 수 있다. 예를 들어 1 내지 5 평방미터 당 뉴턴(N/cm2)또는 10 내지 50N/cm2의 압력이 본딩 중에 인가될 수 있다. UV 경화성 접착제가 사용되면, 본딩 단계는 통상 투명 임시 캐리어를 통해 UV광으로 조사하는 것을 포함할 수 있다.
도 7c에서, 핸들층(311)이 제거된다. 이러한 제거 프로세스는 예를 들어, 기계적 또는 화학-기계적 그라인딩 단계 또는 순수한 화학적 연마 단계 또는 이들의 조합을 포함할 수 있다. 도 7c에 도시되진 않았지만, 핸들층(311)의 일부는 절연체(310) 상에 잔류할 수 있다. 충분한 양의 핸들층이 절연체(310)에 잔류해서 절연기판 상의 반도체가 자가 지지되면(예를 들어, 100미크론의 핸들층이 잔류함), 전술한 임시 캐리어층의 처리(도 7b)는 불필요할 수 있다.
도 7d로 돌아가서, 임시 캐리어(312)로 지지되는 액티브층(303)과 절연체(310)는 기판(100)의 제2 표면(102)에 본딩된다. 기판(100)은 실리콘 웨이퍼 또는 예를 들어 게르마늄인 상이한 반도체의 웨이퍼 또는 예를 들어 사파이어인 절연체일 수 있다. 기판(100)은, 예를 들어 접착 백그라인드 테이프 또는 강성 핸들에 부착하는 것과, 이어서 전술한 바와 같은 기계적 그라인딩 또는 화학적 프로세싱을 포함하는 프로세스에 의해 본딩 전에 박형화될 수 있다. 도 7d는 기판(100)의 표면(102)에 본딩된 절연체(310)의 표면(302)을 도시하지만, 잔류하는 핸들층의 일부(도시 안함)는 표면(302)과 표면(102) 사이에 개재될 수 있다. 도 7d에 도시된 본딩 단계는 스크라이브 라인(308 및 108)이 서로의 위에 놓여지는 것을 보장하도록 정렬 단계를 포함할 수 있다. 이러한 정렬 단계에서 요구하는 정밀도는 예를 들어 스크라이브 라인 폭의 1/4 또는 10미크론 또는 20미크론이다. 이는 본딩에 의해 완료된 관통 실리콘 비아 접속부를 가져야 하는 웨이퍼를 정렬하는 것에 요구되는 것보다 덜 엄격한 정밀도이다. 예를 들어 유리 캐리어인 투명한 임시 캐리어(312)가 이러한 정렬 단계용으로 유리할 수 있다.
도 7d에서 사용되는 경우, 본딩 방법은 전술한 임의의 영구적인 방법일 수 있고, 이는 실리콘 다이렉트 또는 퓨전 본딩, 영구 접착 본딩, 또는 구리, 주석 또는 금과 같은 금속 상호확산 또는 공정층을 이용한 본딩을 포함하지만 이에 한정되지 않는다. 예를 들어 접착 또는 금속 상호확산 본딩인 소정의 본딩 기술은, 조립체 내에 잔류하는(도 7d에는 도시되지 않음) 중간층(예를 들어, 접착제 또는 금속)의 사용을 필요로 한다는 점에 유의한다.
도 7e에서, 사용되면 박형화 동안 기판(100)을 지지하는데 사용된 접착 테이프 또는 강성 핸들을 따라 사용된 임시 캐리어(512)는 제거된다. 이는 예를 들어 기계, 열 또는 화학적 수단 또는 이들의 임의의 조합을 이용하여 달성될 수 있다. 그 결과물은 본딩된 집적 회로 조립체(340)이다.
이어서 조립체(340)는 테스팅, 솔더 범핑, 단편화 및 인쇄 회로 보드에 개별 조립체들을 솔더링 및 와이어 본딩과 같은 전술한 도 2d 내지 2f의 설명에서 개시된 동일한 단계(도시 안함)를 거친다. 도 3f는 최종 결과를 도시하며; 이는 본드 패드(107 및 207)를 갖는 인쇄 회로 보드(206)에 부착된 집적 회로 조립체(350a)이고, 집적 회로 조립체(350a)의 패드(304)는 솔더 범프(205)를 통해 회로 보드 패드(207)에 접속되고, 집적 회로 조립체(350a)의 패드(104)는 와이어(105)를 통해 회로 보드 패드(107)에 접속된다.
본 명세서는 본 발명의 특정 실시예에 대해 상세히 설명하였지만, 해당 기술 분야의 종사자들에게, 전술한 이해에 의해 이들 실시예의 대체안, 변경 및 등가물의 상상이 용이할 수 있다는 점은 명백하다. 본 발명의 이들 및 다른 변경 및 변형은 본 발명의 사상 및 범주로부터 벗어남없이 해당 기술 분야의 종사자들에 의해 실시될 수 있다. 또한, 해당 기술 분야의 종사자들에게는 전술한 설명이 단지 예일 뿐이며, 본 발명을 제한하도록 의도되지 않는다는 것이 명백할 것이다. 따라서, 본 주제는 이러한 변경 및 변경을 포함하도록 의도된다.

Claims (26)

  1. 집적 회로 조립체로서,
    제1 표면 및 제2 표면을 갖는 제1 기판과,
    상기 제1 기판의 상기 제1 표면에 형성되며, 제1 금속 본드 패드를 포함하는 제1 액티브층과,
    제1 표면 및 제2 표면을 갖는 제2 기판으로서, 상기 제1 기판의 상기 제2 표면이 상기 제2 기판의 상기 제2 표면에 결합되는 제2 기판과,
    상기 제2 기판의 상기 제1 표면에 형성되고, 제2 금속 본드 패드를 포함하는 제2 액티브층을 포함하는, 집적 회로 조립체.
  2. 청구항 1에 있어서,
    상기 제2 기판은 30미크론 미만의 두께를 갖는, 집적 회로 조립체.
  3. 청구항 1에 있어서,
    상기 제2 기판은 10미크론 미만의 두께를 갖는, 집적 회로 조립체.
  4. 청구항 1에 있어서,
    상기 제1 기판과 상기 제2 기판은 각각 100미크론 이하의 두께를 갖는, 집적 회로 조립체.
  5. 청구항 1에 있어서,
    상기 제1 액티브층 또는 상기 제2 액티브층은 수동 소자들을 포함하는, 집적 회로 조립체.
  6. 청구항 1에 있어서,
    인쇄 회로 보드를 더 포함하고, 상기 인쇄 회로 보드는 상기 제1 액티브층 및 상기 제2 액티브층에 전기 접속되는, 집적 회로 조립체.
  7. 청구항 6에 있어서,
    상기 인쇄 회로 보드는 상기 제1 액티브층에 솔더 범프(solder bump)로 전기 접속되는, 집적 회로 조립체.
  8. 청구항 6에 있어서,
    상기 인쇄 회로 보드는 와이어 본드(wire bond)를 통해 상기 제2 액티브층에 전기 접속되는, 집적 회로 조립체.
  9. 청구항 1에 있어서,
    상기 제1 기판의 상기 제2 표면과 상기 제2 기판의 상기 제2 표면 사이에 개재된 절연층을 더 포함하는, 집적 회로 조립체.
  10. 청구항 1에 있어서,
    상기 제2 기판은 절연성인, 집적 회로 조립체.
  11. 집적 회로 조립체를 형성하는 방법으로서:
    제1 표면 및 제2 표면을 갖는 제1 기판을 제공하는 단계와,
    상기 제1 기판의 상기 제1 표면 상에 제1 액티브층을 형성하는 단계와,
    제1 표면 및 제2 표면을 갖는 제2 기판을 제공하는 단계로서, 상기 제2 기판은 상기 제2 기판의 상기 제1 표면에 형성된 제2 액티브층을 포함하는, 상기 제2 기판을 제공하는 단계와,
    상기 제1 기판의 상기 제2 표면에 상기 제2 기판의 상기 제2 표면을 결합하는 단계를 포함하는, 집적 회로를 형성하는 방법.
  12. 청구항 11에 있어서,
    상기 제2 기판을 제공하는 단계는:
    액티브 반도체층과 핸들층 사이에 개재된 절연층을 포함하는 절연기판 상의 반도체(semiconductor-on-insulator)를 제공하는 단계와,
    상기 핸들층의 적어도 일부를 제거하는 단계를 포함하는, 집적 회로를 형성하는 방법.
  13. 청구항 12에 있어서,
    상기 핸들층은 완전히 제거되는, 집적 회로를 형성하는 방법.
  14. 청구항 12에 있어서,
    상기 핸들층의 적어도 일부를 제거하는 단계 전에, 상기 절연기판 상의 반도체의 상기 액티브 반도체층에 임시 캐리어를 본딩하는 단계와,
    상기 제1 기판의 상기 제2 표면에 상기 제2 기판의 상기 제2 표면을 결합하는 단계 후에, 상기 임시 캐리어를 제거하는 단계를 더 포함하는, 집적 회로를 형성하는 방법.
  15. 청구항 11에 있어서,
    상기 제1 액티브층에 금속 본드 패드를 형성하는 단계를 더 포함하는, 집적 회로를 형성하는 방법.
  16. 청구항 11에 있어서,
    상기 제2 액티브층에 금속 본드 패드를 형성하는 단계를 더 포함하는, 집적 회로를 형성하는 방법.
  17. 청구항 11에 있어서,
    상기 제1 기판의 상기 제2 표면에 상기 제2 기판의 상기 제2 표면을 결합하는 단계 전에, 상기 제1 기판을 박형화하는 단계를 더 포함하는, 집적 회로를 형성하는 방법.
  18. 청구항 11에 있어서,
    상기 제1 기판은 반도체 웨이퍼인, 집적 회로를 형성하는 방법.
  19. 청구항 18에 있어서,
    상기 제1 기판의 상기 제1 표면에 제1 액티브층을 형성하는 단계는, 상보적 금속 산화물 반도체 회로를 형성하는 단계를 포함하는, 집적 회로를 형성하는 방법.
  20. 청구항 11에 있어서,
    상기 제1 액티브층 또는 상기 제2 액티브층은 수동 소자를 포함하는, 집적 회로를 형성하는 방법.
  21. 청구항 11에 있어서,
    상기 집적 회로 조립체를 개별 집적 회로 칩들로 단편화하는 단계를 더 포함하는, 집적 회로를 형성하는 방법.
  22. 청구항 11에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층에 인쇄 회로 보드를 전기 접속하는 단계를 더 포함하는, 집적 회로를 형성하는 방법.
  23. 청구항 22에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층에 인쇄 회로 보드를 전기 접속하는 단계는,
    상기 제1 액티브층에 제1 금속 본드 패드를 형성하는 단계와,
    상기 제2 액티브층에 제2 금속 본드 패드를 형성하는 단계와,
    상기 제1 액티브층의 상기 제1 금속 본드 패드에 솔더 범프를 형성하는 단계와,
    상기 인쇄 회로 보드의 제3 금속 패드에 상기 솔더 범프를 부착하는 단계와,
    상기 인쇄 회로 보드의 제4 금속 패드에 상기 제2 액티브층의 상기 제2 금속 본드 패드를 와이어 본딩하는 단계를 포함하는, 집적 회로를 형성하는 방법.
  24. 청구항 11에 있어서,
    상기 제1 기판의 상기 제2 표면에 상기 제2 기판의 상기 제2 표면을 결합하는 단계는,
    상기 제1 기판의 상기 제2 표면에 접착층을 도포하는 단계와,
    상기 접착층에 상기 제2 기판의 상기 제2 표면을 접촉시키는 단계를 포함하는, 집적 회로를 형성하는 방법.
  25. 청구항 11에 있어서,
    상기 제1 기판의 상기 제2 표면에 상기 제2 기판의 상기 제2 표면을 결합하는 단계는 퓨전 본딩(fusion bonding)을 포함하는, 집적 회로를 형성하는 방법.
  26. 청구항 11에 있어서,
    상기 제1 기판의 상기 제2 표면에 상기 제2 기판의 상기 제2 표면을 결합하는 단계는, 5미크론 이상의 정밀도로 상기 제1 기판에 상기 제2 기판을 정렬하는 단계를 포함하는, 집적 회로를 형성하는 방법.
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