TWI433244B - 具三維積層構造之積體電路裝置之製造方法 - Google Patents

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Description

具三維積層構造之積體電路裝置之製造方法
本發明係有關，積層複數個具有各類功能之半導體電路層而形成之、具三維積層構造之積體電路裝置(三維積層積體電路裝置)之製造方法；更具體而言，其係有關三維積層積體電路裝置之製造方法，其包含：黏著劑之配置步驟、與埋設配線之機械連接步驟，以對於所積層之該半導體電路層間的縱向(積層方向)施以機械、電氣連接。此處之「埋設配線(buried interconnections)」，係指埋設在該半導體電路層的各內部之積層方向之電氣連接用配線(導體)。
近年來，已提出有積層複數個半導體晶片而成為三維構造之半導體裝置。例如，在栗野氏等人於1999年所發行之「1999 IEDM技術文摘」中，即有「具三維構造之智慧型影像感測器晶片」之提案(參照非專利文獻1)。
該影像感測器晶片，具有4層構造，在第1半導體電路層，配置處理器陣列與輸出電路；在第2半導體電路層，配置有資料鎖存(data latch)與屏蔽(masking)電路：在第3半導體電路層，配置有放大器與類比/數位轉換器；在第4半導體電路層，配置有影像感測器陣列。在影像感測器陣列的最上面，被包含微透鏡陣列之石英玻璃層所覆蓋，微透鏡陣列係形成於該石英玻璃層的表面。在影像感測器陣列中的各影像感測器，形成光電二極體以作為半導體受光元件。在構成4層構造之各半導體電路層之間，除了使用黏著劑以形成機械連接外，亦以使用導電性插塞之埋設配線與接觸其等埋設配線之微凸塊電極來形成電氣連接。
該影像感測器晶片，於各半導體電路層間的電氣連接並不使用接合線連接。因此，與專利文獻1所示般習知之三維構造之半導體裝置，亦即將複數個半導體晶片積層而於支撐基板上成為一體，且在其等半導體晶片的周圍配置接合線，俾以該接合線來達成該半導體晶片間之電氣連接之作法有不同之處。
又，李氏等人在2000年4月所發行的「日本應用物理學會誌」中，以「高度平行影像處理晶片用之三維積體技術之開發」為主題，提出一種影像處理晶片，其所包含之影像感測器，與栗野氏等人提案之前述固態影像感測器相同(非專利文獻2)。
李氏等人的影像處理晶片，與栗野氏等人在前述論文所提案之固態影像感測器有大致相同之構造。
具有前述三維積層構造之習知的影像感測器晶片與影像處理晶片，均是將內設有期望之半導體電路之複數個半導體晶圓(以下亦有僅稱為晶圓之情形)彼此積層且固設後，切斷(dicing)所獲得之晶圓積層體而分割成複數個晶片群以製造之。亦即，對於已在內部形成有半導體電路之半導體晶圓，以晶圓級(wafer level)方式而予積層/一體化，從而形成三維積層構造，然後再予以分割，而獲得影像感測器晶片或影像處理晶片。
再者，其等習知的影像感測器晶片與影像處理晶片中，在該晶片內部所積層之複數個半導體電路分別構成「半導體電路層」。
非專利文獻1：栗野氏等人，「具三維構造之智慧型影像感測器晶片」、1999年IDEM技術文摘p.36.4.1~36.4.4(H.Kurino et al.,"Intelligent Image Sensor Chip with Three Dimensional Structure",1999 IEDM Technical Digest,pp.36.4.1－36.4.4,1999)非專利文獻2：李氏等人，「高度平行影像處理晶片用之三維積體技術之開發」、「日本應用物理學會誌」第39卷，p.2473~2477、第1部4B、2000年4月、(K.Lee et al.,"Development of Three－Dimensional Integration Technology for Highly Parallel Image－Processing Chip",Jpn..J.Appl.Phys.Vol.39,pp.2474－2477,April 2000)
專利文獻1：日本特開2002－110902號公報(圖1、圖4)
在具有前述習知三維積層構造之影像感測器晶片與影像處理晶片之製造步驟，於晶圓積層體(將複數個半導體晶圓予以積層/一體化而構成)內部之半導體電路層(此處為半導體晶圓)之間，在縱向(積層方向)的電氣連接時所使用者有：將各半導體電路層朝積層方向貫穿而形成之微細的埋設配線(或導電性插塞)，以及固設在其等埋設配線的端部之微凸塊電極。然而，並未明示出埋設配線與微凸塊電極之具體形成方法。埋設配線與微凸塊電極均只有數μ m大小，不僅極其微細，且因近接配置多數個之故，要作到此點並不容易。因此，期望有一方法，能實現使用該種埋設配線與微凸塊電極之高可靠性之朝積層方向之電氣連接。
又，亦期望有一方法，能在具有高可靠性之情況下，在晶圓積層體的內部，使構成該晶圓積層體之各半導體電路層(此處指各半導體晶圓)間彼此形成機械連接。要實現此點，雖說亦能以使用微凸塊電極之前述電氣連接方式來達成，但為了要增強機械連接的強度與可靠度，其較佳之作法，係將電氣絕緣性之黏著劑配置在相鄰的半導體電路層間之間隙，俾藉由其等黏著劑來黏著各半導體電路層之間。在此情形，將液狀或流動狀之黏著劑注入該間隙之方法，雖然亦有考慮，但為了要完全充填至該間隙內，在此時所注入之黏著劑，必須較該間隙的容積為多。其結果，所導致的問題點在於，必須要施行後處理，以去除注入後由該間隙所溢出之多餘黏著劑。在該後處理中，須使用藥劑以去除多餘的黏著劑，故而又必須增加繁雜的作業，以防止該藥劑對各半導體電路層造成影響。因此，期望有一方法，既能免除該種問題點且能減少製造步驟之數目。
前述二期望事項，亦可謂係在具備前述習知之三維積層構造之影像感測器晶片與影像處理晶片之製造步驟中，並非使用「晶圓積層體」，而是將複數個半導體晶片予以積層/一體化之「晶片積層體」之情形。
本發明，係考慮其等各點而提出者，其目的在於，提供一種具三維積層構造之積體電路裝置之製造方法，對於所積層之半導體電路層間朝積層方向之機械連接及電氣連接，使用埋設配線，而能實現容易進行且具有高可靠性。
本發明之其他目的在於，提供一具三維積層構造之積體電路裝置之製造方法，除了能確實將電氣絕緣性之黏著劑配置在所積層的半導體電路層間之間隙，且，亦能省略去除該間隙溢出之多餘黏著劑之後處理作業。
此處未予明示之本發明之其他目的，當可由以下說明及附圖而明瞭。
(1)本發明之積體電路裝置之製造方法，該積體電路裝置具備，將複數個半導體電路層積層於支撐基板上而成之三維積層構造，其特徵在於包含以下步驟：在構成該三維積層構造的一個半導體電路層之內部，形成一端由該半導體電路層的背面外露之複數個埋設配線；在該半導體電路層的背面、或構成該三維積層構造之其他半導體電路層的表面、或是其等雙方，形成複數個凸塊電極；在該半導體電路層的背面、或該其他半導體電路層的表面、或是其等雙方，以呈不與該埋設配線的露出端或凸塊電極重疊之形狀，形成電氣絕緣性之黏著劑膜；邊將該黏著劑膜介設於其間，邊使該半導體電路層的背面與其他半導體電路層的表面相互成為對向；及使相互對向之該半導體電路層的背面與其他半導體電路層的表面之間隔縮減，藉此，邊使該黏著劑膜在該半導體電路層的背面與其他半導體電路層的表面間殘存的間隙內發生變形，邊使該埋設配線的露出端及凸塊電極之至少一方發生變形，而直接或透過其他導電性構件使彼此形成機械連接；在該埋設配線之露出端與凸塊電極之機械連接步驟結束時，該黏著劑膜被充填於該間隙全體。
(2)在本發明之積體電路裝置之製造方法，如前述，在構成三維積層構造的一個半導體電路層內部，形成一端由該半導體電路層的背面外露之複數個埋設配線，另一方面，在該半導體電路層的背面、或構成該三維積層構造的其他半導體電路層的表面、或其等雙方，形成複數個凸塊電極。之後，在該半導體電路層的背面、或該其他半導體電路層的表面、或其等雙方，以不與該埋設配線的露出端或凸塊電極重疊之形狀，形成電氣絕緣性之黏著劑膜。進而，將該黏著劑層介設於其間，邊使該半導體電路層的背面與該其他半導體電路層的表面相互對向後，使該半導體電路層的背面與其他半導體電路層的表面之間隔縮減，使該埋設配線的露出端及凸塊電極之至少一方發生變形，並直接或透過其他導電性構件而使彼此形成機械連接。此時，該黏著劑膜，在該半導體電路層的背面與其他半導體電路層的表面間殘存之間隙內發生變形，且在該埋設配線之露出端與凸塊電極之機械連接步驟結束時，被充填在該間隙整體。
因此，可將該黏著劑膜的全部體積調整成，在該埋設配線的露出端與凸塊電極之機械連接步驟結束時，該黏著劑的全部體積能大致相等於，在該半導體電路層與其他半導體電路層間之間隙內所殘存之該間隙的體積，藉此，能將必要量之黏著劑配置在該間隙，並且，可避免該黏著劑由該間隙溢出。因此，其可獲得以下效果，可確實將電氣絕緣性之黏著劑配置於，構成三維積層構造之積層的半導體電路層間之間隙，且可省略去除該間隙溢出之多餘黏著劑之後處理。
又，該埋設配線之露出端與凸塊電極之機械連接之實施，係透過使該埋設配線的露出端及凸塊電極之至少一方發生變形而後直接或透過其他導電性構件而間接實施，因此，該埋設配線的露出端與凸塊電極之機械連接變強固。此外，該黏著劑膜係藉由變形而充填至該間隙，因此，使該半導體電路層與其他半導體電路層之黏著亦確實。如此，藉前述容易進行之步驟的組合，該半導體電路層與其他半導體電路層之機械連接及電氣連接能具有高可靠性。換言之，其可獲得以下效果，構成三維積層構造之積層的半導體電路層間朝積層方向之機械連接及電氣連接，使用埋設配線，能實現容易進行且具有高可靠性。
(3)本發明之積體電路裝置之製造方法中的「支撐基板」，只要所具有之剛性足以支撐複數個半導體電路層即可，其材質並無侷限。可以是半導體，亦可以是玻璃，其他材質亦可。亦可係在內部形成有電路之半導體基板，即所謂LSI晶圓。
「半導體電路層」與「其他半導體電路層」，均為半導體電路之層，換言之，係指以層狀形成之半導體電路。因此，「半導體電路層」中，只要具有「半導體基板」、與形成在該半導體基板的內部或表面之「元件」或「電路」即可，其他構成並無侷限。
一般而言，在該「半導體基板」的內部或表面，形成各類電路(例如放大電路或訊號處理電路等、或提供既定功能之積體電路)，但亦能僅形成各類元件(例如受光元件)。例如，亦能在「半導體基板」的內部或表面，僅形成以陣列狀方式配置之多數個「受光元件」。「元件」可為電晶體等主動元件、及電阻器等被動元件，亦可為其中一者。一般而言，在考慮到占有面積較小等因素後，多使用MOS場效電晶體(Metal－Oxide－Semiconductor Field－Effect Transistor，即MOSFET，以下稱為「MOS電晶體」)作為「主動元件」，但亦可使用MOS電晶體以外之電晶體，亦可為二極體等。「被動元件」可使用例如電阻器、電容元件等。
該「半導體基板」，能以單一之半導體構件(例如半導體晶圓或半導體晶片)來形成，亦能以複數個半導體構件(例如半導體晶圓或半導體晶片)來形成。又，該「半導體基板」的物理尺寸並無限制，亦可為半導體晶圓之尺寸(晶圓尺寸)，亦可係分割半導體晶圓後而獲得之晶片的尺寸(晶片尺寸)；亦可係晶圓尺寸與晶片尺寸中間之尺寸；亦可係較晶圓尺寸為大之尺寸。又，該「半導體基板」的材質並無侷限，只要能形成期望的半導體元件或電路即可，可以是矽酮、化合物半導體、或是其他半導體。「半導體基板」的構造亦無侷限，可以是半導體製之單板，所謂的SOI(Silicon On Insulator)基板亦可。
「埋設配線」係指，埋設在各半導體電路層內部之積層方向之電氣連接用之配線或導體。「埋設配線」之構成中通常包含有，覆蓋在形成於半導體基板之「溝渠」之內壁面全體之「絕緣膜」；及充填在(埋設於)該絕緣膜的內側空間之導電性材料(多稱為「導電性插塞」)。但其構成方式並不侷限於此。
此處之「溝渠」，只要具有期望深度、可供收容作為埋設配線之導電性材料即可，構成方式並無侷限。「溝渠」的深度、開口形狀、開口尺寸、截面形狀等，可按照需要而設定成任意值。「溝渠」的形成方法，只要能以半導體基板的表面側為起點，以選擇性去除之方式而形成即可，可使用任意之方法。例如，使用遮罩之異向性蝕刻法即相當適用。
覆蓋在「溝渠」內壁面之「絕緣膜」，只要能與半導體基板及充填在「溝渠」內部之「導電性材料」形成電氣絕緣性即可，可使用任意之絕緣膜。例如，二氧化矽(SiO2 )、氮化矽(SiNx )等即相當適用。「絕緣膜」的形成方法並無侷限。
充填在「溝渠」內部之「導電性材料」，只要能用在半導體電路層間之電氣連接即可，可使用任意的材料。例如，聚矽酮等半導體、鎢(W)、銅(Cu)、鋁(Al)等金屬即相當適用。「導電性材料」之充填方法，只要能從半導體基板之單面將「導電性材料」充填至「溝渠」內部即可，可使用任意之方法。
所使用之「凸塊電極」，只要是能用於半導體電路層間朝積層方向之電氣連接之凸塊(bump)狀電極即可，能使用任意之構成。「凸塊電極」之材料，只要具有導電性、可供半導體電路層間朝積層方向之電氣連接即可，能使用任意材料。
「埋設配線」之露出端及「凸塊電極」之至少一方，邊介設該黏著劑膜於其間邊使二個半導體電路層成為相互對向並縮減兩者間隔時，會使該埋設配線的露出端及凸塊電極之至少一方發生變形，而直接或透過其他凸塊電極使彼此形成機械連接。「凸塊電極」會因為前述變形而增加與對象構件(埋設配線或其他凸塊電極等)之接觸面積，其結果，可提升兩者在機械、電氣連接的可靠度。該埋設配線的露出端及凸塊電極之至少一方之「變形」，可為塑性變形；使至少一部分軟化或流動而變形亦可。
「凸塊電極」之材質，若是在對「凸塊」電極與埋設配線施以加熱、加壓而使彼此接觸時能使兩者互相接合者[例如，銦(In)與金(Au)的積層體、亦即In/Au]，只要使兩者直接接觸而形成機械連接即可。然而，若是凸塊電極的材質，係在對該凸塊電極與埋設配線施以加熱、加壓而接觸時並不能使兩者彼此接合者[例如鎢(W)]，則必須隔著適當之接合用金屬以進行兩者之機械連接。可使用之接合用金屬，例如In－Au合金、錫(Sn)－金(Ag)合金、銦單體、錫單體等。在此情形，該接合用金屬作為「其他導電性構件」。
「凸塊電極」之構成內容與形成方法並無侷限，因此，亦能將另外形成之凸塊狀的導電性材料片，固設在該半導體電路層的背面、或該其他半導體電路層的表面、或其等雙方之既定位置而形成；亦能以電鍍法等方式，將導電性材料直接堆積在該半導體電路層的背面、或該其他半導體電路層的表面、或其等雙方之既定位置。又，亦可利用在該半導體電路層背面或該其他半導體電路層表面所形成之配線而形成。
「其他導電性構件」，只要能有於半導體電路層間之電氣連接即可，能使用任意之構件。一般而言，係使用與前述「凸塊電極」同樣之凸塊電極，但並不侷限於此。前述「接合用金屬」亦可作為「其他導電性構件」來使用。
「電氣絕緣性之黏著劑膜」，係供黏著該半導體電路層與該其他半導體電路層使成一體化之膜層，其以不與該埋設配線之露出端或凸塊電極重疊之形狀而圖案化後，仍然具有黏性，且在既定之條件下能使至少一部分軟化或流動。例如，可使用聚醯亞胺樹脂、SOG(Spin On Glass)材料等。在其等之黏著劑中，尤以聚醯亞胺樹脂為佳。其理由在於，聚醯亞胺樹脂的處理容易、且化學穩定性高。
「使相互對向之該半導體電路層的背面與其他半導體電路層的表面之間隔縮減，而使該黏著劑膜在該半導體電路層的背面與其他半導體電路層的表面間之殘存間隙內邊發生變形，邊使該埋設配線的露出端及凸塊電極之至少一方發生變形，進而直接或透過其他導電性構件使彼此形成機械連接之步驟」之實施方法，並無特別侷限。一般而言，係利用「溶著」或「壓接」之方式，使該埋設配線的露出端部與對應之凸塊電極直接或透過其他導電性構件而形成機械連接，但除此之外的方法亦可。在不能直接「溶著」或「壓接」之情形，亦能以隔著適當之接合用金屬於其中之方式來形成機械連接。
該步驟，例如，能以周知之半導體晶圓積層裝置[可參照日本特開平5－160340號公報(專利第2984441號)所載之「三維LSI積層裝置」]來實施。同樣的裝置，在下述的論文亦有揭示。
松本氏等，「使用黏著劑注入法之新三維晶圓接合技術」、1998年、應用物理學會誌、1(3B)、pp.1217－1221(Takuji Matsumoto,Masakazu Satoh,Kat suyuki Sakuma,Hiroyuki Kurino,Nobuaki Miyakawa,Hikotaro Itani and Mitsumasa Koyanagl,"New three－dimensional wafer bonding technology using the adhesive injection method."Jpn.J.Appl.Phys.,1(3B),pp.1217－1221,1998)
為實現「使該黏著劑膜在該半導體電路層的背面與其他半導體電路層的表面間之殘存間隙內邊發生變形，邊使該埋設配線的露出端及凸塊電極之至少一方發生變形，進而直接或透過其他導電性構件使彼此形成機械連接」，其較佳之作法，係對該埋設配線及凸塊電極加熱至既定溫度。其理由在於，藉由加熱之方式，能使該埋設配線的露出端及凸塊電極之至少一方有部分成為熔融狀態而變形，或者，使該埋設配線的露出端及凸塊電極之至少一方因軟化而能加壓變形，而較易於達成期望之機械連接。同樣，藉由加熱之方式，能使該黏著劑膜的至少一部分發生軟化或流動，該黏著劑膜，亦能隨著該半導體電路層的背面與其他半導體電路層的表面之間隔的縮減而變形，而能實現充填至該間隙全體之目的。
「在該埋設配線之露出端與凸塊電極之機械連接步驟結束時，充填在該間隙全體之黏著劑膜」，係在該機械連接步驟之中、或是之後所實施的硬化步驟，以適當的方法使其硬化。該黏著劑膜之硬化方法，就實施的難易度來考量，以加熱至既定溫度(與之後的放熱冷卻)之方法為較佳，但並不侷限於此。例如，若是可透過紫外線，亦能以紫外線照射等方式使其硬化；亦能以添加適當藥劑之方式使其硬化。
(4)本發明之積體電路裝置之製造方法之較佳例中，該黏著劑膜，係具有分割成複數個島狀之黏著劑要素之構成。此情形的優點在於，在該半導體電路層的背面與其他半導體電路層的表面間之殘存氣體，即使在該半導體電路層的背面與其他半導體電路層的表面間之間隙已經縮減之後，仍能輕易的通過島狀之黏著劑要素之間而排散至外部。
本發明之積體電路裝置之製造方法之較佳例中，除了與該埋設配線的露出端或凸塊電極重疊之區域，以及，在該埋設配線的露出端與凸塊電極之機械連接步驟結束時，用來吸收該埋設配線之露出端、該凸塊電極、及該其他導電性構件之至少一者之變形(變形量)之區域外，該黏著劑膜並未分割成複數個黏著劑要素，而是連續形成。此情形之優點在於，相較於分割成複數個島狀之黏著劑要素時，該黏著劑膜的圖案化較為容易。
在該例中的黏著劑膜，其較佳之作法，係使其中具有空隙(狹縫等)，俾於縮減相互對向之該半導體電路層背面與其他半導體電路層表面之間隔時，能使存在於該半導體電路層的背面與其他半導體電路層的表面間之間隙內的氣體排散至外部。理由在於，透過該空隙，該氣體的排除能更有效率的進行。
本發明之積體電路裝置之製造方法的另一較佳例中，包含以下步驟：在該其他半導體電路層的表面，以不與該埋設配線或凸塊電極重疊之形狀，形成圖案化之電氣絕緣性之其他黏著劑膜；在該埋設配線的露出端與凸塊電極成機械連接時，該黏著劑膜與其他黏著劑膜係相互黏著。該例之優點在於，因為有使用2片黏著劑膜，故而，就算是在該半導體電路層的背面與其他之半導體電路層的表面間之間隙較大時，亦能確實將黏著劑充填至該間隙全體。
在該例中，可進行各種之組合。例如，(a)：使形成於該半導體電路層的背面之黏著劑膜、與形成於該其他半導體電路層的表面之其他黏著劑膜雙方，以分割成複數個島狀之黏著劑要素之方式而構成。或者採取(b)：除了與該埋設配線的露出端或凸塊電極重疊之區域，以及，在該埋設配線的露出端與凸塊電極之機械連接步驟結束時，用來吸收該埋設配線之露出端、該凸塊電極、及該其他導電性構件之至少一者之變形(變形量)之區域外，形成於該半導體電路層的背面之黏著劑膜、與形成於該其他半導體電路層表面之其他黏著劑膜雙方，並未分割成複數個黏著劑要素，而是連續形成。或者採取(c)：使形成於該半導體電路層背面之黏著劑膜、與形成於該其他半導體電路層表面之其他黏著劑膜之至少一方，以分割成複數個島狀之黏著劑要素之方式而構成；另一方，除了與該埋設配線的露出端或凸塊電極重疊之區域，以及，在該埋設配線之露出端與凸塊電極之機械連接步驟結束時，用來吸收該埋設配線的露出端、凸塊電極、及其他導電性構件之至少一者之變形(變形量)之區域外，並未分割成複數個黏著劑要素，而是連續形成。
本發明之積體電路裝置之製造裝置之另一較佳例中，該凸塊電極係直接接合至複數個該埋設配線之各露出端。此情形的優點在於，將凸塊電極等導電性構件形成於該埋設配線側之步驟，在此並不需要，因此能減少步驟數。
在此例中較佳係，該埋設配線的露出端係由該半導體電路層的背面突出。此情形的優點在於，不僅無需有將凸塊電極等導電性構件形成於埋設配線側之步驟，且能使該埋設配線與凸塊電極之機械連接更為容易。
本發明之積體電路裝置之製造方法的另一較佳例中，包含以下步驟：將作為該其他導電性構件之其他凸塊電極，形成於複數個該埋設配線之各露出端，然後透過於該其他凸塊電極，使該埋設配線的露出端與凸塊電極彼此形成機械連接。此情形的優點在於，雖然必須有該其他凸塊電極之形成步驟，但該凸塊電極的高度(厚度)可因其他凸塊電極的存在而減少，其結果，使該凸塊電極的形成容易。
本發明之積體電路裝置之製造方法之另一較佳例中，該埋設配線的露出端與凸塊電極之機械連接步驟，係在加熱下實施，在此時係將加熱溫度設定成，能使該黏著劑膜之至少一部分軟化或流動之溫度。此例之優點在於，該機械連接步驟較易於實施。
本發明之積體電路裝置之製造方法之另一較佳例中，該埋設配線的露出端與凸塊電極之機械連接步驟，係在加熱下實施，此時係將加熱溫度設定成，能使該埋設配線的露出端及凸塊電極之至少一方發生塑性變形，然後直接或透過該其他導電性構件使彼此形成機械連接之溫度。此例之優點在於，該機械連接步驟較易於實施。
本發明之積體電路裝置之製造方法之另一較佳例中，該埋設配線的露出端與凸塊電極之機械連接步驟，係在加熱下實施，在此時係將加熱溫度設定成，能使該埋設配線的露出端及凸塊電極之至少一方因軟化或流動而變形，然後直接或透過該其他導電性構件使彼此形成機械連接之溫度。此例之優點在於，該機械連接步驟較易於實施。
本發明之積體電路裝置之製造方法之另一較佳例中，係將該埋設配線的突出高度、該凸塊電極的高度、與該黏著劑膜的厚度設定成，於該埋設配線的露出端與凸塊電極之機械連接步驟內、使該半導體電路層背面與其他半導體電路層表面之間隔縮減時，該黏著劑膜與其對向面(亦即，該半導體電路層的背面、該其他半導體電路層的表面、或其他黏著劑膜之面)的接觸，係先於該埋設配線之露出端與凸塊電極間直接或透過其他導電性構件之彼此接觸。在此情形，在該埋設配線之露出端與凸塊電極之直接或間接接觸之前，該黏著劑膜，已經與其對向面有接觸，因此，該黏著劑膜的變形量變大。因此，此例可適用於，由於該埋設配線及凸塊電極之布局關係所致，而必須使該黏著劑膜的變形量趨大之情形(例如，凸塊電極係使用不易變形之材料時)。
本發明之積體電路裝置之製造方法之另一較佳例中，係將該埋設配線的突出高度、該凸塊電極的高度、與該黏著劑膜的厚度設定成，於該埋設配線的露出端與凸塊電極之機械連接步驟內、使該半導體電路層背面與其他半導體電路層表面之間隔縮減時，該黏著劑膜與其對向面(亦即，該半導體電路層的背面、該其他半導體電路層的表面、或其他黏著劑膜之面)接觸之前，先使該埋設配線之露出端與凸塊電極間直接或透過其他導電性構件之彼此接觸情形。在此情形，在該黏著劑膜與其對向面接觸之前，該埋設配線的露出端與凸塊電極間，已經有直接或間接的接觸，因此，該埋設配線的露出端及凸塊電極之至少一方的變形量變大。因此，此例可適用於，由於該埋設配線及凸塊電極的布局關係所致，該黏著劑膜不能有大幅變形量之情形(例如，黏著劑膜的變形量一旦過大，則有黏著劑膜滲入對向的二個凸塊電極間之間隙內之情形、或者黏著劑膜的材料係使用不易變形之材料時)。
本發明之積體電路裝置之製造方法之另一較佳例中，係將該埋設配線的突出高度、該凸塊電極的高度、與該黏著劑膜的厚度設定成，在該埋設配線的露出端與凸塊電極之機械連接步驟內、使該半導體電路層背面與其他半導體電路層表面之間隔縮減時，該黏著膜與其對向面(亦即，該半導體電路層的背面、該其他半導體電路層的表面、或其他黏著劑膜之面)接觸之時間點，大致相同於該埋設配線的露出端與凸塊電極間直接或透過其他導電性構件而彼此接觸時。在此情形，由於該埋設配線之露出端與凸塊電極之直接或間接接觸之時間點，大致相等於該黏著劑膜與其對向面接觸之時，因此，此例可適用於，由於該埋設配線及凸塊電極之布局關係所致，該黏著劑膜不能有過大的變形量，且，該埋設配線的露出端及凸塊電極之至少一方的變形量亦不能過大之情形(例如，凸塊電極與黏著劑膜雙方俱使用不易變形之材料時)。
(5)前述本發明之積體電路裝置之製造方法，可適用於具三維積層構造之任意之積體電路裝置，其尺寸並無侷限。三維積層積體電路裝置可為晶圓尺寸(在此情形，各構成三維積層構造之半導體電路層係晶圓尺寸)；亦可為晶片尺寸(在此情形，各該半導體電路層係晶片尺寸)；亦可為晶圓尺寸與晶片尺寸之中間尺寸(在此情形，各構成三維積層構造之半導體電路層係晶圓尺寸與晶片尺寸之中間尺寸)；亦可為較晶圓尺寸為大之尺寸(在此情形，各構成三維積層構造之半導體電路層係較晶圓尺寸為大之尺寸)。此處之「晶圓尺寸」，係指大致相同於半導體晶圓之尺寸(例如直徑8吋)。在本發明中的半導體電路層之積層數並無侷限，因此，三維積層積體電路裝置之高度亦無限制。
各該半導體電路層，可由一個半導體晶圓或二維配置之複數個半導體晶圓所形成；亦可由一個半導體晶片(或半導體構件)或二維配置之複數個半導體晶片(或半導體構件)所形成。
本發明之積體電路裝置之製造方法可獲得以下效果：(i)可確實將電氣絕緣性之黏著劑配置在所積層的半導體電路層間之間隙，且能省略去除該間隙溢出之多餘黏著劑之後處理作業；(ii)積層之半導體電路層間朝積層方向之機械連接及電氣連接，能使用埋設配線而實現容易進行且具有高可靠性。
以下，參照圖式以詳細說明本發明之較佳實施形態。
(第1實施形態)
圖1(a)至圖8(m)，係本發明第1實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖。又，圖9(a)、(b)，係圖5所示步驟之局部放大之詳細截面圖；圖10(c)、(d)，分別表示圖6與圖7所示步驟之局部放大之詳細截面圖。此第1實施形態，係重疊半導體晶圓之具三維積層構造之積體電路裝置的製造例。
首先，如圖1(a)所示般，準備一單晶矽(Si)構成之晶圓(矽晶圓)11以作為半導體基板。其次，在該晶圓(半導體基板)11的表面(第1主面)形成二氧化矽(SiO2 )膜12(厚度10 nm左右)，以SiO2 膜12覆蓋在該表面全體。其次，在SiO2 膜12上，形成氮化矽(Si3 N4 )膜12a(厚度50 nm左右)12a，以Si3 N4 膜12a覆蓋在SiO2 膜12的表面全體。然後在Si3 N4 膜12a上形成圖案化之光阻膜17，以圖獲得期望的溝渠13。
之後，以光阻膜17作為遮罩，選擇性地去除位於其下之Si3 N4 膜12a，在待形成溝渠13的位置形成開口。然後以形成有該開口之Si3 N4 膜12a作為遮罩，選擇性地依序去除位於其下之SiO2 膜12與矽基板(晶圓)11。在此處，係使用周知的異向性蝕刻法(乾蝕刻)。如此，在基板(晶圓)11內部之既定位置，形成複數個從表面算起具有期望深度之溝渠13。溝渠13之各配置處，係為了要進行矽基板(晶圓)11朝積層方向之電氣連接而待形成埋設配線(此處為導電體插塞)之位置。此時之狀態如圖1(a)所示。
在結束蝕刻後，去除作為遮罩使用之光阻膜17。再者，作為遮罩使用之光阻膜17，亦可在Si3 N4 膜12a的蝕刻結束後，於蝕刻SiO2 膜12前予以去除。
之後，保持著在矽基板(晶圓)11的表面殘留有Si3 N4 膜12a之狀態，藉熱氧化法，在其等溝渠13的露出面(內壁面)選擇性地形成SiO2 膜14(厚度500 nm左右)。SiO2 膜14覆蓋在溝渠13的內壁面全體，且與覆蓋基板11表面之SiO2 膜12相連而成為一體。此時之狀態如圖1(b)所示。在結束熱氧化後，以周知的方法將Si3 N4 膜12a去除。
其次，對於露出面被SiO2 膜14覆蓋之各溝渠13的內部，以周知方法，將適當之導電性材料選擇性地從基板11的表面側埋設，而形成導電性插塞15。例如，以CVD(Chemical Vapor Deposition：化學氣相沈積)法擴及整個矽基板(晶圓)11全面而堆積導電性材料之膜層後，以蝕刻法或CMP(Chemical Mechanical Polishing：化學機械研磨)法而選擇性去除位在SiO2 膜12上之前述導電性材料膜，且殘留位在溝渠13內部之部分，藉此，在各溝渠13的內部獲得導電性插塞15。此處所使用之導電性材料，可舉例為聚矽酮等半導體、或鎢(W)、銅(Cu)、鋁(Al)等金屬，但並不侷限於此。
接著，在基板11表面之未形成溝渠13的位置，換言之，係基板11表面之不重疊於溝渠13的位置，以周知之方法，形成必要數目之MOS電晶體，依需要亦形成MOS電晶體以外的元件(省略圖示)，以作為期望之電路。各MOS電晶體具備：一對之源極/汲極區域16，係在基板11的內部隔著間隔而形成；閘極絕緣膜12b，係形成於其等源極/汲極區域16之間；及閘極18，係形成於閘極絕緣膜12b上。閘極絕緣膜12b，係以異於SiO2 膜12之步驟而形成之SiO2 膜。亦即，係在待形成閘極絕緣膜12b之位置選擇性地去除SiO2 膜12，之後又在相同的位置形成SiO2 膜，藉此而形成之。此時之狀態如圖1(c)所示。
其次，如圖2(d)所示般，在絕緣膜12上擴及矽基板(晶圓)11的全面而形成層間絕緣膜19，藉由該層間絕緣膜19而覆蓋在MOS電晶體、與自其外露之面之全體。層間絕緣膜19可任意使用周知之有機或無機之絕緣膜。接著，選擇性地蝕刻層間絕緣膜19，分別形成到達期望之源極/汲極區域16及各溝渠13內部之導電性插塞15之貫穿孔。然後以周知的方法，對於絕緣膜19中與源極/汲極區域16對應之貫穿孔的內部，充填導電性材料21。之後，在絕緣膜19上形成導電性金屬膜(未圖示)後選擇性地蝕刻該金屬膜，而獲得金屬配線膜20。該金屬配線膜20，通過層間絕緣膜19之對應的貫穿孔而接觸於各導電性插塞15，藉此而使金屬配線膜20與導電性插塞15形成電氣連接。該金屬配線膜20又透過充填之導電性材料21(充填至層間絕緣膜19中對應的貫穿孔之內部者)，而與源極/汲極區域16形成電氣連接。
之後，在金屬配線膜20上，以周知方法形成多層配線構造30。該多層配線構造30具有：絕緣材料31；埋設於絕緣材料31內部之三個配線層32、33、34；及，主要用於其等配線層32、33、34之層間連接之導電體35、36。多層配線構造30的構成、使用材料、或形成方法係周知方法，因此省略其等之詳細說明。再者，本發明中的配線構造，並不侷限於前述之多層配線構造30，僅具有一個配線層之單層配線構造當然亦可。
其次，在多層配線構造30(亦即絕緣材料31)的表面(已經平坦化)，以周知方法形成複數個微凸塊電極(小型之凸塊電極)37。此時之狀態如圖2(d)所示。其等微凸塊電極37，係分別透過多層配線構造30內的配線層32、33或34及導電體35或36，與溝渠13內部之對應的導電性插塞15形成電氣連接。如此，位在多層配線構造30表面之微凸塊電極37、與位在多層配線構造30下方之導電性插塞15，形成電氣相互連接，可通過於此而達成矽基板11在縱向(積層方向)之電氣相互連接。另一方面，形成於矽基板11之MOS電晶體(亦即電路)，可按照必要性而透過金屬配線膜20而與多層配線構造30或導電性插塞15形成電氣連接，因此，亦可透過微凸塊電極37或導電性插塞15而對MOS電晶體(電路)進行電氣訊號的輸入、輸出。
微凸塊電極37，係以任意之周知方法而形成。亦能將另外形成之導電性材料片固設在多層配線構造30的表面而形成；亦能以電鍍法等將導電性材料直接堆積在多層配線構造30的表面而形成。又，亦能利用多層配線構造30的導電體36等而形成微凸塊電極37。
具有MOS電晶體(電路)之矽基板(矽晶圓)11、與形成於基板11上之多層配線構造30，構成第1半導體電路層1。
之後，利用形成於多層配線構造30表面之微凸塊電極37，將第1半導體電路層1固設在適當之支撐基板40。換言之，係利用微凸塊電極37，進行第1半導體電路層1與支撐基板40之機械連接。適用之支撐基板40，例如玻璃、單晶矽製之晶圓等，在此處係使用矽晶圓(內設有半導體電路之LSI晶圓)。藉微凸塊電極37，使第1半導體電路層1與以矽晶圓構成之支撐基板40內所形成之半導體電路(省略圖示)形成機械、電氣連接。使用之矽晶圓，亦可為並未內設半導體電路之單純晶圓。
在此狀態下，於多層配線構造30與支撐基板40之間，隔著相當於微凸塊電極37的厚度之間隙。此處，係將電氣絕緣性之黏著劑39充填至該間隙內而使其硬化。適用之黏著劑39，例如聚醯亞胺樹脂或環氧樹脂等。如此，藉由黏著劑39與微凸塊電極37，使第1半導體電路層1與支撐基板40形成電氣、機械連接。
再者，當支撐基板40係由玻璃所形成時、或由並未內設半導體電路之半導體晶圓所形成時，微凸塊電極37僅是用於第1半導體電路層1與支撐基板40間之機械連接。然而，在此情形，亦可省略微凸塊電極37，而是利用黏著劑使第1半導體電路層1直接黏著於支撐基板40，此方法更具有效率。再者，黏著劑39之形成，能以相同於後述圖案化之黏著劑膜44a的方式，在多層配線構造30的表面或支撐基板40的對向面先形成圖案化之膜層，之後，利用微凸塊電極37使多層配線構造30與支撐基板40形成電氣、機械之相互連接。
之後，使用支撐基板40邊予保持第1半導體電路層1，邊藉由機械研磨法與CMP法來研磨矽基板11的背面(第1半導體電路層1的第2主面)側，直到從內部之各溝渠13的下端算起之距離剩下例如1 μ m左右，俾縮減基板11全體之厚度。經前述研磨而變薄之第1半導體電路層1，在以後係以1a來表示。此時之狀態如圖2(e)所示。
之後，以濕蝕刻或電漿蝕刻之類的等向性蝕刻方式，選擇性地去除已薄型化之第1半導體電路層1a(亦即矽基板11)的背面側，如圖3(f)所示般，使覆蓋溝渠13的內壁面之SiO2 膜14由第1半導體電路層1a的背面側外露。此時之蝕刻量係調整成，在蝕刻結束時能使導電性插塞15的下端自基板11的背面突出達既定距離。
其次，如圖3(g)所示般，在基板11的背面與外露的SiO2 膜14上，以CVD等周知方式而形成SiO2 膜41。SiO2 膜41的厚度，例如有0.2 μ m左右。以CMP法來研磨所形成之SiO2 膜41，俾選擇性地去除該SiO2 膜41與SiO2 膜14、以及導電性插塞15的背面側之端部，如圖4(h)所示般，使溝渠13內部之導電性插塞15的下端外露。殘存的SiO2 膜41，覆蓋在半導體基板11背面之導電性插塞15以外的部分，基板11的背面全體達到平坦化，換言之，第1半導體電路層1a的背面全體達到平坦化。
之後，藉由周知的方法，如圖4(i)所示般，在外露的各導電性插塞15的下端分別形成微凸塊電極42。其等電極42之形成方式可舉例為，在圖4(h)所示狀態之基板11(第1半導體電路層1a)的背面全體形成導電膜(未圖示)後，以微影及蝕刻方式而選擇性去除該導電膜而形成；亦能使用舉離(lift off)法或電鍍法來形成。在使用舉離法時，首先係對於圖4(h)所示狀態之基板1a的背面全體之待形成微凸塊電極42的位置，形成具有透孔之光阻膜(未圖示)，其次在該光阻膜上形成導電層(未圖示)後剝除該光阻膜。如此，僅有透過光阻膜的透孔而與半導體電路層1a的背面接觸之該導電膜的部分，會選擇性殘存下來而成為電極42。各電極42，如圖4(i)所示般，係固設在對應的導電性插塞15的下端。電鍍法之情形，亦能以同樣於舉離法之情形而形成。
以基板11的背面為基準之微凸塊電極42的高度，如圖9(a)所示般，係Hc。電極42的高度Hc例如為1 μ m。
其次，以下述方法，將第2半導體電路層2固設在第1半導體電路層1a的背面。在此處為利於簡化說明起見，而使第2半導體電路層2與第1半導體電路層1具大致相同之構成，且假定與第1半導體電路層1採相同方法來製造，就對應之要件而言，係賦與和第1半導體電路層1之情形時相同的符號，而省略其說明。再者，當然可依需要而使第2半導體電路層2具有與第1半導體電路層1不同之構成。
在第2半導體電路層2之多層配線構造30(亦即絕緣材料31)之已平坦化的表面(第2半導體電路層2的第1主面)，如圖5(j)及圖9(a)所示般，形成複數個微凸塊電極43a。其等之電極43a，係以相同於第1半導體電路層1a之微凸塊電極42的方法而形成。在此處，針對於各設置在第1半導體電路層1a(矽晶圓11)的背面之電極42，有4個電極43a與其對應。換言之，對於1個電極42，有4個電極43a(分別位在矩形的各頂點)與其接合。詳細可參照圖32並容待後述。
如圖9(a)所示般，以多層配線構造30的表面作為基準之電極43a的高度為Hb，設定成例如2 μ m。
又，使電極42與43a彼此加壓接觸時，為了僅使電極43a選擇性崩潰(塑性變形)，電極43a係以硬度遠低於電極42之導電性材料來形成。例如，以鎢(W)形成電極42時，電極43a較佳係以銦(In)與金(Au)之積層體(In/Au)來形成。又，以銅(Cu)形成電極42時，電極43a較佳係以錫(Sn)與銀(Ag)之積層體(Sn/Ag)來形成。
接著，在第2半導體電路層2之多層配線構造30(亦即絕緣材料31)的表面，如圖5(j)及圖9(a)所示般，形成圖案化之電氣絕緣性之黏著劑膜44a。此黏著劑膜44a，係在室溫下，將聚醯亞胺樹脂或SOG(Spin On Glass)材料等電氣絕緣性之黏著劑予以圖案化而形成者，即使在圖案化(硬化)成既定形狀後，仍然具有黏性(黏著性)，又，能以加熱至既定溫度之方式使其表面(露出面)軟化或流動(換言之，具有加熱軟化性或加熱流動性)。
黏著劑膜44a，係以形成為凸塊狀(島狀)之多數個部分(以下，亦將該島狀部分稱為「黏著劑要素」)44aa所構成，其等之部分(黏著劑要素)44aa，係規則性的分布於多層配線構造30的表面。黏著劑膜44a，具有不重疊於任一電極43a之形狀，係配置於除了電極43a之形成位置與其附近以外之處。因此，黏著劑膜44a(亦即，所有的黏著劑要素44aa)，與第1半導體電路層1a的電極42(導電性插塞15)亦不重疊。
如圖9(a)所示般，以多層配線構造30的表面為基準之黏著劑要素44aa的高度Ha，例如為4 μ m。
黏著劑膜44a的全部體積(更正確而言係硬化後的全部體積)之值係被設定成，在使用電極42與43a而使第2半導體電路層2與第1半導體電路層1a形成機械、電氣連接時，能將黏著劑膜44a充填在前述二個電路層1a、2間形成之間隙全體，且不會有多餘的黏著劑膜44a自該間隙溢出。如此設定的理由在於，在電路層1a與2之連接後，不須有去除該間隙所溢出之多餘黏著劑44a之作業。
黏著劑膜44a並不存在於電極42與43a所在位置及其附近，又，在島狀的黏著劑要素44aa之間有間隙相隔，因此，如圖9(a)所示般，將各黏著劑要素44aa的高度Ha(其與黏著劑膜44a的厚度相等)設定成，較電極43a的高度Hb為大(Ha>Hb)，且各黏著劑要素44aa的高度Ha，較電極42的高度Hc與電極43a的高度Hb之和為大[Ha>(Hb＋Hc)]。如此設定的理由在於，當第2半導體電路層2與第1半導體電路層1a接觸時，各黏著劑要素44aa因受壓而潰散，以致擴散至電極42與電極43a的周圍，而能充填於電路層1a與2之間殘存的間隙全體。
參照後述，在第2半導體電路層2與第1半導體電路層1a連接時，各電極43a亦受壓而潰散，致發生塑性變形而擴散至其周圍。其結果，與各電極42對應之4個電極43a，因相互連接而成一體化。
黏著劑膜44a之所以分割成多數個黏著劑要素44aa，理由在於，在第2半導體電路層2與第1半導體電路層1a連接時，易使存在於電路層2與1a間之空氣排散至外部(亦即容易使其脫氣)。換言之，就算是在電路層2與1a大致連接之狀態，殘存在兩層2、1a間之氣體(空氣)，仍能通過相鄰之黏著劑要素44aa間之間隙而被擠向外部。
黏著劑膜44a以例如下述方法而形成。對於第2半導體電路層2的表面全體，以塗布方法等形成電氣絕緣性之黏著劑膜且使其硬化，之後，以周知方法在其上形成圖案化之光阻膜，進而以周知的微影法來選擇性地去除該黏著劑膜。因此獲得厚度Ha之圖案化之黏著劑膜44a。其他方法可舉例為，使用感光性之黏著劑，以周知之微影法而選擇性去除該黏著劑膜之方法。
在此例，係先形成微凸塊電極43a之後形成黏著劑膜44a，但亦能先形成黏著劑膜44a之後形成微凸塊電極43a。
之後，如圖5(j)及圖9(a)所示般，使透過支撐基板40而固定之第1半導體電路層1a的背面，從下方與第2半導體電路層2的表面成為對向(亦能採相反方式，先固定第2半導體電路層2，然後從上方使固定在支撐基板40之第1半導體電路層1a成為對向關係)，之後，加壓於電路層2與1a間使電路層2與1a相互接近，由於各黏著劑要素44aa的高度(亦即，黏著劑膜44a的厚度)Ha，較電極43a的高度Hb為大(Ha>Hb)，且，各黏著劑要素44aa之高度Ha，大於電極42的高度Hc與電極43a的高度Hb之和[Ha>(Hb＋Hc)]，因此，最初係如圖9(b)所示般，第2半導體電路層2的黏著劑膜44a(黏著劑要素44aa)的前端(頂部)，接觸於第1半導體電路層1a的背面。
之後，將推壓力施加於電路層2與1a之間以縮減兩者間的距離，藉此，如圖6(k)及圖10(c)所示般，使第2半導體電路層2的各電極43a接觸於對應之第1半導體電路層1a之電極42。此時，第1半導體電路層1a的背面與第2半導體電路層2表面之距離、亦即層間間隙若設為G1，則層間間隙G1等於電極42的厚度與電極43a的厚度之和，亦即G1＝Hc＋Hb。此時，雖然黏著劑膜44a會因被壓潰而變形，而擴散至電路層1與2間之間隙之大致全體，但因黏著劑膜44a被分割成島狀之黏著劑要素44aa，而使黏著劑膜44a呈大致均勻擴散在該間隙中。又，在已經變形之黏著劑膜44a與第1半導體電路層1a的背面之間(與相鄰的黏著劑要素44aa之間)易於形成空隙45，因此，殘存在該間隙間的空氣能通過空隙45而確實排至外部，在最終硬化的黏著劑膜44a中，避免發生氣泡之虞。
前述使第1半導體電路層1a與第2半導體電路層2成為對向而後使電極42與43彼此接觸之步驟，係在室溫條件下進行。第1半導體電路層1a與第2半導體電路層2之間隙G1之值，可適當設定為例如2 μ m~10 μ m之範圍，一般值為4 μ m。然而，若進一步縮小電極42與43a的高度Hc與Hb之值，亦能成為2 μ m以下。在此情形之間隙G1之值，可適當設定為例如0.1 μ m~2 μ m之範圍。
之後，使已彼此接觸之電極43a與電極42，以下述方法而相互連接。
亦即，對於圖6(k)及圖10(c)所示狀態之第2半導體電路層2與第1半導體電路層1a，從室溫加熱至既定溫度。此溫度係被設定成，呈加壓變形狀態之黏著劑膜44a的表面(露出面)會有少許軟化、或是其表面呈少許流動狀態之溫度。此溫度，會因用於黏著劑膜44a之黏著劑種類的不同而異，但考慮到電極42與電極43之「壓接溫度」，可隨意設定在例如100~400℃的範圍內。此時，由於設定之加熱溫度所致，電極42及電極43a的至少一方呈部分熔融狀態，其表面呈彎曲。
其次，以施加推壓力的方式，相對於第1半導體電路層1a，由下方使第2半導體電路層2接近，或使第1半導體電路層1a由上方朝第2半導體電路層2下降，藉此，如圖8(m)及圖10(d)所示般，縮減了電路層1a與2間之間隙。換言之，使電路層1a與2之層間間隙由G1成為較小之G2(G2<G1)。此時，在第2半導體電路層2的電極43a與第1半導體電路層1a之電極42間，具有壓縮力之作用。其結果，僅有機械強度低於電極42之電極43a會選擇性地潰散，使電極42與電極43因「壓接」作用而相互接合，且，使黏著劑要素44aa被進一步推壓擴散，而完全在該間隙內連結而成一體化。此時，與1個電極42對應之4個電極43因潰散而成為一體，其結果，電極42與電極43a成為一對一對應關係。如此，除相互壓接之電極43a與電極42之位置外，電路層2與1a間之間隙全體被黏著劑膜44a所充填，亦不會有多餘黏著劑膜44a從該間隙溢出之情形。此時之狀態如圖8(m)及圖10(d)所示。
在加熱時電極42及電極43a之至少一方成為部分熔融狀態之情形，電極42與電極43a之接合，係以已熔融之電極42、43a的「再凝固」來進行，或以混合「壓接」與「再凝固」之形態來進行。
該加熱壓接步驟的要點在於，當層間間隙由G1減少成G2時，存在於電路層1a與2間間隙之空氣(大氣)能確實被去除，且能使電路層1a與電路層2相互黏著。在此第1實施形態中，黏著劑膜44a被分割成多數個黏著劑要素44aa，因此，存在於該間隙之空氣，能通過第1半導體電路層1a的背面與黏著劑膜44a(其因受熱而使表面呈軟化或流動狀態)間之空隙45、與殘存在相鄰的黏著劑要素44aa間之微小空間，而能確實排出至外部。又，因黏著劑膜44a的表面呈軟化或流動化，在層間間隙成為G2時，能使電路層1a與2確實相互黏著。
層間間隙G2之值，可適當設定為例如1 μ m~9 μ m之範圍，一般為3 μ m。然而，若能進一步縮減電極42與43a的高度Hc與Hb，則亦能成為1 μ m以下。在此情形，間隙G2之值可適當設定為例如0.05 μ m~1 μ m的範圍。
如前述般，第2半導體電路層2，使用電極42與電極43a而固設在第1半導體電路層1a的背面側(亦即機械連接)的同時，亦進行兩電路層1a及2間之電氣連接。又，與此同時，兩電路層1a及2，係藉由充填在電路層1a與2間之間隙全體(除了彼此連接之電極43a與電極42之位置以外)之黏著劑膜44a而使彼此連接。
如以上所述，在結束電極42與電極43a之機械、電氣連接與黏著劑膜44a的黏著後，使相互接合之電路層1a與2自然冷卻至室溫。此處，係藉加熱、紫外線照射、藥劑添加等方式使黏著劑膜44a最終硬化。因為有易於處理之優點，以加熱方式使其硬化較佳。加熱溫度之設定，可按照黏著劑膜44a使用之黏著劑的性質，適當設定在例如120~500℃的範圍內。如此，結束二個半導體電路層1a與2間之機械連接與電氣連接。
在此之後的步驟，與第1半導體電路層1a的情形時相同。亦即，對於已接合至第1半導體電路層1a之第2半導體電路層2，採取與第1半導體電路層1a的情形時相同作法，藉由CMP法來研磨矽基板(晶圓)11的背面側，直到由各溝渠13的下端算起之距離剩下例如1 μ m左右。將厚度已薄型化之第2半導體電路層2，在以後係以2a表示。
之後，以相同於第1半導體電路層1a時之方法，選擇性地去除第2半導體電路層2a在基板(晶圓)11的下部，使溝渠13內部之SiO2 膜14外露，將SiO2 膜41形成於基板11的背面、與外露之SiO2 膜14上，然後選擇性去除SiO2 膜41與SiO2 膜14從而外露導電性插塞15的下端，進而，分別將微凸塊電極42形成於外露之導電性插塞15的下端。如此，半導體電路層2a的構成遂成為圖8(m)所示。圖8(m)之第2半導體電路層2a，與圖4(i)所示之第1半導體電路層1a為實質相同之狀態。
該積體電路裝置，若為第1及第2半導體電路層1a與2a所構成之雙層構造之三維積層積體電路裝置之情形，則形成於第2半導體電路層2a背面之微凸塊電極42，係作為外部電路連接用之微凸塊電極來使用。當該積體電路裝置具有第3或以上之半導體電路層時，能按照需要，以相同於前述之方法，積層、固設重疊於第2半導體電路層2a之第3、第4、第5……之半導體電路層(未圖示)，從而製得具三維積層構造之積體電路裝置。
在此階段，由圖7(1)及圖10(d)可以明瞭，在第1半導體電路層1a之內部電路，一方面，係透過第1半導體電路層1a內之多層配線構造30中的配線與電極37，與位在上方之支撐基板40內的電路形成電氣連接；另一方面，係透過第1半導體電路層1a內之導電性插塞15與電極42、43a，以及第2半導體電路層2a內之多層配線構造30中的配線，與第2半導體電路層2a內之電路形成電氣連接。同樣的，第2半導體電路層2a內的電路，透過第2半導體電路層2a內之導電性插塞15與電極42(及43)，與位在下方之外部電路或第3半導體電路層內的電路形成電氣連接。
在此，參照圖32，以詳細說明第1半導體電路層1a之電極42與第2半導體電路層2之電極43a間之位置關係，以及形成於第2半導體電路層2的表面之圖案化的黏著劑膜44a之構成。圖32(a)，係電極42與43a間之位置關係之擴大俯視圖；圖32(b)，表示黏著劑膜44a的構成之放大俯視圖。
如圖32(a)所示般，設置在第1半導體電路層1a的背面(導電性插塞15之端面)之各微凸塊電極42，具有矩形之平面形狀，二邊長度設為Lc1、Lc2(X方向的長度為Lc1、Y方向的長度為Lc2)。電極42的二邊與X方向平行，另外二邊與Y方向平行。電極42的平面形狀與尺寸，分別相等於對應之導電性插塞15之端面的平面形狀與尺寸。
形成於第2半導體電路層2的表面之微凸塊電極43a，以4個為一組，對應於一個微凸塊電極42。4個電極43a分別具有矩形之平面形狀，二邊長度為Lb1、Lb2(X方向的長度為Lb1、Y方向的長度為Lb2)。4個電極43a的平面形狀與尺寸彼此相等。各電極43a的二邊與X方向平行，另外二邊與Y方向平行。
4個電極43a係被配置成，各與對應之一個電極42的4個角成為對應關係。相鄰於X方向的2個電極43a，以隔著間隙P1之方式而並排。相鄰於Y方向之2個電極43a，以隔著間隙P2之方式而並排。因此，L1＝Lb1＋P1＋Lb2；L2＝Lb2＋P2＋Lb2。
在圖32(a)中，為利於圖示起見，電極42及43a均為正方形。舉一典型之數值為例，L1＝L2＝5 μ m，Lb1＝Lb2＝2 μ m，P1＝P2＝1 μ m，Lc1＝Lc2＝3 μ M。在此情形之4個電極43a，以其中心朝向電極42的各角而呈對稱配置。
如圖32(b)所示般，黏著劑膜44a具有與電極43a不重疊之形狀(圖案)，且係由多數個黏著劑要素44aa所構成。各黏著劑要素44aa的平面形狀係矩形，二邊的長度為La1、La2(X方向的長度為La1，Y方向的長度為La2)。各黏著劑要素44aa的尺寸與布局方式，可按照其所配置之位置、或按照其與周圍之電極43a的尺寸與數目關係，而適當調整。其理由在於，在黏著劑要素44aa的表面呈軟化或流動之狀態下將層間間隙由G1減少至G2時，除了電極42與43a的位置以外，在第1半導體電路層1a與第2半導體電路層2間之間隙全體，能被黏著劑膜44a所充填。如此，黏著劑要素44aa的尺寸與布局，可按照對該間隙充填之必要性而隨意設定。
在黏著劑要素44aa與圍繞於此之複數個電極43a之間，設有間隙d1、d2、d3、d4。相鄰之黏著劑要素44aa間之間隙，在X方向為d11，在Y方向為d12。
在圖32(b)中，為簡化圖示起見，黏著劑要素44aa的平面形狀為正方形。若舉一典型之數值為例，d1＝d2＝d3＝d4＝2 μ m，d11＝d12＝1.5 μ m。
黏著劑要素44aa的平面形狀在此呈呈矩形，但本發明並不侷限於此。可為矩形以外之任意形狀。又，d1、d2、d3、d4、d11、及d12之數值，係在考慮加壓及軟化或流動化造成之黏著劑要素44aa的擴散程度後方予決定。
如以上所述，本發明第1實施形態之積體電路裝置之製造方法，於構成三維積層構造之第1半導體電路層1a的內部，形成一端由該半導體電路層1a的背面(基板11的背面)外露之複數個導電性插塞15(亦即埋設配線)，且，在各插塞15的外露之端面形成微凸塊電極42。另一方面，在構成三維積層構造之第2半導體電路層2的表面(多層配線構造30的表面)，於其既定位置之處，形成複數個微凸塊電極43a。之後，在第2半導體電路層2的表面，以不與導電性插塞15及電極42、43重疊之形狀，形成圖案化之電氣絕緣性之黏著劑膜44a，然後使第1半導體電路層1a的背面與第2半導體電路層2的表面相互對向。其次，縮減兩電路層1a與2的距離，藉此邊加壓於黏著劑膜44a邊使電極42與電極43a彼此接觸，使第1半導體電路層1a與第2半導體電路層2間之層間間隙成為G1。又，進一步在加熱下施加推壓力，以縮減第1半導體電路層1a與第2半導體電路層2間之間隙，直到層間間隙成為G2。其結果，電極43a發生變形，兩電路層1a與2彼此形成機械、電氣連接。此時，黏著劑44a在殘存於兩電路層1a與2間之間隙內發生變形(因受壓而擴散)，且，在電極42與43a之機械連接步驟結束時，已被充填於該間隙全體。又，藉由該黏著劑膜44a而使兩電路層1a及2彼此黏著。
因此，若是將黏著劑膜44a的總量調整成，當第1半導體電路層1a與第2半導體電路層2間之層間間隙成為既定值G2時，大致相等於此時殘存於兩層1a與2間之總空間體積，藉此，能確實將電氣絕緣性之黏著劑配置在兩層1a與2間之間隙全體，且，去除由該間隙溢出之多餘黏著劑之必要性已不復存在。此一特點，對於第2半導體電路層2a與第3半導體電路層之間或其他半導體電路層之間的連接亦同樣。
因此，不僅可確實將電氣絕緣性之黏著劑配置於，構成三維積層構造之積層而成之任意半導體電路層間之間隙，且能省略後處理步驟，而無須去除由該間隙溢出之多餘黏著劑。其結果，在構成三維積層構造之積層的任意半導體電路層間，其朝積層方向之機械連接及電氣連接，使用導電性插塞15(亦即埋設配線)與電極42、43a，而能實現易於進行且具有高可靠性。
再者，在前述第1實施形態中，係將圖案化之黏著劑膜44a形成於第2半導體電路層2的表面(多層配線構造30的表面)，然而，亦可形成於第1半導體電路層1a的背面(SiO2 膜41的表面)。又，黏著劑膜44a不分割成島狀之黏著劑要素44aa亦可，亦能如後述之第3實施形態的黏著劑膜44c所示般，使其連續形成。在此情形，表面呈軟化或流動化之黏著劑膜44a、與第1半導體電路層1a的背面之間，同樣的能確實形成空隙45，因此，殘存在電路層1a及2間之間隙中的空氣，可通過空隙45而確實排向外部。因此，可獲得之效果，與分割成島狀黏著劑要素44aa之黏著劑膜44a同樣。
又，在前述第1實施形態中，係將第1半導體電路層1a與第2半導體電路層2a依序積層、固設在支撐基板40下，但無庸贅言的，亦可將支撐基板40的方向上下逆轉，而將第1半導體電路層1a與第2半導體電路層2a依序積層、固設在支撐基板40上。
再者，在前述第1實施形態中，係先形成圖2(d)所示構造之第1半導體電路層1，之後使用電極37使直接連接於支撐基板40，其次，形成圖5(j)所示構造之第2半導體電路層2，然後使用電極42與43直接連接至第1半導體電路層1，但本實施形態之製造方法並不侷限於此。例如，以下述方法亦可。亦即，先製造圖2(d)所示構造之第1半導體電路層1與圖5(j)所示構造之第2半導體電路層2。之後，將第1半導體電路層1固設在支撐基板40，其次對第1半導體電路層1的背面進行加工，而形成具有圖4(i)所示構造之第1半導體電路層1a。接著，將圖5(j)所示構造之第2半導體電路層2固設在第1半導體電路層1a，然後對第2半導體電路層2的背面加工，而形成具備圖7(1)所示構造之第2半導體電路層2a。
在前述實施形態中，係重疊半導體晶圓以製造具三維積層構造之積體電路裝置之例，然而，以同樣步驟，但以重疊半導體晶片來取代半導體晶圓，以製造具三維積層構造之積體電路裝置亦可。
再者，具備前述構成之晶圓尺寸之三維積層積體電路裝置，亦能對於積層複數個晶圓而構成之晶圓積層體不施以分割，而是維持使用晶圓尺寸之三維積層積體電路裝置，但無庸贅言的，亦能在正交於支撐基板40之方向(積層方向)上施以切割，而分割成複數個部分，俾使用較晶圓尺寸為小之三維積層積體電路裝置。
(第2實施形態)
圖11(a)至圖13(c)及圖14(a)至圖15(d)，係本發明第2實施形態之具三維積層構造之積體電路裝置之製造方法中，用來表示各步驟之部分截面圖。此第2實施形態，亦是積層重疊半導體晶圓而具有三維積層構造之積體電路裝置之製造例。
第2實施形態之積體電路裝置之製造方法，與第1實施形態之積體電路裝置之製造方法之不同點在於，在構成三維積層構造之第1半導體電路層1a的背面(第2主面)與第2半導體電路層2的表面(第1主面)，雙方分別形成有電氣絕緣性之黏著劑膜44b1及44b2，除此之外則與其相同。黏著劑膜44b1，具有不與導電性插塞15及微凸塊電極42重疊之形狀，其係由多數個島狀之黏著劑要素44bb1所構成。黏著劑膜44b2，具有不與微凸塊電極43a重疊之形狀，其係由多數個島狀之黏著劑要素44bb2所構成。因此，在以下內容，對於與第1實施形態同樣的步驟僅予以概略說明，就不同的步驟則予以詳細說明。
圖11(a)至圖13(c)，分別與第1實施形態之圖5(j)至圖7(l)對應。又，圖14(a)至圖15(d)，分別與第1實施形態之圖9(a)至圖10(d)對應。
首先，以相同於第1實施形態之步驟，形成圖4(h)所示構成之第1半導體電路層1a。之後，使用與第1實施形態相同之材料且使用相同方法，如圖4(i)所示般，分別在各外露之導電性插塞15的下端形成微凸塊電極42。
以第1半導體電路層1a的背面為基準之電極42的高度Hc，例如為1 μ m。
其次，與第1實施形態之黏著劑膜44a同樣，如圖11(a)及圖14(a)所示般，在第1半導體電路層1a的背面(第2主面)、亦即SiO2 膜41的露出面，形成圖案化之電氣絕緣性之黏著劑膜44b1。該黏著劑膜44b1，係在室溫下，將聚醯亞胺樹脂或SOG材料等電氣絕緣性之黏著劑予以圖案化(硬化)而形成，能以加熱至既定溫度之方式，使其表面(露出面)呈軟化或流動化。(換言之，具有加熱軟化性或加熱流動性。)
黏著劑膜44b1，係由形成為凸塊狀(島狀)之多數個黏著劑要素44bb1所構成，其等之黏著劑要素44bb1，係以圖32(b)所示之布局方式，規則性的分布在SiO2 膜41的露出面。黏著劑膜44b1具有不重疊於任一電極42之形狀，係配置於電極42之形成位置與其附近以外之處。因此，黏著劑膜44b1(亦即，所有的黏著劑要素44bb1)亦不重疊於導電性插塞15。
如圖14(a)所示，以第1半導體電路層1a的背面為基準之黏著劑要素44bb1的高度Hd，設定成例如3 μ m。
另一方面，對於以同樣於第1半導體電路層1之方法而製得之第2半導體電路層2的多層配線構造30(亦即絕緣材料31)，如圖11(a)及圖14(a)所示般，在其表面(已施以平坦化)形成複數個微凸塊電極43a(高度Hb)。電極43a，係以同樣於第1半導體電路層1a的電極42之方法而形成。此處，與第1實施形態同樣，對於設置在第1半導體電路層1a(矽晶圓11)背面之各電極42，有4個電極43a與其對應。換言之，對於1個電極42，有4個電極43a與其接合。又，為了要在使電壓42與43a接觸而予加壓時，僅有電極43a會選擇性潰散(塑性變形)，電極43a之形成與第1實施形態同樣，係由機械強度低於電極42之導電性材料所形成。
以第2半導體電路層2的表面作為基準之電極43a的高度Ha，設定成例如2 μ m。
其次，與第1實施形態之黏著劑膜44a相同，在第2半導體電路層2的多層配線構造30(亦即絕緣材料31)的表面，如圖11(a)及圖14(a)所示般，形成圖案化之電氣絕緣性之黏著劑膜44b2。該黏著劑膜44b2，係使用相同於黏著劑膜44b1之電氣絕緣性之黏著劑而形成，在經圖案化(硬化)而成既定形狀後，仍然具有黏性(黏著性)，又，能以加熱至既定溫度之方式，使其表面軟化或流動。
黏著劑膜44b2，係由形成為凸塊狀(島狀)之多數個黏著劑要素44bb2所構成，其等之黏著劑要素44bb2，係以圖32(b)所示之布局方式，規則性的分布於多層配線構造30的表面。黏著劑膜44b2具有不重疊於電極43a之形狀，係配置於電極43a之形成位置與其附近以外之處。因此，黏著劑膜44b2(亦即，所有的黏著劑要素44bb2)亦與電極42(導電性插塞15)並不重疊。
以第2半導體電路層2的表面作為基準之黏著劑要素44bb2的高度Ha，設定成例如3 μ m。
黏著劑膜44b1與44b2的全部體積(硬化後的全部體積)之和係被設定成，在使用電極42與43a以使第2半導體電路層2與第1半導體電路層1a成機械、電氣連接時，能以黏著劑膜44b1及44b2充填在其等二個電路層1a與2間產生的間隙全體，且，不會有多餘的黏著劑膜44b1及44b2從該間隙溢出。如此設定之理由在於，在電路層1a與2之連接後，可避免須去除由該間隙溢出之多餘黏著劑膜44b1及44b2之作業。
黏著劑膜44b1及44b2，並不存在於電極42與43a所在位置及其附近，且，在島狀的黏著劑要素44bb1之間與島狀的黏著劑要素44bb2之間，分別設置有間隙，故而，如圖14(a)所示般，係將各黏著劑要素44bb1的高度Hd(其與黏著劑膜44b1的厚度相等)設定成，較電極42的高度Hc為大(Hd>Hc)，且，各黏著劑要素44bb2的高度Ha，較電極43a的高度Hb為大(Ha>Hb)。如此設定之理由在於，在使第2半導體電路層2與第1半導體電路層1a連接時，各黏著劑要素44bb1與44bb2會因受壓而潰散，以致分別擴散至電極42與電極43a的周圍、或擴散至各黏著劑要素44bb1、44bb2間之間隙，而能充填於電路層1a與2間殘存之間隙全體。
如後述，在使第2半導體電路層2與第1半導體電路層1a連接時，各電極43a亦因被壓潰而發生塑性變形，以致擴散至其周圍。其結果，與各電極42對應之4個電極43a係相互連接而成一體化。
各黏著劑膜44b1與44b2，之所以要分割成多數個黏著劑要素44bb1、44bb2的理由在於，在使第2半導體電路層2與第1半導體電路層1a連接時，能使存在於兩電路層2、1a間之空氣輕易排散至外部(亦即，易於進行脫氣)。換言之，就算是在電路層2與1a大致接觸之狀態，存在於兩層2、1a間之空氣，能通過相鄰的黏著劑要素44bb1與44bb2間之間隙而被擠壓至外部。再者，各黏著劑要素44bb1，係與黏著劑要素44bb2成一對一的對應關係。
在此處，係先形成微凸塊電極42然後形成黏著劑膜44b1，先形成微凸塊電極43a然後形成黏著劑膜44b2，然而，亦可先形成黏著劑膜44b1然後形成微凸塊電極42，亦可先形成黏著劑膜44b2然後形成微凸塊電極43a。
之後，如圖11(a)及圖14(a)所示般，對於透過支撐基板40而固定之第1半導體電路層1a的背面，以來自下方的方式使第2半導體電路層2的表面與其成為對向。(亦可採相反方式，先予固定第2半導體電路層2，然後以來自上方的方式使固定在支撐基板40之第1半導體電路層1a與其成為對向)之後，將推壓力施加於電路層2與1a之間，使電路層2與1a彼此接近，由於各黏著劑要素44bb1的高度(黏著劑膜44a的厚度)Hd大於電極42的高度(Hd>Hc)，且，各黏著劑要素44bb2的高度(黏著劑膜44b2的厚度)Ha大於電極43a高度Hb(Ha>Hb)，因此，在最初係如圖14(b)所示般，第2半導體電路層2的黏著劑膜44b2(黏著劑要素44bb2)的前端(頂部)，接觸於第1半導體電路層1a的黏著劑膜44b1(黏著劑要素44bb1)的前端(頂部)。
之後，將推壓力施加於電路層2與1a間以縮減兩者間的距離，如圖12(b)及圖15(c)所示般，使第2半導體電路層2的各電極43a與對應之第1半導體電路層1a的電極42接觸。此時，第1半導體電路層1a的背面與第2半導體電路層2的表面之距離、亦即層間間隙，若是以G1來表示，則層間間隙G1相等於電極42的厚度與電極43a的厚度之和，亦即G1＝Hc＋Hb。此時，黏著劑膜44b1及44b2均因為受壓潰散而變形，而被壓散至電路層1與2間間隙的大致全體，然而，因為各黏著劑膜44b1及44b2係被分割成島狀之黏著劑要素44bb1及44bb2，因此，黏著劑膜44b1及44b2係大致均勻的擴散在該間隙中。又，在已變形之黏著劑膜44b1與黏著劑膜44b2之間(與相鄰的黏著劑要素44bb1及44bb2之間)，易於形成空隙45，使殘存在該間隙中的空氣能通過空隙45而確實排至外部，在最終一體化、硬化之黏著劑膜44b1b2中，並無發生氣泡之虞。
前述使第1半導體電路層1a與第2半導體電路層2彼此對向然後使電極42與43a相互接觸之步驟，與第1實施形態同樣係在室溫下進行。第1半導體電路層1a與第2半導體電路層2之間隙G1之值，可適當設定為例如2 μ m~10 μ m之範圍，一典型例為4 μ m。然而，若能進一步縮小電極42與43a的高度Hc與Hb，則亦能成為2 μ m以下。在此情形，間隙G1之值可適當設定為例如0.1 μ m~2 μ m之範圍。此點亦與第1實施形態同樣。
之後，使相互接觸之電極43a與電極42以下述方式而相互連接。
亦即，將圖12(b)及圖15(c)所示狀態之第2半導體電路層2與第1半導體電路層1a從室溫加熱至既定溫度。該溫度值係被設定成，會使加壓變形狀態之黏著劑膜44b1及44b2的表面(露出面)微幅軟化、或使其等之表面成微幅流動狀態之溫度。該溫度，隨著用於黏著劑膜44b1及44b2之黏著劑種類之不同而異，但在考量電極42與電極43a之「壓接」溫度後，可隨意設定在例如100~400℃的範圍內。此時，由於所設定之加熱溫度所致，電極42及電極43a的至少一方成為部分熔融狀態，其表面呈彎曲。
然後，以施加推壓力之方式，使第2半導體電路層2由下方朝第1半導體電路層1a進一步接近，或者，使第1半導體電路層1a由上方朝第2半導體電路層2下降，如圖13(c)及圖15(d)所示般，縮減電路層1a與2間之間隙，使電路層1a與2間之層間間隙由G1成為較小之G2(G2<G1)。此時，在第2半導體電路層2的電極43a與第1半導體電路層1a之電極42之間，具有壓縮力作用。其結果，僅有機械強度低於電極42之電極43a會選擇性地被壓潰，使電極42與電極43因「壓接」作用而相互接合，且，使黏著劑要素44bb1及44bb2進一步被壓散而相互的連結成為一體。此時，與1個電極42對應之4個電極43a因潰散而成為一體，其結果，電極42與電極43a成為一對一之對應關係。如所示，除了相互壓接之電極43a與電極42的位置以外，在電路層2與1a間之間隙全體已由黏著劑膜44a所充填，亦不會有多餘的黏著劑膜44b1或44b2由該間隙溢出。此時之狀態如圖13(c)及圖15(d)所示。
加熱時電極42及電極43a之至少一方成為部分熔融狀態之情形，電極42與電極43a之接合，係以已熔融之電極42、43a的「再凝固」來進行，或者，以混合「壓接」與「再凝固」之形態來進行。此點與第1實施形態同樣。
該加熱壓接步驟的要點在於，在將層間間隙由G1減少成G2時，能確實去除存在於電路層1a與2間間隙內之空氣(大氣)，以及，能使電路層1a與電路層2相互黏著。在第2實施形態中的黏著劑膜44b1及44b2，被分別分割成多數個黏著劑要素44bb1及44bb2，因此，存在於該間隙之空氣，可通過黏著劑膜44b1及44b2(其等皆因受熱而使表面呈軟化或流動)間之空隙45、與殘存在相鄰黏著劑要素44bb1與44bb2間之微小空間，而能確實排至外部。又，黏著劑膜44bb1的表面與黏著劑膜44bb2的表面均呈軟化或流動化，因此，層間間隙成為G2時，黏著劑膜44bb1與黏著劑膜44bb2易於接著，其結果，能確實使電路層1a與2相互黏著。
層間間隙G2之值，可適當設定為例如1 μ m~9 μ m之範圍，其典型值例如3 μ m。然而，若能進一步縮小電極42與43a的高度Hc與Hb，則亦能成為1 μ m以下。在此情形之間隙G2之值，可適當設定為例如0.05 μ m~1 μ m之範圍。
第2半導體電路層2在使用電極42與電極43a而被固設在第1半導體電路層1a之背面側(亦即機械連接)時，如前述般，亦同時進行兩電路層1a及2間之電氣連接。又，與此同時，兩電路層1a、及2，除了彼此連接之電極43a與電極42之位置以外，係被充填至電路層1a與2間之間隙全體之黏著劑膜44b1及44b2而使彼此連接。
在結束前述電極42與電極43a之機械、電氣連接，與黏著劑膜44b1及44b2之黏著後，使相互接合之電路層1與2a自然冷卻至室溫。此處，係以加熱、紫外線照射、藥劑添加等方式，使成為一體之黏著劑膜44b1及44b2最終硬化。由於處理時較為容易，較佳係以加熱方式使其硬化。加熱溫度之設定，係按照用於黏著劑膜44b1及44b2之黏著劑的性質，而適當設定在例如120~500℃的範圍內。如此，結束二個半導體電路層1a與2間之機械連接與電氣連接。
之後的步驟與第1實施形態時相同，因此省略其說明。
如以上所述，本發明第2實施形態之積體電路裝置之製造方法，與前述第1實施形態之積體電路裝置之製造方法的不同點在於，分別將電氣絕緣性之黏著劑膜44b1及44b2形成於，第1半導體電路層1a的背面與第2半導體電路層2的表面之雙方，除此之外則與其相同，明顯的，其所能獲得的效果與第1實施形態同樣。又，在第2實施形態中，係使用二個黏著劑膜44b1及44b2，其優點在於，第2半導體電路層2與第1半導體電路層1a的黏著力會大於第1實施形態。
(第3實施形態)
圖16(a)至圖18(c)及圖19(a)至圖20(d)，係本發明第3實施形態之具三維積層構造之積體電路裝置之製造方法中，用來表示各步驟之部分截面圖。此第3實施形態，亦是積層重疊半導體晶圓而具有三維積層構造之積體電路裝置之製造例。
第3實施形態之積體電路裝置之製造方法，與第1實施形態之積體電路裝置之製造方法之不同點在於，在構成三維積層構造之第1半導體電路層1a的背面(第2主面)與第2半導體電路層2的表面(第1主面)，雙方分別形成有電氣絕緣性之黏著劑膜44c及44b2，除此之外則與其相同。其與第2實施形態之不同點在於，黏著劑膜44c雖亦具有不重疊於導電性插塞15及微凸塊電極42之形狀，但係連續形成，並未分割成多數個黏著劑要素。在黏著劑膜44c與各電極42之間所形成之空隙區域，係用來吸收電極43a在連接時因受壓潰散導致之體積增加。黏著劑膜44b2與第2實施形態同樣，具有不重疊於微凸塊電極43a之形狀，其係由多數個黏著劑要素44bb2所構成。因此，在以下內容，對於與第1實施形態同樣之步驟僅予概略說明，就不同的部分則予詳細說明。
圖16(a)至圖18(c)，分別與第1實施形態之圖5(j)至圖7(l)對應。又，圖19(a)至圖20(d)，分別與第1實施形態之圖9(a)至圖10(d)對應。
首先，以相同於第1實施形態之步驟，形成圖4(h)所示構成之第1半導體電路層1a。之後，使用與第1實施形態相同之材料且使用相同方法，如圖4(i)所示般，分別在各外露之導電性插塞15的下端形成微凸塊電極42。
以第1半導體電路層1a的背面為基準之電極42的高度Hc，例如為2.5μ m。
其次，與第1實施形態之黏著劑膜44a及第2實施形態之黏著劑膜44b相同，如圖16(a)及圖19(a)所示般，在第1半導體電路層1a的背面(第2主面)、亦即SiO2 膜41的露出面，形成圖案化之電氣絕緣性之黏著劑膜44c。該黏著劑膜44c，係在室溫下，將聚醯亞胺樹脂或SOG材料等電氣絕緣性之黏著劑予以圖案化(硬化)而形成，能以加熱至既定溫度之方式，使其表面(露出面)呈軟化或流動化。
黏著劑膜44c，雖具有不重疊於電極42(及導電性插塞15)之形狀，但並未分割成黏著劑要素，除了電極42的位置與其附近以外，係覆蓋在SiO2 膜41的露出面之全體。因此，黏著劑膜44c亦不重疊於導電性插塞15。
如圖19(a)所示，以第1半導體電路層1a的背面為基準之黏著劑要素44c的高度Hd，設定成例如2 μ m。
另一方面，對於以同樣於第1半導體電路層1之方法而製得之第2半導體電路層2的多層配線構造30(亦即絕緣材料31)，如圖16(a)及圖19(a)所示般，在其表面(已施以平坦化)形成複數個微凸塊電極43a(高度Hb)。電極43a，係以同樣於第1半導體電路層1a的電極42之方法而形成。此處，與第1實施形態同樣，對於設置在第1半導體電路層1a(矽晶圓11)背面之各電極42，有4個電極43a與其對應。換言之，對於1個電極42，有4個電極43a與其接合。又，為了要在使電壓42與43a接觸而予加壓時，僅有電極43a會選擇性潰散(塑性變形)，電極43a之形成與第1實施形態同樣，係由機械強度低於電極42之導電性材料所形成。
以第2半導體電路層2的表面作為基準之電極43a的高度Hb，設定成例如2 μ m。
其次，與第1實施形態之黏著劑膜44a同樣，在第2半導體電路層2的多層配線構造30(亦即絕緣材料31)的表面，如圖16(a)及圖19(a)所示般，形成圖案化之電氣絕緣性之黏著劑膜44b2。該黏著劑膜44b2，係使用相同於黏著劑膜44b1之電氣絕緣性之黏著劑而形成，在經圖案化(硬化)而成既定形狀後，仍然具有黏性(黏著性)，又，能以加熱至既定溫度之方式，使其表面軟化或流動。
黏著劑膜44b2，係由形成為凸塊狀(島狀)之多數個黏著劑要素44bb2所構成，其等之黏著劑要素44bb2，係以圖32(b)所示之布局方式，規則性的分布於多層配線構造30的表面。黏著劑膜44b2具有不重疊於電極43a之形狀，係配置於電極43a之形成位置與其附近以外之處。因此，黏著劑膜44b2(亦即，所有的黏著劑要素44bb2)亦與電極42(導電性插塞15)並不重疊。
以第2半導體電路層2的表面作為基準之黏著劑要素44bb2的高度Ha，設定成例如3 μ m。
黏著劑膜44c與44b2的全部體積(硬化後的全部體積)之和係被設定成，在使用電極42與43a以使第2半導體電路層2與第1半導體電路層1a形成機械、電氣連接時，能以黏著劑膜44c及44b2充填在其等二個電路層1a與2間產生的間隙全體，且，不會有多餘的黏著劑膜44c及44b2從該間隙溢出。如此設定之理由在於，在電路層1a與2之固設後，可避免須去除由該間隙溢出之多餘黏著劑膜44c及44b2之作業。
如圖19(a)所示般，黏著劑膜44c的厚度Hd，較電極42的高度Hc為小(Hd<Hc)，然而，黏著劑膜44b2之各黏著劑要素44bb2的高度Ha(其與黏著劑膜44b2的厚度相等)，較電極43a的高度Hb為大(Ha>Hb)。因此，使第2半導體電路層2與第1半導體電路層1a連接時，各黏著劑要素44bb2因受壓而潰散，然後分別擴散至電極42與電極43a的周圍、或是各黏著劑要素44bb2間的間隙，而易於充填至殘存在電路層1a與2間之間隙全體。
如後述，在使第2半導體電路層2與第1半導體電路層1a連接時，各電極43a亦因被壓潰而發生塑性變形，以致擴散至其周圍。其結果，與各電極42對應之4個電極43a，係相互連接而成一體化。
各黏著劑膜44b2之所以要分割成多數個黏著劑要素44bb2的理由在於，在使第2半導體電路層2與第1半導體電路層1a連接時，能使存在於兩電路層2、1a間之空氣輕易排散至外部(亦即，易於進行脫氣)。換言之，就算是在電路層2與1a大致接觸之狀態，存在於兩層2、1a間之空氣，仍能通過相鄰的黏著劑要素44bb2間之間隙而被擠壓至外部。
在此，係先形成微凸塊電極42然後形成黏著劑膜44c，先形成微凸塊電極43a然後形成黏著劑膜44b2，然而，亦可先形成黏著劑膜44c然後形成微凸塊電極42，亦可先形成黏著劑膜44b2然後形成微凸塊電極43a。
之後，如圖16(a)及圖19(a)所示般，對於透過支撐基板40而固定之第1半導體電路層1a的背面，以來自下方的方式使第2半導體電路層2的表面與其成為對向。(亦可採相反方式，先予固定第2半導體電路層2，然後以來自上方的方式使固定在支撐基板40之第1半導體電路層1a與其成為對向)之後，將推壓力施加於電路層2與1a之間，使電路層2與1a彼此接近，由於各黏著劑要素44bb2的高度(黏著劑膜44b2的厚度)Ha大於電極43a的高度Hb(Ha>Hb)，且，黏著劑膜44c的厚度Hd小於電極42的高度Hc(Hd<Hc)，且，Ha＋Hd>Hb＋Hc，因此，在最初係如圖19(b)所示般，第2半導體電路層2的黏著劑膜44b2(黏著劑要素44bb2)的前端(頂部)，接觸於第1半導體電路層1a的黏著劑膜44c的表面。
之後，將推壓力施加於電路層2與1a間以縮減兩者間的距離，如圖17(b)及圖20(c)所示般，使第2半導體電路層2的各電極43a與對應之第1半導體電路層1a的電極42接觸。此時，第1半導體電路層1a的背面與第2半導體電路層2的表面之距離、亦即層間間隙，若是以G1來表示，則層間間隙G1相等於電極42的厚度與電極43a的厚度之和，亦即G1＝Hc＋Hb。此時，黏著劑膜44c及44b2均因為受壓潰散而變形，而被壓散至電路層1與2間間隙的大致全體，然而，因為黏著劑膜44b2係被分割成島狀之黏著劑要素44bb2，因此，黏著劑膜44b2係大致均勻的擴散在該間隙中。又，在已變形之黏著劑膜44c與黏著劑膜44b2之間(與相鄰的黏著劑要素44bb2之間)，易於形成空隙45，使殘存在該間隙中的空氣能通過空隙45而確實排至外部，在最終一體化、硬化之黏著劑膜44b2c中，並無發生氣泡之虞。
前述使第1半導體電路層1a與第2半導體電路層2彼此對向然後使電極42與43a相互接觸之步驟，與第1實施形態同樣係在室溫下進行。第1半導體電路層1a與第2半導體電路層2之間隙G1之值，可適當設定為例如2 μ m~10 μ m之範圍，一典型例為4 μ m。然而，若能進一步縮小電極42與43a的高度Hc與Hb，則亦能成為2 μ m以下。在此情形，間隙G1之值可適當設定為例如0.1 μ m~2 μ m之範圍。此點亦與第1實施形態同樣。
之後，使相互接觸之電極43a與電極42以下述方式而相互連接。
亦即，將圖17(b)及圖20(c)所示狀態之第2半導體電路層2與第1半導體電路層1a從室溫加熱至既定溫度。該溫度值係被設定成，會使加壓變形狀態之黏著劑膜44c及44b2的表面(露出面)微幅軟化、或使其等之表面成微幅流動狀態之溫度。該溫度，隨著用於黏著劑膜44c及44b2之黏著劑種類之不同而異，但在考量電極42與電極43a之「壓接」溫度後，可隨意設定在例如100~400℃的範圍內。此時，由於所設定之加熱溫度所致，電極42及電極43a的至少一方成為部分熔融狀態，其表面呈彎曲。
然後，以相同於第1實施形態之方式，如圖18(c)及圖20(d)所示般，縮減電路層1a與2間之間隙，使電路層1a與2間之層間間隙由G1成為較小之G2(G2<G1)。此時，僅有機械強度低於第1半導體電路層1a的電極42之第2半導體電路層2的電極43a，會選擇性地被壓潰，使電極42與電極43因「壓接」作用而相互接合，且，使黏著劑要素44bb2進一步被壓散而相互的連結成為一體，並進一步的連結黏著劑膜44c而成為一體。此時，與1個電極42對應之4個電極43a因潰散而成為一體，其結果，電極42與電極43a成為一對一之對應關係。如所示，除了相互壓接之電極43a與電極42的位置以外，在電路層2與1a間之間隙全體已由黏著劑膜44b2c所充填，亦不會有多餘的黏著劑膜44b1或44b2由該間隙溢出。此時之狀態如圖18(c)及圖20(c)所示。
加熱時電極42及電極43a之至少一方成為部分熔融狀態之情形，電極42與電極43a之接合，係以已熔融之電極42、43a的「再凝固」來進行，或者，以混合「壓接」與「再凝固」之形態來進行。此點與第1實施形態同樣。
該加熱壓接步驟的要點在於，在將層間間隙由G1減少成G2時，由於有將黏著劑膜44b2分割成多數個黏著劑要素44bb2，因此，存在於電路層1a與2間間隙內之空氣，可通過黏著劑膜44c及44b2(其等皆因受熱而使表面呈軟化或流動)間之空隙45、與殘存在相鄰黏著劑要素44bb2間之微小空間，而能確實排至外部。又，黏著劑膜44c的表面與黏著劑膜44bb2的表面均呈軟化或流動化，因此，層間間隙成為G2時，黏著劑膜44c與黏著劑膜44bb2易於接著，其結果，能確實使電路層1a與2相互黏著。
層間間隙G2之值，可適當設定為例如1 μ m~9 μ m之範圍，其典型值例如3 μ m。然而，若能進一步縮小電極42與43a的高度Hc與Hb，則亦能成為1 μ m以下。在此情形之間隙G2之值，可適當設定為例如0.05 μ m~1 μ m之範圍。
第2半導體電路層2在使用電極42與電極43a而被固設在第1半導體電路層1a之背面側(亦即機械連接)時，如前述般，亦同時進行兩電路層1a及2間之電氣連接。又，與此同時，兩電路層1a、及2，除了彼此連接之電極43a與電極42之位置以外，係被充填至電路層1a與2間之間隙全體之黏著劑膜44c及44b2而使彼此連接。
在結束前述電極42與電極43a之機械、電氣連接，與黏著劑膜44c及44b2之黏著後，使相互接合之電路層1與2a自然冷卻至室溫。此處，係以加熱、紫外線照射、藥劑添加等方式，使成為一體之黏著劑膜44b1及44b2最終硬化。由於處理時較為容易，較佳係以加熱方式使其硬化。加熱溫度之設定，係按照用於黏著劑膜44b1及44b2之黏著劑的性質，而適當設定在例如120~500℃的範圍內。如此，結束二個半導體電路層1a與2間之機械連接與電氣連接。
之後的步驟與第1實施形態時相同，因此省略其說明。
如以上所述，本發明第3實施形態之積體電路裝置之製造方法，與前述第1實施形態之積體電路裝置之製造方法的不同點在於，分別將電氣絕緣性之黏著劑膜44c及44b2形成於，第1半導體電路層1a的背面與第2半導體電路層2的表面之雙方，除此之外則與其相同，明顯的，其所能獲得的效果與第1實施形態同樣。又，在第3實施形態中，係使用二個黏著劑膜44c及44b2，其優點與第2實施形態同樣，第2半導體電路層2與第1半導體電路層1a的黏著力會大於第1實施形態。
在第3實施形態中，係將黏著劑膜44b2分割成黏著劑要素，但並未將黏著劑膜44c分割成黏著劑要素，因此，位在電路層1與2a間之空隙45內的空氣，其外排之難易性就此點而言較第2實施形態遜色。然而，因為無須將黏著劑膜44c分割成黏著劑要素，黏著劑膜44c的形成步驟因此較為容易。
(第4實施形態)
圖21(a)至圖23(c)及圖24(a)至圖25(c)，係本發明第4實施形態之具三維積層構造之積體電路裝置之製造方法中，用來表示各步驟之部分截面圖。此第4實施形態，亦是積層重疊半導體晶圓而具有三維積層構造之積體電路裝置之製造例。
第4實施形態之積體電路裝置之製造方法，與第1實施形態之積體電路裝置之製造方法之不同點在於，在構成三維積層構造之第1半導體電路層1a的背面(第2主面)與第2半導體電路層2的表面(第1主面)，雙方分別形成有電氣絕緣性之黏著劑膜44c1及44c2，除此之外則與其相同。黏著劑膜44c1，雖具有不重疊於導電性插塞15及微凸塊電極42之形狀，但係連繞的形成，並未分割成多數個黏著劑要素。黏著劑膜44c2亦同樣，雖具有不重疊於微凸塊電極43a之形狀，但係連續形成，並未分割成多數個黏著劑要素。因此，在以下內容，對於與第1實施形態同樣之步驟僅予概略說明，就不同的部分則予詳細說明。
圖21(a)至圖23(c)，分別與第1實施形態之圖5(j)至圖7(l)對應。又，圖24(a)至圖25(c)，分別與第1實施形態之圖9(a)至圖10(c)對應。
首先，以相同於第1實施形態之步驟，形成圖4(h)所示構成之第1半導體電路層1a。之後，使用與第1實施形態相同之材料且使用相同方法，如圖4(i)所示般，分別在各外露之導電性插塞15的下端形成微凸塊電極42。
以第1半導體電路層1a的背面為基準之電極42的高度Hc，例如為2.5 μ m。
其次，與第1實施形態之黏著劑膜44a及第2實施形態之黏著劑膜44b1相同，如圖21(a)及圖24(a)所示般，在第1半導體電路層1a的背面(第2主面)、亦即SiO2 膜41的露出面，形成未圖案化之電氣絕緣性之黏著劑膜44c1。該黏著劑膜44c1，係在室溫下，將聚醯亞胺樹脂或SOG材料等電氣絕緣性之黏著劑予以圖案化(硬化)而形成，能以加熱至既定溫度之方式，使其表面(露出面)呈軟化或流動化。
黏著劑膜44c1，雖具有不重疊於電極42(及導電性插塞15)之形狀，但並未分割成黏著劑要素，除了電極42的位置與其附近以外，係覆蓋在SiO2 膜41的露出面之全體。因此，黏著劑膜44c1亦不重疊於導電性插塞15。
如圖24(a)所示，以第1半導體電路層1a的背面為基準之黏著劑要素44c1的高度Hd，設定成例如2 μ m。
另一方面，對於以同樣於第1半導體電路層1之方法而製得之第2半導體電路層2的多層配線構造30(亦即絕緣材料31)，如圖21(a)及圖24(a)所示般，在其表面(已施以平坦化)形成複數個微凸塊電極43a(高度Hb)。電極43a，係以同樣於第1半導體電路層1a的電極42之方法而形成。此處，與第1實施形態同樣，對於設置在第1半導體電路層1a(矽晶圓11)背面之各電極42，有4個電極43a與其對應。換言之，對於1個電極42，有4個電極43a與其接合。又，為了要在使電壓42與43a接觸而予加壓時，僅有電極43a會選擇性潰散(塑性變形)，電極43a之形成與第1實施形態同樣，係由機械強度低於電極42之導電性材料所形成。
以第2半導體電路層2的表面作為基準之電極43a的高度Hb，設定成例如2.5 μ m。
其次，與第1實施形態之黏著劑膜44a相同，在第2半導體電路層2的多層配線構造30(亦即絕緣材料31)的表面，如圖21(a)及圖24(a)所示般，形成圖案化之電氣絕緣性之黏著劑膜44c2。該黏著劑膜44c2，係使用相同於黏著劑膜44c1之電氣絕緣性之黏著劑而形成，在經硬化而成既定形狀後，仍然具有黏性(黏著性)，又，能以加熱至既定溫度之方式，使其表面軟化或流動。
黏著劑膜44c2亦與黏著劑膜44c1相同，雖具有與電極43a並不重疊的形狀，但並未分割成黏著劑要素，除了電極43a所在位置與其附近以外，係覆蓋在多層配線構造30的表面全體。
以第2半導體電路層2的表面作為基準之黏著劑膜44c2的厚度Ha，設定成例如2 μ m。
黏著劑膜44c1與44c2的全部體積(硬化後的全部體積)之和係被設定成，在使用電極42與43a以使第2半導體電路層2與第1半導體電路層1a成機械、電氣連接時，能以黏著劑膜44c1及44c2充填在其等二個電路層1a與2間產生的間隙全體，且，不會有多餘的黏著劑膜44c1及44c2從該間隙溢出。如此設定之理由在於，在電路層1a與2之連接後，可避免須去除由該間隙溢出之多餘黏著劑膜44c1及44c2之作業。
黏著劑膜44c1及44c2，並不存在於電極42與43a所在位置與其附近，故而，如圖24(a)所示般，黏著劑膜44c1的厚度Hd，設定的較電極42的高度Hc為小(Hd<Hc)，且，黏著劑膜44c2的厚度Ha，亦設定的較電極43a的高度Hb為小(Ha<Hb)。如此設定的理由在於，使第2半導體電路層2與第1半導體電路層1a連接時，黏著劑膜44c1與44c2分別因受壓而潰散，以致擴散至電極42與電極43a的周圍，而能充填至殘存在電路層1a與2間之間隙全體。
如後述，在使第2半導體電路層2與第1半導體電路層1a連接時，各電極43a亦因被壓潰而發生塑性變形，以致擴散至其周圍。其結果，與各電極42對應之4個電極43a係相互連接而成一體化。
在此，係先形成微凸塊電極42然後形成黏著劑膜44c1，先形成微凸塊電極43a然後形成黏著劑膜44c2，然而，亦可先形成黏著劑膜44c1然後形成微凸塊電極42，亦可先形成黏著劑膜44c2然後形成微凸塊電極43a。
之後，如圖21(a)及圖24(a)所示般，對於透過支撐基板40而固定之第1半導體電路層1a的背面，以來自下方的方式使第2半導體電路層2的表面與其成為對向。(亦可採相反方式，先固定第2半導體電路層2，然後以來自上方的方式使固定在支撐基板40之第1半導體電路層1a與其成為對向)之後，將推壓力施加於電路層2與1a之間，使電路層2與1a彼此接近，由於黏著劑膜44c1的厚度Hd設定的較電極42的高度Hc為小(Hd<Hc)，黏著劑膜44c2的厚度Ha設定的較電極43a的高度Hb為小(Ha<Hb)，因此，在最初係如圖22(b)及圖24(b)所示般，第2半導體電路層2的電極42之前端(頂部)接觸於，第1半導體電路層1a之電極43a的前端(頂部)。此時，電路層1與2間之層間間隙為G1(G1＝Hc＋Hb)。
此時之黏著劑膜44c1及44c2並未接合為一體，在黏著劑膜44c1及44c2之對向面之間，形成空隙45。因此，空氣容易通過該空隙45而排向外部。
前述使第1半導體電路層1a與第2半導體電路層2彼此對向然後使電極42與43a相互接觸之步驟，與第1實施形態同樣係在室溫下進行。第1半導體電路層1a與第2半導體電路層2之間隙G1之值，可適當設定為例如2 μ m~10 μ m之範圍，一典型例為4 μ m。然而，若能進一步縮小電極42與43a的高度Hc與Hb，則亦能成為2 μ m以下。在此情形，間隙G1之值可適當設定為例如0.1 μ m~2 μ m之範圍。此點亦與第1實施形態同樣。
之後，使相互接觸之電極43a與電極42以下述方式而相互連接。
亦即，將圖22(b)及圖24(b)所示狀態之第2半導體電路層2與第1半導體電路層1a從室溫加熱至既定溫度。該溫度值係被設定成，會使加壓變形狀態之黏著劑膜44c1及44c2的表面(露出面)微幅軟化、或使其等之表面成微幅流動狀態之溫度。該溫度，隨著用於黏著劑膜44c1及44c2之黏著劑種類之不同而異，但在考量電極42與電極43a之「壓接」溫度後，可隨意設定在例如100~400℃的範圍內。此時，由於所設定之加熱溫度所致，電極42及電極43a的至少一方成為部分熔融狀態，其表面呈彎曲。
然後，以施加推壓力的方式，與第1實施形態同樣的，如圖23(c)及圖25(c)所示般，縮減電路層1a與2間之間隙，使電路層1a與2間之層間間隙由G1成為較小之G2(G2<G1)。此時，第2半導體電路層2的電極43a與第1半導體電路層1a的電極42之間，具有壓縮力作用。其結果，僅有機械強度低於電極42之電極43a會選擇性地被壓潰，使電極42與電極43因「壓接」作用而相互接合，且，使黏著劑膜44c1及44c2相互接觸，在受壓潰散的同時亦相互連結而成為一體。此時，與1個電極42對應之4個電極43a因潰散而成為一體，其結果，電極42與電極43a成為一對一之對應關係。如此，除了相互壓接之電極43a與電極42的位置以外，在電路層2與1a間之間隙全體已由黏著劑膜44c1c2所充填，亦不會有多餘的黏著劑膜44c1或44c2由該間隙溢出。此時之狀態如圖23(c)及圖25(c)所示。
加熱時電極42及電極43a之至少一方成為部分熔融狀態之情形，電極42與電極43a之接合，係以已熔融之電極42、43a的「再凝固」來進行，或者，以混合「壓接」與「再凝固」之形態來進行。此點與第1實施形態同樣。
在此第4實施形態中，黏著劑膜44c1及44c2雙方均未分割成黏著劑要素，因此，在該加熱壓接步驟，存在於黏著劑膜44c1及44c2之對向面間的空氣，在將層間間隙窄化成G2前，已使通過空隙45而被排至外部。黏著劑膜44c1的表面與黏著劑膜44c2的表面均呈軟化或流動化，因此，當層間間隙成為G2時，黏著劑膜44c1與黏著劑膜44c2易於接著，其結果，可確實使電路層1a與2相互黏著。此點與第1實施形態同樣。
層間間隙G2之值，可適當設定為例如1 μ m~9 μ m之範圍，其典型值例如3 μ m。然而，若能進一步縮小電極42與43a的高度Hc與Hb，則亦能成為1 μ m以下。在此情形之間隙G2之值，可適當設定為例如0.05 μ m~1 μ m之範圍。
第2半導體電路層2在使用電極42與電極43a而被固設在第1半導體電路層1a之背面側(亦即機械連接)時，如前述般，亦同時進行兩電路層1a及2間之電氣連接。又，與此同時，兩電路層1a、及2，除了彼此連接之電極43a與電極42之位置以外，係被充填至電路層1a與2間之間隙全體之黏著劑膜44b1及44b2而使彼此連接。
在結束前述電極42與電極43a之機械、電氣連接，與黏著劑膜44c1及44c2之黏著後，使相互接合之電路層1與2a自然冷卻至室溫。此處，係以加熱、紫外線照射、藥劑添加等方式，使成為一體之黏著劑膜44c1及44c2最終硬化。由於處理時較為容易，較佳係以加熱方式使其硬化。加熱溫度之設定，係按照用於黏著劑膜44c1及44c2之黏著劑的性質，而適當設定在例如120~500℃的範圍內。如此，結束二個半導體電路層1a與2間之機械連接與電氣連接。
之後的步驟與第1實施形態時相同，因此省略其說明。
如以上所述，本發明第4實施形態之積體電路裝置之製造方法，與前述第1實施形態之積體電路裝置之製造方法的不同處在於，分別將電氣絕緣性之黏著劑膜44c1及44c2形成於，第1半導體電路層1a的背面與第2半導體電路層2的表面雙方，除此之外則與其相同，因此，明顯的，其可獲得與第1實施形態同樣之效果。然而，在第4實施形態中，由於使用二個黏著劑膜44c1及44c2，與第2實施形態具有同樣的優點，第2半導體電路層2與第1半導體電路層1a的黏著力會大於第1實施形態。
在第4實施形態中，黏著劑膜44c1及44c2雙方並未分割成黏著劑要素，因此，位在電路層1與2a間之空隙45之空氣，其外排之難易性就此點而言較第2實施形態遜色。然而，由於無須將黏著劑膜44c1及44c2分割成黏著劑要素，黏著劑膜44c1及44c2的形成步驟因此較為容易。
(第5實施形態)
圖26(a)至圖29(e)及圖30(a)至圖31(d)，係本發明第5實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖。此第5實施形態，同樣係積層重疊半導體晶圓而具三維積層構造之積體電路裝置之製造例。
第5實施形態之積體電路裝置之製造方法，在構成三維積層構造之第1半導體電路層1a的背面(第2主面)，並未形成微凸塊電極，而是使導電性插塞15之端部直接接觸於，第2半導體電路層2的表面(第1主面)之微凸塊電極43a，除了該點以外，係與第1實施形態之積體電路裝置之製造方法相同。因此，在以下內容，對於與第1實施形態同樣之步驟僅予概略說明，對於不同之步驟則予詳細說明。
首先，以同樣於第1實施形態之步驟，形成圖3(f)所示構成之第1半導體電路層1a。之後，與第1實施形態同樣，在基板11的背面與外露的SiO2 膜14上形成SiO2 膜41，獲得圖3(g)所示構成。將經此而獲得之構成再度示於圖26(a)。在此之後的步驟與第1實施形態不同。
亦即，在圖3(g)及圖26(a)所示構成中，係藉由周知之蝕刻方法，將覆於導電性插塞15的端部部分之SiO2 膜41予以選擇性去除，以露出導電性插塞15的端部15a。其結果如圖26(b)所示般，使導電性插塞15的端部15a突出於SiO2 膜41。殘存的SiO2 膜41，則覆蓋在半導體基板11的背面之導電性插塞15以外的部分。以下，將具有該種構造之第1半導體電路層稱為1b。與第1實施形態不同，第1半導體電路層1b的背面全體並不平坦。又，在外露之各導電性插塞15的下端，並未形成微凸塊電極42。
如圖30(a)所示般，各導電性插塞15的突出部分的高度，在以第1半導體電路層1b的背面(SiO2 膜41的表面)為基準時，以He來表示，設定成例如1 μ m。
其次，如下述般，將第2半導體電路層2固設在第1半導體電路層1b的背面。此處之第2半導體電路層2，與第1半導體電路層1具備大致相同之構成，又，係假定成以相同於第1半導體電路層1之方法來製造，在對應的要素中，係賦與同樣於第1半導體電路層1時之符號，以省略其說明。再者，當然可按照需要，使第2半導體電路層2具有不同於第1半導體電路層1之構成。
在第2半導體電路層2之多層配線構造30(亦即絕緣材料31)的表面(已施以平坦化)，如圖27(c)及圖30(a)所示般，形成複數個微凸塊電極43a。其等電極43a之形成方法，相同於第1實施形態中第1半導體電路層1b之微凸塊電極42。在此，對於各設置在第1半導體電路層1b(矽晶圓11)之導電性插塞15，有4個電極43a與其對應。換言之，對於1個導電性插塞15，有4個電極43a與其接合。
又，使導電性插塞15與43a彼此加壓接觸時，為了僅使電極43a選擇性崩潰(塑性變形)，電極43a係以硬度遠低於導電性插塞15之導電性材料來形成。例如，與第1實施形態同樣，以鎢(W)形成電極42時，電極43a較佳係以銦(In)與金(Au)之積層體(In/Au)來形成。又，以銅(Cu)而形成電極42時，電極43a較佳係以錫(Sn)與銀(Ag)之積層體(Sn/Ag)來形成。
然後，對於第2半導體電路層2之多層配線構造30(亦即絕緣材料31)的表面，如圖27(c)及圖30(a)所示般，以相同於第1實施形態之方法，形成圖案化之電氣絕緣性之黏著劑膜44a。該黏著劑膜44a，與第1實施形態所使用者相同，係由形成為凸塊狀(島狀)之多數個黏著劑要素44aa(高度Ha)所構成，其等之黏著劑要素44aa，係規則性的分布於多層配線構造30的表面。黏著劑膜44a，具有不重疊於任一電極43a之形狀，係配置於電極43a之形成位置與其附近以外之處。因此，黏著劑膜44a(亦即，所有之黏著劑要素44aa)，與第1半導體電路層1b的導電性插塞15亦不重疊。
如圖30(a)所示般，以第2半導體電路層2的表面為基準之黏著劑要素44aa的高度為Ha，係設定為例如4 μ m。
黏著劑膜44a的全部體積(硬化後之全部體積)之值係被設定成，在使用導電性插塞15與電極43a而連接第2半導體電路層2與第1半導體電路層1b時，能以黏著劑膜44a充填於其等二個電路層1b與2間產生之間隙全體，且，不會由該間隙溢出多餘之黏著劑膜44a。黏著劑膜44a並不存在於導電性插塞15與電極43a所在位置與其附近，因此，如圖30(a)所示般，各黏著劑要素44aa的高度Ha(其與黏著劑膜44a的厚度相等)，較電極43a的高度Hb為大(Ha>Hb)，在接合第2半導體電路層2與第1半導體電路層1b時，易使各黏著劑要素44aa因受壓潰散而擴散至導電性插塞15與電極43a所在位置的周圍，而充填至電路層1b與2間產生之間隙全體。
以第2半導體電路層2的表面為基準之電極43a的高度Hb，其典型示例可舉例為2 μ m。
之所以將黏著劑膜44a分割成多數個黏著劑要素44aa的理由在於，在接合第2半導體電路層2與第1半導體電路層1b時，易使存在於兩電路層2、1b間的空氣排散至外部(亦即易於進行脫氣)。換言之，就算電路層2與1b大致處於連接狀態，存在於兩層2、1b間之空氣，仍能通過相鄰之黏著劑要素44aa間之間隙而被擠到外部。
在此，係先形成微凸塊電極43a之後形成黏著劑膜44a，但亦可先形成黏著劑膜44a之後形成微凸塊電極43a。
之後，如圖27(a)及圖30(a)所示般，對於透過支撐基板40而固定之第1半導體電路層1b的背面，以來自下方的方式使第2半導體電路層2的表面與其成為對向。(亦可採相反方式，先固定第2半導體電路層2，然後以來自上方的方式使固定在支撐基板40之第1半導體電路層1b與其成為對向)之後，將推壓力施加於電路層2與1b之間，使電路層2與1b彼此接近，由於各黏著劑要素44aa的高度(黏著劑膜44a的厚度)Ha大於電極43a的高度Hb(Ha>Hb)，且，較導電性插塞15的突出高度He與電極43a的高度Hb之和為大(Ha>Hb＋He)，因此，在最初係如圖30(b)所示般，第2半導體電路層2的黏著劑膜44a(黏著劑要素44aa)的前端(頂部)，接觸於第1半導體電路層1b的背面。
之後，將推壓力施加於電路層2與1b間以縮減兩者間的距離，如圖28(d)及圖31(c)所示般，使第2半導體電路層2的各電極43a與對應之第1半導體電路層1b的電極42接觸。此時，第1半導體電路層1b的背面與第2半導體電路層2的表面之距離、亦即層間間隙，若是以G1來表示，則相等於導電性插塞15的突出高度與電極43a的高度之和、亦即G1＝He＋Hb。此時，黏著劑膜44a因為受壓潰散而變形，而被壓散至電路層1b與2間間隙的大致全體，然而，因為黏著劑膜44a係被分割成島狀之黏著劑要素44aa，因此，黏著劑膜44a係大致均勻的擴散在該間隙中。又，在第1半導體電路層1b的背面與已變形之黏著劑膜44a之間(與相鄰的黏著劑要素44aa之間)，易於形成空隙45，使殘存在該間隙中的空氣能通過空隙45而確實排至外部，在最終一體化、硬化之黏著劑膜44a中，並無發生氣泡之虞。
前述使第1半導體電路層1b與第2半導體電路層2彼此對向然後使導電性插塞15與43a相互接觸之步驟，與第1實施形態同樣係在室溫下進行。第1半導體電路層1b與第2半導體電路層2之間隙G1之值，可適當設定為例如2 μ m~10 μ m之範圍，一典型例為4 μ m。然而，若能進一步縮小電極42與43a的高度Hc與Hb，則亦能成為2 μ m以下。在此情形，間隙G1之值可適當設定為例如0.1 μ m~2 μ m之範圍。此點亦與第1實施形態同樣。
之後，使相互接觸之電極43a與電極42以下述方式而相互連接。
亦即，將圖28(d)及圖30(b)所示狀態之第2半導體電路層2與第1半導體電路層1b從室溫加熱至既定溫度。該溫度值係被設定成，會使加壓變形狀態之黏著劑膜44a的表面(露出面)微幅軟化、或使其等之表面成微幅流動狀態之溫度。該溫度，隨著用於黏著劑膜44a之黏著劑種類之不同而異，但在考量導電性插塞15與電極43a之「壓接」溫度後，可隨意設定在例如100~400℃的範圍內。此時，由於所設定之加熱溫度所致，電極43a成為部分熔融狀態，其表面呈彎曲。
然後，以施加推壓力之方式，使第2半導體電路層2由下方朝第1半導體電路層1b進一步接近，或者，使第1半導體電路層1b由上方朝第2半導體電路層2下降，如圖29(e)及圖31(d)所示般，縮減了電路層1b與2間之間隙。換言之，使電路層1b與2間之層間間隙由G1成為較小之G2(G2<G1)。此時，在第2半導體電路層2的電極43a與第1半導體電路層1b之導電性插塞15之間，具有壓縮力作用。其結果，僅有機械強度低於導電性插塞15之電極43a會選擇性地被壓潰，使導電性插塞15與電極43因「壓接」作用而相互接合，且，使黏著劑要素44aa進一步被壓散而相互的連結成為一體。此時，與1個導電性插塞15對應之4個電極43a因潰散而成為一體，其結果，導電性插塞15與電極43a成為一對一之對應關係。如此，除了相互壓接之電極43a與導電性插塞15的位置以外，在電路層2與1b間之間隙全體已由黏著劑膜44a所充填，亦不會有多餘的黏著劑膜44b1或44b2由該間隙溢出。此時之狀態如圖29(e)及圖31(d)所示。
該加熱壓接步驟的要點在於，在將層間間隙由G1減少成G2時，存在於電路層1b與2間間隙內之空氣(大氣)，可通過第1半導體電路層1b的背面與黏著劑膜44a(其等皆因受熱而使表面呈軟化或流動)間之空隙45、與殘存在相鄰黏著劑要素44aa間之微小空間，而能確實排至外部。又，黏著劑膜44a的表面呈軟化或流動化，因此，層間間隙成為G2時，第1半導體電路層1b的背面與黏著劑膜44a易於接著，其結果，能確實使電路層1b與2相互黏著。
加熱時電極43a成為部分熔融狀態之情形，導電性插塞15與電極43a之接合，係以已熔融之電極43a的「再凝固」來進行，或者，以混合「壓接」與「再凝固」之形態來進行。此點與第1實施形態同樣。
層間間隙G2之值，可適當設定為例如1 μ m~9 μ m之範圍，其典型值例如3 μ m。然而，若能進一步縮小電極42與43a的高度Hc與Hb，則亦能成為1 μ m以下。在此情形之間隙G2之值，可適當設定為例如0.05 μ m~1 μ m之範圍。
第2半導體電路層2，在使用導電性插塞15與電極43a而被固設在第1半導體電路層1b之背面側(亦即機械連接)時，如前述般，亦同時進行兩電路層1b及2間之電氣連接。又，與此同時，兩電路層1b及2，除了彼此連接之導電性插塞15與電極43a之位置以外，係藉由充填至電路層1b與2間之間隙全體之黏著劑膜44a而使彼此連接。
在結束前述導電性插塞15與電極43a之機械、電氣連接，與黏著劑膜44a之黏著後，使相互接合之電路層1b與2自然冷卻至室溫。此處，係以加熱、紫外線照射、藥劑添加等方式，使成為一體之黏著劑膜44a最終硬化。由於處理時較為容易，較佳係以加熱方式使其硬化。加熱溫度之設定，係按照用於黏著劑膜44a之黏著劑的性質，而適當設定在例如120~500℃的範圍內。如此，結束二個半導體電路層1b與2間之機械連接與電氣連接。
之後的步驟與第1實施形態時相同，因此省略其說明。
如前述，本發明第5實施形態之積體電路裝置之製造方法，與前述第1實施形態之積體電路裝置之製造方法的不同點在於，係使用導電性插塞15(未使用電極42)與電極43a來進行第1半導體電路層1b與第2半導體電路層2之接合，除此之外則與其相同，因此，明顯可獲得與第1實施形態同樣之效果。又，第5實施形態的一個優點在於，不需要有電極42之形成步驟，因此，步驟較第1實施形態為少而趨於簡單。
(第6實施形態)
圖33，係本發明第6實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。此第6實施形態，相當於前述第1實施形態之變形例1。
在前述第1實施形態中，如圖9(a)所示般，島狀的黏著劑要素44aa的高度(黏著劑膜44aa的厚度)Ha，設定的較電極43a的高度Hb為大(Ha>Hb)，且，大於電極42的高度Hc與電極43a的高度Hb之和(Ha>Hb＋Hc)。因此，在第1半導體電路層1a與第2半導體電路層2的連接步驟，先由黏著劑膜44a接觸於第1半導體電路層1a而變形，之後使電極42與43a相互接觸。但本發明並不侷限於此種關係。
此處所述第6實施形態之積體電路裝置之製造方法，如圖33(a)所示般，島狀的黏著劑要素44aa的高度(黏著劑膜44a的厚度)Ha，設定的較電極43a的高度Hb為大(Ha>Hb)，這一點與前述第1實施形態同樣，但不同之處在於，設定的較電極42的高度Hc與電極43a的高度Hb之和為小(Ha<Hb＋Hc)。因此，在第1半導體電路層1a與第2半導體電路層2之連接步驟，如圖33(b)所示般，係先由電極42與43a相互接觸，之後，隨著電極43a因受壓而變形，而使黏著劑膜44a接觸於第1半導體電路層1a而變形。除此之外則與前述第1實施形態相同。
因此，可以明確知道，第6實施形態之積體電路裝置之製造方法，亦可獲得相同於前述第1實施形態之效果。
(第7實施形態)
圖34，係本發明第7實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。此第7實施形態，相當於前述第1實施形態之變形例2。
此處所述第7實施形態之積體電路裝置之製造方法，如圖34(a)所示般，島狀的黏著劑要素44aa的高度(黏著劑膜44a的厚度)Ha，設定的較電極43a的高度Hb為小(Ha>Hb)，這一點與前述第1實施形態不同。因此，在第1半導體電路層1a與第2半導體電路層2之連接步驟，如圖34(b)所示般，係先由電極42與43a相互接觸，之後，隨著電極43a因受壓而變形，而使黏著劑膜44a接觸於第1半導體電路層1a而變形。又，電極43a的變形量較第6實施形態為大。除此之外則與前述第1實施形態相同。
在第7實施形態中，為了能使黏著劑膜44a充填於第1半導體電路層1a與第2半導體電路層2間之間隙，電極43a必須有大的變形量。其較佳構成方式，係使電極42亦與電極43a一同發生塑性變形。
可以明確知道，第7實施形態之積體電路裝置之製造方法，亦可獲得相同於前述第1實施形態之效果。
(第8實施形態)
圖35，係本發明第8實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。此第8實施形態，相當於前述第1實施形態之變形例3。
此處所述第8實施形態之積體電路裝置之製造方法，如圖35(a)所示，島狀的黏著劑要素44aa的高度(黏著劑膜44a的厚度)Ha，設定的較電極43a的高度Hb為大(Ha>Hb)，此點與前述第1實施形態同樣，但其不同點在於，係設定成大致相等於電極42的高度Hc與電極43a的高度Hb之和(Ha≒Hb＋Hc)。因此，在第1半導體電路層1a與第2半導體電路層2之連接步驟，於電極42與43a相互接觸的大致同時，黏著劑膜44a與第1半導體電路層1a的背面接觸。除此之外則與前述第1實施形態相同。
因此，可以明確知道，第8實施形態之積體電路裝置之製造方法，亦可獲得相同於前述第1實施形態之效果。
(第9實施形態)
圖36，係本發明第9實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。此第9實施形態，相當於前述第2實施形態之變形例1。
在前述第2實施形態中，如圖14(a)所示般，島狀之黏著劑要素44bb2的高度(黏著劑膜44b2的厚度)Ha，係設定的較電極43a的高度Hb為大(Ha>Hb)，島狀之黏著劑要素44bb1的高度(黏著劑膜44b1的厚度)Hd，係設定的較電極42的高度Hc為大(Hc<Hd)。因此，在第1半導體電路層1a與第2半導體電路層2之連接步驟，先是使黏著劑膜44b1及44b2相互接觸而變形，之後則使電極42與43a相互接觸。但本發明並不侷限於此種關係。
此處所述第9實施形態之積體電路裝置之製造方法，如圖36(a)所示般，島狀之黏著劑要素44bb2的高度(黏著劑膜44b2的厚度)Ha，設定的較電極43a的高度Hb為大(Ha>Hb)，此點與前述第2實施形態同樣，然而其不同點在於，島狀之黏著劑要素44bb1的高度(黏著劑膜44b1的厚度)Hd，設定的較電極42的高度Hc為小(Hc>Hd)，且，黏著劑要素44bb2的高度(黏著劑膜44b2的厚度)Ha與黏著劑要素44bb1的高度(黏著劑膜44b1的厚度)Hd之和，大於電極42的高度Hc與電極43a的高度Hb之和(Ha＋Hd>Hb＋Hc)。因此，在第1半導體電路層1a與第2半導體電路層2之連接步驟，先是由黏著劑膜44b1與44b2相互接觸，之後則使電極42與43a相互接觸。除此以外則與前述第2實施形態同樣。
因此，可以明確知道，第9實施形態之積體電路裝置之製造方法，亦可獲得相同於前述第2實施形態之效果。
(第10實施形態)
圖37，係本發明第10實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。此第10實施形態，相當於前述第2實施形態之變形例2。
此處所述第10實施形態之積體電路裝置之製造方法，如圖37(a)所示般，島狀之黏著劑要素44bb2的高度(黏著劑膜44b2的厚度)Ha，設定的較電極43a的高度Hb為大(Ha>Hb)，此點與前述第2實施形態同樣，然而其不同點在於，島狀之黏著劑要素44bb1的高度(黏著劑膜44b1的厚度)Hd，設定的較電極42的高度Hc為小(Hc>Hd)，且，黏著劑要素44bb2的高度Ha與黏著劑要素44bb1的高度Hd之和，小於電極42的高度Hc與電極43a的高度Hb之和(Ha＋Hd<Hb＋Hc)。因此，在第1半導體電路層1a與第2半導體電路層2之連接步驟，先是由電極42與43a相互接觸，之後則使黏著劑膜44b1與44b2相互接觸。除此以外則與前述第2實施形態同樣。
因此，可以明確知道，第10實施形態之積體電路裝置之製造方法，亦可獲得相同於前述第2實施形態之效果。
在第10實施形態中，為了能使黏著劑膜44b1及44b2充填於第1半導體電路層1a與第2半導體電路層2間之間隙，電極43a必須有大的變形量。其較佳構成方式，係使電極42亦與電極43a一同發生塑性變形。
(第11實施形態)
圖38，係本發明第11實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。此第11實施形態，相當於前述第2實施形態之變形例3。
此處所述第11實施形態之積體電路裝置之製造方法，如圖38(a)所示般，島狀之黏著劑要素44bb2的高度(黏著劑膜44b2的厚度)Ha，設定的較電極43a的高度Hb為小(Ha<Hb)，島狀之黏著劑要素44bb1的高度(黏著劑膜44b1的厚度)Hd，設定的較電極42的高度Hc為小(Hc>Hd)，此點與前述第2實施形態不同。因此，在第1半導體電路層1a與第2半導體電路層2之連接步驟，先是由電極42與43a相互接觸，之後則使黏著劑膜44b1與44b2相互接觸。除此以外則與前述第2實施形態同樣。
因此，可以明確知道，第11實施形態之積體電路裝置之製造方法，亦可獲得相同於前述第2實施形態之效果。
(第12實施形態)
圖39，係本發明第12實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。此第12實施形態，相當於前述第2實施形態之變形例4。
此處所述第12實施形態之積體電路裝置之製造方法，如圖39(a)所示般，島狀之黏著劑要素44bb1的高度(黏著劑膜44b1的厚度)Hd，係設定的較電極42的高度Hc為大(Hc<Hd)，此點與第2實施形態同樣，然而其不同點在於，島狀之黏著劑要素44bb2的高度(黏著劑膜44b2的厚度)Ha，較電極43a的高度Hb為小(Ha<Hb)，且，黏著劑要素44bb2的高度Ha與黏著劑要素44bb1的高度Hd之和，大於電極42的高度Hc與電極43a的高度Hb之和(Ha＋Hd>Hb＋Hc)。因此，在第1半導體電路層1a與第2半導體電路層2之連接步驟，先是由黏著劑膜44b1與44b2相互接觸，之後則使電極42與43a相互接觸。除此以外則與前述第2實施形態同樣。
因此，可以明確知道，第12實施形態之積體電路裝置之製造方法，亦可獲得相同於前述第2實施形態之效果。
(第13實施形態)
圖40，係本發明第13實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。此第13實施形態，相當於前述第2實施形態之變形例5。
此處所述第13實施形態之積體電路裝置之製造方法，如圖40(a)所示般，島狀之黏著劑要素44bb1的高度(黏著劑膜44b1的厚度)Hd，係設定的較電極42的高度Hc為大(Hc<Hd)，此點與第2實施形態同樣，然而其不同點在於，島狀之黏著劑要素44bb2的高度(黏著劑膜44b2的厚度)Ha，較電極43a的高度Hb為小(Ha<Hb)，且，黏著劑要素44bb2的高度Ha與黏著劑要素44bb1的高度Hd之和，小於電極42的高度Hc與電極43a的高度Hb之和(Ha＋Hd<Hb＋Hc)。因此，在第1半導體電路層1a與第2半導體電路層2之連接步驟，先是由電極42與43a相互接觸，之後則使黏著劑膜44b1與44b2相互接觸。除此以外則與前述第2實施形態同樣。
因此，可以明確知道，第13實施形態之積體電路裝置之製造方法，亦可獲得相同於前述第2實施形態之效果。
在第13實施形態中，為了能使黏著劑膜44b1及44b2充填於第1半導體電路層1a與第2半導體電路層2間之間隙，電極43a必須有大的變形量。其較佳構成方式，係使電極42亦與電極43a一同發生塑性變形。
(第14實施形態)
圖41，係本發明第14實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。此第14實施形態，相當於前述第2實施形態之變形例6。
此處所述第14實施形態之積體電路裝置之製造方法，如圖41(a)所示般，島狀之黏著劑要素44bb1的高度(黏著劑膜44b1的厚度)Hd，係設定的較電極42的高度Hc為大(Hc<Hd)，此點與第2實施形態同樣，然而其不同點在於，島狀之黏著劑要素44bb2的高度(黏著劑膜44b2的厚度)Ha，較電極43a的高度Hb為小(Ha<Hb)，且，黏著劑要素44bb2的高度Ha與黏著劑要素44bb1的高度Hd之和，大致相等於電極42的高度Hc與電極43a的高度Hb之和(Ha＋Hd≒Hb＋Hc)。因此，在第1半導體電路層1a與第2半導體電路層2之連接步驟，在電極42與43a相互接觸的大致同時，亦使黏著劑膜44b1與44b2相互接觸。除此以外則與前述第2實施形態同樣。
因此，可以明確知道，第14實施形態之積體電路裝置之製造方法，亦可獲得相同於前述第2實施形態之效果。
(第15實施形態)
圖42，係本發明第15實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。此第15實施形態，相當於前述第3實施形態之變形例1。
在前述第3實施形態中，如圖19(a)所示般，係將島狀之黏著劑要素44bb2的高度(黏著劑膜44b2的厚度)Ha設定成，大於電極43a的高度Hb(Ha>Hb)；而連續之黏著劑膜44c的厚度Hd，則設定的較電極42的高度Hc為小(Hc>Hd)，且，黏著劑要素44bb2的高度Ha與黏著劑膜44c的厚度Hd之和，大於電極43a的高度Hb與電極42的高度Hc之和(Ha＋Hd>Hb＋Hc)。因此，第1半導體電路層1a與第2半導體電路層2的連接步驟，係先由黏著劑膜44c及44b2相互接觸而變形，之後使電極42與43a相互接觸。但本發明並不侷限於該種關係。
此處所述第15實施形態之積體電路裝置之製造方法，如圖42(a)所示般，黏著劑要素44bb2的高度(黏著劑膜44b2的厚度)Ha，係設定的較電極43a的高度Hb為大(Ha>Hb)，連續之黏著劑膜44c的厚度Hd，設定的較電極42的高度Hc為小(Hc>Hd)，此點與前述第3實施形態同樣，但其不同點在於，黏著劑要素44bb2的高度Ha與黏著劑膜44c的厚度Hd之和，較電極43a的高度Hb與電極42的高度Hc之和為小(Ha＋Hd<Hb＋Hc)。因此，在第1半導體電路層1a與第2半導體電路層2的連接步驟，先是由電極42與43a相互接觸，之後則使黏著劑膜44b1與44b2相互接觸。除此以外則與前述第3實施形態同樣。
因此，可以明確知道，第15實施形態之積體電路裝置之製造方法，亦可獲得相同於前述第3實施形態之效果。
第15實施形態，亦相當於前述第4實施形態之變形例1。
在第15實施形態中，為了能使黏著劑膜44c及44b2充填於第1半導體電路層1a與第2半導體電路層2間之間隙，電極43a必須有大的變形量。其較佳構成方式，係使電極42亦與電極43a一同發生塑性變形。
(第16實施形態)
圖43，係本發明第16實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。此第16實施形態，相當於前述第3實施形態之變形例2。
此處所述第16實施形態之積體電路裝置之製造方法，如圖43(a)所示般，黏著劑要素44bb2的高度(黏著劑膜44b2的厚度)Ha，係設定的較電極43a的高度Hb為大(Ha>Hb)，此點與前述第3實施形態同樣，但其不同點在於，連續之黏著劑膜44c的厚度Hd，設定的較電極42的高度Hc為大(Hc<>Hd)。因此，在第1半導體電路層1a與第2半導體電路層2的連接步驟，先是由黏著劑膜44b1與44b2相互接觸，之後則使電極42與43a相互接觸。除此以外則與前述第3實施形態同樣。
因此，可以明確知道，第16實施形態之積體電路裝置之製造方法，亦可獲得相同於前述第3實施形態之效果。
(第17實施形態)
圖44，係本發明第17實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。此第17實施形態，相當於前述第3實施形態之變形例3。
此處所述第17實施形態之積體電路裝置之製造方法，如圖44(a)所示般，連續之黏著劑膜44c的厚度Hd，設定的較電極42的高度Hc為小(Hc>Hd)，此點與前述第3實施形態同樣，但其不同點在於，黏著劑要素44bb2的高度(黏著劑膜44b2的厚度)Ha，係設定的較電極43a的高度Hb為小(Ha<Hb)。因此，在第1半導體電路層1a與第2半導體電路層2的連接步驟，先是由電極42與43a相互接觸，之後則使黏著劑膜44b1與44b2相互接觸。除此以外則與前述第3實施形態同樣。
因此，可以明確知道，第17實施形態之積體電路裝置之製造方法，亦可獲得相同於前述第3實施形態之效果。
第17實施形態，亦相當於前述第4實施形態之變形例3。
在第17實施形態中，為了能使黏著劑膜44c及44b2充填於第1半導體電路層1a與第2半導體電路層2間之間隙，電極43a必須有大的變形量。其較佳構成方式，係使電極42亦與電極43a一同發生塑性變形。
(第18實施形態)
圖45，係本發明第18實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。此第18實施形態，相當於前述第3實施形態之變形例4。
此處所述第18實施形態之積體電路裝置之製造方法，如圖45(a)所示般，連續之黏著劑膜44c的厚度Hd，係設定的較電極42之高度Hc為小(Hc>Hd)，此點與前述第3實施形態同樣，但其不同之處在於，黏著劑要素44bb2的高度(黏著劑膜44b2的厚度)Ha，大於電極43a的高度Hb(Ha>Hb)，且，黏著劑膜44b2的高度Ha與黏著劑膜44c的厚度Hd之和，大致相等於電極43a的高度Hb與電極42的高度Hc之和。因此，在第1半導體電路層1a與第2半導體電路層2之連接步驟，於電極42與43a相互接觸的大致同時，黏著劑膜44b1與44b2相互接觸。除此之外則與前述第3實施形態相同。
因此，可以明確知道，第18實施形態之積體電路裝置之製造方法，亦可獲得相同於前述第3實施形態之效果。
第18實施形態，亦相當於前述第4實施形態之變形例4。
(第19實施形態)
圖46，係本發明第19實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。此第19實施形態，相當於前述第5實施形態之變形例1。
在前述第5實施形態中，如圖30(a)所示般，島狀之黏著劑要素44a的高度(黏著劑膜44a的厚度)Ha，設定的較電極43a的高度Hb為大(Ha>Hb)，且，黏著劑膜44a的厚度Ha，大於導電性凸塊15的突出高度He與電極43a的高度Hb之和(Ha>Hb＋He)。因此，在第1半導體電路層1a與第2半導體電路層2之連接步驟，先是由黏著劑膜44a與第1半導體電路層1b的背面接觸而變形，之後使導電性凸塊15與電極43a相互接觸。然而，本發明並不侷限於此種關係。
此處所述第19實施形態之積體電路裝置之製造方法，如圖46(a)所示般，島狀之黏著劑要素44a的高度(黏著劑膜44a的厚度)Ha，設定的較電極43a的高度Hb為大(Ha>Hb)，此點與前述第5實施形態同樣，但其不同點在於，較導電性凸塊15的突出高度He與電極43a的高度Hb之和為小(Ha<Hb＋He)。因此，在第1半導體電路層1a與第2半導體電路層2之連接步驟，先是由導電性凸塊15與電極43a相互接觸，之後則使黏著劑膜44a接觸於第1半導體電路層1b的背面。除此之外則與前述第5實施形態相同。
因此，可以明確知道，第19實施形態之積體電路裝置之製造方法，亦可獲得相同於前述第5實施形態之效果。
在第19實施形態中，為了要將黏著劑膜44a充填於第1半導體電路層1a與第2半導體電路層2間之間隙，必須使電極43a有大的變形量，但此亦有所侷限。黏著劑膜44a的厚度Ha，與導電性凸塊15的突出高度He及電極43a的高度Hb之和之差值(Ha－Hb－He)，不宜過大。
(第20實施形態)
圖47，係本發明第20實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。此第20實施形態，相當於前述第5實施形態之變形例2。
此處所述第20實施形態之積體電路裝置之製造方法，如圖47(a)所示般，島狀之黏著劑要素44a的高度(黏著劑膜44a的厚度)Ha，設定的較電極43a的高度Hb為小(Ha<Hb)，此點與前述第5實施形態不同。因此，在第1半導體電路層1a與第2半導體電路層2之連接步驟，先是由導電性凸塊15與電極43a相互接觸，之後則使黏著劑膜44a接觸於第1半導體電路層1b的背面。除此之外則與前述第5實施形態相同。
因此，可以明確知道，第20實施形態之積體電路裝置之製造方法，亦可獲得相同於前述第5實施形態之效果。
在第20實施形態中，為了要將黏著劑膜44a充填於第1半導體電路層1a與第2半導體電路層2間之間隙，必須使電極43a有大的變形量，但此亦有所侷限。黏著劑膜44a的厚度Ha，與導電性凸塊15的突出高度He及電極43a的高度Hb之和之差值(Ha－Hb－He)，不宜過大。
(第21實施形態)
圖48，係本發明第21實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。此第21實施形態，相當於前述第5實施形態之變形例2。
此處所述第21實施形態之積體電路裝置之製造方法，如圖48(a)所示般，島狀之黏著劑要素44a的高度(黏著劑膜44a的厚度)Ha，設定的較電極43a的高度Hb為大(Ha>Hb)，此點與前述第5實施形態同樣，但其不同點在於，係大致相等於導電性凸塊15的突出高度He與電極43a的高度Hb之和(Ha≒Hb＋He)。因此，在第1半導體電路層1a與第2半導體電路層2之連接步驟，在導電性凸塊15與電極43a相互接觸的大致同時，亦使黏著劑膜44a接觸於第1半導體電路層1b的背面。除此之外則與前述第5實施形態相同。
因此，可以明確知道，第21實施形態之積體電路裝置之製造方法，亦可獲得相同於前述第5實施形態之效果。
在第21實施形態中，為了要將黏著劑膜44a充填於第1半導體電路層1a與第2半導體電路層2間之間隙，必須使電極43a有大的變形量。
(第22實施形態)
圖49所示，係本發明第22實施形態之具三維積層構造之積體電路裝置之製造方法中，所使用之電極的布局方式與黏著劑膜的圖案，係相同於圖32(b)之圖。
在圖49所示矩形的四個頂點所分別配置之四個電極43a(設置在第2半導體電路層2的表面)，係成為一組，與圖32(a)所示者相同，對於一個電極42或導電性凸塊15的突出部(設置在第1半導體電路層1a或1b的背面)成為一對一連接關係。
在圖32(b)中的黏著劑膜44a，係分割成規則性配置之多數個島狀之黏著劑要素44aa，圍繞在電極43a的各組之周圍。另一方面，在圖49所示之黏著劑膜44d，係連續形成於X方向及Y方向者。換言之，黏著劑膜44d具備格子狀圖案，係由延伸於X方向之複數個帶狀部、及延伸於與其正交之Y方向之複數個帶狀部所構成。該黏著劑膜44d，相當於前述黏著劑膜44c、44c1、44c2。
在第22實施形態之製造方法中，因為使用了圖49所示格子狀之黏著劑膜44d，在平面中(亦即，在包含黏著劑膜44d的平面內)並未有氣體的排散路徑。然而，存在於第1半導體電路層1a與第2半導體電路層2間之間隙(電極43a的各組周圍)內之氣體，能通過形成於兩者間之空隙45(參照圖6(k)而排至外部)。
(第23實施形態)
圖50所示，係本發明第23實施形態之具三維積層構造之積體電路裝置之製造方法中，所使用之電極的布局方式與黏著劑膜的圖案，係相同於圖32(b)。
圖50所示電極43a之布局方式，與圖49之電極43a相同。圖50所示之黏著劑膜44e，僅在X方向連續形成。黏著劑膜44e具有條帶狀圖案，係由延伸於X方向之複數個帶狀部所構成。在相鄰的帶狀部之間，分別存在著空隙51以作為脫氣用之路徑。
第23實施形態之製造方法，因為使用圖50所示格子狀之黏著劑膜44e，故而，存在於第1半導體電路層1a與第2半導體電路層2間之間隙(電極43a之各組周圍)的氣體，能通過形成於兩者間之空隙45[參照圖6(k)]與黏著劑膜44e的空隙51而排至外部。因此，與第22實施形態相較，有易於排出氣體之優點。
(第24實施形態)
圖51所示，係本發明第24實施形態之具三維積層構造之積體電路裝置之製造方法中，所使用之電極的布局方式與黏著劑膜的圖案，係相同於圖32(b)。
圖51所示電極43a之布局方式，與圖49的電極43a相同。圖51所示之黏著劑膜44f，與圖49之黏著劑膜44d的不同點在於，在延伸於Y方向之帶狀部形成有複數個狹縫52，除此點外則與其相同。
第24實施形態之製造方法，因為使用圖51所示格子狀之黏著劑膜44f，故而，存在於第1半導體電路層1a與第2半導體電路層2間之間隙(電極43a之各組周圍)的氣體，能通過形成於兩者間之空隙45與黏著劑膜44f的空隙51及狹縫52而排至外部。因此，與第22實施形態相較，有易於排出氣體之優點。
(第25實施形態)
圖52所示，係本發明第25實施形態之具三維積層構造之積體電路裝置之製造方法中，所使用之電極的布局方式與黏著劑膜的圖案，係相同於圖32(b)之圖。
圖52所示電極43a之布局方式，與圖49的電極43a相同。圖52所示之黏著劑膜44g，與圖49之黏著劑膜44d的不同點在於，在延伸於Y方向之帶狀部與延伸於X方向之帶狀部，各形成有複數個狹縫52及53，除此點外則與其相同。
第25實施形態之製造方法，因為使用圖52所示格子狀之黏著劑膜44g，故而，存在於第1半導體電路層1a與第2半導體電路層2間之間隙(電極43a之各組周圍)的氣體，能通過形成於兩者間之空隙45與黏著劑膜44f的空隙51、狹縫52及53，而能排至外部。因此，與第22實施形態及第23實施形態相較，有易於排出氣體之優點。
(變形例)
前述第1~25實施形態，係將本發明予以具體化之示例，無庸贅言的，本發明並不侷限於其等各實施形態，只要不脫離本發明之要旨，可進行各種變形例。例如，在前述第1至第25實施形態中，係以「加熱壓接」方式來接合相鄰的半導體電路層之各微凸塊電極(或導電性插塞與微凸塊電極)，但本發明並不侷限於此。若是所使用之微凸塊電極或導電性插塞的材質，可在室溫下施以壓接(即「室溫壓接」)，在此情形當然亦可使用「室溫壓接」方式。又，亦能以適當之接合用金屬(例如銲錫合金)介於其中，使微凸塊電極之間(或導電性插塞與微凸塊電極)相互接合。
又，在前述第1至第25實施形態中，主要之說明示例，係將第1半導體電路層固設在支撐基板，但本發明並不侷限於此。例如，若是將本發明用在第2半導體電路層，亦可將該第2半導體電路層固設在與其相鄰的第1半導體電路層。
再者，在前述第1~25實施形態所述情形，係以單一之半導體晶圓來形成各半導體電路層，但本發明並不侷限於此。例如，亦能以複數個半導體晶片來形成各半導體電路層。又，亦能以單一之半導體晶圓來形成至少一個半導體電路層，然後以複數個半導體晶片來形成其餘之各半導體電路層。以複數個半導體晶片來形成半導體電路層時，即使不對其等所有之半導體晶片內設電子電路亦無妨。亦即，能使其中數個半導體晶片成為不內含電子電路(或雖內含電子電路但並不使用)之「虛設晶片」(dummy chip)。又，以單一半導體晶圓來形成半導體電路層時，亦可在該半導體晶圓中，具有不含電子電路(或雖含電子電路但並未使用)之「虛設區域」。
1．．．第1半導體電路層
1a、1b．．．薄型化之第1半導體電路層
2．．．第2半導體電路層
2a．．．薄型化之第2半導體電路層
11．．．半導體基板
12．．．氧化矽(SiO2 )膜
12a．．．氮化矽(Si3 N4 )膜
12b．．．閘極絕緣膜
13．．．溝渠
14．．．氧化矽(SiO2 )膜
15．．．導電性插塞
15a．．．導電性插塞的端部
16．．．源極/汲極區域
17．．．光阻膜
18．．．閘極
19．．．層間絕緣膜
20．．．金屬配線膜
21．．．導電性材料
30．．．多層配線構造
31．．．絕緣材料
32、33、34．．．配線層
35、36．．．導電體
37．．．微凸塊電極
38．．．導電體
39．．．黏著劑
40．．．支撐基板
41．．．氧化矽(SiO2 )膜
42、43a．．．微凸塊電極
44a、44b1、44b2、44c、44c1、44c2．．．黏著劑膜
44b1b2、44b2c、44c1c2．．．一體化之黏著劑膜
44d、44e、44f、44g．．．黏著劑層
45．．．空隙(在第1半導體電路層與第2半導體電路層間形成之脫氣用路徑)
51．．．(脫氣用)空隙
52、53．．．(脫氣用)狹縫
圖1(a)~(c)係本發明第1實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖。
圖2(d)、(e)係本發明第1實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其接於圖1(c)之後。
圖3(f)、(g)係本發明第1實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其接於圖2(e)之後。
圖4(h)、(i)係本發明第1實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其接於圖3(g)之後。
圖5(j)係本發明第1實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其接於圖4(i)之後。
圖6(k)係本發明第1實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其接於圖5(j)之後。
圖7(l)係本發明第1實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其接於圖6(k)之後。
圖8(m)係本發明第1實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其接於圖7(1)之後。
圖9(a)、(b)係分別表示，在本發明第1實施形態之具三維積層構造之積體電路裝置之製造方法中，在圖5(j)所示步驟與圖6(k)所示步驟之局部放大詳細截面圖。
圖10(c)、(d)係本發明第1實施形態之具三維積層構造之積體電路裝置之製造方法中，在圖7(1)所示步驟之局部放大詳細截面圖。
圖11(a)係本發明第2實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其與圖5(j)對應。
圖12(b)係本發明第2實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其接於圖11(a)之後，係與圖6(k)對應。
圖13(c)係本發明第2實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其接於圖12(b)之後，係與圖7(l)對應。
圖14(a)、(b)係分別表示，在本發明第2實施形態之具三維積層構造之積體電路裝置之製造方法中，在圖11(a)所示步驟與圖12(b)所示步驟之局部放大詳細截面圖。
圖15(c)、(d)係本發明第2實施形態之具三維積層構造之積體電路裝置之製造方法中，在圖13(c)所示步驟之局部放大詳細截面圖。
圖16(a)係本發明第3實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其與圖5(j)對應。
圖17(b)係本發明第3實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其接於圖16(a)之後，係與圖6(k)對應。
圖18(c)係本發明第3實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其接於圖17(b)之後，係與圖7(l)對應。
圖19(a)、(b)係分別表示，在本發明第3實施形態之具三維積層構造之積體電路裝置之製造方法中，在圖16(a)所示步驟與圖17(b)所示步驟之局部放大詳細截面圖。
圖20(c)、(d)係本發明第3實施形態之具三維積層構造之積體電路裝置之製造方法中，在圖18(c)所示步驟之局部放大詳細截面圖。
圖21(a)係本發明第4實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其與圖5(j)對應。
圖22(b)係本發明第4實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其接於圖21(a)之後，係與圖6(k)對應。
圖23(c)係本發明第4實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其接於圖22(b)之後，係與圖7(l)對應。
圖24(a)、(b)係分別表示，在本發明第4實施形態之具三維積層構造之積體電路裝置之製造方法中，在圖21(a)所示步驟與圖22(b)所示步驟之局部放大詳細截面圖。
圖25(c)係本發明第4實施形態之具三維積層構造之積體電路裝置之製造方法中，在圖23(c)所示步驟之局部放大詳細截面圖。
圖26(a)、(b)係本發明第5實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，分別與圖3(g)及圖4(h)對應。
圖27(c)係本發明第5實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其接於圖26(b)之後，係與圖5(j)對應。
圖28(d)係本發明第5實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其接於圖27(c)之後，係與圖6(k)對應。
圖29(e)係本發明第5實施形態之具三維積層構造之積體電路裝置之製造方法中，各步驟之部分截面圖，其接於圖28(d)之後，係與圖7(l)對應。
圖30(a)、(b)係分別表示，在本發明第5實施形態之具三維積層構造之積體電路裝置之製造方法中，在圖27(c)所示步驟與圖28(d)所示步驟之局部放大詳細截面圖。
圖31(c)、(d)係本發明第5實施形態之具三維積層構造之積體電路裝置之製造方法中，在圖29(e)所示步驟之局部放大詳細截面圖。
圖32(a)，係本發明第1實施形態之具三維積層構造之積體電路裝置之製造方法中，用來表示上下微凸塊電極的位置與尺寸關係之概略俯視圖；(b)係表示在相同製造方法中，配置在第2半導體電路層的多層配線構造表面之微凸塊電極群、與黏著劑要素群之布局方式之一示意圖例。
圖33(a)、(b)係本發明第6實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。
圖34(a)、(b)係本發明第7實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。
圖35(a)、(b)係本發明第8實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。
圖36(a)、(b)係本發明第9實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。
圖37(a)、(b)係本發明第10實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。
圖38(a)、(b)係本發明第11實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。
圖39(a)、(b)係本發明第12實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。
圖40(a)、(b)係本發明第13實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。
圖41(a)、(b)係本發明第14實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。
圖42(a)、(b)係本發明第15實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。
圖43(a)、(b)係本發明第16實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。
圖44(a)、(b)係本發明第17實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。
圖45(a)、(b)係本發明第18實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。
圖46(a)、(b)係本發明第19實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。
圖47(a)、(b)係本發明第20實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。
圖48(a)、(b)係本發明第21實施形態之具三維積層構造之積體電路裝置之製造方法的局部放大截面圖。
圖49係本發明第22實施形態之具三維積層構造之積體電路裝置之製造方法中，用來表示所使用電極之布局方式與黏著劑膜的圖案之局部放大俯視圖。
圖50係本發明第23實施形態之具三維積層構造之積體電路裝置之製造方法中，用來表示所使用電極之布局方式與黏著劑膜的圖案之局部放大俯視圖。
圖51係本發明第24實施形態之具三維積層構造之積體電路裝置之製造方法中，用來表示所使用電極之布局方式與黏著劑膜的圖案之局部放大俯視圖。
圖52係本發明第25實施形態之具三維積層構造之積體電路裝置之製造方法中，用來表示所使用電極之布局方式與黏著劑膜的圖案之局部放大俯視圖。
1a．．．薄型化之第1半導體電路層
2．．．第2半導體電路層
11．．．半導體基板
14．．．氧化矽(SiO2 )膜
15．．．導電性插塞
30．．．多層配線構造
31．．．絕緣材料
33、34．．．配線層
36．．．導電體
41．．．氧化矽(SiO2 )膜
42、43a．．．微凸塊電極
44a．．．黏著劑膜
44aa．．．黏著劑要素

Claims (6)

  1. 一種積體電路裝置，具備將複數個半導體電路層積層於支撐基板上而成之三維積層構造，其特徵在於：構成該三維積層構造的一個半導體電路層，於內部具有一端由該半導體電路層的背面外露之複數個埋設配線；構成該三維積層構造之其他半導體電路層，具有配置於其表面之複數個凸塊電極；使與該埋設配線的露出端對應之凸塊電極直接或透過其他導電性構件相互接合，以使該半導體電路層的背面與其他半導體電路層的表面彼此形成電氣、機械連接；在該半導體電路層的背面與其他半導體電路層的表面之間，存在於相互連接之該埋設配線的露出端與該凸塊電極周圍的間隙，被電氣絕緣性之黏著劑充填，且該半導體電路層的背面與其他半導體電路層的表面藉由該黏著劑相互連接；對該埋設配線之各露出端，對應具有比該埋設配線為低之機械強度之複數個該凸塊電極，在複數個該凸塊電極被壓潰而一體化之狀態下與對應之該埋設配線的露出端直接或透過其他導電性構件接合，藉此，經一體化之複數個該凸塊電極與對應之該埋設配線成一對一對應。
  2. 如申請專利範圍第1項之積體電路裝置，其中，被壓潰之複數個該凸塊電極直接接合於該埋設配線的該露出端。
  3. 如申請專利範圍第1項之積體電路裝置，其中，被壓 潰之複數個該凸塊電極透過其他導電性構件接合於該埋設配線的該露出端。
  4. 如申請專利範圍第1項之積體電路裝置，其中，該埋設配線的該露出端，係從該半導體電路層的背面突出形成；被壓潰之複數個該凸塊電極直接接合於該露出端。
  5. 如申請專利範圍第1至4項中任一項之積體電路裝置，其中，該黏著劑以呈不與該埋設配線的露出端及該凸塊電極重疊之形狀使圖案化之黏著劑膜硬化。
  6. 一種積體電路裝置之製造方法，該積體電路裝置具備，將複數個半導體電路層積層於支撐基板上而成之三維積層構造，其特徵在於包含以下步驟：在構成該三維積層構造的一個半導體電路層之內部，形成一端由該半導體電路層的背面外露之複數個埋設配線；在該半導體電路層的背面、或構成該三維積層構造之其他半導體電路層的表面、或是其等雙方，形成複數個凸塊電極；在該半導體電路層的背面、或該其他半導體電路層的表面、或是其等雙方，以呈不與該埋設配線的露出端及該凸塊電極重疊之形狀，形成圖案化之電氣絕緣性之黏著劑膜；邊將該黏著劑膜介設於其間，邊使該半導體電路層的背面與其他半導體電路層的表面相互對向；使相互對向之該半導體電路層的背面與其他半導體電 路層的表面之間的層間間隙接近成第1既定值；及藉由使該層間間隙縮減成第2既定值，邊使該黏著劑膜在該半導體電路層的背面與其他半導體電路層的表面之間殘存的間隙內發生變形，且邊使該埋設配線的該露出端及該凸塊電極之至少一方發生變形，使該埋設配線的該露出端與該凸塊電極直接或透過其他導電性構件相互接合，從而使該半導體電路層的背面與其他半導體電路層的表面相互連接；在形成該黏著劑膜之該步驟中，圖案化之該黏著劑膜的總量，調整成當該層間間隙縮減成該第2既定值時，大致相等於在該半導體電路層的背面與其他半導體電路層的表面之間殘存的該間隙的總體積；在該半導體電路層的背面與其他半導體電路層的表面相互連接之該步驟中，對該埋設配線之各露出端，使具有比該埋設配線低之機械強度之複數個該凸塊電極對應之狀態下，對應於該埋設配線的一個之複數個該凸塊電極發生變形而一體化，使得該埋設配線與該凸塊電極成一對一對應；在該半導體電路層的背面與其他半導體電路層的表面相互連接之該步驟結束後，該間隙被該黏著劑膜充填，且該半導體電路層的背面與其他半導體電路層的表面藉由該黏著劑膜相互連接。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3032578B1 (en) * 2008-03-19 2021-01-13 IMEC vzw Method for fabricating through-substrate vias and corresponding semiconductor device
JP2010153645A (ja) * 2008-12-25 2010-07-08 Nikon Corp 積層半導体装置の製造方法
US8749027B2 (en) 2009-01-07 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Robust TSV structure
WO2011126726A1 (en) * 2010-03-29 2011-10-13 Semprius, Inc. Electrically bonded arrays of transfer printed active components
US9161448B2 (en) 2010-03-29 2015-10-13 Semprius, Inc. Laser assisted transfer welding process
US8525342B2 (en) * 2010-04-12 2013-09-03 Qualcomm Incorporated Dual-side interconnected CMOS for stacked integrated circuits
JP5710918B2 (ja) * 2010-09-13 2015-04-30 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP2012195514A (ja) 2011-03-17 2012-10-11 Seiko Epson Corp 素子付き基板、赤外線センサー、および貫通電極形成方法
US9412727B2 (en) 2011-09-20 2016-08-09 Semprius, Inc. Printing transferable components using microstructured elastomeric surfaces with pressure modulated reversible adhesion
KR101649055B1 (ko) * 2011-09-30 2016-08-17 인텔 코포레이션 실리콘 관통 비아 프로세싱 동안 장치 웨이퍼를 처리하기 위한 구조체 및 방법, 및 3ｄ 패키징 구조체
US9082764B2 (en) * 2012-03-05 2015-07-14 Corning Incorporated Three-dimensional integrated circuit which incorporates a glass interposer and method for fabricating the same
JP6017297B2 (ja) * 2012-12-14 2016-10-26 オリンパス株式会社 半導体装置の製造方法
US9550353B2 (en) 2014-07-20 2017-01-24 X-Celeprint Limited Apparatus and methods for micro-transfer-printing
US9704821B2 (en) 2015-08-11 2017-07-11 X-Celeprint Limited Stamp with structured posts
US10748793B1 (en) 2019-02-13 2020-08-18 X Display Company Technology Limited Printing component arrays with different orientations
WO2024062926A1 (ja) * 2022-09-20 2024-03-28 東京エレクトロン株式会社 基板接合方法、および接合基板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2676828B2 (ja) * 1988-09-30 1997-11-17 株式会社デンソー 混成集積回路装置の製造方法
JP2932840B2 (ja) * 1992-08-06 1999-08-09 日本電気株式会社 半導体素子のボンディング方法
JPH0722578A (ja) * 1993-07-05 1995-01-24 Hitachi Ltd 積層集積半導体装置及びその製造方法
JP2655496B2 (ja) * 1994-11-21 1997-09-17 日本電気株式会社 フェイスダウン接続用集積回路素子
JP4123682B2 (ja) * 2000-05-16 2008-07-23 セイコーエプソン株式会社 半導体装置及びその製造方法
JP2004342861A (ja) * 2003-05-16 2004-12-02 Sony Corp チップ状電子部品及び擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造
JP4706180B2 (ja) * 2003-12-22 2011-06-22 セイコーエプソン株式会社 半導体装置の製造方法

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