KR101316645B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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오사무 야마가타
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Abstract

반도체 칩을 절연막속에 삽입해서 이루어지는 SiP 형태의 반도체 장치에 있어서, 절연층속에 삽입되는 반도체 칩의 패드 전극이 미세화한 배선으로 상층 배선에 접속 가능한 반도체 장치 및 그 제조 방법을 제공한다.
전자 회로가 설치된 반도체를 포함하여 패키지화된 반도체 장치에 있어서, 기판(20)에, 전자 회로가 형성된 반도체 본체(10a, 10b)와, 반도체 본체상에 형성된 패드 전극(11a, 11b)과, 패드 전극에 접속하여 반도체 본체 표면으로부터 돌출되어 형성된 돌기 전극(16a, 16b)을 가지는 반도체 칩(1a, 1b)이, 돌기 전극의 형성면의 이면측(裏面側)으로부터 마운트(mount)되며, 반도체 칩을 삽입하여 절연층(22)이 형성되며, 이 절연층은, 돌기 전극의 꼭대기부가 노출되는 높이까지 상면(上面)으로부터 평탄화 연삭(硏削)되어 있는 구성으로 한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor apparatus and method thereof}
도 1은, 본 발명의 제 1실시형태와 관련되는 반도체 장치의 모식 단면도이다.
도 2(a)~(c)는, 본 발명의 제 1실시형태와 관련되는 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도이다.
도 3(a)~(c)는, 본 발명의 제 1실시형태와 관련되는 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도이다.
도 4(a)~(c)는, 본 발명의 제 1실시형태와 관련되는 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도이다.
도 5(a)~(c)는, 본 발명의 제 1실시형태와 관련되는 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도이다.
도 6(a)~(c)는, 본 발명의 제 1실시형태와 관련되는 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도이다.
도 7(a)~(c)는, 본 발명의 제 1실시형태와 관련되는 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도이다.
도 8(a) 및 도 8(b)은, 본 발명의 제 1실시형태와 관련되는 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도이다.
도 9(a) 및 도 9(b)는, 본 발명의 제 1실시형태와 관련되는 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도이다.
도 10(a) 및 도 10(b)은, 본 발명의 제 1실시형태와 관련되는 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도이다.
도 11은, 본 발명의 제 2실시형태와 관련되는 반도체 장치의 모식 단면도이다.
도 12(a)~(c)는, 본 발명의 제 2실시형태와 관련되는 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도이다.
도 13은, 본 발명의 제 3실시형태와 관련되는 반도체 장치의 모식 단면도이다.
*도면의 주요부분에 대한 부호설명
1, 1a, 1b, 1c, 1d, 1e : 반도체 칩
10, 10a, 10b, 10c, 10d, 10e : 반도체 본체
10w : 반도체 웨이퍼
11, 11a, 11b, 11c, 11d, 11e : 패드 전극
12, 12a, 12b, 12c, 12d, 12e : 보호 절연막
13, 13a, 13b, 13c, 13d, 13e : 수지 절연막
14 : 시드층 15 : 레지스터막
16, 16a, 16b, 16c, 16d, 16e : 범프(돌기 전극)
17 : 다이어 터치 필름 20, 20w : 기판
21 : 절연막 22 : 제 1절연층
23 : 제 2절연층 24 : 시드층
25 : 레지스터막 26 : 구리층
27 : 제 3절연층 28 : 시드층
29 : 구리층 30 : 도전성 포스트
31 : 버퍼층 32 : 범프
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 특히, 웨이퍼 레벨로 패키지화된 시스템 인 패키지(SiP)로 불리는 형태의 반도체 장치 및 그 제조 방법에 관한 것이다.
디지털 비디오 카메라, 디지털 휴대 전화, 혹은 노트북 PC 등, 휴대용 전자기기의 소형화, 박형화, 경량화에 대한 요구는 강해질 뿐이며, 이것에 부응하기 위해서 근래의 VLSI 등의 반도체 장치에 있어서는 3년에 7할의 축소화를 실현해 온 한편으로, 이러한 반도체 장치를 프린트 배선 기판상에 실장(實裝)한 전자 회로 장치로서도, 실장 기판(프린트 배선 기판)상의 부품의 실장 밀도를 얼마나 향상시킬지가 중요한 과제로서 연구 및 개발이 이루어져 왔다.
예를 들면, 반도체 장치의 패키지 형태로서는, DIP(Dual Inline Package) 등의 리드 삽입형으로부터 표면 실장형으로 이행하고, 또 반도체 칩의 패드 전극에 땜납이나 금 등으로 이루어지는 범프(돌기 전극)를 설치하고, 페이스 다운으로 범프를 거쳐서 배선 기판에 접속하는 플립 칩 실장법이 개발되었다.
게다가, 반도체 기판(칩) 상에 형성되는 재(再)배선층을 절연하는 절연층의 층간에, 능동 소자를 포함한 전자 회로 등이 형성된 반도체 칩이나, 정전(靜電) 용량 소자 및 코일 등의 수동 소자가 삽입되며, 웨이퍼 레벨로 패키지화된 시스템 인 패키지(SiP)로 불리는 복잡한 형태의 패키지로 개발이 진행되고 있다.
상기 SiP의 구성이나 제조 방법은, 예를 들면 특허 문헌 1~3에 개시되어 있다.
상기의 능동 소자를 가지는 반도체 칩이 절연층속에 삽입되어 있는 타입의 웨이퍼 레벨 SiP의 제조 방법으로서는, 예를 들면, 기판상에 반도체 칩을 탑재하고, 스핀 코트 혹은 인쇄 등에 의해 감광성의 수지로 반도체 칩을 삽입하여 절연층을 형성하고, 취득된 절연층을 노광 및 현상에 의해 패터닝하여 반도체 칩의 패드 전극을 개구(開口)하고, 도금 처리 등으로 개구부내에 도전층을 삽입하여 재(再)배선층을 형성한다.
상기 SiP의 제조 방법에서는, 반도체 칩을 삽입하고 있는 수지로 이루어지는 절연층을 형성하는 공정에 있어서, 50㎛ 이상의 두께로 절연층의 형성을 실시하기 위해서는 높은 점도(粘度)의 수지가 필요하고 스핀 코트 1회의 도포에서의 막 두께는 최대 100㎛가 한계이며, 예를 들면 수 100㎛의 반도체 칩의 판 두께에 맞추어서 절연층을 두껍게 형성하는 경우에는, 1회 도포할 때마다 가(假)건조를 실시하고, 1번째의 층이 2번째의 도포 공정에서 용해하는 것을 방지하여 막 두께를 확보할 필 요가 있다.
상기와 같이 하여 두꺼운 반도체 칩을 수지의 절연층에서 삽입한 공정 다음, 반도체 칩의 패드 전극을 개구하도록 패터닝하기 위한 노광 공정에 있어서, 노광량은 노광해야 할 수지 절연막의 막 두께에 따라서 크게 하지 않으면 안 된다. 이 결과, 노광량을 크게 하는 것에 기인하여 패턴 손상이 발생해 버리고, 안정된 패터닝을 실시하는 것이 곤란해진다.
특히, 판 두께가 다른 복수의 반도체 칩을 공통의 수지 절연층에서 삽입하는 경우, 반도체 칩의 패드 전극까지의 깊이가 다르므로, 노광시의 초점심도가 다르고, 양 패드 전극에 초점을 맞추어서 각각 높은 해상도로 개구부를 형성할 수 없다고 하는 문제도 있다. 이 때문에 종래 방법에서는, 동일한 판 두께의 반도체 칩 밖에 탑재할 수 없었다.
[특허 문헌 1]특개2005－175402호 공보
[특허 문헌 2]특개2005－175320호 공보
[특허 문헌 3]특개2005－175319호 공보
본 발명의 목적은, 반도체 칩을 절연막속에 삽입해서 이루어지는 SiP 형태의 반도체 장치에 있어서, 절연층속에 삽입되는 반도체 칩의 패드 전극이 미세화한 배선으로 상층(上層) 배선에 접속 가능한 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기의 과제를 해결하기 위해, 본 발명의 반도체 장치는, 전자 회로가 설치된 반도체를 포함하여 패키지화된 반도체 장치에 있어서, 기판과, 상기 전자 회로가 형성된 반도체 본체와, 상기 반도체 본체상에 형성된 패드 전극과, 상기 패드 전극에 접속하여 상기 반도체 본체 표면으로부터 돌출되어 형성된 돌기 전극을 가지고, 상기 돌기 전극의 형성면의 이면측으로부터 상기 기판에 마운트(mount)된 반도체 칩과, 상기 반도체 칩을 삽입하여 형성되며, 상기 돌기 전극의 꼭대기부가 노출되는 높이까지, 상면으로부터 평탄화 연삭(硏削)된 절연층을 가진다.
상기 본 발명의 반도체 장치는, 전자 회로가 설치된 반도체를 포함하여 패키지화된 반도체 장치에 있어서, 기판에, 전자 회로가 형성된 반도체 본체와, 반도체 본체상에 형성된 패드 전극과, 패드 전극에 접속하여 반도체 본체 표면으로부터 돌출되어 형성된 돌기 전극을 가지는 반도체 칩이, 돌기 전극의 형성면의 이면(裏面)측으로부터 마운트되며, 반도체 칩을 삽입하여 절연층이 형성되며, 이 절연층은, 돌기 전극의 꼭대기부가 노출되는 높이까지, 상면으로부터 평탄화 연삭(硏削)되어 있다.
또, 상기의 과제를 해결하기 위해, 본 발명의 반도체 장치의 제조 방법은, 전자 회로가 설치된 반도체를 포함하여 패키지화된 반도체 장치의 제조 방법에 있어서, 기판에, 상기 전자 회로가 형성된 반도체 본체와, 상기 반도체 본체상에 형성된 패드 전극과, 상기 패드 전극에 접속하여 상기 반도체 본체 표면으로부터 돌출되어 형성된 돌기 전극을 가지는 반도체 칩을, 상기 돌기 전극의 형성면의 이면측으로부터 마운트하는 공정과, 상기 반도체 칩을 삽입하여 절연층을 형성하는 공 정과, 상기 돌기 전극의 꼭대기부가 노출되는 높이까지, 상기 절연층의 상면으로부터 평탄화 연삭하는 공정을 가진다.
상기 본 발명의 반도체 장치의 제조 방법은, 전자 회로가 설치된 반도체를 포함하여 패키지화된 반도체 장치의 제조 방법에 있어서, 우선, 기판에 반도체 칩을 마운트(mount)한다. 반도체 칩은, 전자 회로가 형성된 반도체 본체와, 반도체 본체상에 형성된 패드 전극과, 패드 전극에 접속하여 반도체 본체 표면으로부터 돌출되어 형성된 돌기 전극을 가지고 있고, 돌기 전극의 형성면의 이면측으로부터 마운트하는 것이다.
다음에, 반도체 칩을 삽입하여 절연층을 형성하고, 또한, 돌기 전극의 꼭대기부가 노출되는 높이까지, 절연층의 상면으로부터 평탄화 연삭한다.
이하에, 본 발명의 반도체 장치 및 그 제조 방법의 실시의 형태에 대해서, 도면을 참조하여 설명한다.
제 1실시형태
도 1은, 본 실시형태와 관련되는 반도체 장치의 모식 단면도이다.
예를 들면, 실리콘으로 이루어지는 반도체 기판(20)상에, 산화 실리콘 등의 절연막(21)이 형성되어 있고, 그 상층(上層)에, 예를 들면 트랜지스터 등의 능동 소자를 포함한 전자 회로가 형성된 실리콘으로 이루어지는, 예를 들면 2개의 반도체 칩(1a, 1b)이 다이어 터치 필름(17)에 의해 마운트되어 있다.
반도체 칩(1a, 1b)은, 각각, 예를 들면, 전자 회로가 형성된 반도체 본체 (10a, 10b)의 표면에 패드 전극(11a, 11b)이 형성되어 있고, 패드 전극(11a, 11b) 을 개구하도록 보호 절연막(12a, 12b)이 형성되어 있다. 보호 절연막(12a, 12b)의 상층에, 보호 절연막(12a, 12b)과 동일한 패턴으로 패드 전극(11a, 11b)을 개구하는 수지 절연막(13a, 13b)이 형성되어 있고, 그 보호 절연막(12a, 12b) 및 수지 절연막(13a, 13b)에 형성된 개구부내로부터, 소정의 높이로, 패드 전극(11a, 11b)에 접속하는 범프(돌기 전극, 16a, 16b)가 형성되어 있다. 여기서, 실제로는 패드 전극(11a, 11b)과 돌기 전극(16a, 16b)의 계면(界面)에 범프(16a, 16b)를 형성하기 위한 시드층이 형성되어 있지만, 이 시드층에 대해서는, 본 도면에 있어서는 간략화를 위해서 생략하고 있다.
예를 들면, 상기의 2개의 반도체 칩(1a, 1b)의 반도체 본체(10a, 10b)의 판 두께(t1, t2)는 서로 차이가 나지만, 예를 들면 각각 t1, t2 모두 수 100㎛이며, 그 차이는 예를 들면 100㎛ 이내이다.
예를 들면, 반도체 칩(1a, 1b)을 피복하여 삽입하도록 비감광성(非感光性)의 절연성 수지로 이루어지는 제 1절연층(22)이 형성되어 있다. 제 1절연층(22)은, 반도체 칩(1a, 1b)의 범프(16a, 16b)의 꼭대기부가 노출되는 높이까지, 상면으로부터 평탄화 연삭되어 있다.
여기서, 상기와 같이 2개의 반도체 칩(1a, 1b)의 반도체 본체(10a, 10b)의 판 두께(t1, t2)는 서로 차이가 나지만, 반도체 본체(10a, 10b)의 판 두께(t1, t2)가 다른 복수의 반도체 칩(1a, 1b)사이에서, 판 두께(t1, t2)와 범프(16a, 16b)의 높이의 총계(總計)가 대략 같아지도록, 범프(16a, 16b)가 형성되어 있다. 범프(16a, 16b)는, 예를 들면 직경 100㎛로 하고, 높이는 최대로 100㎛, 애스펙트비(比)가 1.0 이하가 되도록 형성되어 있다.
상기의 표면에 범프(16a, 16b)의 꼭대기부가 노출되어 있는 제 1절연층(22)의 상층(上層)에, 감광성 수지로 이루어지는 제 2절연층(23)이 형성되어 있고, 범프(16a, 16b)의 꼭대기부를 노출하는 개구부가 형성되어 있다.
상기의 제 2절연층(23)의 개구부내 및 제 2절연층(23)의 상층에, 범프(16a, 16b)에 접속하여, 시드(seed)층(24) 및 구리층(26)으로 이루어지는 제 1배선이 형성되어 있다.
제 1배선을 피복하여, 제 2절연층(23)의 상층에 제 3절연층(27)이 형성되어 있고, 제 3절연층(27)에는 제 1배선에 이르는 개구부가 형성되어 있다.
제 3수지층(27)의 개구부내 및 제 3절연층(27)상에, 제 1배선에 접속하여, 시드층(28) 및 구리층(29)으로 이루어지는 제 2배선이 형성되어 있다.
제 2절연층(23)과 제 3절연층(27)이 적층한 절연층상에 있어서, 제 2배선에 접속하여 도전성 포스트(30)가 형성되어 있다.
또, 도전성 포스트(30)의 외주부에 있어서, 제 2절연층(23)과 제 3절연층(27)이 적층한 절연층상에 형성되며, 반도체 장치가 실장 기판에 실장되었을 때에 발생하는 응력(應力)을 완화하는 절연성의 버퍼층(31)이 형성되어 있다.
더욱 버퍼층(31)의 표면으로부터 돌출하도록 도전성 포스트(30)에 접속하여 범프(돌기 전극)(32)가 형성되어 있다.
상기와 같이 하여, 제 2절연층(23)과 제 3절연층(27) 및 버퍼층(31)이 적층 하여 상층 절연층이 형성되어 있고, 반도체 칩(1a, 1b)의 범프(16a, 16b)에 접속하도록 상층 절연층속에 삽입되어 제 1배선, 제 2배선, 도전성 포스트 등의 상층 배선이 형성되어 있다.
상기의 본 실시형태의 반도체 장치는, 반도체 칩을 절연막속에 삽입해서 이루어지는 SiP 형태의 반도체 장치에 있어서, 반도체 칩을 삽입하는 절연층을 평탄화 연삭하여 범프(돌기 전극)를 노출시킨 구성으로 되어 있고, 포토 리소그래피 공정에 의하지 않고, 미세화하여 반도체 칩의 패드 전극을 상층 배선에 접속하는 것이 가능해지는 반도체 장치이다.
상기의 제 1, 제 2배선 혹은 더욱 적층시킨 배선의 일부는, 정전(靜電) 용량 소자나 인덕턴스(inductance) 등의 수동 소자를 구성할 수 있다. 예를 들면 이러한 수동 소자를 조합하는 것으로, 예를 들면 LPF(Low Pass Filter), BPF(Band Pass Filter) 혹은 HPF(High Pass Filter) 등을 구성할 수 있고, 또, 이것들과 전자 회로에 설치된 능동 소자와의 조합으로, 이른바 SiP 형태의 반도체 장치를 구성할 수 있다.
다음에, 상기의 본 실시형태와 관련되는 반도체 장치의 제조 방법에 대해서 설명한다.
우선, 도 2(a)에 나타내는 바와 같이, 예를 들면, φ200mm, 0.725mm 두께의 반도체 웨이퍼(10w)에 트랜지스터 등의 능동 소자를 포함한 전자 회로를 형성하고, 전자 회로에 접속하는 패드 전극(11)과, 패드 전극(11)을 개구하고, 전자 회로를 피복하도록 보호 절연막(12)을 형성한다.
다음에, 도 2(b)에 나타내는 바와 같이, 예를 들면, 폴리이미드계, 페놀계, 에폭시계 등의 감광성 수지를 스핀 코트법 등으로 10㎛ 정도의 막 두께로 도포하고, 수지 절연층(13)을 형성한다.
예를 들면, 감광성 폴리이미드를 스핀 코트에서 형성하는 경우, (1000rpm, 30초)＋(2000rpm, 40초)＋(1000rpm, 10초)＋(1500rpm, 10초)로 실시하고, 프리베이크 처리로서 (90℃, 120초)＋(100℃, 120초)의 열처리를 실시한다.
다음에, 도 2(c)에 나타내는 바와 같이, 예를 들면, 패드 전극(11)을 개구하는 패턴으로 노광 및 현상을 실시하고, 수지 절연층(13)에 패드 전극(11)을 노출시키는 개구부를 형성한다. 이 노광은, 예를 들면 노광량 125mJ／cm2로 행한다.
상기의 수지 절연층(13)의 패터닝 다음, 수지 절연층(13)의 경화 처리를 실시한다.
다음에, 도 3(a)에 나타내는 바와 같이, 예를 들면, 스퍼터링법에 의해, 수지 절연층(13)에 형성된 개구부의 내벽면을 피복하여, 예를 들면 Ti를 600nm, 계속해서 Cu를 600nm의 막 두께로 각각 퇴적시켜서, 다음 공정에 있어서의 전해 도금 처리의 시드층(14)을 형성한다.
다음에, 도 3(b)에 나타내는 바와 같이, 예를 들면, 포토 리소그래피 공정에 의해, 수지 절연층(13)에 형성된 개구부 및 범프 형성 영역을 개구하는 패턴의 레지스터막(15)을 형성한다.
다음에, 도 3(c)에 나타내는 바와 같이, 예를 들면, 시드층(14)을 한쪽의 전극으로 하는 전해 도금 처리에 의해, 레지스터막(15)의 형성 영역을 제외한 영역에 구리를 성막하고, 범프(16)를 형성한다. 구리 도금 처리는, 예를 들면 1.5ASD(A／dm2) 조건으로 한다. 범프(16)는, 예를 들면 직경 100㎛로 하고, 높이는 최대로 100㎛, 애스펙트비가 1.0 이하가 되도록 형성한다.
다음에, 도 4(a)에 나타내는 바와 같이, 예를 들면, 용제(溶劑) 처리 등에 의해 레지스터막(15)을 박리하고, 더욱 범프(16)를 마스크로서 웨트 에칭 등을 실시하고, 각 범프(16)간에 있어서의 시드층(14)을 제거한다.
다음에, 도 4(b)에 나타내는 바와 같이, 필요에 따라서, 예를 들면, 반도체 웨이퍼(10w)의 두께가 수 100㎛ 정도가 될 때까지, 반도체 웨이퍼(10)의 이면을 ＃2000의 휠(wheel)로 연삭한다.
게다가, 예를 들면, 반도체 웨이퍼(10w)의 이면에 다이어 터치 필름(17)을 래미네이트(laminate) 하여 접착시킬 수 있다. 래미네이트 조건은, 예를 들면 스피드 1m／분, 압력 10N／cm, 온도 65℃로 한다.
다음에, 도 4(c)에 나타내는 바와 같이, 반도체 웨이퍼(10w)를 다이싱(dicing)하여 소정 형상의 반도체 칩(1)으로 한다. 다이싱의 조건은, 예를 들면, 스핀들 회전수 4000rpm, 전송 스피드 10mm／초로 한다.
이상과 같이 하여 본 실시형태의 반도체 장치에 내장하는 반도체 칩을 형성한다. 취득되는 반도체 칩의 판 두께는, 상기와 같이 수 100㎛ 정도가 되어 있다.
상기와 같이 하여 반도체 칩을 복수 종류 작성한다.
다음에, 도 5(a)에 나타내는 바와 같이, 표면에 산화 실리콘 등의 절연막(21)이 형성된 웨이퍼 상태의 기판(20w)상에, 기판(20w)에 미리 형성되어 있는 얼라이먼트 마크를 인식하여, 상기와 같이 하여 형성한 두께가 다른 2개의 반도체 칩(1a, 1b)을 페이스업으로 다이어 터치 필름(17)의 열 압착(壓着)에 의해 마운트한다. 열 압착 조건은, 예를 들면, 하중(荷重) 1.6N, 온도 160℃, 시간 2초로 한다.
상기의 2개의 반도체 칩(1a, 1b)은, 각각, 반도체 본체(10a, 10b)의 표면에 패드 전극(11a, 11b)이 형성되어 있고, 패드 전극(11a, 11b)을 개구하도록 보호 절연막(12a, 12b)이 형성되며, 보호 절연막(12a, 12b)의 상층에, 보호 절연막(12a, 12b)과 동일한 패턴으로 패드 전극(11a, 11b)을 개구하는 수지 절연막(13a, 13b)이 형성되어 있고, 그 보호 절연막(12a, 12b) 및 수지 절연막(13a, 13b)의 형성된 개구부내로부터, 소정의 높이로, 패드 전극(11a, 11b)에 접속하는 범프(돌기 전극, 16a, 16b)가 형성된 구성이다. 또한, 패드 전극(11a, 11b)과 돌기 전극(16a, 16b)의 계면(界面)에 형성되어 있는 시드층에 대해서는 도시를 생략하고 있다.
반도체 칩(1a, 1b)의 반도체 본체(10a, 10b)의 판 두께(t1, t2)는, 예를 들면 400㎛ 정도, 혹은 725㎛ 정도이며, t1, t2 모두 수 100㎛로 하고, t1, t2는 서로 차이가 나지만, 그 차이는 예를 들면 100㎛ 이내로 한다.
다음에, 도 5(b)에 나타내는 바와 같이, 예를 들면, 에폭시계, 아크릴계, 페놀계, 폴리이미드계의 비감광 수지 재료를 인쇄 방법 혹은 몰드 방법에 의해 반도 체 칩(1a, 1b) 전면이 피복되도록 도포하여, 제 1절연층(22)을 형성한다.
다음에, 도 5(c)에 나타내는 바와 같이, 예를 들면, 범프(16a, 16b)의 꼭대기부가 노출되는 높이까지, 제 1절연층(22)을 상면으로부터 평탄화 연삭한다.
평탄화의 조건은, 예를 들면, ＃600의 휠에서 스핀들 회전수 3500rpm으로 하여 실시한다.
상기와 같이, 반도체 칩(1a, 1b)의 판 두께(t1, t2)가 차이가 나도, 각각 100㎛의 높이의 범프가 형성되어 있고, 양 반도체 칩(1a, 1b)의 범프(16a, 16b)가 노출되도록 제 1절연층(22)을 연삭하는 것으로, 복수의 반도체 칩간에서, 판 두께와 범프의 높이의 총계가 대략 같아지도록 가공된다. 이와 같이, 범프의 높이를 이용하여, 반도체 칩(1a, 1b)의 판 두께의 차이를 흡수하여 범프의 꼭대기부에서는 동일한 높이로 하는 것이 가능해진다.
상기와 같이, 반도체 칩의 두께가 400㎛ 이상일 때, 이 칩을 종래와 같이 감광성 재료의 스핀 코트법에 의해 삽입하는 경우, 1회의 도포로 형성할 수 없지만, 상기와 같이 제 1절연막을 연삭하여 범프를 노출시키기 때문에, 감광성 재료를 사용할 필요가 없고, 절연층(22)을 1회의 도포로 형성 가능한 수지를 선택할 수 있는 동시에, 도통(導通)을 확보할 수 있다.
다음에, 도 6(a)에 나타내는 바와 같이, 예를 들면, 폴리이미드, 페놀, 에폭시계의 감광성 수지를 스핀 코트로 도포하여, 제 2수지층(23)을 형성한다.
예를 들면, 감광성 폴리이미드를 스핀 코트로 78㎛의 막 두께로 형성하는 경 우, (7000rpm, 25초)＋(1000rpm, 125초)＋(1000rpm, 10초)＋(1500rpm, 10초)의 도포 조건으로 실시하고, 프리베이크로서 (60℃, 240초)＋(90℃, 240초)＋(110℃, 120초)의 열처리를 실시한다.
다음에, 도 6(b)에 나타내는 바와 같이, 예를 들면, 노광 및 현상을 실시해서, 제 2절연층(23)에, 반도체 칩(1a, 1b)의 범프(16a, 16b)를 개구하는 개구부를 개구한다. 또, 인덕터 등을 형성하는 영역을 개구해도 좋다. 이 노광은, 예를 들면 노광량 300mJ／cm2로 행한다.
상기의 제 2절연층(23)의 패터닝 다음, 제 2절연층(23)의 경화 처리를 실시한다.
다음에, 도 6(c)에 나타내는 바와 같이, 예를 들면, 스퍼터링법에 의해, 제 1절연층(22)에 형성된 개구부의 내벽면을 피복하여, 예를 들면 Ti를 160nm, 계속해서 Cu를 600nm의 막 두께로 각각 퇴적시켜서, 다음 공정에 있어서의 전해 도금 처리의 시드층(24)을 형성한다.
다음에, 도 7(a)에 나타내는 바와 같이, 예를 들면, 포토 리소그래피 공정에 의해, 제 1절연층(23)에 형성된 개구부 및 제 1배선 형성 영역을 개구하는 패턴의 레지스터막(25)을 형성한다.
다음에, 도 7(b)에 나타내는 바와 같이, 예를 들면, 시드층(24)을 한쪽의 전극으로 하는 전해 도금 처리에 의해, 레지스터막(25)의 형성 영역을 제외한 영역에 구리를 성막하고, 소정의 배선 회로 패턴의 구리층(26)을 형성한다. 도금의 조건은, 예를 들면 전류 밀도는 400mA／50분으로 한다.
다음에, 도 7(c)에 나타내는 바와 같이, 예를 들면, 용제 처리 등에 의해 레지스터막(25)을 박리하고, 더욱 구리층(26)을 마스크로서 웨트 에칭 등을 실시하고, 각 구리층(26)간에 있어서의 시드층(24)을 제거한다.
이것에 의해, 시드층(24) 및 구리층(26)으로 이루어지는 제 1배선이 형성된다.
다음에, 상기와 같은 공정을 반복하여, 도 8(a)에 나타내는 바와 같이, 제 3절연층(27)과 시드층(28) 및 구리층(29)으로 이루어지는 제 2배선을 적층시킨다.
여기에서는, 우선, 제 1배선을 피복하여 제 2절연층(23)의 상층에 제 3절연층(27)을 형성하고, 노광 및 현상(現像)하고, 제 1배선에 이르는 개구부를 개구하고, 또한, 전면에 Ti와 Cu를 퇴적하여 시드층(28)을 형성하고, 제 2배선 형성 영역을 개구하는 레지스터막을 패턴 형성하고, 시드층(28)을 한쪽의 전극으로 하는 전해 도금 처리에 의해 구리층(29)을 형성하고, 레지스터막을 제거한다. 시드층(28)은, 다음 공정에서 도전성 포스트를 형성하는 전해 도금 처리 공정에서도 이용하므로, 에칭하지 않고 둔다.
다음에, 도 8(b)에 나타내는 바와 같이, 예를 들면, 포토 리소그래피 공정에 의해 도전성 포스트의 형성 영역을 개구하는 패턴으로 레지스터막을 패턴 형성하고, 더욱 시드층(28)을 한쪽의 전극으로 하는 전해 도금 처리에 의해, 제 2배선에 접속하도록, 구리로 이루어지는 도전성 포스트(30)를 형성한다. 구리로 이루어지는 도전성 포스트의 지름은 180㎛, 높이는 80㎛로 한다.
이 후, 레지스터막을 제거하고, 더욱 도전성 포스트(30) 및 구리층(29)을 마 스크로서 웨트 에칭 등을 실시하고, 각 구리층(29)간에 있어서의 시드층(28)을 제거한다.
이상과 같이 하여, 또, 이상과 같은 공정을 반복하는 것으로, 제 1절연층 및 제 2 절연층 또 그 이상의 수지층이 적층한 절연층을 형성할 수 있고, 또, 절연층속에 삽입되어, 제 1배선 및 제 2배선 또 그 이상의 배선을 적층할 수 있다.
다음에, 도 9(a)에 나타내는 바와 같이, 예를 들면, 인쇄법 혹은 몰드법에 의해, 도전성 포스트(30)의 외주부에 있어서, 제 3절연층(27)의 상층에, 에폭시계, 폴리이미드계, 실리콘계 등의 수지로 이루어지며, 반도체 장치가 실장 기판에 실장되었을 때에 발생하는 응력을 완화하는 절연성의 버퍼층(31)을 형성한다.
폴리이미드계 수지의 경우에는, 인쇄법에 의해 NV치(値) 27.5의 페이스트(paste)를 사용하고, 스퀴지로 인쇄를 실시하는 것으로 형성한다. 경화는 (100℃, 10분)＋(150℃, 10분)＋(200℃, 10분)＋(250℃, 60분)의 열처리로 실시한다.
다음에, 도 9(b)에 나타내는 바와 같이, 예를 들면, 버퍼층(31)의 표면으로부터 연삭을 실시하고, 도전성 포스트(30)의 꼭대기부를 노출시킨다. 조건은, 예를 들면 ＃600의 휠을 이용하여 3500rpm, 0.5mm／초로 한다.
상기와 같이 연삭한 다음에, 버퍼충(38)의 표면 가장자리의 형상은 상기와 같은 형상을 유지하고 있다.
다음에, 도 10(a)에 나타내는 바와 같이, 예를 들면, 노출한 도전성 포스트상에 땜납 볼 또는 땜납 페이스트로 범프(돌기 전극)(32)를 형성한다.
다음에, 도 10(b)에 나타내는 바와 같이, 기판(20w)의 이면측으로부터 연삭하여 박형화한 후, 다이싱라인에 있어서 다이싱을 실시하는 것으로, 도 1에 나타내는 구성의 반도체 장치를 제조할 수 있다.
상기의 반도체 장치에 있어서, 삽입하는 반도체 칩을 박형화했을 경우, 기판도 얇게 가공하면 반도체 장치 전체의 총 두께를 725㎛까지 얇게 할 수 있다. 더 이상의 박형화를 행하는 경우는, 탑재한 반도체 칩을 한층 더 연삭한다. LGA의 경우는, 총 두께 250㎛까지 박형화가 가능해지는 구조이다.
본 실시형태와 관련되는 반도체 장치의 제조 방법에 의하면, 반도체 칩을 절연막속에 삽입하여 형성하는 SiP 형태의 반도체 장치의 제조 방법에 있어서, 반도체 칩을 삽입하는 절연층을 평탄화 연삭하여 돌기 전극을 노출시키고 있고, 포토 리소그래피 공정에 의하지 않고, 미세화하여 반도체 칩의 패드 전극을 상층 배선에 접속하는 것이 가능하다.
제 2실시형태
도 11은, 본 실시형태와 관련되는 반도체 장치의 모식 단면도이다.
실질적으로 제 1실시형태와 관련되는 반도체 장치와 마찬가지이다. 절연층속에 삽입되는 반도체 칩(1c, 1d)은, 제 1실시형태와 마찬가지로, 반도체 본체(10c, 10d)의 표면에 패드 전극(11c, 11d)이 형성되어 있고, 패드 전극(11c, 11d)을 개구하도록 보호 절연막(12c, 12d)이 형성되며, 보호 절연막(12c, 12d)의 상층에, 보호 절연막(12c, 12d)과 마찬가지의 패턴으로 패드 전극(11c, 11d)을 개구하는 수지 절연막(13c, 13d)이 형성되어 있고, 그 보호 절연막(12c, 12d) 및 수지 절연막(13c, 13d)의 형성된 개구부내로부터, 소정의 높이로, 패드 전극(11c, 11d)에 접속하는 범프(돌기 전극, 16c, 16d)가 형성된 구성이며, 패드 전극(11c, 11d)과 돌기 전극(16c, 16d)의 계면에 형성되어 있는 시드층에 대해서는 도시를 생략하고 있다.
여기서, 상기의 반도체 칩(1c, 1d)의 반도체 본체(10c, 10d)의 판 두께(t3, t4)는, 모두 수 10㎛까지 박형화되고 있고, t3, t4는 서로 차이가 나지만, 그 차이는 예를 들면 10㎛ 이내로 한다.
상기의 본 실시형태의 반도체 장치는, 반도체 칩을 절연막속에 삽입해서 이루어지는 SiP 형태의 반도체 장치에 있어서, 반도체 칩을 삽입하는 절연층을 평탄화 연삭하여 범프(돌기 전극)를 노출시킨 구성으로 되어 있고, 포토 리소그래피 공정에 의하지 않고, 미세화하여 반도체 칩의 패드 전극을 상층 배선에 접속하는 것이 가능해지는 반도체 장치이다.
다음에, 상기의 본 실시형태와 관련되는 반도체 장치의 제조 방법에 대해서 설명한다.
절연층속에 삽입되는 반도체 칩(1c, 1d)은, 제 1실시형태와 마찬가지로 하여 형성할 수 있다.
단, 웨이퍼 레벨에서 이면으로부터 연삭하고, 판 두께(t3, t4)가 모두 수 10㎛가 될 때까지 박형화한다.
다음에, 도 12(a)에 나타내는 바와 같이, 표면에 산화 실리콘 등의 절연막(21)이 형성된 웨이퍼 상태의 기판(20w)상에, 기판(20w)에 미리 형성되어 있는 얼라이먼트 마크를 인식하여, 상기와 같이 하여 형성한 2개의 반도체 칩(1c, 1d)을 페이스업으로 다이어 터치 필름(17)의 열 압착에 의해 마운트한다.
다음에, 도 12(b)에 나타내는 바와 같이, 예를 들면, 에폭시계, 아크릴계, 페놀계, 폴리이미드계의 비감광 수지 재료, 혹은, 감광성 수지 재료를, 인쇄 방법 혹은 몰드 방법에 의해 반도체 칩(1c, 1d) 전면이 피복되도록 도포하여, 제 1절연층(22a)을 형성한다.
다음에, 도 12(c)에 나타내는 바와 같이, 예를 들면, 범프(16c, 16d)의 꼭대기부가 노출되는 높이까지, 제 1절연층(22a)의 표면으로부터 평탄화 연삭한다.
평탄화의 조건은, 예를 들면, ＃600의 휠에서 스핀들 회전수 3500rpm으로 하여 실시한다.
이후의 공정은, 제 1실시형태와 마찬가지로 하여 행할 수 있다.
본 실시형태와 관련되는 반도체 장치의 제조 방법에 의하면, 반도체 칩을 절연막속에 삽입하여 형성하는 SiP 형태의 반도체 장치의 제조 방법에 있어서, 반도체 칩을 삽입하는 절연층을 평탄화 연삭하여 돌기 전극을 노출시키고 있고, 포토 리소그래피 공정에 의하지 않고, 미세화하여 반도체 칩의 패드 전극을 상층 배선에 접속하는 것이 가능하다.
여기서, 반도체 칩(1c, 1d)이 수 10㎛ 정도로까지 박형화되고 있으므로, 감광성 수지 재료를 1층 도포하여 형성하는 경우에도 문제없이 제 1절연층을 형성할 수 있다. 실제로는 감광시키지 않고 연삭에 의해 범프의 꼭대기부를 노출시키므로, 제 1실시형태와 마찬가지로 비감광성 수지 재료에 의해서 형성해도 좋다.
제 3실시형태
도 13은, 본 실시형태와 관련되는 반도체 장치의 모식 단면도이다.
실질적으로 제 1실시형태와 관련되는 반도체 장치와 마찬가지이다. 절연층속에는 1개의 반도체 칩(1e)이 삽입되어 있는 것이 다르다. 반도체 칩(1e)은, 제 1실시형태와 마찬가지로, 반도체 본체(10e)의 표면에 패드 전극(11e)이 형성되어 있고, 패드 전극(11e)을 개구하도록 보호 절연막(12e)이 형성되며, 보호 절연막(12e)의 상층에, 보호 절연막(12e)과 마찬가지의 패턴으로 패드 전극(11e)을 개구하는 수지 절연막(13e)이 형성되어 있고, 그 보호 절연막(12e) 및 수지 절연막(13e)의 형성된 개구부내로부터, 소정의 높이로, 패드 전극(11e)에 접속하는 범프(돌기 전극, 16e)가 형성된 구성이며, 패드 전극(11e)와 범프(16e)의 계면에 형성되어 있는 시드층에 대해서는 도시를 생략하고 있다.
상기 이외는, 실질적으로 제 1실시형태와 마찬가지이다.
반도체 칩(1e)의 반도체 본체(10e)의 판 두께는, 예를 들면 수 100㎛ 정도, 혹은, 수 10㎛에까지 박형화되어 있다.
상기의 본 실시형태의 반도체 장치는, 반도체 칩을 절연막속에 삽입해서 이루어지는 SiP 형태의 반도체 장치에 있어서, 반도체 칩을 삽입하는 절연층을 평탄화 연삭하여 범프(돌기 전극)를 노출시킨 구성으로 되어 있고, 포토 리소그래피 공정에 의하지 않고, 미세화하여 반도체 칩의 패드 전극을 상층 배선에 접속하는 것이 가능해지는 반도체 장치이다.
상기의 본 실시형태와 관련되는 반도체 장치의 제조 방법은, 탑재하는 반도체 칩을 1개로 함으로써, 제 1실시형태와 마찬가지로 하여 행할 수 있다.
본 실시형태와 관련되는 반도체 장치의 제조 방법에 의하면, 반도체 칩을 절연막속에 삽입하여 형성하는 SiP 형태의 반도체 장치의 제조 방법에 있어서, 반도체 칩을 삽입하는 절연층을 평탄화 연삭하여 돌기 전극을 노출시키고 있고, 포토 리소그래피 공정에 의하지 않고, 미세화하여 반도체 칩의 패드 전극을 상층 배선에 접속하는 것이 가능하다.
본 실시형태의 반도체 장치 및 그 제조 방법에 의하면, 이하의 이점을 향수(享受)할 수 있다.
(1) 삽입하는 반도체 칩을 박화(薄化)하지 않아도 칩 삽입형의 웨이퍼 레벨 SiP를 실현할 수 있다.
(2) 삽입용 수지에 고가의 감광성 수지를 사용할 필요가 없고, 염가의 비감광성 수지를 채용할 수 있다.
(3) 삽입용 반도체 칩의 두께가 두꺼워도 SiP의 전체 두께를 두껍게 하지 않고, 박형화에도 대응할 수 있다. 예를 들면, 전기적 특성 검사법에서는 400㎛ 두께의 웨이퍼 상태로 공급되고 있는 등, 일부의 반도체 웨이퍼나 칩은 400㎛ 정도의 두께를 가지고, 웨이퍼 혹은 칩 상태로 시장에 유통되고 있고, 이러한 반도체 칩 혹은 반도체 웨이퍼로부터 취득되는 칩을 SiP에 채용하는 경우에도 그대로의 상태로 이용하는 것이 가능하게 된다.
본 발명은 상기의 설명으로 한정되지 않는다.
예를 들면, 기판에도 전자 회로가 형성되어 있어도 좋다. 이 경우에는 절 연층에 삽입되는 배선이 기판에 접속하도록 형성된다.
반도체 칩을 삽입하는 수지 절연층의 재료는, 상기와 같이 비감광성 수지 재료를 이용할 수 있지만, 감광성 수지 재료를 이용해도 좋다.
그 외, 본 발명의 요지를 일탈하지 않는 범위에서, 여러 가지의 변경이 가능하다.
본 발명의 반도체 장치는, 시스템 인 패키지 형태의 반도체 장치에 적용할 수 있다.
또, 본 발명의 반도체 장치의 제조 방법은, 시스템 인 패키지 형태의 반도체 장치를 제조하는 방법에 적용할 수 있다.
본 발명의 반도체 장치는, 반도체 칩을 절연막속에 삽입해서 이루어지는 SiP 형태의 반도체 장치에 있어서, 반도체 칩을 삽입하는 절연층을 평탄화 연삭하여 돌기 전극을 노출시킨 구성으로 되어 있고, 포토 리소그래피 공정에 의하지 않고, 미세화하여 반도체 칩의 패드 전극을 상층 배선에 접속하는 것이 가능하다.
본 발명의 반도체 장치의 제조 방법은, 반도체 칩을 절연막속에 삽입하여 형성하는 SiP형태의 반도체 장치의 제조 방법에 있어서, 반도체 칩을 삽입하는 절연층을 평탄화 연삭하여 돌기 전극을 노출시키고 있고, 포토 리소그래피 공정에 의하지 않고, 미세화하여 반도체 칩의 패드 전극을 상층 배선에 접속하는 것이 가능하다.

Claims (12)

  1. 전자 회로가 설치된 반도체를 포함하여 패키지화된 반도체 장치에 있어서,
    기판과,
    상기 전자 회로가 형성된 반도체 본체와, 상기 반도체 본체상에 형성된 패드 전극과, 상기 패드 전극에 접속하여 상기 반도체 본체 표면으로부터 돌출되어 형성된 돌기 전극을 가지고, 상기 돌기 전극의 형성면의 이면측(裏面側)으로부터 상기 기판에 마운트된 반도체 칩과,
    상기 반도체 칩을 삽입하여 형성되며, 상기 돌기 전극의 꼭대기부가 노출되는 높이까지, 상면으로부터 평탄화 연삭(硏削)된 절연층을 가지고, 상기 반도체 칩으로서 복수의 반도체 칩이 상기 절연층 속에 삽입되며,
    상기 복수의 반도체 칩의 판 두께가 다르고, 상기 판 두께가 다른 상기 복수의 반도체 칩 사이에서, 상기 판 두께와 상기 돌기 전극의 높이의 총계가 같아지도록, 상기 돌기 전극이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 절연층의 상층에, 상기 돌기 전극에 접속하는 상층 배선과, 상기 상층 배선을 삽입하는 상층 절연층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1항에 있어서,
    상기 절연층이 비감광성 수지로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 전자 회로가 설치된 반도체를 포함하여 패키지화된 반도체 장치의 제조 방법에 있어서,
    기판에, 상기 전자 회로가 형성된 반도체 본체와, 상기 반도체 본체상에 형성된 패드 전극과, 상기 패드 전극에 접속하여 상기 반도체 본체 표면으로부터 돌출되어 형성된 돌기 전극을 가지는 반도체 칩을, 상기 돌기 전극의 형성면의 이면측으로부터 마운트하는 공정과,
    상기 반도체 칩을 삽입하여 절연층을 형성하는 공정과,
    상기 돌기 전극의 꼭대기부가 노출되는 높이까지, 상기 절연층의 상면으로부터 평탄화 연삭하는 공정을 가지며,
    상기 반도체 칩을 마운트하는 공정에 있어서 복수의 반도체 칩을 마운트하고, 상기 절연층을 형성하는 공정에 있어서 상기 복수의 반도체 칩을 삽입하고, 상기 절연층을 평탄화 연삭하는 공정에 있어서 상기 복수의 반도체 칩의 각각의 돌기 전극의 꼭대기부가 노출되는 높이까지 연삭하고,
    상기 복수의 반도체 칩으로서, 판 두께가 다른 복수의 반도체 칩을 이용하고, 상기 복수의 반도체 칩으로서 상기 판 두께가 다른 상기 복수의 반도체 칩 사이에서 상기 판 두께와 상기 돌기 전극의 높이의 총계가 같아지도록 상기 돌기 전극이 형성되어 있는, 복수의 반도체 칩을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 절연층의 상층으로부터 평탄화 연삭하는 공정 후에, 상기 절연층의 상층에 상기 돌기 전극에 접속하는 상층 배선과 상기 상층 배선을 삽입하는 상층 절연층을 형성하는 공정을 더 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제 7항에 있어서,
    상기 절연층을 형성하는 공정에 있어서, 비감광성 수지에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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