JP3867639B2 - 混成集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、発熱素子と温度制約素子を搭載した回路基板がリードフレームの台座に貼り付けられ、全体が樹脂でモールドされた混成集積回路装置に関する。
【0002】
【従来の技術】
混成集積回路装置の回路基板に搭載される素子には、抵抗体のように大きな使用電流のもとで発熱する素子(以下、発熱素子という)と、半導体のように使用温度に制約がある素子(以下、温度制約素子という)とがある。発熱素子の発生する熱は温度制約素子に悪影響を及ぼすため、従来の混成集積回路装置では、発熱素子に放熱部材を取り付けて放熱量を上げたり、発熱素子と温度制約素子をそれぞれ別の回路基板に搭載して使用してきた。
【0003】
近年、混成集積回路装置の小型化の要請に伴って、温度制約素子と発熱素子を一枚の回路基板に搭載した混成集積回路装置が使用されつつある。例えば自動車で用いられる混成集積回路装置では、電子回路ユニット(ECU)を小型化するために、モータやランプ等を駆動するための回路が、一枚のECUの回路基板に取り込まれるようになった。
【0004】
図10(a)〜(c)に示す混成集積回路装置100がその一例で、自動車で用いられるランプ駆動回路を取り込んだECUである。図10(a)は電気回路の模式図で、図10(b)は混成集積回路装置100の上面の模式図であり、図10(c)は図10(b)におけるA−Aの断面図である。
【0005】
図10(a)の一点鎖線で囲まれた部分がECU内に形成されるランプ駆動回路で、パワートランジスタ51および抵抗41から構成されている。ECU内には、他に、ロジックICやメモリICからなる制御回路(図示を省略)がある。ECUの外部にあるバッテリ92に接続されたランプ91は、抵抗41を介してパワートランジスタ51に接続されており、制御回路からの信号によりパワートランジスタ51を流れる電流が制御されて駆動される。
【0006】
パワートランジスタ51と抵抗41は、使用時に大きな電流が流れて発熱するため、どちらも発熱素子である。抵抗41は、一般的な許容温度は300〜500℃であり、使用温度に対して余裕があり温度制約素子ではない。一方、半導体素子であるパワートランジスタ51は、許容温度は150℃以下であり、使用温度に制約がある温度制約素子である。また、ロジックICやメモリICの半導体素子は、使用電流が小さく発熱しないため発熱素子ではないが、使用温度に制約がある温度制約素子である。
【0007】
図10(b)に示す混成集積回路装置100では、発熱素子の代表例である抵抗41と、温度制約素子の代表例であるパワートランジスタ51とが、回路基板である一枚のアルミナ(Al2O3)基板3上に搭載されている。このようにして、図10(a)のランプ駆動回路が、一枚のアルミナ基板3に形成されている。
【0008】
図10(b),(c)に示すように、発熱素子41と温度制約素子51が搭載されたアルミナ基板3は、銅(Cu)からなるリードフレーム2の台座2aに接着剤によって貼り付けられている。アルミナ基板3に形成されたパッド30とリードフレーム2のリードピン2bは、ワイヤボンディングによるワイヤ6で接続されている。また、アルミナ基板3、台座2aおよびワイヤ6からなる全体は、図10(b),(c)の破線で示したように、リードピン2bが突き出るようにして、樹脂1によりモールド封止されている。
【0009】
【発明が解決しようとする課題】
図10(b),(c)に示す混成集積回路装置100では、発熱素子の代表例である抵抗41と、温度制約素子の代表例であるパワートランジスタ51とが、回路基板である一枚のアルミナ基板3上に搭載されている。従って、発熱素子41で発生した熱が温度制約素子51に伝達し、温度制約素子51が温度上昇して動作不良を起こし易い状態になっている。このため、印加電力を制限して発熱素子41の発熱量を抑え、温度制約素子51に伝達する熱を抑制するといった方法がとられる。しかしながら、この方法では印加電力を制限しているため、本来の個々の素子41,42が持つ許容電力に対して、全体として十分な許容電力を確保できていない。
【0010】
アルミナ基板3のサイズを大きくして放熱性能を上げ、温度制約素子51に伝達する熱を抑制するといった方法を取ることもできる。しかしながら、この方法は混成集積回路装置100の小型化の要請に相反し、混成集積回路装置100が大型化してしまう。また、アルミナ基板3に放熱フィンを備えることによって放熱性能を上げ、温度制約素子51,52に伝達する熱を抑制するといった方法を取ることもできる。しかしながら、この方法では混成集積回路装置100の製造コストが増大してしまう。
【0011】
以上に述べた熱伝達の問題は、発熱素子と温度制約素子を搭載した回路基板をリードフレームの台座上に貼り付け、全体が樹脂によってモールドされた混成集積回路装置だけでなく、マルチチップパッケージ装置においても発生する。発熱チップと温度制約チップを同じリードフレームの台座上に貼り付けたマルチチップパッケージ装置においては、発熱チップで発生した熱がリードフレームの台座を介して直接温度制約チップに伝達する。従って、前記の混成集積回路装置に較べ、さらに温度制約チップが動作不良を起こし易い状態になる。
【0012】
そこで本発明は、発熱素子と温度制約素子を搭載した回路基板がリードフレームの台座に貼り付けられ、全体が樹脂でモールドされた混成集積回路装置において、全体として十分な許容電力を確保し、かつ小型で低コストな混成集積回路装置を提供することを目的とする。
【0013】
【課題を解決するための手段】
請求項1〜7に記載の発明は、混成集積回路装置に関する発明である。
【0014】
上記目的を達成するために、請求項1に記載の混成集積回路装置は、動作時に発熱が生じる発熱素子と使用温度に制約を有する温度制約素子とが同じ回路基板に搭載され、前記回路基板がリードフレームの台座上に接着剤により貼り付けられ、前記回路基板と台座が樹脂でモールドされた混成集積回路装置において、前記台座には、発熱素子と温度制約素子の間に位置する部分を含めて、前記発熱素子を取り囲むように、刳り貫き部が形成されることを特徴としている。また、請求項2に記載の混成集積回路装置は、前記刳り貫き部が、前記発熱素子の直下に位置する台座部分を含んで形成されることを特徴としている。
【0015】
一般的に、回路基板を構成する絶縁材料とリードフレームを構成する金属材料では熱伝導率に大きな差があり、リードフレームの熱伝導率のほうが回路基板の熱伝導率よりかなり大きい。従って、発熱素子と温度制約素子を搭載した回路基板がリードフレームの台座上に貼り付けられ、前記回路基板と台座が樹脂でモールドされた混成集積回路装置においては、発熱素子で発生した熱の多くが台座を介して温度制約素子に伝達する。
【0016】
本発明のリードフレームの台座には、発熱素子と温度制約素子の間に位置した部分を含めて、前記発熱素子を取り囲むように、また、前記発熱素子の直下に位置する台座部分を含んで、刳り貫き部が形成される。これによって、発熱素子で発生した熱の台座を介した周囲への伝達経路が、刳り貫き部の存在により制限される。従って、この刳り貫き部が熱伝達の障害となり、発熱素子で発生した熱の台座を介した温度制約素子への伝達が抑制される。これによって、温度制約素子の温度上昇が抑えられ、混成集積回路装置の全体として許容電力を十分に確保することができる。また、回路基板を大きくすることもなく、新たな放熱部品の追加もないため、小型で低コストな混成集積回路装置とすることができる。
【0017】
請求項3に記載の発明は、前記リードフレームの台座が、同じリードフレームから形成されるリードピンより厚く形成され、前記台座の回路基板が貼り付けられていない側の面が、モールド樹脂から露出していることを特徴としている。
【0018】
これによれば、前記刳り貫き部の効果に加えて、厚く形成された台座をヒートシンクとして使用することにより、温度制約素子の温度上昇を防止したり、発熱素子の発生する熱を混成集積回路装置の外部へ逃がすことができる。
【0021】
請求項4に記載の発明は、刳り貫き部がプレス加工により打ち抜き形成されることを特徴としている。これによれば、モールド時に打ち抜き形成された刳り貫き部に熱伝導率の小さな樹脂が充填されるため、発熱素子で発生した熱の温度制約素子への伝達が抑制される。
【0023】
請求項5〜7に記載の発明は、刳り貫き部がプレス加工により窪み形成されることを特徴としている。これによれば、回路基板の接着時に窪み形成された刳り貫き部に熱伝導率の小さな接着剤が充填され、もしくは刳り貫き部に空洞が形成されるため、発熱素子で発生した熱の温度制約素子への伝達が抑制される。
【0028】
【発明の実施の形態】
以下、本発明の実施の形態を、図に基づいて説明する。
【0029】
(第1の実施形態)
図1(a)〜(d)に、本実施形態における混成集積回路装置101を示す。図1(a)は、混成集積回路装置101の上面の模式図である。また、図1(b)は図1(a)におけるA−Aの断面図であり、図1(c)は図1(b)におけるC部の拡大図である。また、図1(d)は下面図である。以下、図1(a)〜(d)に示した混成集積回路装置101について説明するが、図10(b),(c)に示した従来の混成集積回路装置100と同様の部分については同一の符号をつけ、その説明を省略する。
【0030】
図1(a)〜(d)に示した混成集積回路装置101は、図10(b),(c)に示した従来の混成集積回路装置100と同様に、発熱素子の代表例である抵抗41と、温度制約素子の代表例であるパワートランジスタ51とが、同じアルミナ基板3上に搭載されている。図1(c)のC部拡大図に示すように、アルミナ基板3はリードフレーム2の台座2aに接着剤7で貼り付けられている。また、発熱素子41と温度制約素子51が搭載されたアルミナ基板3と台座2aは、全体が、樹脂1によってモールド封止されている。
【0031】
本実施形態の混成集積回路装置101は、図10(b),(c)に示した従来の混成集積回路装置100と異なり、リードフレーム2の台座2aに刳り貫き部20が形成されている。
【0032】
一般的に、回路基板を構成する絶縁材料とリードフレームを構成する金属材料には熱伝導率に大きな差がある。例えば、アルミナ基板3の熱伝導率は0.03W/mm・Kであり、銅からなる台座2aの熱伝導率は0.403W/mm・Kである。また、モールド樹脂1の熱伝導率はさらに小さくて、0.001W/mm・Kである。従って、台座2aの熱伝導率はアルミナ基板3の熱伝導率より10倍以上大きい。このようにして、図10(b),(c)に示した従来の混成集積回路装置100においては、発熱素子41である抵抗で発生した熱のかなりの部分が、台座2aを介して温度制約素子であるパワートランジスタ51に伝達する。
【0033】
一方、本実施形態の混成集積回路装置101においては、台座2aに刳り貫き部20が形成されている。この刳り貫き部20は、発熱素子41である抵抗の直下に位置する部分を含み、発熱素子41を取り囲むように台座2aに形成されている。この刳り貫き部20により、発熱素子41で発生する熱の周囲への伝達経路が制限され、温度制約素子51への熱伝達も抑制される。このようにして温度制約素子51の温度上昇を抑制することができ、温度制約素子51を許容温度以下にすることで、全体の印加電力を制限するといった必要もなくなる。従って、本実施形態の混成集積回路装置101においては、全体として十分な許容電力を確保することができる。
【0034】
また、本実施形態の混成集積回路装置101は、回路基板であるアルミナ基板3を大きくしたり新たな放熱部品を追加することなく、発熱素子41と温度制約素子51の間の熱の問題を解決している。従って、本実施形態の混成集積回路装置101は、小型で低コストな混成集積回路装置とすることができる。
【0035】
尚、本実施形態の混成集積回路装置101では、発熱素子41を取り囲むように刳り貫き部20を形成して熱の伝達経路を制限したことから、発熱素子41の温度は刳り貫き部20を形成しない場合に較べて上昇する。従って、本実施形態は、発熱素子41の許容温度が高く設計されており、温度上昇に対し十分に余裕がある発熱素子41を搭載する混成集積回路装置に適している。
【0036】
次に、図1(a)〜(d)に示す混成集積回路装置101の製造方法を、図2(a)〜(c)と図3(a),(b)に示す工程別の上面図を用いて説明する。
【0037】
最初に、図2(a),(b)に示すように、アルミナ基板3とリードフレーム2を別々に準備する。図2(a)に示すように、アルミナ基板3上にはパッド30等の配線パターンが形成され、抵抗41とパワートランジスタ51の各素子が搭載される。図2(b)に示すように、リードフレーム2には、プレス加工によって、台座2a、リードピン2b、台座保持部2c、リードピン保持部2d、フレーム2eおよび刳り貫き部20が打ち抜き形成される。
【0038】
次に、図2(c)に示すように、リードフレーム2の台座2a上に、図2(a)で準備したアルミナ基板3を、接着剤により貼り付ける。その後、アルミナ基板3に形成されたパッド30とリードピン2bとを、ワイヤボンディングによるワイヤ6で接続する。
【0039】
次に、図3(a)の破線で示すように、リードフレーム2の台座保持部2cとリードピン保持部2dの内側にある台座2a、回路基板3およびワイヤ6の全体を、樹脂1によりモールド封止する。
【0040】
最後に、図3(b)に示すように、プレス加工によってリードピン2b、リードピン保持部2dおよび台座保持部2cを切断して、混成集積回路装置101が完成する。尚、図3(b)の混成集積回路装置101内には、切り離された台座保持部2cの一部が台座2aに連結して残るが、簡単化のために図示は省略した。
【0041】
本実施形態の混成集積回路装置101では、従来の混成集積回路装置100と較べて、台座2aに刳り貫き部20が追加形成されている。この刳り貫き部20の形成は、図2(b)に示したリードフレーム2のプレス加工の打ち抜き型を変更するだけである。従って、図2(a)〜(c)と図3(a),(b)に示した製造方法は従来と同様で、製造コストも従来と変わらない。
【0042】
(第2の実施形態)
第1実施形態では、発熱素子の直下に位置する部分を含み、発熱素子を取り囲むように台座に刳り貫き部が形成された混成集積回路装置を示した。本実施形態は、温度制約素子の直下に位置する部分を含み、温度制約素子を取り囲むように台座に刳り貫き部が形成された混成集積回路装置に関する。以下、本実施形態を図に基づいて説明する。
【0043】
図4に、本実施形態における混成集積回路装置102の下面の模式図を示す。尚、図1(d)に示した第1実施形態の混成集積回路装置101と同様の部分については同一の符号をつけ、その説明は省略する。
【0044】
図4に示すように、本実施形態における混成集積回路装置102では、第1実施形態における混成集積回路装置101と異なり、刳り貫き部21が、温度制約素子51の直下に位置する部分を含んで、温度制約素子51を取り囲むように台座2aに形成されている。
【0045】
第1実施形態の混成集積回路装置101では、発熱素子41を取り囲むように台座2aに形成された刳り貫き部20により、発熱素子41で発生した熱の周囲への伝達が抑制された。本実施形態の混成集積回路装置102では、温度制約素子51を取り囲むように台座2aに形成された刳り貫き部21により、周囲からの温度制約素子51へ流入する熱の伝達が抑制される。従って、この場合も、発熱素子41で発生した熱の温度制約素子51への伝達が抑制される。
【0046】
尚、第1実施形態は温度上昇に対して余裕がある発熱素子41を搭載する混成集積回路装置101に適していた。一方、本実施形態の混成集積回路装置102では、発熱素子41の直下に対応する位置には台座2aが存在しているため、発熱素子41の熱は周りに放熱される。従って、本実施形態は温度上昇に対して余裕がない発熱素子41を搭載する混成集積回路装置に適する。また、本実施形態は温度制約素子51を取り囲むように台座2aに刳り貫き部21を形成して熱の伝達経路を制限している。このため、発熱量の小さい温度制約素子51を搭載した混成集積回路装置に適している。
【0047】
(第3の実施形態)
第1実施形態では、発熱素子の直下に位置する部分を含み、発熱素子を取り囲むように台座に刳り貫き部が形成された混成集積回路装置を示した。本実施形態は、発熱素子の直下に位置する部分には台座の一部を残し、その周りで発熱素子を取り囲むように刳り貫き部が形成された混成集積回路装置に関する。以下、本実施形態を図に基づいて説明する。
【0048】
図5に、本実施形態における混成集積回路装置103の下面の模式図を示す。尚、図1(d)に示した第1実施形態の混成集積回路装置101と同様の部分については同一の符号をつけ、その説明は省略する。
【0049】
図5に示すように、本実施形態における混成集積回路装置103では第1実施形態における混成集積回路装置101と異なり、発熱素子41の直下に位置する部分には、台座の一部である直下ランド22aが残されている。直下ランド22aはランド保持部22bによって台座2aの本体部分に連結し、刳り貫き部22は発熱素子41を取り囲むように台座2aに形成されている。
【0050】
第1実施形態の場合と同様に、刳り貫き部22の存在により発熱素子41で発生した熱の温度制約素子51への伝達が抑制されるが、本実施形態の場合には、ランド保持部22bによって熱の伝達方向と伝達量をさらに制御できる。発熱素子41で発生した熱は、最初に直下ランド22aに伝達し、ランド保持部22bを通って周りに伝達していく。従って、ランド保持部22bの取り付け位置および幅を適宜設定することで、発熱素子41で発生した熱の伝達方向と伝達量を変えることができる。これにより、回路基板3上における発熱素子41と温度制約素子51の種々の許容温度と配置に対応して、最適な熱負荷のバランスに設計することができる。
【0051】
(第4の実施形態)
第1実施形態では、発熱素子の直下に位置する部分を含み、発熱素子を取り囲むように台座に刳り貫き部が形成された混成集積回路装置を示した。また、第2実施形態では、温度制約素子の直下に位置する部分を含み、温度制約素子を取り囲むように台座に刳り貫き部が形成された混成集積回路装置を示した。本実施形態は、発熱素子と温度制約素子の間に位置する部分で台座に刳り貫き部が形成された混成集積回路装置に関する。以下、本実施形態を図に基づいて説明する。
【0052】
図6(a),(b)に、各々、本実施形態における混成集積回路装置104,105の下面の模式図を示す。尚、図1(d)に示した第1実施形態の混成集積回路装置101と同様の部分については同一の符号をつけ、その説明は省略する。
【0053】
図6(a)に示す混成集積回路装置104では、第1実施形態における混成集積回路装置101と異なり、刳り貫き部23が、発熱素子41と温度制約素子51の間に位置する部分に形成されている。
【0054】
第1実施形態の混成集積回路装置101では、発熱素子41を取り囲むように台座2aに形成された刳り貫き部20により、発熱素子41で発生した熱の周囲への伝達が抑制された。また、第2実施形態の混成集積回路装置102では、温度制約素子51を取り囲むように台座2aに形成された刳り貫き部21により、周囲より温度制約素子51へ流入する熱の伝達が抑制された。本実施形態の混成集積回路装置104では、発熱素子41と温度制約素子51の間に位置する部分で台座2aに形成された刳り貫き部23により、熱の伝達経路が制限される。従ってこの場合も、発熱素子41で発生した熱の温度制約素子51への伝達が抑制される。
【0055】
図6(b)に示すように、刳り貫き部24によって、台座2aが、発熱ランド24aと温度制約ランド24bに完全に分離するようにしてもよい。図6(b)に示す混成集積回路装置105では、図6(a)に示す混成集積回路装置104と比較し、発熱素子41で発生した熱の温度制約素子51への伝達がさらに抑制される。
【0056】
尚、図6(b)の台座2aは発熱ランド24aと温度制約ランド24bに完全に分離されているが、製造途中においては図2(b)に示すように、台座保持部2cによってフレーム2eに連結している。従って、回路基板3の搭載は、他の実施形態と同様にして、図2(c)に示した工程で行なうことができる。
【0057】
(第5の実施形態)
第1〜第4実施形態の混成集積回路装置に形成された刳り貫き部は、プレス加工により台座の一部が完全に打ち抜かれた刳り貫き部であった。本実施形態は、プレス加工により台座の一部に窪みが形成された刳り貫き部を有する混成集積回路装置に関する。以下、本実施形態を図に基づいて説明する。
【0058】
図7(a),(b)に、各々、本実施形態における混成集積回路装置106,107の断面の模式図を示す。図7(a),(b)は、第1実施形態の図1(c)のC部拡大図に対応する図である。尚、図1(c)と同様の部分については同一の符号をつけ、その説明は省略する。
【0059】
図7(a),(b)に示すように、本実施形態の混成集積回路装置106では、第1実施形態の図1(c)に示す台座2aが完全に打ち抜かれた刳り貫き部20と異なり、台座2aに窪みが形成された刳り貫き部25となっている。図7(a)は、窪みが形成された刳り貫き部25が回路基板3の接着時に接着剤7によって完全に埋め込まれた場合であり、図7(b)は接着剤7によって完全に埋め込まれることなく、空洞が形成された場合である。
【0060】
第1実施形態の混成集積回路装置101では、刳り貫き部20は熱伝導率の低い樹脂1によってモールドされるが、図7(a)の窪みが形成された刳り貫き部25では、接着剤7が充填される。接着剤7の熱伝導率は0.001W/mm・K以下が好まく、窪みの深さを調整することで、発熱素子41から温度制約素子51への熱の伝達を制御することができる。尚、言うまでもなく、図7(b)に示すように、窪みが形成された刳り貫き部25は空洞であってもよい。
【0061】
本実施形態の刳り貫き部25の窪み形成は、プレス加工の型を変更するだけで、図2(b)に示すリードフレーム2のプレス加工時に、他の部分の打ち抜き加工と同時に行なうことができる。従って、製造コストが増大することもない。尚、本実施形態の場合、アルミナ基板3を台座2aへ貼り付けるに際して、接着剤7の余りが刳り貫き部25の窪みに蓄えられるため、工程管理が容易になる。
【0062】
(第6の実施形態)
第1〜第5実施形態の混成集積回路装置においては、リードフレームを構成する台座と他の構成要素(リードピン等)は同じ厚さであった。また、各素子を搭載した回路基板と台座の全体が、樹脂によってモールドされた混成集積回路装置であった。本実施形態は、リードフレームの台座が他の構成要素に較べて厚く形成され、回路基板を搭載しない側の台座の下面がモールド樹脂から露出した混成集積回路装置に関する。以下、本実施形態を図に基づいて説明する。
【0063】
図8に、本実施形態における混成集積回路装置108の断面の模式図を示す。尚、図1(b)と同様の部分については同一の符号をつけ、その説明は省略する。
【0064】
図8に示すように、本実施形態の混成集積回路装置108では、リードフレーム2’の台座2a’がリードピン2b’に較べて厚く形成されている。また、台座2a’の回路基板3を搭載しない側の下面は、モールド樹脂1から露出している。これにより、本実施形態の混成集積回路装置108においては、厚く形成された台座2a’をヒートシンクとして使用することにより、温度制約素子の温度上昇を防止したり、発熱素子41の発生する熱を混成集積回路装置108の外部へ逃がすことができる。
【0065】
図8の混成集積回路装置108では、窪みが形成された刳り貫き部26となっているが、刳り貫き部26は台座2a’が完全に打ち抜かれたものであってもよい。また、刳り貫き部26は発熱素子41の周りに形成されているが、温度制約素子51の周りに形成してもよい。刳り貫き部26の存在により、第1〜第5実施形態の混成集積回路装置101〜107で説明したのと同様に、発熱素子41から温度制約素子51への熱の伝達を制御することができる。
【0066】
本実施形態に用いられている台座2a’とリードピン2b’の厚みの異なるリードフレーム2’は、図2(b)で説明したリードフレーム2のプレス加工時に、プレス加工の型を変更するだけで、同じように加工形成することができる。
【0067】
尚、本実施形態の混成集積回路装置108では、リードフレーム2’の厚い台座2a’がヒートシンクとして利用できることから、特に温度制約の厳しい温度制約素子51や特に発熱量の大きな発熱素子41を搭載する混成集積回路装置に適している。
【0068】
(第7の実施形態)
第1〜第6実施形態は、発熱素子と温度制約素子を搭載した回路基板がリードフレームの台座に貼り付けられ、全体が樹脂でモールドされた混成集積回路装置に関するものであった。本実施形態は、発熱チップと温度制約チップが同じリードフレームの台座面上に貼り付けられ、各チップと台座が樹脂でモールドされたマルチチップパッケージ装置に関する。以下、本実施形態を図に基づいて説明する。
【0069】
図9(a)〜(c)に、本実施形態におけるマルチチップパッケージ装置201を示す。図9(a)は、マルチチップパッケージ装置201の上面の模式図である。また、図9(b)は図9(a)におけるA−Aの断面図であり、図9(c)は下面図である。以下、図9(a)〜(c)に示したマルチチップパッケージ装置201について説明するが、図1(a)〜(d)に示したの混成集積回路装置101と同様の部分については同一の符号をつけ、その説明を省略する。
【0070】
図9(a)〜(c)に示したマルチチップパッケージ装置201には、発熱チップの代表例であるパワートランジスタチップ42と、温度制約チップの代表例であるロジックICチップ52とが、同じリードフレーム2の台座2a面上に接着剤7で貼り付けられている。また、各チップ42,52に形成されたパッド(図示を省略)とリードフレーム2のリードピン2bが、ワイヤボンディングによるワイヤ6で接続され、各チップ42,52同士もワイヤ60で接続される。さらに発熱チップ42と温度制約チップ52が搭載された台座2aは、全体が、樹脂1によってモールド封止されている。
【0071】
第1〜第6実施形態で示したの混成集積回路装置101〜108では、発熱素子41で発生した熱は、中間にあるアルミナ基板3を介して台座2aに伝わり、次に台座2aを介して温度制約素子51に伝達する。一方、本実施形態のマルチチップパッケージ装置201では、発熱チップ42で発生した熱は、台座2aを介して直接、温度制約チップ52に伝達する。従って、発熱チップ42で発生した熱の大部分が温度制約チップ52に伝達し、中間にあるアルミナ基板3を介する混成集積回路装置101〜108の場合よりも、温度制約チップ52に対する温度条件はさらに厳しくなる。
【0072】
図9(a)〜(c)に示した本実施形態のマルチチップパッケージ装置201では、図6(a)に示した第4実施形態の混成集積回路装置104と同様に、台座2aの発熱チップ42と温度制約チップ52の間に位置する部分に、刳り貫き部27が形成されている。従って、マルチチップパッケージ装置201においても、図6(a)の混成集積回路装置104と同様に、刳り貫き部27の存在により熱の伝達経路が制限され、発熱チップ42で発生した熱の温度制約チップ52への伝達が抑制される。このようにして、混成集積回路装置と同様に、マルチチップパッケージ装置においても、リードフレームに刳り貫き部を形成することで、十分な許容電力を持ち小型で低コストなマルチチップパッケージ装置を得ることができる。
【0073】
尚、図9(a)〜(c)のマルチチップパッケージ装置201では、刳り貫き部27を発熱チップ42と温度制約チップ52の間に位置する台座部分に形成しているが、発熱チップ42を取り囲むように形成してもよいし、温度制約チップ52を取り囲むように形成してもよい。また、図9(a)〜(c)のマルチチップパッケージ装置201では、同じ厚さの台座2aとリードピン2bが用いられ、各チップ42,52と台座2aの全体が樹脂1によってモールドされている。これに限らず、図8の混成集積回路装置108と同様に、リードフレームの台座がリードピンより厚く形成され、台座の発熱チップと温度制約チップが貼り付けられていない側の面が、モールド樹脂から露出するようにしたマルチチップパッケージ装置であってもよい。これによって、厚く形成された台座をヒートシンクとして使用することにより、温度制約チップの温度上昇を防止したり、発熱チップの発生する熱をマルチチップパッケージ装置の外部へ逃がすことができる。
【0074】
マルチチップパッケージ装置の製造については、図2(a)〜(c)と図3(a),(b)に示した混成集積回路装置の製造方法と同様の方法で製造することができ、その説明は省略する。
【0075】
(他の実施形態)
第1〜第6実施形態で示した混成集積回路装置では、発熱素子として抵抗を代表例として説明した。発熱素子としてはこれらに限定されるものではなく、例えば、インダクタンス等であってもよい。また、前記の各実施形態で温度制約素子の代表例として説明したパワートランジスタは発熱素子でもある。本発明においては、発熱量が大きくて周辺に配置される素子に熱影響を及ぼす素子は発熱素子であり、この発熱素子を搭載する混成集積回路装置に対して、本発明を適用することができる。
【0076】
また、第1〜第6実施形態で示した混成集積回路装置では、温度制約素子としてパワートランジスタを代表例として説明した。パワートランジスタは、自己発熱によって動作温度が上がり、許容温度との差に余裕がない状態の素子であるが、温度制約素子としてはこれに限定されるものではない。例えばメモリICやロジックICも温度制約素子である。本発明においては、周辺から伝達される熱によって温度が上がり、動作が制約される素子は温度制約素子であり、この温度制約素子を搭載する混成集積回路装置に対して、本発明を適用することができる。
【0077】
さらに、前記の各実施形態では回路基板としてアルミナ基板を例にして説明したが、他のセラミック基板や、ガラスエポキシ等の樹脂基板であってもよい。リードフレームの金属材料に較べて熱伝導率が小さな回路基板に、発熱素子および温度制約素子を混在して搭載する混成集積回路装置に対して、本発明は好適である。
【0078】
第7実施形態で示したのマルチチップパッケージ装置では、発熱チップとしてパワートランジスタチップを代表例として説明した。発熱チップとしてはこれらに限定されるものではなく、例えば、LDMOSチップであってもよい。本発明においては、発熱量が大きくて周辺に配置されるチップに熱影響を及ぼすチップは発熱チップであり、この発熱チップを搭載するマルチチップパッケージ装置に対して、本発明を適用することができる。
【0079】
また、第7実施形態で示したマルチチップパッケージ装置では、温度制約チップとしてロジックICチップを代表例として説明した。温度制約チップとしてはこれらに限定されるものではなく、例えば、メモリICチップであってもよい。本発明においては、周辺から伝達される熱によって温度が上がり、動作が制約されるチップは温度制約チップであり、この温度制約チップを搭載するマルチチップパッケージ装置に対して、本発明を適用することができる。
【図面の簡単な説明】
【図1】(a)は、本発明の第1実施形態における混成集積回路装置の上面の模式図である。(b)は(a)におけるA−Aの断面図であり、(c)は(b)におけるC部の拡大図である。また(d)は、下面図である。
【図2】(a)〜(c)は、本発明の混成集積回路装置の製造方法を示す工程別の上面図である。
【図3】(a),(b)は、本発明の混成集積回路装置の製造方法を示す工程別の上面図である。
【図4】本発明の第2実施形態における混成集積回路装置の下面の模式図である。
【図5】本発明の第3実施形態における混成集積回路装置の下面の模式図である。
【図6】(a),(b)は、本発明の第4実施形態における混成集積回路装置の下面の模式図である。
【図7】(a),(b)は、本発明の第5実施形態における混成集積回路装置の断面の模式図である。
【図8】本発明の第6実施形態における混成集積回路装置の断面の模式図である。
【図9】(a)は本発明の第7実施形態におけるマルチチップパッケージ装置の上面の模式図で、(b)は(a)におけるA−Aの断面図であり、(c)は下面図である。
【図10】(a)は電気回路の模式図で、(b)は従来の混成集積回路装置の上面の模式図であり、(c)は(b)におけるA−Aの断面図である。
【符号の説明】
100〜108 混成集積回路装置
201 マルチチップパッケージ装置
1 (モールド)樹脂
2、2’ リードフレーム
2a、2a’ 台座
2b、2b’ リードピン
2c 台座保持部
2d リードピン保持部
2e フレーム
20〜27 刳り貫き部
22a 直下ランド
22b ランド保持部
24a 発熱ランド
24b 温度制約ランド
3 回路基板
30 パッド
41 発熱素子
42 発熱チップ
51 温度制約素子
52 温度制約チップ
6,60 ワイヤ
7 接着剤
Claims (7)
- 動作時に発熱が生じる発熱素子と、使用温度に制約を有する温度制約素子とが、同じ回路基板に搭載され、
前記回路基板がリードフレームの台座上に接着剤により貼り付けられ、前記回路基板と台座が樹脂でモールドされた混成集積回路装置において、
前記台座には、前記発熱素子と前記温度制約素子の間に位置する部分を含めて、前記発熱素子を取り囲むように、刳り貫き部が形成されることを特徴とする混成集積回路装置。 - 前記刳り貫き部が、前記発熱素子の直下に位置する台座部分を含んで形成されることを特徴とする請求項1に記載の混成集積回路装置。
- 前記リードフレームの台座が、同じリードフレームから形成されるリードピンより厚く形成され、
前記台座の回路基板が貼り付けられていない側の面が、前記モールド樹脂から露出していることを特徴とする請求項1または2に記載の混成集積回路装置。 - 前記刳り貫き部が、プレス加工により、打ち抜き形成されることを特徴とする請求項1乃至3のいずれか1項に記載の混成集積回路装置。
- 前記刳り貫き部が、プレス加工により、窪み形成されることを特徴とする請求項1乃至3のいずれか1項に記載の混成集積回路装置。
- 前記窪み形成された刳り貫き部に、空洞が形成されることを特徴とする請求項5に記載の混成集積回路装置。
- 前記窪み形成された刳り貫き部に、前記接着剤が充填されることを特徴とする請求項5に記載の混成集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002223639A JP3867639B2 (ja) | 2002-07-31 | 2002-07-31 | 混成集積回路装置 |
US10/625,613 US6953987B2 (en) | 2002-07-31 | 2003-07-24 | Composite integrated circuit device having restricted heat conduction |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002223639A JP3867639B2 (ja) | 2002-07-31 | 2002-07-31 | 混成集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004064008A JP2004064008A (ja) | 2004-02-26 |
JP3867639B2 true JP3867639B2 (ja) | 2007-01-10 |
Family
ID=31943341
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002223639A Expired - Fee Related JP3867639B2 (ja) | 2002-07-31 | 2002-07-31 | 混成集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6953987B2 (ja) |
JP (1) | JP3867639B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4534613B2 (ja) * | 2004-06-09 | 2010-09-01 | 株式会社デンソー | 電子装置 |
DE102005016830A1 (de) * | 2004-04-14 | 2005-11-03 | Denso Corp., Kariya | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
JP4395775B2 (ja) * | 2005-10-05 | 2010-01-13 | ソニー株式会社 | 半導体装置及びその製造方法 |
DK2004155T3 (en) * | 2006-03-29 | 2018-04-30 | Wista Lab Ltd | PROTEIN AGGREGATION INHIBITORS |
JP2008172172A (ja) * | 2007-01-15 | 2008-07-24 | Denso Corp | 電子制御装置及びその製造方法 |
JP5095460B2 (ja) * | 2008-01-17 | 2012-12-12 | シャープ株式会社 | 半導体装置および表示装置 |
JP5167203B2 (ja) * | 2009-06-29 | 2013-03-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP5301497B2 (ja) * | 2010-05-20 | 2013-09-25 | 三菱電機株式会社 | 半導体装置 |
US8546904B2 (en) * | 2011-07-11 | 2013-10-01 | Transcend Information, Inc. | Integrated circuit with temperature increasing element and electronic system having the same |
JP5315405B2 (ja) * | 2011-12-16 | 2013-10-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2015156423A (ja) * | 2014-02-20 | 2015-08-27 | ローム株式会社 | 半導体装置 |
JP2016021469A (ja) * | 2014-07-14 | 2016-02-04 | 日立金属株式会社 | 伝送モジュール及びそれに用いられる回路基板 |
US9763333B2 (en) * | 2015-03-09 | 2017-09-12 | Cooper Technologies Company | Shared resistor pad bypass |
CN106486451B (zh) * | 2015-08-28 | 2019-04-16 | 苏州普福斯信息科技有限公司 | Tsop封装引线框防分层结构 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2002
- 2002-07-31 JP JP2002223639A patent/JP3867639B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-24 US US10/625,613 patent/US6953987B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6953987B2 (en) | 2005-10-11 |
JP2004064008A (ja) | 2004-02-26 |
US20040145038A1 (en) | 2004-07-29 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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