KR101180815B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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사토시 야마모토
다쓰오 스에마스
사야카 히라후네
도시히코 이소카와
고이치 시오타니
가즈야 마쓰모토
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올림푸스 가부시키가이샤
가부시키가이샤후지쿠라
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Abstract

본 발명의 반도체 패키지는, 반도체 기판의 일면에 회로 소자가 형성된 반도체 소자와, 상기 반도체 기판의 타면에 형성된 외부 배선 영역과, 상기 반도체 기판의 일면에 배치된 지지 기판과, 상기 반도체 기판의 일면에 배치된 전극 패드와, 상기 전극 패드로부터 상기 반도체 기판의 타면에 이르는 관통 전극을 포함한다.
반도체, 패키지, 관통 전극, 전극 패드

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 주로 반도체 집적회로, 특히 CCD, CMOS 등의 고체 촬상 소자를 구비한 칩 사이즈의 반도체 패키지 및 그 제조 방법에 관한 것이다.
본원은 2003년 8월 28일에 출원된 일본 특허 출원 2003-304848호와 2003년 12월 17일에 출원된 일본 특허 출원 2003-419613호에 대한 우선권을 주장하며, 그 내용을 여기에 원용한다.
종래에, 반도체 집적 회로, 특히 CCD(charge coupled device), CMOS(complementary metal-oxide semiconductor) 등의 고체 촬상 소자를 실장하는 방법으로서는, 도 13에 도시한 방법이 일반적이었다. 즉, 이러한 실장 방법은 고체 촬상 소자(1001)를 세라믹 또는 수지 등으로 이루어진 용기(1002)에 탑재시키고, 도시하지 않은 리드 프레임 사이에 전기 접속용 와이어 본딩(1003)을 행한 후에, 기밀 밀봉용 유리 리드(1004)를 접착시키는 방법이다. 그리고, 부호(1005)는 외부 리드를 나타낸다.
최근에 휴대 기기를 중심으로 소형화가 진행되고 있으며, 이에 따라서 외장 및 내부 회로 기판에 있어서도 더욱 소형화가 요구되고 있다. 이러한 소형화 요구 는 당연히 회로 기판을 구성하는 실장 부품의 하나인 반도체 소자에 대해서도 마찬가지로 요구된다. 또한, 반도체 소자의 하나인 고체 촬상 소자에 대해서도 소형화가 요구된다. 하지만, 이와 같은 소형화 요구를 도 13에 나타낸 바와 같은 종래의 반도체 패키지로 실현하는 것은 곤란했다.
반도체 소자의 소형화 요구를 실현하기 위하여, 칩 사이즈 패키지(chip size package, 이하 "CSP"라 칭함)의 연구 개발이 많이 이루어지고 있다. 그 중에서도, 최근 새로운 소형 경박화를 목적으로 하는 웨이퍼 레벨 CSP의 개발이 많이 이루어지고 있다.
웨이퍼 레벨 CSP는 일본 특허 제3313547호 명세서에 기재되어 있는 바와 같이, 일반적으로는 실리콘 웨이퍼 소자 표면에 수지 및 재배선을 가지며, 땜납 접속을 위한 포스트 금속 또는 땜납 볼 등도 실리콘 웨이퍼 소자 표면의 임의 위치에 배치되어 있다.
그러나, 상기 웨이퍼 레벨 CSP를 그대로 고체 촬상 소자에 적용하는 것은 곤란하다. 왜냐하면, 고체 촬상 소자의 제조 공정에 대하여 일반적인 CSP의 제조 공정을 적용한 경우, 형성된 재배선 또는 포스트 금속 등에 의해 수광(受光) 영역을 확보할 수 없고, 그 결과 만족스러운 기능의 소자를 얻을 수 없기 때문이다.
상기 과제를 해결하기 위해서, 일본 특개 2001-351997호 공보에서는, 재배선 또는 땜납 볼 등이 반도체 기판의 반도체 소자 형성면과 반대면에 배치된 CSP를 제안하고 있다. 그러나, 일본 특개 2001-351997호 공보의 기술에서는 고체 촬상 소자의 수광 영역 표면측으로부터 행해지는 비관통 심공(深空) 에칭 또는 도전층을 형성할 때의 플라즈마 조사에 의한 손상의 우려가 있다. 또한, 이러한 공정 이후에 배면으로부터의 박형화 에칭을 행하는 공정에서는, 도전층을 균일하게 노출시키기 위해 높은 정밀도의 에칭 기술이 요구된다. 그러므로, 특수한 제조 장치를 필요로 하는 등 제조 비용의 상승을 초래한다. 또한, 에칭된 실리콘 표면과 노출된 도전층의 확실한 전기 절연을 위하여 추가 공정이 필요하다.
상기 과제를 해결하는 다른 방법이 일본 특개 평9-511097호 공보에 제안되어 있다. 일본 특개 평9-511097호 공보의 기술에서는, 실리콘 기판에 형성한 부분적인 절단부를 이용함으로써, 소자 형성면 측에 형성된 전극 패드로부터의 금속 배선을 소자 형성면과 반대측 면에 배치할 수 있다. 그러나, 이러한 타입의 CSP에서는 반도체 소자로부터의 금속 배선의 일부가 실리콘 기판의 단면에 노출되고, 배선 부식 등이 생기기 쉬우며, 신뢰성이 저하되는 문제가 있다. 또한, 상기 절단부는 패턴 형성의 필요성 때문에 V 홈 가공에 의하여 형성된다. 이러한 V 홈은 스크라이브 폭과 동일하거나 스크라이브 폭보다 넓게 형성되어야 하므로, 결과적으로 반도체 소자의 수량의 저하를 초래한다는 문제가 있다.
본 발명의 목적은 반도체 소자, 특히 고체 촬상 소자의 성능을 저하시키지 않고, 소형화가 가능한 동시에, 신뢰성이 높은 저렴한 웨이퍼 레벨 CSP 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 패키지는, 반도체 기판의 일면에 회로 소자가 형성된 반도체 소자와, 상기 반도체 기판의 타면에 형성된 외부 배선 영역과, 상기 반도체 기판의 일면에 배치된 지지 기판과, 상기 반도체 기판의 일면에 배치된 전극 패드와, 상기 전극 패드로부터 상기 반도체 기판의 타면에 이르는 관통 전극을 포함한다.
본 발명에 따른 반도체 패키지에 의하면, 종래의 와이어 본딩이 불필요한 동시에, 반도체 기판의 일면에 형성된 전극 패드의 배치에 제한되지 않으며, 예를 들면 외부 배선을 통하여 전극 패드와 다른 기판의 외부 단자와의 전기적 접속이 가능해진다. 그러므로, 반도체 패키지의 소형화를 실현할 수 있다. 또한, V 홈 등의 절단 영역이 필요하지 않기 때문에, 반도체 기판의 불필요한 부분이 없어져서, 회로 소자의 수량(점유 면적)을 증가시킬 수 있다.
또한, 관통 전극을 모두 일반적인 반도체 제조 장치를 사용하여 가공할 수 있다. 그러므로, 저렴하고 소형인 반도체 패키지를 실현할 수 있다.
관통 전극은, 통상의 반도체 제조 공정에서 사용되는 포토리소그래피 기술을 적용할 수 있다. 이러한 관통 전극의 가공 정밀도는, 반도체 포토리소그래피 공정으로 정해지므로, 미세 가공이 가능하다. 그러므로 본 발명의 반도체 패키지는, 기판의 외부 단자가 포토리소그래피 기술에 의해 좁은 피치로 형성된 다른 회로 기판에 충분히 대응할 수 있으므로, 단자 상호간의 접속이 가능하다. 이를 통하여 복수의 반도체 소자가 스택된, 이른바 삼차원 적층 배선을 가진 반도체 패키지를 제공할 수 있다.
상기 외부 배선 영역에, 외부 단자를 접속하기 위한 접속부가 형성되어도 된다.
상기 반도체 기판의 일면에 접착층이 형성되고, 이 접착층에 의하여 상기 반도체 기판의 일면과 지지 기판이 접착, 고정되어도 된다.
상기 전극 패드는 상기 반도체 기판의 일면의 상기 회로 소자가 존재하지 않는 영역에 배치되어도 된다.
상기 관통 전극으로부터 연장되어 상기 외부 배선 영역에 접속되는 외부 배선이 형성되어도 된다. 이 경우, 상기 외부 배선은, 통상의 반도체 제조 공정에서 사용되는 포토리소그래피 기술을 적용할 수 있다. 그러므로 관통 전극과 마찬가지로 미세 가공이 가능해진다. 그러므로 본 발명의 반도체 패키지는, 기판의 외부 단자가 포토리소그래피 기술에 의해 좁은 피치로 형성된 다른 회로 기판에 충분히 대응할 수 있어 단자 상호간의 접속이 가능하다.
상기 반도체 기판의 타면 측에 있어서, 상기 접속부 이외의 부분이 모두 보호막으로 피복되어도 된다. 이 경우, 반도체 기판의 타면의 금속 부분이 노출되지 않는 배선으로 구성된, 높은 신뢰성(고내습성)을 가지는 반도체 패키지를 실현할 수 있다. 특히, 고체 촬상 소자를 구비한 반도체 패키지에서는, 금속 포스트 이외의 부분을 모두 보호막으로 피복함에 따라서 고체 촬상 소자의 성능 저하를 억제할 수 있다. 그러므로, 고체 촬상 소자의 성능을 저하시키지 않고, 소형이며 신뢰성이 높은 저렴한 웨이퍼 레벨 CSP 반도체 패키지를 실현할 수 있다.
상기 지지 기판은 광투과성을 가지는 재료로 구성되어도 된다. 이 경우, 회로 소자로서, 수광 영역을 가지는 고체 촬상 소자(예를 들면 CCD, CMOS 등) 또는 그 외의 광학 소자를 구비하는 것이 가능하다. 그러므로, 고체 촬상 소자 또는 그 외의 광학 소자를 구비하는 더욱 소형의 반도체 패키지를 제공할 수 있다.
상기 접착층은 상기 반도체 기판의 일면의 적어도 상기 전극 패드가 존재하는 영역에 형성되어 있어도 된다. 이 경우, 관통 전극과 접속되는 전극 패드가 존재하는 영역은 접착층을 통하여 직접 지지 기판과 접착되어 있으므로, 지지 기판에 의한 관통 전극의 물리적인 보강이 이루어진다. 그러므로 수율이 우수한 반도체 패키지를 제공할 수 있다.
상기 외부 배선 영역은 외부 단자와 대향하도록 배치되어 있어도 된다. 이 경우, 반도체 기판의 타면에 형성된 외부 배선 영역과 외부 단자를 용이하게 전기적으로 접속할 수 있다.
상기 반도체 기판이 2층 이상 적층되어 있어도 된다. 이 경우, 반도체 기판이 2층 이상 적층됨으로써, 고기능 반도체 패키지를 제공할 수 있다.
상기 관통 전극으로부터 다른 반도체 소자의 단자와 접속하기 위한 외부 배선이 연장되어 있어도 된다. 이 경우, 복수의 반도체 기판의 어느 하나의 반도체 기판에 있어서의 임의의 관통 전극에 인터포저 기능을 갖게 할 수 있다.
상기 관통 전극 중에서, 상기 전극 패드와 접합하는 부분이 상기 전극 패드의 면 내에 배치되어 있어도 된다. 이 경우, 반도체 패키지의 단면 방향에서의 관통 전극의 형상이 중태(中太), 중세(中細)(대략 중앙부가 말단부보다 굵거나 또는 가는 형상) 등과 같이 다른 형태라도, 관통 전극의 단면 전체가 전극 패드와 완전하게 접합한 구조를 실현할 수 있다. 따라서, 전극 패드와 관통 전극의 접속부에 있어서, 배선 저항이 낮아지는 등, 신뢰성 높은 전기적 접속이 가능해진다. 또한, 관통 전극의 단면 전체가 전극 패드와 완전하게 접합된 상태가 되기 때문에, 열에 의한 특성의 저하 등이 적고, 환경 신뢰성이 높은 반도체 패키지가 된다.
본 발명에 따른 반도체 패키지의 제조 방법은, 반도체 기판이 일면에 회로 소자가 형성된 반도체 소자와, 상기 반도체 기판의 타면에 형성된 외부 배선 영역을 포함하는 반도체 패키지의 제조 방법으로서, 상기 반도체 기판의 일면에 지지 기판을 접착, 고정하는 공정(A)과, 상기 반도체 기판의 타면을 박화하는 공정(B)과, 상기 반도체 기판의 일면에 배치된 전극 패드에 이르는 관통공을, 상기 반도체 기판의 타면으로부터 형성하는 공정(C)과, 상기 관통공 내에 관통 전극을 형성하는 공정(D)을 포함한다.
본 발명에 따른 반도체 패키지의 제조 방법에 의하면, 종래와 같은 와이어 본딩이 필요 없는 동시에, 전극 패드의 배치에 제한되지 않으며, 예를 들면 외부 배선을 통하여 전극 패드와 다른 기판의 외부 단자를 전기적으로 접속시킬 수 있다. 그러므로, 반도체 패키지의 소형화를 실현할 수 있다.
또한, 관통 전극을 모두 일반적인 반도체 제조 장치를 사용하여 가공할 수 있다. 그러므로, 저렴하고 소형인 반도체 패키지를 실현할 수 있다.
관통 전극을 통하여 반도체 기판의 타면의 임의의 위치에, 예를 들면 외부 배선을 형성할 수 있다. 이렇게 함으로써 복수의 기판이 스택된, 이른바 삼차원 적층 배선을 가지는 반도체 패키지를 제공할 수 있다.
V 홈 등의 절단 영역이 필요 없으므로, 반도체 기판의 불필요한 부분이 없어져서, 회로 소자의 수량(점유 면적)을 증가시킬 수 있다.
또, 반도체 기판과 지지 기판의 접착 고정 공정의 이후 공정에서는, 모두 반도체 기판의 타면으로부터 가공한다. 그러므로, 플라즈마 조사를 사용한 가공 등에 의해 회로 소자가 손상되는 것을 경감할 수 있다.
이상과 같이, 통상의 제조 공정에 의해 제조된 반도체 기판에, 그 반도체 기판의 배선 배치나 형상을 변경하지 않고 관통 전극을 형성할 수 있다. 그러므로, 반도체 패키지의 소형화나 고기능화 또는 고밀도화 등이 가능하다.
상기 공정(C)에 있어서, 상기 관통공을 적어도 상기 전극 패드와 접하는 부분의 관통공의 단면이 상기 전극 패드 내에 배치되도록 형성해도 된다. 이 경우, 반도체 패키지의 단면 방향에서의 관통공의 형상이 중태, 중세(대략 중앙부가 말단부보다 굵거나 또는 가는 형상) 등과 같이 다른 형태가 되도록 관통공을 형성해도, 관통공 내에 도전성 물질이 충전된 관통 전극의 단면 전체를 전극 패드와 완전하게 접합시킬 수 있다. 따라서, 전극 패드와 관통 전극의 접속부에 있어서, 배선 저항을 저하할 수 있는 등, 신뢰성 높은 전기적 접속이 가능해진다. 또한, 관통 전극의 단면 전체를 전극 패드와 완전하게 접합할 수 있기 때문에, 열에 의한 특성의 저하 등이 적고, 환경 신뢰성이 높은 반도체 패키지를 제조할 수 있다.
또한, 관통공을 전극 패드와 접하는 부분의 관통공의 단면이 적어도 전극 패드 내에 배치되도록 형성함에 따라서, 관통공을 형성할 때의 에칭 프로세스에 있어서, 전극 패드를 에칭 정지층으로서 이용할 수 있다. 그러므로, 전극 패드에 있어서의 반도체 기판과 접합된 면이 관통공 내에 노출된 시점에서, 관통공의 형성을 정지시킬 수 있다. 따라서, 관통공이 전극 패드의 표면까지 완전하게 관통되는 문제를 방지할 수 있다. 또, 관통공을 형성할 때의 에칭에 의해, 반도체 기판의 표면에 형성된 회로 소자가 손상되지 않는다.
상기 공정(C)에 있어서, 상기 전극 패드가 상기 관통공 내에 노출된 시점에서 상기 관통공의 형성을 정지해도 된다.
상기 공정(D)에 있어서, 상기 관통공 내에 관통 전극을 형성하는 동시에, 상기 외부 배선 영역과 관통 전극을 접속하기 위한 외부 배선을 형성해도 된다.
상기 공정(D)에 있어서, 상기 외부 배선 영역에 외부 단자를 접속하기 위한 접속부를 형성해도 된다.
상기 공정(A)에 있어서, 웨이퍼형 반도체 기판을 구비한 반도체 소자를 준비하고, 상기 공정(D)의 후에, 상기 웨이퍼형 반도체 기판을 다이싱 가공하는 공정(E)을 포함해도 된다.
상기 반도체 기판으로서, 상기 전극 패드가, 상기 반도체 기판의 일면에 있어서 상기 회로 소자가 존재하지 않는 영역에 배치되어 있는 반도체 기판을 사용해도 된다.
상기 공정(D)의 이후에, 상기 반도체 기판의 타면의 상기 접속부 이외의 부분을 모두 보호막으로 피복하는 공정을 포함해도 된다. 이 경우, 반도체 패키지의 배면(타면)이 금속 부분이 노출되지 않는 배선으로 구성되고, 높은 신뢰성(고내습성)을 가지는 반도체 패키지를 실현할 수 있다.
도 1의 A는 본 발명의 제1 태양에 따른 반도체 패키지의 일례를 나타낸 평면 도이다.
도 1의 B는, 도 1의 A의 X-X선에 따른 단면도이다.
도 1의 C는 본 발명의 제1 태양에 따른 반도체 패키지의 다른 예이며, 도 1의 A의 저면에서 본 사시도이다.
도 2는 본 발명의 제1 태양에 따른 웨이퍼 상태의 반도체 패키지의 일례를 나타낸 단면도이다.
도 3의 A는 본 발명의 제1 태양에 있어서, 접착층 패턴이 형성된 반도체 패키지의 일례를 나타낸 단면도이다.
도 3의 B는, 도 3의 A의 평면도이다.
도 3의 C는, 도 3의 B의 반도체 패키지와 상이한 접착층 패턴이 형성된 반도체 패키지의 일례를 나타낸 평면도이다.
도 3의 D는, 도 3의 B의 반도체 패키지와 상이한 다른 접착층 패턴이 형성된 반도체 패키지의 일례를 나타낸 평면도이다.
도 4의 A는 본 발명의 제1 태양에 따른 반도체 패키지의 제조 방법의 일례를 나타낸 단면도이다.
도 4의 B는, 도 4의 A의 다음 공정의 일례를 나타낸 단면도이다.
도 4의 C는, 도 4의 B의 다음 공정의 일례를 나타낸 단면도이다.
도 4의 D는, 도 4의 C의 다음 공정의 일례를 나타낸 단면도이다.
도 5의 A는, 도 4의 D의 다음 공정의 일례를 나타낸 단면도이다.
도 5의 B는, 도 5의 A의 다음 공정의 일례를 나타낸 단면도이다.
도 5의 C는, 도 5의 B의 다음 공정의 일례를 나타낸 단면도이다.
도 6의 A는 본 발명의 제1 태양에 있어서, 웨이퍼 상태의 반도체 기판을 사용한 반도체 패키지의 제조 방법의 일례를 나타낸 단면도이다.
도 6의 B는, 도 6의 A의 다음 공정의 일례를 나타낸 단면도이다.
도 6의 C는, 도 6의 B의 다음 공정의 일례를 나타낸 단면도이다.
도 6의 D는, 도 6의 C의 다음 공정의 일례를 나타낸 단면도이다.
도 6의 E는, 도 6의 D의 다음 공정의 일례를 나타낸 단면도이다.
도 7의 A는 본 발명의 제2 태양에 따른 반도체 패키지의 일례를 나타낸 단면도이다.
도 7의 B는 본 발명의 제2 태양에 따른 반도체 패키지의 다른 예이며, 도 7의 A의 저면에서 본 사시도이다.
도 8은 본 발명의 제2 태양에 따른 웨이퍼 상태의 반도체 패키지의 일례를 나타낸 단면도이다.
도 9는 본 발명의 제2 태양에 있어서, 접착층 패턴이 형성된 반도체 패키지의 일례를 나타낸 단면도이다.
도 10의 A는 본 발명의 제2 태양에 따른 반도체 패키지의 제조 방법의 일례를 나타낸 단면도이다.
도 10의 B는, 도 10의 A의 다음 공정의 일례를 나타낸 단면도이다.
도 10의 C는, 도 10의 B의 다음 공정의 일례를 나타낸 단면도이다.
도 11의 A는 본 발명의 제2 태양에 있어서, 웨이퍼 상태의 반도체 기판을 사 용한 반도체 패키지의 제조 방법의 일례를 나타낸 단면도이다.
도 11의 B는, 도 11의 A의 다음 공정의 일례를 나타낸 단면도이다.
도 11의 C는, 도 11의 B의 다음 공정의 일례를 나타낸 단면도이다.
도 11의 D는, 도 11의 C의 다음 공정의 일례를 나타낸 단면도이다.
도 12는 본 발명의 제2 태양에 있어서, 더미 전극 패드가 형성된 반도체 패키지의 일례를 나타낸 단면도이다.
도 13은 종래의 반도체 패키지의 일례를 나타낸 단면도이다.
이하, 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
단, 본 발명은 하기의 각 실시 형태에 한정되지 않으며, 예를 들면 이들 실시 형태의 구성 요소를 서로 적당히 조합시켜도 된다.
(제1 태양)
먼저, 도 1의 A～도 3의 D를 사용하여, 본 발명의 제1 태양에 따른 반도체 패키지에 대하여 설명한다.
도 1의 A는 본 발명의 제1 태양에 따른 반도체 패키지의 일례를 나타낸 평면도이다. 도 1의 B는, 도 1의 A의 X-X선에 따른 단면도이다. 도 1의 C는 본 발명의 제1 태양에 따른 반도체 패키지의 다른 예이며, 도 1의 A의 저면에서 본 사시도이다. 이러한 도 1의 A～C에 나타낸 반도체 패키지는 다이싱 가공하여 개별 칩에서 잘라낸 것이다. 또한, 도 1의 C에 나타낸 반도체 패키지는 보호막(113)이 형성되어 있지 않은 것 이외에는, 도 1의 A 및 B에 나타낸 반도체 패키지와 구성이 동 일하다.
도 2는 개별 칩을 잘라내기 전의 웨이퍼 상태의 반도체 패키지의 일례를 나타낸 단면도이다. 본 발명에서는 웨이퍼형 반도체 기판을 사용하여 형성되고, 개별 칩으로 잘리지 않은 상태의 반도체 패키지를 웨이퍼 상태의 반도체 패키지라고 정의한다.
도 1의 A～C와 도 2에 있어서, 부호 (100)은 반도체 패키지, (101)은 반도체 기판, (102)는 반도체 소자, (103)은 회로 소자, (104)는 지지 기판, (105)는 접착층, (106)은 전극 패드, (107)은 전기 절연막, (108)은 관통 전극, (109)는 외부 배선, (110)은 외부 배선 영역, (111)은 금속 포스트, (112)는 관통공, (113)은 보호막을 나타낸다.
아래 설명에서는, 반도체 소자(102)로서 고체 촬상 소자를 예로 하여 설명한다. 또한, 반도체 소자 자체의 구조 등에 대한 상세한 설명은 생략하고, 본 발명에 관련된 부분만 설명한다.
이러한 반도체 패키지(100)에서는, 도 1의 B에 나타낸 바와 같이, 반도체 기판(101)의 일면(101a)에 수광 센서(도시 생략)를 포함하는 회로 소자(103), 신호 처리 회로 등(도시 생략)이 형성된 반도체 소자(102)가, 접착층(105)에 의해 지지 기판(104)에 접합되어 있다.
반도체 기판(101)의 일면(101a) 상에서, 회로 소자(103)가 형성되어 있지 않은 영역에 전극 패드(106)가 형성되어 있다. 반도체 기판(101)에는, 전극 패드(106)가 형성된 부분에, 타면(101b)으로부터 일면(101a)에 걸쳐서 관통공(112)이 형성되어 있다.
또한, 반도체 기판(101) 타면(101b) 및 관통공(112)의 내면에는 전기 절연막(107)이 형성되어 있다. 또한, 관통공(112) 내에는, 전기 절연막(107)을 개재시켜서 관통공(112) 내에 관통 전극(108)이 형성되어 있다. 이 관통 전극(108) 중에서, 전극 패드(106)와 접합하는 부분(108b)이 전극 패드(106)의 저면(106a)의 면 내에 배치되어 있다. 즉, 관통 전극(108) 중에서, 전극 패드(106)와 접합하는 부분(108b)의 단면적은, 전극 패드(106)의 저면(106a)의 면적 이하이며, 또한 전극 패드(106)와 접합하는 부분(108b)이 저면(106a)으로부터 돌출되지 않도록 관통 전극(108)이 형성되어 있다. 또한, 도 1의 B에 일례로서 나타낸 반도체 패키지(100)에서는, 관통 전극(108) 중에서, 전극 패드(106)와 접합하는 부분(108b)은, 반도체 기판(101)의 일면(101a) 근처의 단면이며, 전극 패드(106)와의 접합 단면이다.
그리고, 반도체 패키지(100)의 단면 방향에서의 관통공(112) 및 관통 전극(108)의 형상은, 도 1에 나타낸 형상에 한정되지 않으며, 중태, 중세(대략 중앙부가 말단부보다 굵거나 또는 가는 형상) 등과 같이 다른 형태를 이루고 있어도 된다.
관통 전극(108)으로부터 연장된 외부 배선(109)은, 전기 절연막(107)을 개재시켜서 타면(101b)에 형성되어 있다.
타면(101b)에 외부 배선 영역(110)이 형성되어 있고, 이와 같은 외부 배선 영역(110)과 외부 배선(109)의 일단부가 전기적으로 접속되어 있다. 또한, 외부 배선 영역(110)에는, 반도체 패키지(100)의 타면(10Ob)을 피복하고 있는 보호막 (113)의 표면으로부터 돌출되도록, 접속부로서 금속 포스트(111)가 형성되어 있다. 금속 포스트(111)가 형성됨에 따라서, 반도체 패키지(100)는 다른 기판 등의 외부 단자와 용이하게 접속된다.
그리고, 반도체 기판(101)의 타면(101b)은, 금속 포스트(111) 이외의 부분이 보호막(113)으로 피복되어 있다.
그리고, 도 1의 C에 나타낸 바와 같이, 보호막(113)을 형성하지 않고, 관통 전극(108)이나 외부 배선(109)을 노출한 상태의 형태라도 상관없다.
반도체 기판(101)으로는 반도체 실리콘 기판 등이 사용된다.
지지 기판(104)으로는, 고체 촬상 소자인 반도체 소자(102)의 감도 파장역, 즉 유효 파장역에 대해서 충분히 실용적인 투과율을 가지는 재료로 이루어지는 것이 사용된다. 특히, 반도체 소자(102)와의 접합 온도에 있어서의 열팽창율이 반도체 실리콘 기판에 가까운 재료가 바람직하다.
접착층(105)을 형성하는 접착제로서는, 전기 절연성과 충분한 투과율을 가지는 재료가 사용된다. 접착층(105)을 형성하는 접착제로서는, 예를 들면 폴리이미드 수지, 에폭시 수지, 벤조시클로부탄(BCB) 수지 등이 바람직하다.
그리고, 회로 소자(103)에 포함되는 수광 센서 상에 마이크로 렌즈(도시 생략)가 형성되어 있는 경우, 도 3의 A와 도 3의 B에 나타낸 바와 같이, 접착층(105)이 반도체 기판(101)의 일면(101a) 중에서, 전극 패드(106)가 존재하는 영역에 형성되거나 또한 회로 소자(103)가 존재하는 영역에 개구를 가지는 접착층 패턴(105a)으로 형성되어도 된다. 이러한 접착층 패턴(105a)에 의해, 반도체 소자 (102)와 지지 기판(104)이 접합되어 회로 소자(103) 상에 공극(114)이 형성된다. 이렇게 함으로써, 외부로부터의 광이 접착층 패턴(105a)을 투과하지 않고 마이크로 렌즈에 입사할 수 있어서 충분한 광학 성능을 가진 마이크로 렌즈(도시 생략)를 덩들 수 있다.
접착층 패턴(105a)이, 반도체 기판(101)의 일면(101a)에 형성된 회로 소자(103) 상에 존재하지 않는 경우에는, 충분한 투과율은 필요 없다. 따라서, 접착층 패턴(105a)을 형성하는 접착제로서는, 일반적인 열경화성 접착제, 자외선 경화성 접착제 등을 사용할 수 있다.
또한, 도 3의 C에 나타낸 바와 같이, 접착층 패턴(105a)은, 회로 소자(103)의 주변부 전체에 걸쳐서 형성될 필요는 없고, 반도체 기판(101)의 일면(101a) 중에서, 전극 패드(106)가 존재하는 영역을 포함한 영역에 형성되어 있으면 된다. 또한, 도 3의 D에 나타낸 바와 같이, 접착층 패턴(105a)은, 전극 패드(106)를 덮도록 형성되어 있으면 된다.
그리고, 본 발명에서는, 접착층 패턴(105a)이 이들 패턴에만 한정되지 않고, 관통공(112)을 물리적으로 보강할 수 있으면 어떠한 패턴이라도 상관없다.
관통 전극(108), 외부 배선(109) 및 외부 배선 영역(110)을 형성하는 재료로서는, 알루미늄, 구리 등이 반도체 제조 공정에 있어서 표준으로 사용되지만, 전기 배선으로서 반도체 소자(102)에 악영향을 미치지 않는 금속이라면 어떠한 재료라도 사용할 수 있다.
금속 포스트(111)를 형성하는 재료로서는, 외부 단자와의 접속에 바람직한 재료가 사용되고, 일반적으로는 구리, 금, 땜납 등이 바람직하다.
보호막(113)은, 전기 절연성을 가지고, 또한 충분한 내열성과 내식성을 가진 재료로 이루어진다. 보호막(113)으로는 저온 CVD법을 이용하여 형성되는 질화규소막, 산화규소막 등이 바람직하다. 또한, 보호막(113)을 구성하는 재료로서는, 고분자 수지 재료인 폴리이미드 수지, 에폭시 수지, BCB 수지, 땜납 마스크용 수지 등도 상관없다.
이어서, 도 4의 A～D, 도 5의 A～C, 도 6의 A～E를 사용하여, 본 발명의 제1 태양에 따른 반도체 패키지의 제조 방법에 대하여 설명한다.
도 4의 A～D 및 도 5의 A～C는, 다이싱 가공된 반도체 소자를 사용한 반도체 패키지의 제조 공정의 일례를 나타낸 단면도이다. 도 6의 A～E는, 웨이퍼형 반도체 기판을 사용한 반도체 패키지의 대략적인 제조 공정의 일례를 나타낸 단면도이다.
여기에서는, 주로 도 4의 A～D 및 도 5의 A～C를 사용하여 설명한다.
먼저, 도 4의 A에 나타낸 바와 같이, 반도체 기판(201)의 일면(201a)에 수광 센서(도시 생략)를 포함하는 회로 소자(203), 신호 처리 회로(도시 생략) 등이 형성되어 있는 반도체 소자(202)와 한쪽의 표면(204a)에 접착층(205)이 형성된 지지 기판(204)을 준비한다.
지지 기판(204)으로서는, 반도체 소자(202)와 접합할 경우 온도에 따른 열팽창율이 반도체 기판(201)과 유사한 부재를 선택하는 것이 바람직하다. 구체적으로는, 파이렉스(등록상표) 유리 또는, 액정 기판에 일반적으로 사용되는 유리 기판 등이 본 태양의 제조 방법으로 매우 적합하다. 그리고, 지지 기판(204)은, 회로 소자(203)에 광학 특성이 요구되지 않는 경우에는 투명할 필요가 없다.
반도체 소자(202)와 지지 기판(204)을 열 압착에 의해 접합하는 경우, 접착층(205)를 형성하는 접착제로서는, 폴리이미드 수지, 에폭시 수지, BCB 수지 등을 사용하는 것이 바람직하다.
반도체 소자(202)는, 수광 센서를 구비한 고체 촬상 소자이므로, 사용되는 접착제도 고체 촬상 소자인 반도체 소자(202)의 감도 파장 영역, 즉 유효 파장역에 대해서 충분히 실용적인 투과율을 가지는 것이 채용된다.
그리고, 회로 소자(203)의 수광 센서 상에 배치되어 있는 마이크로 렌즈(도시 생략) 등의 제약으로 인하여, 회로 소자(203)가 존재하는 영역에 접착제층이 존재하지 않도록 접착층(205)으로서 개구를 가지는 접착층 패턴을 형성하는 경우에는, 접착제에는 투과율의 제한이 없으며, 일반적인 열경화성 접착제, 자외선 경화성 접착제 등을 사용할 수 있다. 이 경우, 접착층(205)의 두께는 마이크로 렌즈의 두께 이상이면 된다.
또한, 반도체 소자(202)와 지지 기판(204)의 접합 방법은 열 압착에만 한정되지 않고, 금속 공정(共晶) 접합 또는 양극 접합 등, 반도체 소자의 기능을 해치지 않는 접합 방법이면 어떠한 방법도 적용 가능하다.
반도체 소자(202)와 지지 기판(204)의 접합을 완료한 후의 상태를 도 4의 B 및 도 6의 A에 나타낸다.
이어서, 도 4의 C 및 도 6의 B에 나타낸 바와 같이, 반도체 기판(201)의 타 면(201b)으로부터, 반도체 기판(201)을 연마 가공해서 박화한다.
이러한 연마 가공에서는, 표준적인 백그라인더 장치(BG), 기계 화학적 폴리싱 장치(CMP) 등을 사용하는 연마 방법이 바람직하고, 이들 장치를 병용하는 연마 방법이 보다 바람직하다.
반도체 기판(201)의 연마량은, 회로 소자(203)가 동작하는 최대 깊이(예를 들면 웰층, 매몰층 등의 두께)가 상한이며, 이 범위 이내이면 연마량은 임의로 설정할 수 있다. 이러한 반도체 기판(201)의 연마량은, 상기 상한의 범위 내에서, 후속 공정인 반도체 기판(201)의 에칭 공정 및 전극 패드(206)의 배치 등에 의하여 적당히 결정된다.
또한, 연마 방법은 BG 또는 CMP를 사용하는 방법에만 한정되지 않고, 반도체 기판(201)의 타면(201b)을 균일하게, 또한 후속 공정인 에칭 마스크 형성 공정에 지장이 없는 범위에서 박형화 처리할 수 있는 방법이라면, 어떠한 방법도 적용 가능하다. 이와 같은 연마 방법으로서는, 예를 들면, 수산화테트라메틸암모늄(TMAH) 수용액, 수산화칼륨(KOH) 수용액 등을 사용하는 습식 에칭법 또는, 반응성 이온 에칭(RIE), 케미컬 드라이 에칭(CDE) 등의 건식 에칭법을 사용해도 된다.
이어서, 도 4의 D에 나타낸 바와 같이, 박화 처리된 반도체 기판(201)의 타면(201c)에, 후속 공정인 반도체 기판(201)의 에칭 공정의 마스크로 되는 박막(207)을 패턴 형성한다.
박막(207)은 반도체 소자(202)의 기능이 저하되지 않는 조건으로 성막하는 것이 바람직하다. 특히, 반도체 소자(202)가 고체 촬상 소자인 경우, 반도체 소자 (202)에 포함되는 회로 소자의 수광 센서 상에 배치되어 있는 마이크로 렌즈 또는 컬러 필터 등의 유기계 재료로 이루어지는 박막의 기능이 저하되지 않는 조건으로 성막하는 것이 바람직하다. 상기 유기계 재료의 내열성은 일반적으로 250℃ 정도이다.
박막(207)으로는, 예를 들면 200℃ 정도로 성막 가능한 저온 PCVD 산화막, 저온 PCVD 질화막 또는, 스핀 온 글래스(SOG)막, 불소 수지 등의 회전 도포막 등을 사용하는 것이 바람직하다.
또한, 박막(207)의 패턴은 후속 공정인 반도체 기판(201)의 에칭 공정의 에칭 패턴에 따라서 적당히 결정된다. 일반적으로 반도체 소자 형성에 사용되는 실리콘(100) 기판의 경우, 후속 공정인 반도체 기판(201)의 이방성 에칭의 용이성을 고려하여, 박막(207)의 패턴은 직사각형 패턴인 것이 바람직하다.
이어서, 도 5의 A와 도 6의 C에 나타낸 바와 같이, 박막(207)을 마스크로 하여 반도체 기판(201)의 이방성 에칭을 행함으로써, 전극 패드(206)의 위치에, 반도체 기판(201)의 타면(201c)으로부터 일면(201a)에 걸쳐서 관통공(208)을 형성한다. 이렇게 함으로써, 관통공(208)에 의해 전극 패드(206)의 타면(저면)(206a)이 반도체 기판(201)의 타면(201b)에 노출된 상태가 된다.
여기에서, 이 공정에서는 관통공(208)과 전극 패드(206)가 접한 부분에 있어서, 관통공(208)의 깊이 방향과 수직인 단면(208b)이 적어도 전극 패드(206)의 타면(저면)(206a) 내에 배치되도록 관통공(208)을 형성한다. 즉, 후속 공정에 있어서 관통공(208) 내에 도전성 물질을 충전하는 관통 전극과 전극 패드(206)의 접합 면 전체가, 전극 패드(206)의 타면(저면)(206a) 내에 배치되도록, 관통공(208)을 형성한다.
그리고, 본 발명에서는 반도체 기판(201)의 단면 방향에서의 관통공(208)의 형상은, 도 5 및 도 6에 나타낸 형상에만 한정되지 않고, 중태, 중세(대략 중앙부가 말단부보다 굵거나 또는 가는 형상) 등과 같은 다른 형태를 이루도록 형성해도 된다.
또한, 이 공정에 있어서, 전극 패드(206)의 타면(저면)(206a)이 관통공(208) 내에 노출된 시점에서, 관통공(208)의 형성을 정지한다.
여기에서, 이 공정에 있어서, 전극 패드(206)의 타면(저면)(206a)이 관통공(208) 내에 노출되는 것은, 전극 패드(206)의 타면(저면)(206a) 중에서, 관통공(208)의 크기(관통공(208)의 깊이 방향에 수직인 단면(208b)의 면적)와 대략 동일한 면적의 부분이 노출되는 것을 나타낸다.
이방성 에칭으로서는, 수산화테트라메틸암모늄(TMAH) 수용액, 수산화칼륨(KOH) 수용액 등을 사용하는 습식 에칭법이 바람직하지만, 반응성 이온 에칭(RIE), 케미컬 드라이 에칭(CDE) 등의 건식 에칭법도 사용할 수 있다.
이와 같은 태양의 제조 방법에서는, 건식 에칭법을 사용하는 경우에도, 반도체 기판(201)의 타면(201c)으로부터 플라즈마를 조사하므로 플라즈마 조사에 의해 회로 소자(203)가 손상되어 성능이 저하되지 않는다.
또한, 이러한 에칭 공정에서는, 전극 패드(206)의 타면(저면)(206a) 측에 형성되어 있는 열산화막 등의 절연막(도시 생략)이 에칭 스토퍼의 역할을 하고, 또한 접착층(205)을 개재시켜서 접합된 지지 기판(204)이 전극 패드(206)의 물리적인 보강재의 역할을 함으로써, 안정적으로 관통공(208)을 형성할 수 있다. 또한, 전극 패드(206)의 타면(저면)(206a) 측에 형성되어 있는 절연막을 에칭 스토퍼로서 이용, 전극 패드(206)의 타면(저면)(206a)이 관통공(208) 내에 노출된 시점에서, 관통공(208)의 형성을 정지할 수 있다. 따라서, 관통공(208)이 전극 패드(206)를 완전히 관통해버리는 문제를 방지할 수 있다. 또한, 반도체 기판(201)의 일면(201a)에 형성된 회로 소자(203)를 손상시키지도 않는다.
또한, 적어도 관통공(208)과 전극 패드(206)가 접하는 부분에 있어서, 관통공(208)의 깊이 방향에 수직인 단면(208b)이, 전극 패드(206)의 타면(저면)(206a) 내에 배치되도록, 관통공(208)을 용이하게 형성할 수 있다. 그러므로, 관통공(208) 내에 도전성 물질을 충전하여 형성되는 관통 전극의 단면 전체와 전극 패드(206)의 타면(저면)(206a)을 완전하게 접합시킬 수 있다. 따라서, 전극 패드(206)와 관통 전극의 접속부에 있어서, 배선 저항을 저하(저감)시킬 수 있어서, 신뢰성이 높은 전기적 접속이 가능해진다. 또한, 관통 전극의 단면 전체를 전극 패드(206)로 완전하게 접합시킬 수 있으므로, 열에 의한 특성의 저하 등이 적고, 환경적으로 신뢰성이 높은 반도체 패키지를 제조할 수 있다.
이어서, 관통공(208) 내에 형성되는 관통 전극과 관통 전극으로부터 연장되어 반도체 기판(201)의 타면(201c)에 형성되는 외부 배선을, 각각 반도체 소자(202)로부터 절연하기 위해, 반도체 기판(201)의 타면(201c) 및 관통공(208) 내에 전기 절연막(209)을 형성한다.
전기 절연막(209)은, 에칭 마스크의 박막(207)과 마찬가지로 회로 소자(203)의 기능이 저하되지 않는 조건으로 성막하는 것이 바람직하다. 특히, 회로 소자(203)가 고체 촬상 소자인 경우에는, 회로 소자(203)에 포함되는 수광 센서 상에 배치되어 있는 마이크로 렌즈 또는 컬러 필터 등의 유기계 재료로 이루어지는 박막의 기능이 저하되지 않는 조건으로 성막하는 것이 바람직하다. 상기 유기계 재료의 내열성은 일반적으로 250℃ 정도이다.
전기 절연막(209)로서는, 예를 들면 200℃ 정도로 성막 가능한 저온 PCVD 산화막, 저온 PCVD 질화막 또는 스핀 온 글래스(SOG)막, 불소 수지 등의 회전 도포막 등을 사용하는 것이 바람직하다.
그리고, 전극 패드(206)의 타면(저면)(206a) 상에 형성된 전기 절연막을 선택적으로 제거한다. 여기서는, 표준적인 레지스트를 사용한 반도체 포토리소그래피 공정 및 에칭 공정이 사용된다. 관통공(208)의 깊이, 즉 반도체 기판(201)의 두께가 두꺼운 경우, 스프레이 도포법 등에 의해 레지스트를 도포하고, 긴 초점 심도를 가진 투영 노광기 등을 사용하여 레지스트를 노광한다.
이어서, 도 5의 B 및 도 6의 D에 나타낸 바와 같이, 전극 패드(206)의 타면(저면)(206a)을 기단으로서 관통공(208) 내에 금속 박막으로 이루어지는 관통 전극(210)을 형성한다. 또한, 이 관통 전극(210)으로부터 연장되도록, 반도체 기판(201)의 타면(201c)에 외부 배선(211)을 형성한다. 또한, 외부 배선(211)의 일단부와 접속된 외부 배선 영역(212)을 다른 기판의 외부 단자(도시 생략)에 대향하는 위치에 형성한다.
관통 전극(210), 외부 배선(211) 및 외부 배선 영역(212)의 형성은, 일반적인 스퍼터링 법, 증착법 등으로 금속 박막을 형성한 후, 반도체 포토리소그래피 공정 및 에칭 공정에 의해, 금속 박막을 임의의 형상으로 패턴을 형성함으로써, 동시에 행해진다. 상기 전기 절연막의 제거 공정과 마찬가지로, 관통공(208)의 깊이가 큰 경우, 스프레이 도포법 등에 의해 레지스트를 도포하고, 긴 초점 심도를 가지는 투영 노광기 등을 사용하여 레지스트를 노광한다.
그리고, 패턴이 형성된 관통 전극(210), 외부 배선(211) 및 외부 배선 영역(212)의 표면에는, 신뢰성 향상을 위하여 필요에 따라 금, 니켈 등의 도금 표면 처리를 행하는 것이 바람직하다.
관통 전극(210), 외부 배선(211) 및 외부 배선 영역(212)을 형성하는 재료로는 통상적으로 알루미늄이 사용되지만, 전극 패드(206)의 구성 재료와 동일하거나 또는 화학적으로 친화성이 있는 재료라면 구리, 니켈, 금 등의 금속 재료도 사용할 수 있다.
이어서, 관통 전극(210), 외부 배선(211) 및 외부 배선 영역(212)을 외기(습기)로부터 차단하기 위해, 이들 상에 보호막(213)을 형성한다. 보호막(213)은 전기 절연성을 가지며, 또한 충분한 내열성과 내식성을 가지는 재료로 이루어진다. 보호막(213)으로서는, 저온 CVD법을 사용하여 형성되는 질화규소막, 산화규소막 등이 바람직하다. 예를 들면, 플라즈마 CVD법 등에 의해 보호막(213)이 되는 질화규소막이나 산화규소막으로 이루어진 박막을 형성한 후, 외부 배선 영역(212) 상에 형성된 박막의 일부를 반도체 포토리소그래피 공정 및 에칭 공정에 의해 선택적으 로 제거하여, 외부 배선 영역(212)의 일부를 노출시킨다.
그리고, 보호막(213)을 구성하는 재료로서는, 고분자 수지 재료인 폴리이미드 수지, 에폭시 수지, BCB 수지, 땜납 마스크용 수지 등도 상관없다. 예를 들면, 보호막(213)이 땜납 마스크용 수지 등으로 이루어지고, 다른 기판의 외부 단자(도시 생략)와의 접속을 상정하는 땜납 마스크를 겸하고 있어도 된다.
이어서, 도 5의 C 및 도 6의 E에 나타낸 바와 같이, 상기와 같이 노출시킨 외부 배선 영역(212)의 일부에, 보호막(213)의 표면으로부터 돌출되도록 금속 포스트(214)를 형성한다.
금속 포스트(214)의 형성에는, 전해 도금법, 스터드 범프(stud vamp)법 등이 사용된다.
금속 포스트(214)를 형성하는 재료로서는 구리, 금, 땜납 등이 바람직하지만, 다른 기판의 외부 단자(도시 생략)와 접속 가능하다면, 다른 재료라도 상관없다.
웨이퍼형 반도체 기판을 사용하여 반도체 패키지를 제조하는 경우, 마지막으로, 웨이퍼형 반도체 패키지를 다이싱 라인(도 6의 E의 이점 쇄선)에 따라 다이싱 가공한다. 이렇게 함으로써 도 5의 C에 나타낸 바와 같은 칩화한 반도체 패키지를 얻는다.
다이싱 가공에는, 일반적인 다이싱 장치 또는 에칭 장치 등이 사용된다.
그리고, 본 발명에 있어서는, 반도체 소자로서는, 이러한 제1 태양의 일례로서 나타낸 고체 촬상 소자 이외에도, 발광 소자, 일반적인 IC 칩 또는 마이크로 머 신 소자 등도 적용 가능하다.
이와 같은 제1 태양에 의하면, 종래와 같은 와이어 본딩이 필요 없으므로, 반도체 기판의 일면에 형성된 전극 패드의 배치가 제약되지 않으며, 예를 들면 외부 배선을 통하여 전극 패드와 다른 기판의 외부 단자의 전기적 접속이 가능하다. 그러므로, 반도체 패키지의 소형화를 실현할 수 있다.
또한, 반도체 기판의 타면 측에 있어서, 금속 포스트 이외의 부분을 모두 보호막으로 피복함으로써, 반도체 기판의 타면에 있어서 금속 부분이 노출되지 않는 배선 구성이 된다. 그러므로, 높은 신뢰성(고내습성)을 가지는 반도체 패키지를 실현할 수 있다.
관통 전극 및 외부 배선을 모두 일반적인 반도체 제조 장치를 사용하여 가공할 수 있다. 그러므로, 저렴하고 소형인 반도체 패키지를 실현할 수 있다.
관통 전극 및 외부 배선은 통상적인 반도체 제조 공정에서 사용되는 포토리소그래피 기술을 적용할 수 있다. 이러한 관통 전극 및 외부 배선의 가공 정밀도는 반도체 포토리소그래피 공정으로 정해지기 때문에 미세 가공이 가능해진다. 그러므로 제1 태양에 따른 반도체 패키지는 기판의 외부 단자가 포토리소그래피 기술에 의해 좁은 피치로 형성된 다른 회로 기판에 충분히 대응할 수 있으므로 단자 상호간의 접속이 가능하다. 이렇게 함으로써 복수의 반도체 소자가 스택된, 이른바 삼차원 적층 배선을 가지는 반도체 패키지를 제공할 수 있다.
또, 이와 같은 제1 태양에 따른 반도체 패키지에서는, V 홈 등의 절단 영역이 필요 없으므로, 반도체 기판에서 불필요한 부분이 없어져서, 회로 소자의 수량( 점유 면적)을 증가시킬 수 있다.
(제2 태양)
아래에, 도 7의 A, 도 7의 B, 도 8, 도 9를 사용하여, 본 발명의 제2 태양에 따른 반도체 패키지에 대하여 설명한다.
도 7의 A는 본 발명의 제2 태양에 따른 반도체 패키지의 일례를 나타낸 단면도이다. 도 7의 B는 본 발명의 제2 태양에 따른 반도체 패키지의 다른 예이며, 도 7의 A의 저면에서 본 사시도이다. 이러한 도면(도 7의 A, B)에 나타낸 반도체 패키지는 다이싱 가공된 것이다. 또한, 도 7의 B에 나타낸 반도체 패키지는 보호막(413)이 형성되지 않은 것 이외는, 도 7의 A에 나타낸 반도체 패키지와 구성이 동일하다.
도 8은 개별 칩으로 잘라지기 전의 웨이퍼형 반도체 패키지의 일례를 나타낸 단면도이다.
도 7의 A, 도 7의 B, 도 8 중에서, 부호 (300)은 반도체 패키지, (301)은 반도체 기판, (302)는 반도체 소자, (303)은 회로 소자, (304)는 지지 기판, (305)는 접착층, (306)은 전극 패드, (307)은 전기 절연막, (308)은 관통 전극, (309)는 외부 배선, (310)은 외부 배선 영역, (311)은 금속 포스트, (313)은 보호막, (401)은 반도체 기판, (402)는 반도체 소자, (406)은 전극 패드, (407)은 전기 절연막, (408)은 관통 전극, (409)는 외부 배선, (410)은 외부 배선 영역, (411)은 금속 포스트, (412)는 관통공, (413)은 보호막, (500)은 적층 상태의 반도체 패키지를 나타낸다.
이하의 설명에서는, 회로 소자(303)로서 고체 촬상 소자를 예시한다. 또한, 반도체 소자 자체의 구조 등에 대한 상세한 설명은 생략하고, 본 발명에 관련된 부분만 설명한다.
이러한 반도체 패키지(500)에서는, 도 7의 A에 나타낸 바와 같이, 제1 태양에 따라 얻어진 반도체 패키지(300)와 회로 소자(도시 생략)를 가지는 다른 반도체 기판(401)이 적층되어 있다. 반도체 패키지(300)의 타면(하면)(300b)으로부터 돌출되도록 형성된 금속 포스트(311)와 반도체 기판(401)의 일면(상면)(401a)에 형성된 전극 패드(406)가 전기적으로 접속되어 있다.
반도체 기판(401)에는, 전극 패드(406)가 형성된 부분에, 타면(401b)으로부터 일면(40la)에 걸쳐서 관통공(412)이 형성되어 있다. 관통공(412) 내에, 전극 패드(406)를 기단으로 하는 관통 전극(408)이 형성되어 있다. 이러한 관통 전극(408)으로부터 연장되어 반도체 기판(401)의 타면(40lb)에 외부 배선(409)이 형성되어 있다.
타면(401b)에 외부 배선 영역(410)이 형성되어 있고, 이러한 외부 배선 영역(410)과 외부 배선(409)의 일단부가 전기적으로 접속되어 있다. 또한, 외부 배선 영역(410)에는, 반도체 기판(401)의 타면(401b)을 피복하고 있는 보호막(413)의 표면으로부터 돌출되도록, 접속부로서 금속 포스트(411)가 형성되어 있다. 금속 포스트(411)가 형성됨에 따라서, 반도체 기판(401)은 다른 기판 등의 외부 단자와 용이하게 접속된다.
관통 전극(408), 외부 배선(409) 및 외부 배선 영역(410)을 형성하는 재료로 서는, 알루미늄, 구리 등이 바람직하지만, 전기 배선으로서 반도체 패키지(300) 및 반도체 기판(401)에 악영향을 미치지 않는 금속이면 어떠한 재료라도 사용할 수 있다.
금속 포스트(411)를 형성하는 재료로서는, 외부 단자와의 접속에 바람직한 재료가 사용되며, 일반적으로는 구리, 금, 땜납 등이 바람직하다.
그리고, 회로 소자(303)에 포함되는 수광 센서 상에 마이크로 렌즈(도시 생략)가 형성되어 있는 경우, 도 9에 나타낸 바와 같이, 회로 소자(303)가 존재하는 영역에 개구를 가지는 접착층 패턴(305a)이 형성되어도 된다. 이러한 접착층 패턴(305a)에 의해, 반도체 소자(302)와 지지 기판(304)이 접합되어 회로 소자(303) 상에 공극(314)이 형성된다. 이렇게 함으로써, 외부로부터의 광이 접착층 패턴(305a)을 투과하지 않고 마이크로 렌즈에 입사할 수 있어서, 충분한 광학 성능을 가진 마이크로 렌즈(도시 생략)를 얻을 수 있다.
그리고, 이와 같이 일례로서 나타낸 반도체 패키지에서는 2개의 반도체 기판을 적층한 구성을 나타내었으나, 본 발명의 반도체 패키지는 이에 한정되지 않고, 3개 이상의 반도체 기판을 적층한 구성으로 할 수도 있다.
이어서, 도 10의 A～C 및 도 11의 A～D를 사용하여, 본 발명의 제2 태양에 따른 반도체 패키지의 제조 방법에 대하여 설명한다.
도 10의 A～C는, 다이싱 가공된 반도체 기판을 사용한 반도체 패키지의 대략적인 제조 공정의 일례를 나타낸 단면도이다. 도 11의 A～D는, 웨이퍼 상태의 반도체 기판을 사용한 반도체 패키지의 대략적인 제조 공정의 일례를 나타낸 단면도 이다.
여기에서는, 주로 도 10의 A～C를 사용하여 설명한다.
우선, 도 10의 A 및 도 11의 A에 나타낸 바와 같이, 전술한 제1 실시 태양의 제조 방법에 따라 얻어진 반도체 패키지(600)와 일면(70la)에 회로 소자(도시 생략), 신호 처리 회로(도시 생략) 및 전극 패드(706) 등이 형성된 반도체 기판(701)을 준비한다.
이어서, 도 10의 B 및 도 11의 B에 나타낸 바와 같이, 반도체 패키지(600)의 타면(600b)으로부터 돌출되도록 형성된 금속 포스트(611)와 반도체 기판(701)의 일면(701a)에 형성된 전극 패드(706)가 전기적으로 접속되도록, 반도체 패키지(600)와 반도체 기판(701)을 열 압착 등의 방법으로 접합한다.
그리고, 반도체 패키지(600)와 반도체 기판(701)의 접합 방법은, 열 압착에만 한정되지 않고, 금속 공정 접합 또는 양극 접합 등, 반도체 소자의 기능을 손상시키지 않는 접합 방법이라면, 어떠한 방법도 적용 가능하다.
이어서, 반도체 기판(701)의 타면(701b) 측으로부터, 반도체 기판(701)을 연마 가공하여 박화한다(도 10의 B, 도 11의 C참조).
이러한 연마 가공에서는, 표준적인 백그라인더 장치(BG), 기계 화학적 폴리싱 장치(CMP) 등을 사용하는 연마 방법이 바람직하고, 이들 장치를 병용하는 연마 방법이 보다 바람직하다.
반도체 기판(701)의 연마량은, 제1 실시 태양과 마찬가지로, 회로 소자(도시 생략)가 동작하는 최대 깊이(예를 들면 웰층, 매몰층 등의 두께)가 상한이며, 이 범위 내에서 있으면 연마량은 임의로 설정할 수 있다. 이러한 반도체 기판(701)의 연마량은, 상기 상한의 범위 내에서, 후속 공정인 반도체 기판(701)의 에칭 공정 및 전극 패드(706)의 배치 등에 의하여 적당히 결정된다.
또한, 연마 방법은, BG 또는 CMP를 사용하는 방법에만 한정되지 않고, 반도체 기판(701)의 타면(701b)을 균일하고, 후속 공정인 에칭 마스크 형성 공정에 지장이 없는 범위에서 박화 처리할 수 있는 방법이라면, 어떠한 방법도 적용 가능하다. 이와 같은 연마 방법으로서는, 예를 들면 수산화테트라메틸암모늄(TMAH) 수용액, 수산화칼륨(KOH) 수용액 등을 사용하는 습식 에칭법 또는, 반응성 이온 에칭(RIE), 케미컬 드라이 에칭(CDE) 등의 건식 에칭법을 사용해도 된다.
이어서, 도 10의 C에 나타낸 바와 같이, 박화 처리된 반도체 기판(701)의 타면(701c)에 대하여, 제1 실시 양태와 동일하게 가공함으로써, 관통 전극(708), 외부 배선(709), 외부 배선 영역(710), 금속 포스트(711) 및 보호막(713)을 형성한다.
여기에서, 관통공(712), 관통 전극(708), 외부 배선(709), 외부 배선 영역(710) 및 금속 포스트(711)를 형성하는 공정에 있어서, 반도체 패키지(600)가 반도체 기판(701)의 지지 기판의 역할을 하므로, 가공이 용이해진다.
또한, 외부 배선 영역(710) 및 금속 포스트(711)는 다른 기판의 외부 단자(도시 생략)와 전기적인 접속이 가능한 위치에 배치되는 것이 바람직하다.
웨이퍼 상태의 반도체 기판을 사용하여 반도체 패키지를 제조하는 경우, 마지막으로 웨이퍼 상태의 반도체 패키지를 다이싱 라인(도 11의 D 이점 쇄선)에 따 라 다이싱 가공한다. 이렇게 함으로써 도 10의 C에 나타낸 바와 같은 칩화한 반도체 패키지를 얻는다.
다이싱 가공에는 일반적인 다이싱 장치 또는 에칭 장치 등이 사용된다.
그리고, 본 발명에 있어서는, 반도체 소자로서는, 이 제2 태양의 일례로서 나타낸 고체 촬상 소자 이외에도, 발광 소자, 일반적인 IC 칩 또는 마이크로 머신 소자 등도 적용 가능하다.
또한, 도 12에 나타낸 바와 같이, 반도체 기판(701)에 스루 배선용의 더미 전극 패드(715)를 형성하고, 이러한 더미 전극 패드(715)를 개재시켜서, 반도체 패키지(600)의 금속 포스트(611)와 반도체 기판(701)의 관통 전극(708)을 전기적으로 접속해도 된다. 이 경우, 직접적으로 반도체 패키지(600)의 외부 배선(609) 및 외부 배선 영역(610)을, 외부 배선(709), 외부 배선 영역(710) 및 금속 포스트(711)를 개재시켜서, 반도체 패키지의 외부로 꺼낼 수 있다. 즉, 반도체 기판(701)의 관통 전극(708)에 인터포저 기능을 갖도록 할 수 있다. 이와 같은 구성은, 예를 들면 도 10의 C에 있어서의 반도체 패키지(600)를 구동시키기 위한 전원 공급 라인 등으로서 유효하다.
또한, 이와 같은 제2 태양에서는, 도 11의 A～D에 나타낸 바와 같이, 웨이퍼 상태에서 복수의 반도체 기판을 적층하는 경우에는, 최대의 반도체 기판의 전극 배치와 같은 전극 배치를 다른 반도체 기판에도 형성할 필요가 있다.
이러한 제2 태양에 의하면, 종래와 같은 와이어 본딩이 필요 없으므로, 반도체 기판의 일면에 형성된 전극 패드의 배치가 제약되지 않고, 전극 패드와 다른 기 판의 외부 단자의 전기적 접속이 가능해지기 때문에, 반도체 패키지의 소형화를 실현할 수 있다.
또한, 반도체 기판의 타면 측에 있어서, 금속 포스트 이외의 부분을 모두 보호막으로 피복함으로써, 반도체 기판의 타면에 있어서 금속 부분이 노출되지 않는 배선 구성으로 된다. 그러므로, 높은 신뢰성(고내습성)을 가지는 반도체 패키지를 실현할 수 있다.
관통 전극 및 외부 배선을 모두 일반적인 반도체 제조 장치를 사용하여 가공할 수 있다. 그러므로, 저렴하고 소형인 반도체 패키지를 실현할 수 있다.
관통 전극 및 외부 배선은, 통상적인 반도체 제조 공정에서 사용되는 포토리소그래피 기술을 적용할 수 있다. 이러한 관통 전극 및 외부 배선의 가공 정밀도는 반도체 포토리소그래피 공정에 의하여 정해지기 때문에, 미세 가공이 가능해진다. 그러므로 제2 태양에 따른 반도체 패키지는, 기판의 외부 단자가 포토리소그래피 기술에 의하여 좁은 피치로 형성된 다른 회로 기판에 충분히 대응할 수 있어서, 단자 상호 간의 접속이 가능해진다. 이렇게 함으로써 복수의 반도체 소자가 스택된, 이른바 삼차원 적층 배선을 가지는 반도체 패키지를 제공할 수 있다.
또한, 이러한 제2 태양에 따른 반도체 패키지에서는, V 홈 등의 절단 영역이 필요 없으므로, 반도체 기판에서 불필요한 부분이 없어져서, 회로 소자의 수량(점유 면적)을 증가시킬 수 있다.
이상, 본 발명의 바람직한 실시예를 설명하였으나, 본 발명이 이들 실시예에 한정되는 것은 아니다. 본 발명의 취지를 벗어나지 않는 범위에서, 구성의 부가, 생략, 치환 및 기타 변경이 가능하다. 본 발명은 전술한 설명에 의하여 한정되지 않고, 첨부된 청구의 범위에 의해서만 한정된다.
본 발명에 따른 반도체 패키지 및 그 제조 방법은, 웨이퍼 레벨 CSP 반도체 패키지나, 웨이퍼 레벨 이외의 반도체 패키지에 적용할 수 있으며, 높은 정밀도 및 신뢰성을 가진 저렴한 반도체 패키지를 제공할 수 있다.

Claims (21)

  1. 제1 면과, 상기 제1 면과 반대 측을 향하는 제2 면과, 상기 제2 면으로부터 상기 제1 면에 이르는 관통공을 가지는 반도체 기판;
    공극을 통해 상기 반도체 기판의 상기 제1 면에 대향하도록 배치된 지지 기판;
    상기 반도체 기판의 상기 제1 면에 형성되고, 상기 반도체 기판에 매립되도록 형성되며, 상기 공극에 노출되어 있는 회로 소자;
    상기 반도체 기판의 상기 제2 면에 형성된 외부 배선 영역;
    상기 반도체 기판의 상기 제1 면 상에서 상기 관통공의 일단에 배치되고, 상기 관통공의 상기 일단을 덮도록 형성된 전극 패드;
    상기 반도체 기판과 상기 지지 기판과의 사이에서 상기 공극을 둘러싸도록 형성되고, 상기 회로 소자가 존재하는 영역에 개구를 가지며, 상기 전극 패드를 덮고, 상기 반도체 기판과 상기 지지 기판을 접합시키는 접착층 패턴;
    상기 관통공 내에서, 상기 전극 패드의 일면으로부터 상기 반도체 기판의 상기 제2 면에 이르고, 상기 외부 배선 영역에 전기적으로 연결되는 관통 전극;
    상기 관통 전극과 상기 외부 배선 영역을 접속하는 외부 배선; 및
    상기 외부 배선 영역에 외부 단자와 접속하기 위한 접속부
    를 포함하고,
    상기 관통공은, 상기 전극 패드의 일면이 노출되도록 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 전극 패드는, 상기 반도체 기판의 제1 면에서 상기 회로 소자가 존재하지 않는 영역에 배치된 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 외부 배선은, 상기 관통 전극으로부터 연장되어, 상기 외부 배선 영역에 접속되는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 반도체 기판의 제2 면에 상기 접속부 이외의 부분이 전체적으로 보호막으로 피복된 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 지지 기판은 광투과성을 가진 재료로 이루어진 것을 특징으로 하는 반도체 패키지.
  8. 삭제
  9. 제1항에 있어서,
    상기 외부 배선 영역은 외부 단자와 대향하여 배치되어 있는 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 반도체 기판의 제2 면에, 회로 소자와 전극 패드와 관통 전극과 외부 배선 영역을 구비하는 반도체 기판이 적층되어 있는 것을 특징으로 하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 관통 전극으로부터 다른 반도체 소자의 단자와 접속시키기 위한 외부 배선이 연장되어 있는 것을 특징으로 하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 관통 전극 내에서, 상기 전극 패드와 접속하는 부분이 상기 전극 패드의 면 내에 배치되어 있는 것을 특징으로 하는 반도체 패키지.
  13. 반도체 기판의 제1 면에 매립되도록 회로 소자가 형성된 반도체 소자와, 상기 반도체 기판의 상기 제1 면과는 반대 측을 향하는 제2 면에 형성된 외부 배선 영역과, 상기 반도체 기판의 제1 면에 대향하도록 공극을 통해 배치된 지지 기판을 포함하는 반도체 패키지의 제조 방법에 있어서,
    상기 반도체 기판의 제1 면 위에 전극 패드를 형성하는 제1 공정;
    상기 반도체 기판과 상기 지지 기판의 사이에서 상기 공극을 둘러싸도록 형성되고, 상기 회로 소자가 존재하는 영역에 개구를 가지며, 상기 전극 패드를 덮고, 상기 회로 소자가 상기 공극에 노출되도록 상기 반도체 기판과 상기 지지 기판을 접합시키기 위해 사용되는 접착층 패턴을 배치하는 제2 공정;
    상기 접착층 패턴을 통해, 상기 반도체 기판의 상기 제1 면에 지지 기판을 접착하여 고정하는 제3 공정;
    상기 접착층 패턴에 의해 덮여진 상기전극 패드에 이르는 관통공을, 상기 전극 패드의 일면이 노출되도록, 상기 전극 패드의 위치에 상기 반도체 기판의 상기 제2 면으로부터 형성하는 제4 공정;
    상기 관통공 내에, 상기 전극 패드의 일면으로부터 상기 반도체 기판의 상기 제2 면에 이르는 관통 전극을 형성하는 제5 공정;
    상기 반도체 기판의 상기 제2 면에, 상기 외부 배선 영역과 상기 관통 전극을 접속하는 외부 배선을 형성하는 제6 공정;
    상기 반도체 기판의 상기 제2 면에, 상기 외부 배선의 일단부와 접속되는 상기 외부 배선 영역을 형성하는 제7 공정; 및
    상기 반도체 기판의 상기 제2 면에, 상기 외부 배선 영역과 접속되는 접속부를 형성하는 제8 공정
    을 포함하는 반도체 패키지의 제조 방법.
  14. 제13항에 있어서,
    상기 제4 공정에 있어서, 상기 관통공을 적어도 상기 전극 패드와 접하는 부분의 관통공의 단면이 상기 전극 패드 내에 배치되도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제13항에 있어서,
    상기 제4 공정에 있어서, 상기 전극 패드가 상기 관통공 내에 노출되면, 상기 관통공의 형성을 중지하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 삭제
  17. 삭제
  18. 제13항에 있어서,
    상기 제3 공정에 있어서, 웨이퍼형 반도체 기판을 구비한 반도체 소자를 사용하고, 상기 제8 공정을 수행한 후에, 상기 웨이퍼형 반도체 기판을 다이싱 가공하는 공정을 수행하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제13항에 있어서,
    상기 반도체 기판으로서, 상기 전극 패드가 상기 반도체 기판의 제1 면에서 상기 회로 소자가 존재하지 않는 영역에 배치되어 있는 반도체 기판을 사용하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제13항에 있어서,
    상기 제8 공정을 수행한 후에, 상기 반도체 기판의 제2 면의 상기 접속부 이외의 부분을 전체적으로 보호막으로 피복하는 공정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  21. 제13항에 있어서,
    상기 제3 공정과 상기 제4 공정의 사이에, 상기 반도체 기판의 상기 제2 면을 박화(薄化)하는 공정을 더 포함하는 반도체 패키지의 제조 방법.
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Publication number Priority date Publication date Assignee Title
JP4000507B2 (ja) 2001-10-04 2007-10-31 ソニー株式会社 固体撮像装置の製造方法
US7056810B2 (en) * 2002-12-18 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor apparatus, and semiconductor apparatus and electric appliance
US7419852B2 (en) * 2004-08-27 2008-09-02 Micron Technology, Inc. Low temperature methods of forming back side redistribution layers in association with through wafer interconnects, semiconductor devices including same, and assemblies
US20080150118A1 (en) * 2005-03-02 2008-06-26 Koninklijke Philips Electronics, N.V. Method of Manufacturing a Semiconductor Packages and Packages Made
US7371676B2 (en) * 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US7393770B2 (en) * 2005-05-19 2008-07-01 Micron Technology, Inc. Backside method for fabricating semiconductor components with conductive interconnects
JP2007012995A (ja) * 2005-07-01 2007-01-18 Toshiba Corp 超小型カメラモジュール及びその製造方法
SG130061A1 (en) 2005-08-24 2007-03-20 Micron Technology Inc Microelectronic devices and microelectronic support devices, and associated assemblies and methods
KR101134168B1 (ko) * 2005-08-24 2012-04-09 삼성전자주식회사 반도체 칩 및 그 제조 방법과, 그를 이용한 표시 패널 및그 제조 방법
JP4745007B2 (ja) * 2005-09-29 2011-08-10 三洋電機株式会社 半導体装置及びその製造方法
WO2007043718A1 (en) * 2005-10-11 2007-04-19 Tae-Seok Park Wafer level package using silicon via contacts for cmos image sensor and method of fabricating the same
US7393758B2 (en) * 2005-11-03 2008-07-01 Maxim Integrated Products, Inc. Wafer level packaging process
US7307348B2 (en) * 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
KR100691398B1 (ko) * 2006-03-14 2007-03-12 삼성전자주식회사 미소소자 패키지 및 그 제조방법
KR100748722B1 (ko) * 2006-04-03 2007-08-13 삼성전자주식회사 미소소자 패키지 모듈 및 그 제조방법
US7659612B2 (en) * 2006-04-24 2010-02-09 Micron Technology, Inc. Semiconductor components having encapsulated through wire interconnects (TWI)
JP5114017B2 (ja) * 2006-05-11 2013-01-09 オリンパス株式会社 半導体装置、該半導体装置の製造方法
US7626269B2 (en) * 2006-07-06 2009-12-01 Micron Technology, Inc. Semiconductor constructions and assemblies, and electronic systems
KR100832845B1 (ko) * 2006-10-03 2008-05-28 삼성전자주식회사 반도체 패키지 구조체 및 그 제조 방법
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7791199B2 (en) * 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
JP4403424B2 (ja) * 2006-11-30 2010-01-27 ソニー株式会社 固体撮像装置
US7531443B2 (en) * 2006-12-08 2009-05-12 Micron Technology, Inc. Method and system for fabricating semiconductor components with through interconnects and back side redistribution conductors
KR100833194B1 (ko) * 2006-12-19 2008-05-28 삼성전자주식회사 반도체 칩의 배선층이 기판에 직접 연결된 반도체 패키지및 그 제조방법
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US7618857B2 (en) * 2007-01-17 2009-11-17 International Business Machines Corporation Method of reducing detrimental STI-induced stress in MOSFET channels
US8013350B2 (en) * 2007-02-05 2011-09-06 Panasonic Corporation Optical device and method for manufacturing optical device, and camera module and endoscope module equipped with optical device
WO2008108970A2 (en) * 2007-03-05 2008-09-12 Tessera, Inc. Chips having rear contacts connected by through vias to front contacts
JP4380718B2 (ja) * 2007-03-15 2009-12-09 ソニー株式会社 半導体装置の製造方法
US7767544B2 (en) * 2007-04-12 2010-08-03 Micron Technology Inc. Semiconductor fabrication method and system
JP5301108B2 (ja) * 2007-04-20 2013-09-25 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
US8183151B2 (en) 2007-05-04 2012-05-22 Micron Technology, Inc. Methods of forming conductive vias through substrates, and structures and assemblies resulting therefrom
US20080308922A1 (en) * 2007-06-14 2008-12-18 Yiwen Zhang Method for packaging semiconductors at a wafer level
KR100826989B1 (ko) * 2007-06-20 2008-05-02 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조방법
JP2009016623A (ja) * 2007-07-05 2009-01-22 Olympus Corp 半導体パッケージ
JP5572089B2 (ja) 2007-07-27 2014-08-13 テッセラ，インコーポレイテッド 適用後パッド延在部を伴う再構成ウエハ積層パッケージング
WO2009017835A2 (en) * 2007-07-31 2009-02-05 Tessera, Inc. Semiconductor packaging process using through silicon vias
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
CN101123231B (zh) * 2007-08-31 2010-11-03 晶方半导体科技（苏州）有限公司 微机电系统的晶圆级芯片尺寸封装结构及其制造方法
JP4693827B2 (ja) * 2007-09-20 2011-06-01 株式会社東芝 半導体装置とその製造方法
US7547630B2 (en) * 2007-09-26 2009-06-16 Texas Instruments Incorporated Method for stacking semiconductor chips
JP4468427B2 (ja) 2007-09-27 2010-05-26 株式会社東芝 半導体装置の製造方法
JP5172267B2 (ja) * 2007-10-09 2013-03-27 富士フイルム株式会社 撮像装置
FR2922682A1 (fr) * 2007-10-23 2009-04-24 St Microelectronics Rousset Procede de fabrication d'un micromodule de capture d'images
JP5197219B2 (ja) * 2007-11-22 2013-05-15 パナソニック株式会社 半導体装置およびその製造方法
JP2009147218A (ja) 2007-12-17 2009-07-02 Toshiba Corp 半導体装置とその製造方法
JP4799543B2 (ja) * 2007-12-27 2011-10-26 株式会社東芝 半導体パッケージ及びカメラモジュール
KR101446330B1 (ko) * 2008-01-29 2014-10-02 삼성전자주식회사 관통 비아를 갖는 이미지 센서
CN101499480B (zh) * 2008-01-30 2013-03-20 松下电器产业株式会社 半导体芯片及半导体装置
JP5271561B2 (ja) * 2008-02-15 2013-08-21 本田技研工業株式会社 半導体装置および半導体装置の製造方法
JP5271562B2 (ja) * 2008-02-15 2013-08-21 本田技研工業株式会社 半導体装置および半導体装置の製造方法
JP4713602B2 (ja) * 2008-02-21 2011-06-29 パナソニック株式会社 基板モジュールおよびその製造方法ならびに電子機器
US20090212381A1 (en) * 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US20100053407A1 (en) * 2008-02-26 2010-03-04 Tessera, Inc. Wafer level compliant packages for rear-face illuminated solid state image sensors
DE202008005708U1 (de) * 2008-04-24 2008-07-10 Vishay Semiconductor Gmbh Oberflächenmontierbares elektronisches Bauelement
WO2009154761A1 (en) 2008-06-16 2009-12-23 Tessera Research Llc Stacking of wafer-level chip scale packages having edge contacts
JP5242282B2 (ja) 2008-07-31 2013-07-24 株式会社東芝 半導体装置とその製造方法
JP2010040862A (ja) * 2008-08-06 2010-02-18 Fujikura Ltd 半導体装置
JP4818332B2 (ja) * 2008-08-12 2011-11-16 株式会社東芝 半導体装置、半導体装置の製造方法、及びカメラモジュール
US8860092B1 (en) 2008-09-22 2014-10-14 Hrl Laboratories, Llc Metallic sub-collector for HBT and BJT transistors
US10515872B1 (en) 2008-09-22 2019-12-24 Hrl Laboratories, Llc Metallic sub-collector for HBT and BJT transistors
JP5408995B2 (ja) * 2008-12-24 2014-02-05 株式会社フジクラ 半導体パッケージ
JP2010177569A (ja) * 2009-01-30 2010-08-12 Panasonic Corp 光学デバイス及びその製造方法
JP2010177568A (ja) * 2009-01-30 2010-08-12 Panasonic Corp 半導体装置およびそれを用いた電子機器、ならびに半導体装置の製造方法
KR101187214B1 (ko) 2009-03-13 2012-10-02 테세라, 인코포레이티드 본드 패드를 통과하여 연장된 비아를 갖는 마이크로전자 소자를 포함하는 적층형 마이크로전자 어셈블리
JP2010245121A (ja) * 2009-04-01 2010-10-28 Toshiba Corp 半導体装置
TWI515869B (zh) * 2009-07-30 2016-01-01 高通公司 系統級封裝
TWI497658B (zh) * 2009-10-07 2015-08-21 Xintec Inc 晶片封裝體及其製造方法
JP2011146486A (ja) * 2010-01-13 2011-07-28 Panasonic Corp 光学デバイスおよびその製造方法ならびに電子機器
JP2012003225A (ja) 2010-01-27 2012-01-05 Fujifilm Corp ソルダーレジスト用重合性組成物及びソルダーレジストパターンの形成方法
JP2011187754A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 固体撮像装置及びその製造方法
JP5757749B2 (ja) 2010-05-19 2015-07-29 富士フイルム株式会社 重合性組成物
US8536671B2 (en) * 2010-06-07 2013-09-17 Tsang-Yu Liu Chip package
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
JP5544239B2 (ja) 2010-07-29 2014-07-09 富士フイルム株式会社 重合性組成物
US8692358B2 (en) * 2010-08-26 2014-04-08 Yu-Lung Huang Image sensor chip package and method for forming the same
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
JP5674399B2 (ja) 2010-09-22 2015-02-25 富士フイルム株式会社 重合性組成物、感光層、永久パターン、ウエハレベルレンズ、固体撮像素子、及び、パターン形成方法
KR101059490B1 (ko) 2010-11-15 2011-08-25 테세라 리써치 엘엘씨 임베드된 트레이스에 의해 구성된 전도성 패드
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
FR2969381A1 (fr) * 2010-12-21 2012-06-22 St Microelectronics Crolles 2 Puce electronique comportant des piliers de connexion, et procede de fabrication
JP5417364B2 (ja) 2011-03-08 2014-02-12 富士フイルム株式会社 固体撮像素子用硬化性組成物、並びに、これを用いた感光層、永久パターン、ウエハレベルレンズ、固体撮像素子、及び、パターン形成方法
US8461691B2 (en) * 2011-04-29 2013-06-11 Infineon Technologies Ag Chip-packaging module for a chip and a method for forming a chip-packaging module
CN102779800B (zh) * 2011-05-09 2015-10-07 精材科技股份有限公司 晶片封装体及其形成方法
JP6002372B2 (ja) * 2011-08-05 2016-10-05 株式会社フジクラ 貫通配線付き接合基板
JP5836019B2 (ja) * 2011-09-01 2015-12-24 株式会社フジクラ 部品内蔵基板およびその製造方法
JP2013143520A (ja) * 2012-01-12 2013-07-22 Sony Corp 撮像装置および撮像装置の製造方法
US8916980B2 (en) * 2012-02-16 2014-12-23 Omnivision Technologies, Inc. Pad and circuit layout for semiconductor devices
US10269863B2 (en) * 2012-04-18 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for via last through-vias
EP2858105A4 (en) * 2012-05-30 2016-05-18 Olympus Corp IMAGING DEVICE, SEMICONDUCTOR DEVICE AND IMAGING UNIT
CN104380466B (zh) 2012-05-30 2017-05-24 奥林巴斯株式会社 摄像装置的制造方法以及半导体装置的制造方法
WO2013179767A1 (ja) * 2012-05-30 2013-12-05 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
WO2013179765A1 (ja) * 2012-05-30 2013-12-05 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
KR101401988B1 (ko) 2012-09-07 2014-05-30 주식회사 동부하이텍 반도체 패키지 및 반도체 패키지 형성 방법
JP6007694B2 (ja) 2012-09-14 2016-10-12 ソニー株式会社 固体撮像装置及び電子機器
JP2014086465A (ja) * 2012-10-19 2014-05-12 Toshiba Corp 固体撮像装置
CN104284060B (zh) * 2013-07-12 2019-07-02 鸿富锦精密工业（深圳）有限公司 相机模组
JP2015056557A (ja) * 2013-09-12 2015-03-23 株式会社東芝 半導体装置
DE102014101366B3 (de) * 2014-02-04 2015-05-13 Infineon Technologies Ag Chip-Montage an über Chip hinausstehender Adhäsions- bzw. Dielektrikumsschicht auf Substrat
CN107210306B (zh) * 2015-01-23 2020-07-14 奥林巴斯株式会社 摄像装置和内窥镜
TWI628723B (zh) * 2015-03-10 2018-07-01 精材科技股份有限公司 一種晶片尺寸等級的感測晶片封裝體及其製造方法
US20180337206A1 (en) * 2015-09-02 2018-11-22 China Wafer Level Csp Co., Ltd. Package structure and packaging method
TWI649856B (zh) * 2016-05-13 2019-02-01 精材科技股份有限公司 晶片封裝體與其製造方法
KR102486561B1 (ko) 2017-12-06 2023-01-10 삼성전자주식회사 재배선의 형성 방법 및 이를 이용하는 반도체 소자의 제조 방법
JP7462263B2 (ja) 2020-03-24 2024-04-05 パナソニックＩｐマネジメント株式会社 半導体素子および固体撮像装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094082A (ja) * 2000-07-11 2002-03-29 Seiko Epson Corp 光素子及びその製造方法並びに電子機器
JP2002329852A (ja) * 2001-05-01 2002-11-15 Fuji Film Microdevices Co Ltd 固体撮像装置及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH085566Y2 (ja) * 1989-07-12 1996-02-14 オリンパス光学工業株式会社 固体撮像装置
IL108359A (en) 1994-01-17 2001-04-30 Shellcase Ltd Method and device for creating integrated circular devices
JP3313547B2 (ja) 1995-08-30 2002-08-12 沖電気工業株式会社 チップサイズパッケージの製造方法
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
US6780661B1 (en) 2000-04-12 2004-08-24 Finisar Corporation Integration of top-emitting and top-illuminated optoelectronic devices with micro-optic and electronic integrated circuits
JP3879816B2 (ja) * 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
JP2001351997A (ja) 2000-06-09 2001-12-21 Canon Inc 受光センサーの実装構造体およびその使用方法
CN1545484A (zh) 2001-08-24 2004-11-10 Ф�ء�����˹��˾ 制造微机电构件的方法
DE10141571B8 (de) 2001-08-24 2005-05-25 Schott Ag Verfahren zum Zusammenbau eines Halbleiterbauelements und damit hergestellte integrierte Schaltungsanordnung, die für dreidimensionale, mehrschichtige Schaltungen geeignet ist
KR20050043754A (ko) * 2001-11-05 2005-05-11 미츠마사 코야나기 고체 영상센서 및 그 제조방법
TWI229435B (en) * 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
JP2004095849A (ja) * 2002-08-30 2004-03-25 Fujikura Ltd 貫通電極付き半導体基板の製造方法、貫通電極付き半導体デバイスの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094082A (ja) * 2000-07-11 2002-03-29 Seiko Epson Corp 光素子及びその製造方法並びに電子機器
JP2002329852A (ja) * 2001-05-01 2002-11-15 Fuji Film Microdevices Co Ltd 固体撮像装置及びその製造方法

Also Published As

Publication number Publication date
CA2536799C (en) 2013-11-12
JP4722702B2 (ja) 2011-07-13
AU2004268299A1 (en) 2005-03-10
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CA2536799A1 (en) 2005-03-10
AU2004268299B2 (en) 2009-05-21
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WO2005022631A1 (ja) 2005-03-10
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US20050056903A1 (en) 2005-03-17
EP1662564B1 (en) 2018-05-30

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