JP2009194396A - 半導体パッケージおよびその製造方法 - Google Patents

半導体パッケージおよびその製造方法 Download PDF

Info

Publication number
JP2009194396A
JP2009194396A JP2009120410A JP2009120410A JP2009194396A JP 2009194396 A JP2009194396 A JP 2009194396A JP 2009120410 A JP2009120410 A JP 2009120410A JP 2009120410 A JP2009120410 A JP 2009120410A JP 2009194396 A JP2009194396 A JP 2009194396A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor package
semiconductor substrate
electrode
electrode pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009120410A
Other languages
English (en)
Inventor
Satoshi Yamamoto
敏 山本
Tatsuo Suemasu
龍夫 末益
Sayaka Hirafune
さやか 平船
Toshihiko Isokawa
俊彦 磯川
Koichi Shiotani
浩一 塩谷
Kazuya Matsumoto
一哉 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujikura Ltd
Olympus Corp
Original Assignee
Fujikura Ltd
Olympus Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujikura Ltd, Olympus Corp filed Critical Fujikura Ltd
Priority to JP2009120410A priority Critical patent/JP2009194396A/ja
Publication of JP2009194396A publication Critical patent/JP2009194396A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01067—Holmium [Ho]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】半導体素子の性能劣化を引き起こすことなく、小型化が可能かつ高信頼性を有する安価なウエハレベルＣＳＰの半導体パッケージを提供する。
【解決手段】 半導体パッケージ１００であって、半導体基板の第１の面に配置された電極パッド１０６と、前記半導体基板の第２の面から該電極パッドが露出するように、該電極パッド直下の該半導体基板内に開けられた貫通孔と、前記半導体基板の第２の面と該貫通孔の内側面とを覆い、前記電極パッドが露出するように配置された電気絶縁膜と、該電気絶縁膜を介して、前記貫通孔の内側面及び前記電極パッドの露出部を覆うように配置され、該電極パッドと電気的に接続された金属薄膜からなる貫通電極１０８と、該貫通電極と前記半導体基板の第２の面１０１ｂに設けられた外部配線領域とを接続するために貫通電極から延長された外部配線１０９と、該外部配線領域に外部端子と接続するための接続部１１１と、を有する。
【選択図】図１

Description

本発明は、主として半導体集積回路、特にはＣＣＤ、ＣＭＯＳなどの固体撮像素子を備えたチップサイズの半導体パッケージおよびその製造方法に関する。
本願は、２００３年８月２８日に出願された日本国特許出願２００３−３０４８４８と、２００３年１２月１７日に出願された日本国特許出願２００３−４１９６１３に対し優先権を主張し、その内容をここに援用する。
従来、半導体集積回路、特にＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などの固体撮像素子を実装する方法としては、図１３に示す方法が一般的である。すなわち、この実装方法は、固体撮像素子１００１をセラミックあるいは樹脂などからなる容器１００２に搭載し、図示しないリードフレームの間に電気接続用のワイヤボンディング１００３を行った後に、気密封止用のガラスリッド１００４を接着する方法である。なお、符号１００５は外部リードを示している。
近年、携帯機器を中心として小型化が進んでおり、それに伴って、その筺体および内部回路基板においてもさらなる小型化が求められている。このような小型化の要求は、当然に回路基板を構成する実装部品の一つである半導体素子に対しても同様に要求される。また、半導体素子の一つである固体撮像素子についても同様に小型化が要求される。このような小型化の要求を、図１３に示すような従来の半導体パッケージで実現することは困難であった。
半導体素子の小型化の要求を実現するために、チップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ、以下「ＣＳＰ」と言う。）の研究開発が盛んである。中でも、近年、さらなる小型軽薄化を目的とするウエハレベルＣＳＰの開発が盛んである。
ウエハレベルＣＳＰは、特許文献１に記載されているように、一般的にはシリコンウエハ素子表面に樹脂および再配線を有し、かつ半田接続のためのポスト金属あるいは半田ボールなどもシリコンウエハ素子表面の任意個所に配置されている。
しかしながら、上記ウエハレベルＣＳＰをそのまま固体撮像素子に適用することは困難である。なぜならば、固体撮像素子の製造工程に一般的なＣＳＰの製造工程を適用した場合、形成された再配線あるいはポスト金属などにより受光領域を確保することができず、その結果として満足する素子機能が得られないからである。
上記課題を解決するために、特許文献２では、再配線あるいは半田ボールなどが、半導体基板の半導体素子形成面とは反対の面に配置されてなるＣＳＰが提案されている。しかしながら、特許文献２の技術では、固体撮像素子の受光領域表面側から行う非貫通深孔エッチング、あるいは導電層を形成する際のプラズマ照射によるダメージが懸念される。また、それに続いて、裏面から薄形化エッチングを行う工程では、導電層を均一に露出させるためには高精度なエッチング技術が要求される。このため、特殊な製造装置を必要とするなど製造コストの上昇を招く。さらには、エッチングされたシリコン表面と露出した導電層との電気絶縁を確実なものとするために追加工程が必要となる。
また、上記課題を解決する別の方法が、特許文献３に提案されている。特許文献３の技術では、シリコン基板に設けた部分的な切込部を利用することによって、素子形成面側に設けられた電極パッドからの金属配線を、素子形成面とは反対側の面に配置することが可能となる。しかしながら、このタイプのＣＳＰでは、半導体素子から引き回す金属配線の一部がシリコン基板端面に露出する構成となり、配線腐食などが生じやすく信頼性が劣化（低下）する問題がある。また、前記切込部はパターン形成の必要性からＶ溝加工により形成される。このＶ溝はスクライブ幅と同等もしくはスクライブ幅より広く形成されなければならず、結果として半導体素子の収量の低下を招くという問題がある。
特許第３３１３５４７号公報 特開２００１−３５１９９７号公報 特表平９−５１１０９７号公報
本発明の目的は、半導体素子、特に固体撮像素子の性能劣化を引き起こすことなく、小型化が可能かつ高信頼性を有する安価なウエハレベルＣＳＰの半導体パッケージおよびその製造方法を提供することである。
本発明の請求項１に記載の半導体パッケージは、半導体基板の一方の面に回路素子が設けられた半導体素子と、前記半導体基板の他方の面に設けられた外部配線領域と、前記半導体基板の一方の面に配置された支持基板と、前記半導体基板の一方の面に配置された電極パッドと、前記電極パッドから前記半導体基板の他方の面に到達する貫通電極と、を有する。
本発明の請求項２に記載の半導体パッケージは、請求項１に記載の半導体パッケージであって、前記外部配線領域に、外部端子を接続するための接続部が設けられている。
本発明の請求項３に記載の半導体パッケージは、請求項１に記載の半導体パッケージであって、前記半導体基板の一方の面に接着層が設けられ、この接着層によって前記半導体基板の一方の面と支持基板とが接着、固定されている。
本発明の請求項４に記載の半導体パッケージは、請求項１に記載の半導体パッケージであって、前記電極パッドは、前記半導体基板の一方の面において前記回路素子が存しない領域に配置されている。
本発明の請求項５に記載の半導体パッケージは、請求項１に記載の半導体パッケージであって、前記貫通電極から延長されて前記外部配線領域に接続される外部配線が設けられている。
本発明の請求項６に記載の半導体パッケージは、請求項２に記載の半導体パッケージであって、前記半導体基板の他方の面側において、前記接続部以外の部分が全て保護膜で被覆されている。
本発明の請求項７に記載の半導体パッケージは、請求項１に記載の半導体パッケージであって、前記支持基板は光透過性を有する材料からなる。
本発明の請求項８に記載の半導体パッケージは、請求項３に記載の半導体パッケージであって、前記接着層は、少なくとも前記半導体基板の一方の面のうち、前記電極パッドの存する領域に設けられている。
本発明の請求項９に記載の半導体パッケージは、請求項１に記載の半導体パッケージであって、前記外部配線領域は、外部端子と対向するように配置されている。
本発明の請求項１０に記載の半導体パッケージは、請求項１に記載の半導体パッケージであって、前記半導体基板が２層以上積層されている。
本発明の請求項１１に記載の半導体パッケージは、請求項１０に記載の半導体パッケージであって、前記貫通電極から他の半導体素子の端子と接続するための外部配線が延出されている。
本発明の請求項１２に記載の半導体パッケージは、請求項１に記載の半導体パッケージであって、前記貫通電極のうち、前記電極パッドと接合する部分が前記電極パッドの面内に配されている。
本発明の請求項１３に記載の半導体パッケージの製造方法は、半導体基板の一方の面に回路素子が設けられた半導体素子と、前記半導体基板の他方の面に設けられた外部配線領域と、を備えた半導体パッケージの製造方法であって、前記半導体基板の一方の面に支持基板を接着固定する工程Ａと、前記半導体基板の他方の面を薄化する工程Ｂと、前記半導体基板の一方の面に配置された電極パッドに到達する貫通孔を、前記半導体基板の他方の面から形成する工程Ｃと、前記貫通孔内に貫通電極を形成する工程Ｄと、を有する。
本発明の請求項１４に記載の半導体パッケージの製造方法は、請求項１３に記載の半導体パッケージの製造方法であって、前記工程Ｃにおいて、前記貫通孔を、少なくとも前記電極パッドと接する部分において貫通孔の断面が前記電極パッド内に配されるように形成する。
本発明の請求項１５に記載の半導体パッケージの製造方法は、請求項１３に記載の半導体パッケージの製造方法であって、前記工程Ｃにおいて、前記電極パッドが前記貫通孔内に露出した時点で前記貫通孔の形成を停止する。
本発明の請求項１６に記載の半導体パッケージの製造方法は、請求項１３に記載の半導体パッケージの製造方法であって、前記工程Ｄにおいて、前記貫通孔内に貫通電極を形成すると同時に、前記外部配線領域と貫通電極を接続するための外部配線を形成する。
本発明の請求項１７に記載の半導体パッケージの製造方法は、請求項１３に記載の半導体パッケージの製造方法であって、前記工程Ｄにおいて、前記外部配線領域に、外部端子を接続するための接続部を設ける。
本発明の請求項１８に記載の半導体パッケージの製造方法は、請求項１３に記載の半導体パッケージの製造方法であって、前記工程Ａにおいて、ウエハ状の半導体基板を備えた半導体素子を用意し、前記工程Ｄの後に、前記ウエハ状の半導体基板をダイシング加工する工程Ｅを有する。
本発明の請求項１９に記載の半導体パッケージの製造方法は、請求項１３に記載の半導体パッケージの製造方法であって、前記半導体基板として、前記電極パッドが、前記半導体基板の一方の面において前記回路素子が存しない領域に配置されている半導体基板を用いる。
本発明の請求項２０に記載の半導体パッケージの製造方法は、請求項１３に記載の半導体パッケージの製造方法であって、前記工程Ｄの後に、前記半導体基板の他方の面側において、前記接続部以外の部分を全て保護膜で被覆する工程を有する。
本発明に係る半導体パッケージ（請求項１）によると、従来のようなワイヤボンディングは不要となるとともに、半導体基板の一方の面に設けられた電極パッドの配置に制約されることなく、例えば外部配線を介して電極パッドと別の基板の外部端子との電気的接続が可能となる。このため、半導体パッケージの小型化を実現できる。また、Ｖ溝などの切込領域を必要としないため、半導体基板において無駄な部分がなくなり、回路素子の収量（占有面積）を増加できる。
また、貫通電極を全て一般的な半導体製造装置を用いて加工できる。このため、安価かつ小型の半導体パッケージを実現できる。
貫通電極は、通常の半導体の製造工程で使用されるフォトリソグラフィ技術が適用できる。この貫通電極の加工精度は、半導体フォトリソグラフィ工程で決まるため、微細加工が可能となる。このため本発明の半導体パッケージは、基板の外部端子がフォトリソグラフィ技術により狭ピッチで形成された別の回路基板に十分対応でき、端子同士の接続が可能である。これにより複数の半導体素子がスタックされた、いわゆる三次元積層配線を有する半導体パッケージを提供できる。
前記外部配線領域に、外部端子を接続するための接続部が設けられてもよい。
前記半導体基板の一方の面に接着層が設けられ、この接着層によって前記半導体基板の一方の面と支持基板とが接着、固定されてもよい。
前記電極パッドは、前記半導体基板の一方の面において前記回路素子が存しない領域に配置されてもよい。
前記貫通電極から延長されて前記外部配線領域に接続される外部配線が設けられてもよい。この場合、前記外部配線は、通常の半導体の製造工程で使用されるフォトリソグラフィ技術が適用できる。このため貫通電極と同様に微細加工が可能となる。このため本発明の半導体パッケージは、基板の外部端子がフォトリソグラフィ技術により狭ピッチで形成された別の回路基板に十分対応でき、端子同士の接続が可能である。
前記半導体基板の他方の面側において、前記接続部以外の部分が全て保護膜で被覆されてもよい。この場合、半導体基板の他方の面において金属部分が露出しない配線構成となり、高信頼性（高耐湿性）を有する半導体パッケージを実現できる。特に、固体撮像素子を備えた半導体パッケージでは、金属ポスト以外の部分を全て保護膜で被覆することによって固体撮像素子の性能劣化を抑制できる。このため、固体撮像素子の性能劣化を引き起こすことなく、小型で高信頼性を有する安価なウエハレベルＣＳＰの半導体パッケージを実現できる。
前記支持基板は光透過性を有する材料から構成されていてもよい。この場合、回路素子として、受光領域を有する固体撮像素子（例えばＣＣＤ、ＣＭＯＳなど）、あるいは、その他の光学素子を備えることができる。このため、固体撮像素子またはその他の光学素子を備え、かつ小型の半導体パッケージを提供できる。
前記接着層は、少なくとも前記半導体基板の一方の面のうち、前記電極パッドの存する領域に設けられていてもよい。この場合、貫通電極と接続される電極パッドが存する領域は、接着層を介して直接、支持基板と接着されているため、支持基板による貫通電極の物理的な補強がなされる。このため歩留り良く半導体パッケージを提供できる。
前記外部配線領域は、外部端子と対向するように配置されていてもよい。この場合、半導体基板の他方の面に設けられた外部配線領域と外部端子とを容易に電気的に接続できる。
前記半導体基板が２層以上積層されていてもよい。この場合、半導体基板が２層以上積層されることにより、高機能な半導体パッケージを提供できる。
前記貫通電極から他の半導体素子の端子と接続するための外部配線が延出されていてもよい。この場合、複数の半導体基板のうちいずれか１つの半導体基板における任意の貫通電極にインターポーザ機能を持たせることが可能となる。
前記貫通電極のうち、前記電極パッドと接合する部分が前記電極パッドの面内に配されていてもよい。この場合、半導体パッケージの断面方向における貫通電極の形状が中太、中細（略中央部が端部よりも太い又は細い形状）などの異形であっても、貫通電極の端面全体が電極パッドと完全に接合した構造を実現できる。したがって、電極パッドと貫通電極との接続部において、配線抵抗が低くなるなど、信頼性の高い電気的接続が可能となる。また、貫通電極の端面全体が電極パッドと完全に接合された状態となるため、熱履歴による特性の劣化などが少なく、環境信頼性の高い半導体パッケージとなる。
本発明に係る半導体パッケージの製造方法（請求項１３）は、半導体基板の一方の面に回路素子が設けられた半導体素子と、前記半導体基板の他方の面に設けられた外部配線領域と、を備えた半導体パッケージの製造方法であって、前記半導体基板の一方の面に支持基板を接着固定する工程Ａと、前記半導体基板の他方の面を薄化する工程Ｂと、前記半導体基板の一方の面に配置された電極パッドに到達する貫通孔を、前記半導体基板の他方の面から形成する工程Ｃと、前記貫通孔内に貫通電極を形成する工程Ｄと、を有する。
本発明に係る半導体パッケージの製造方法によると、従来のようなワイヤボンディングは不要となるとともに、電極パッドの配置に制約されることなく、例えば外部配線を介して電極パッドと別の基板の外部端子との電気的接続が可能となる。このため、半導体パッケージの小型化を実現できる。
また、貫通電極を全て一般的な半導体製造装置を用いて加工できる。このため、安価かつ小型の半導体パッケージを実現できる。
貫通電極を介して半導体基板の他方の面の任意の位置に例えば外部配線を形成できる。これにより複数の基板がスタックされた、いわゆる三次元積層配線を有する半導体パッケージを提供できる。
Ｖ溝などの切込領域を必要としないため、半導体基板において無駄な部分がなくなり、回路素子の収量（占有面積）を増加できる。
また、半導体基板と支持基板との接着固定の工程よりも後の工程では、全て半導体基板の他方の面から加工する。このため、プラズマ照射を用いた加工などによって回路素子が損傷することを軽減できる。
以上により、通常の製造工程により製造された半導体基板に、その半導体基板の配線の配置や形状を変更することなく、貫通電極を形成できる。このため、半導体パッケージの小型化や高機能化、または高密度化などが可能となる。
前記工程Ｃにおいて、前記貫通孔を、少なくとも前記電極パッドと接する部分において貫通孔の断面が前記電極パッド内に配されるように形成してもよい。この場合、半導体パッケージの断面方向における貫通孔の形状が中太、中細（略中央部が端部よりも太い又は細い形状）などの異形をなすように貫通孔を形成しても、貫通孔内に導電性物質を充填してなる貫通電極の端面全体を電極パッドと完全に接合させることができる。したがって、電極パッドと貫通電極の接続部において、配線抵抗を低下できるなど、信頼性の高い電気的接続が可能となる。また、貫通電極の端面全体を電極パッドと完全に接合できるため、熱履歴による特性の劣化などが少なく、環境信頼性の高い半導体パッケージを製造できる。
さらに、貫通孔を、少なくとも電極パッドと接する部分において貫通孔の断面が電極パッド内に配されるように形成することによって、貫通孔を形成する際のエッチングプロセスにおいて、電極パッドをエッチングストップ層として利用できる。そのため、電極パッドにおける半導体基板と接合している側の面が貫通孔内に露出した時点で、貫通孔の形成を停止できる。したがって、貫通孔が電極パッドの表面まで完全に貫通してしまうような不具合の発生を防ぐことができる。また、貫通孔を形成する際のエッチングによって、半導体基板の表面に設けられた回路素子を損傷することがない。
前記工程Ｃにおいて、前記電極パッドが前記貫通孔内に露出した時点で前記貫通孔の形成を停止してもよい。
前記工程Ｄにおいて、前記貫通孔内に貫通電極を形成すると同時に、前記外部配線領域と貫通電極を接続するための外部配線を形成してもよい。
前記工程Ｄにおいて、前記外部配線領域に外部端子を接続するための接続部を設けてもよい。
前記工程Ａにおいて、ウエハ状の半導体基板を備えた半導体素子を用意し、前記工程Ｄの後に、前記ウエハ状の半導体基板をダイシング加工する工程Ｅを有してもよい。
前記半導体基板として、前記電極パッドが、前記半導体基板の一方の面において前記回路素子が存しない領域に配置されている半導体基板を用いてもよい。
前記工程Ｄの後に、前記半導体基板の他方の面側において、前記接続部以外の部分を全て保護膜で被覆する工程を有してもよい。この場合、半導体パッケージの裏面（他方の面）において金属部分が露出しない配線構成となり、高信頼性（高耐湿性）を有する半導体パッケージを実現できる。
本発明の第一の態様に係る半導体パッケージの一例を示す平面図である。 図１Ａ中、Ｘ−Ｘ線に沿う断面図である。 本発明の第一の態様に係る半導体パッケージの他の例であり、図１Ａの底面に相当する部分からみた斜視図である。 本発明の第一の態様に係るウエハ状態の半導体パッケージの一例を示す断面図である。 本発明の第一の態様に係り、接着層パターンが設けられた半導体パッケージの一例を示す断面図である。 図３Ａの平面図である。 図３Ｂの半導体パッケージとは異なる接着層パータンが設けられた半導体パッケージの一例を示す平面図である。 図３Ｂの半導体パッケージとは異なる他の接着層パータンが設けられた半導体パッケージの一例を示す平面図である。 本発明の第一の態様に係る半導体パッケージの製造方法の一工程の例を示す断面図である。 図４Ａの次工程の一例を示す断面図である。 図４Ｂの次工程の一例を示す断面図である。 図４Ｃの次工程の一例を示す断面図である。 図４Ｄの次工程の一例を示す断面図である。 図５Ａの次工程の一例を示す断面図である。 図５Ｂの次工程の一例を示す断面図である。 本発明の第一の態様に係り、ウエハ状態の半導体基板を用いた半導体パッケージの製造方法の一工程の例を示す断面図である。 図６Ａの次工程の一例を示す断面図である。 図６Ｂの次工程の一例を示す断面図である。 図６Ｃの次工程の一例を示す断面図である。 図６Ｄの次工程の一例を示す断面図である。 本発明の第二の態様に係る半導体パッケージの一例を示す断面図である。 本発明の第二の態様に係る半導体パッケージの他の例であり、図７Ａの底面に相当する部分からみた斜視図である。 本発明の第二の態様に係るウエハ状態の半導体パッケージの一例を示す断面図である。 本発明の第二の態様に係り、接着層パターンが設けられた半導体パッケージの一例を示す断面図である。 本発明の第二の態様に係る半導体パッケージの製造方法の一工程の例を示す断面図である。 図１０Ａの次工程の一例を示す断面図である。 図１０Ｂの次工程の一例を示す断面図である。 本発明の第二の態様に係り、ウエハ状態の半導体基板を用いた半導体パッケージの製造方法の一工程の例を示す断面図である。 図１１Ａの次工程の一例を示す断面図である。 図１１Ｂの次工程の一例を示す断面図である。 図１１Ｃの次工程の一例を示す断面図である。 本発明の第二の態様に係り、ダミー電極パッドが設けられた半導体パッケージの一例を示す断面図である。 従来の半導体パッケージの一例を示す断面図である。
以下、図面を参照しつつ、本発明の好適な実施態様について説明する。ただし、本発明が以下の各実施態様に限定されるものではなく、例えばこれら実施態様の構成要素同士を適宜組み合わせてもよい。
（第一の態様）
まず、図１Ａ〜図３Ｄを用いて、本発明の第一の態様に係る半導体パッケージについ説明する。
図１Ａは、本発明の第一の態様に係る半導体パッケージの一例を示す平面図である。図１Ｂは、図１Ａ中、Ｘ−Ｘ線に沿う断面図である。図１Ｃは、本発明の第一の態様に係る半導体パッケージの他の例であり、図１Ａの底面に相当する部分からみた斜視図である。
この図１Ａ〜図１Ｃに示された半導体パーケージは、ダイシング加工されて個別のチップに切り出されたものである。また、図１Ｃに示された半導体パッケージは、保護膜１１３が設けられていない以外は、図１Ａと図１Ｂに示された半導体パーケージと同一の構成を有する。
図２は、個別のチップに切り出される前のウエハ状態の半導体パッケージの一例を示す断面図である。ここで、本発明では、ウエハ状の半導体基板を用いて形成され、個別のチップに切り出されていない状態の半導体パッケージをウエハ状態の半導体パッケージと定義する。
図１Ａ〜図１Ｃと図２において、符号１００は半導体パッケージ、１０１は半導体基板、１０２は半導体素子、１０３は回路素子、１０４は支持基板、１０５は接着層、１０６は電極パッド、１０７は電気絶縁膜、１０８は貫通電極、１０９は外部配線、１１０は外部配線領域、１１１は金属ポスト、１１２は貫通孔、１１３は保護膜を示している。
以下の説明では、半導体素子１０２として固体撮像素子を例示する。また、半導体素子自体の構造などについての詳細な説明は省略し、本発明に係る部分についてのみ説明する。
この半導体パッケージ１００では、図１Ｂに示すように、半導体基板１０１の一方の面１０１ａに受光センサ（図示略）を含む回路素子１０３、信号処理回路など（図示略）が設けられてなる半導体素子１０２が、接着層１０５によって支持基板１０４に接合されている。
半導体基板１０１の一方の面１０１ａ上のうち、回路素子１０３が形成されていない領域に、電極パッド１０６が設けられている。半導体基板１０１には、電極パッド１０６が設けられた部分に、他方の面１０１ｂから一方の面１０１ａにわたって貫通孔１１２が形成されている。
また、半導体基板１０１の他方の面１０１ｂおよび貫通孔１１２の内側面には電気絶縁膜１０７が設けられている。さらに、貫通孔１１２内には、電気絶縁膜１０７を介して貫通孔１１２内に貫通電極１０８が設けられている。この貫通電極１０８のうち、電極パッド１０６と接合する部分１０８ｂが電極パッド１０６の底面１０６ａの面内に配されている。すなわち、貫通電極１０８のうち、電極パッド１０６と接合する部分１０８ｂの断面積は、電極パッド１０６の底面１０６ａの面積以下であり、かつ電極パッド１０６と接合する部分１０８ｂが底面１０６ａからはみ出ないように貫通電極１０８が形成されている。また図１Ｂに一例として示された半導体パッケージ１００では、貫通電極１０８のうち、電極パッド１０６と接合する部分１０８ｂは、半導体基板１０１の一方の面１０１ａ付近の端面であり、電極パッド１０６との接合端面である。
なお、半導体パッケージ１００の断面方向における貫通孔１１２および貫通電極１０８の形状は、図１に示した形状に限定されず、中太、中細（略中央部が端部よりも太い又は細い形状）などの異形をなしていてもよい。
貫通電極１０８から延長された外部配線１０９は、電気絶縁膜１０７を介して他方の面１０１ｂに設けられている。
他方の面１０１ｂに外部配線領域１１０が設けられており、この外部配線領域１１０と外部配線１０９の一端部とは電気的に接続されている。また、外部配線領域１１０には、半導体パッケージ１００の他方の面１００ｂを被覆している保護膜１１３の表面から突出するように、接続部として金属ポスト１１１が設けられている。金属ポスト１１１が設けられたことによって、半導体パッケージ１００は、別の基板などの外部端子との接続が容易に行える。
そして、半導体基板１０１の他方の面１０１ｂは、金属ポスト１１１以外の部分が保護膜１１３で被覆されている。
なお、図１Ｃに示すように、保護膜１１３を設けずに、貫通電極１０８や外部配線１０９を露出したままの形態としてもよい。
半導体基板１０１としては、半導体シリコン基板などが用いられる。
支持基板１０４としては、固体撮像素子の半導体素子１０２の感度波長域、すなわち有効波長域に対して十分実用的な透過率を有する材料からなるものが用いられる。特に、半導体素子１０２との接合温度における熱膨張率が半導体シリコン基板に近い材料が望ましい。
接着層１０５をなす接着剤としては、電気絶縁性を有しかつ十分な透過率を有する材料からなるものが用いられる。接着層１０５をなす接着剤としては、例えばポリイミド樹脂、エポキシ樹脂、ベンゾシクロブタン（ＢＣＢ）樹脂などが望ましい。
なお、回路素子１０３に含まれる受光センサ上にマイクロレンズ（図示略）が設けられている場合、図３Ａと図３Ｂに示すように、接着層１０５として、半導体基板１０１の一方の面１０１ａのうち、電極パッド１０６が存在する領域に設けられかつ回路素子１０３が存在する領域に開口を有する接着層パターン１０５ａが設けられてもよい。この接着層パターン１０５ａによって、半導体素子１０２と支持基板１０４とが接合され、回路素子１０３上に空隙１１４が設けられる。これにより、外部からの光が接着層パターン１０５ａを透過せずにマイクロレンズに入射でき、マイクロレンズ（図示略）の光学性能が十分に得られる。
接着層パターン１０５ａが、半導体基板１０１の一方の面１０１ａに設けられた回路素子１０３上に存在しない場合には、十分な透過率は必要でない。したがって、接着層パターン１０５ａをなす接着剤としては、一般的な熱硬化型接着剤、紫外線硬化型接着剤などを用いることができる。
また、図３Ｃに示すように、接着層パターン１０５ａは、回路素子１０３の周縁部全周にわたって設けられている必要はなく、半導体基板１０１の一方の面１０１ａのうち、電極パッド１０６の存在する領域を含んだ領域に設けられていればよい。さらには、図３Ｄに示すように、接着層パターン１０５ａは、電極パッド１０６を覆うように設けられていればよい。
なお、本発明では、接着層パターン１０５ａは、これらのパターンに限定されず、貫通孔１１２を物理的に補強することができればいかなるパターンであってもよい。
貫通電極１０８、外部配線１０９および外部配線領域１１０をなす材料としては、アルミニウム、銅などが半導体製造工程において標準的に用いられるが、電気配線として半導体素子１０２に悪影響を及ぼさない金属であればいかなる材料でも用いることができる。
金属ポスト１１１をなす材料としては、外部端子との接続に好ましい材料が用いられ、一般的には、銅、金、半田などが望ましい。
保護膜１１３は、電気絶縁性を有し、かつ十分な耐熱性と耐食性を有する材料からなる。保護膜１１３としては、低温ＣＶＤ法を利用して形成される窒化ケイ素膜、酸化ケイ素膜などが望ましい。また保護膜１１３を構成する材料としては、高分子樹脂材料であるポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂、ソルダーマスク用樹脂等でも構わない。
次に、図４Ａ〜図４Ｄ、図５Ａ〜図５Ｃ、図６Ａ〜図６Ｅを用いて、本発明の第一の態様に係る半導体パッケージの製造方法について説明する。
図４Ａ〜図４Ｄおよび図５Ａ〜図５Ｃは、ダイシング加工された半導体素子を用いた半導体パッケージの略製造工程の一例を示す断面図である。図６Ａ〜図６Ｅは、ウエハ状の半導体基板を用いた半導体パッケージの略製造工程の一例を示す断面図である。
ここでは、主に図４Ａ〜図４Ｄおよび図５Ａ〜図５Ｃを用いて説明する。
まず、図４Ａに示すように、半導体基板２０１の一方の面２０１ａに受光センサ（図示略）を含む回路素子２０３、信号処理回路（図示略）などが設けられてなる半導体素子２０２と、一方の表面２０４ａに接着層２０５が設けられた支持基板２０４とを準備する。
支持基板２０４としては、半導体素子２０２との接合時温度における熱膨張率が半導体基板２０１に近い部材を選択することが望ましい。具体的には、パイレックス（登録商標）ガラス、あるいは、液晶基板に一般的に用いられるガラス基板などが本態様の製造方法に好適である。なお、支持基板２０４は、回路素子２０３に光学特性が要求されない場合には透明である必要はない。
半導体素子２０２と支持基板２０４とを熱圧着により接合する場合、接着層２０５をなす接着剤としては、ポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂などを用いることが望ましい。
半導体素子２０２は、受光センサを備えた固体撮像素子であるため、用いられる接着剤としては、やはり、固体撮像素子の半導体素子２０２の感度波長領域、すなわち有効波長域に対して十分実用的な透過率を有するものが採用される。
なお、回路素子２０３の受光センサ上に配されているマイクロレンズ（図示略）などの制約から、接着層２０５として、回路素子２０３の存在する領域に接着剤層が存在しないように開口を有する接着層パターンを設ける場合には、接着剤には透過率が要求されず、一般的な熱硬化型接着剤、紫外線硬化型接着剤などを用いることができる。この場合、接着層２０５の厚みは、マイクロレンズの厚み以上であればよい。
また、半導体素子２０２と支持基板２０４との接合方法は、熱圧着に限定されるものではなく、金属共晶接合、あるいは陽極接合など、半導体素子の機能を損なわない接合方法であれば、いかなる方法も適用可能である。
半導体素子２０２と支持基板２０４との接合完了後の状態を図４Ｂおよび図６Ａに示す。
続いて、図４Ｃおよび図６Ｂに示すように、半導体基板２０１の他方の面２０１ｂ側から、半導体基板２０１を研摩加工して薄化する。
この研磨加工では、標準的なバックグラインダー装置（ＢＧ）、ケミカルメカニカルポリッシング装置（ＣＭＰ）などを用いる研磨方法が望ましく、これらの装置を併用する研磨方法がより望ましい。
半導体基板２０１の研磨量は、回路素子２０３が動作する最大深さ（例えばウエル層、埋込層などの厚み）が上限であり、この範囲内であれば研磨量は任意に設定できる。この半導体基板２０１の研磨量は、前記上限の範囲内で、後工程の半導体基板２０１のエッチング工程および電極パッド２０６の配置などから適宜決定される。
さらに、研磨方法は、ＢＧあるいはＣＭＰを用いる方法に限定されず、半導体基板２０１の他方の面２０１ｂを均一に、かつ後工程のエッチングマスク形成工程に支障のない範囲で薄形化処理できる方法であれば、いかなる方法も適用可能である。このような研磨方法としては、例えば、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、水酸化カリウム（ＫＯＨ）水溶液などを用いるウエットエッチング法、あるいは、反応性イオンエッチング（ＲＩＥ）、ケミカルドライエッチング（ＣＤＥ）などのドライエッチング法を用いてもよい。
続いて、図４Ｄに示すように、薄化処理された半導体基板２０１の他方の面２０１ｃに、後工程の半導体基板２０１のエッチング工程のマスクとなる薄膜２０７をパターン形成する。
薄膜２０７は、半導体素子２０２の機能が劣化しない条件で成膜することが望ましい。特に、半導体素子２０２が固体撮像素子である場合、半導体素子２０２に含まれる回路素子の受光センサ上に配されているマイクロレンズあるいはカラーフィルタなどの有機系材料からなる薄膜の機能が劣化しない条件で成膜することが望ましい。前記有機系材料の耐熱性は一般に２５０℃程度である。
薄膜２０７としては、例えば、２００℃程度で成膜可能な低温ＰＣＶＤ酸化膜、低温ＰＣＶＤ窒化膜、あるいは、スピンオングラス（ＳＯＧ）膜、フッ素樹脂などの回転塗布膜などを用いることが望ましい。
また、薄膜２０７のパターンは、後工程の半導体基板２０１のエッチング工程のエッチングパターンに応じて適宜決定される。一般的に半導体素子形成に利用されるシリコン（１００）基板の場合、後工程の半導体基板２０１の異方性エッチングの容易性から、薄膜２０７のパターンは矩形パターンが望ましい。
続いて、図５Ａと図６Ｃに示すように、薄膜２０７をマスクとして半導体基板２０１の異方性エッチングを行うことによって、電極パッド２０６の位置に、半導体基板２０１の他方の面２０１ｃから一方の面２０１ａにわたって貫通孔２０８を形成する。これにより、貫通孔２０８によって電極パッド２０６の他方の面（底面）２０６ａが半導体基板２０１の他方の面２０１ｂ側から露出した状態にする。
ここで、この工程では、少なくとも貫通孔２０８と電極パッド２０６とが接する部分において、貫通孔２０８の深さ方向と垂直な断面２０８ｂが、電極パッド２０６の他方の面（底面）２０６ａ内に配されるように、貫通孔２０８を形成する。すなわち、後工程において貫通孔２０８内に導電性物質を充填してなる貫通電極と電極パッド２０６との接合面全体が、電極パッド２０６の他方の面（底面）２０６ａ内に配されるように、貫通孔２０８を形成する。
なお、本発明では、半導体基板２０１の断面方向における貫通孔２０８の形状は、図５および図６に示した形状に限定されず、中太、中細（略中央部が端部よりも太い又は細い形状）などの異形をなすように形成してもよい。
さらに、この工程において、電極パッド２０６の他方の面（底面）２０６ａが貫通孔２０８内に露出した時点で、貫通孔２０８の形成を停止する。
ここで、この工程において、電極パッド２０６の他方の面（底面）２０６ａが貫通孔２０８内に露出するとは、電極パッド２０６の他方の面（底面）２０６ａのうち、貫通孔２０８の大きさ（貫通孔２０８の深さ方向と垂直な断面２０８ｂの面積）とほぼ等しい面積の部分が露出することを示している。
異方性エッチングとしては、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、水酸化カリウム（ＫＯＨ）水溶液などを用いるウエットエッチング法が望ましいが、反応性イオンエッチング（ＲＩＥ）、ケミカルドライエッチング（ＣＤＥ）などのドライエッチング法も用いることができる。
この態様の製造方法では、ドライエッチング法を用いる場合も、半導体基板２０１の他方の面２０１ｃ側からプラズマを照射するため、プラズマ照射により回路素子２０３が損傷して、性能が劣化することがない。
また、このエッチング工程では、電極パッド２０６の他方の面（底面）２０６ａ側に設けられている熱酸化膜などの絶縁膜（図示略）がエッチストッパーとして機能し、かつ接着層２０５を介して接合された支持基板２０４が電極パッド２０６の物理的な補強材として機能することにより、安定して貫通孔２０８を形成できる。また、電極パッド２０６の他方の面（底面）２０６ａ側に設けられている絶縁膜をエッチストッパーとして利用すれば、電極パッド２０６の他方の面（底面）２０６ａが貫通孔２０８内に露出した時点で、貫通孔２０８の形成を停止できる。したがって、貫通孔２０８が電極パッド２０６を完全に貫通してしまうような不具合の発生を防ぐことができる。また、半導体基板２０１の一方の面２０１ａに設けられた回路素子２０３を損傷することがない。
また、少なくとも貫通孔２０８と電極パッド２０６とが接する部分において、貫通孔２０８の深さ方向と垂直な断面２０８ｂが、電極パッド２０６の他方の面（底面）２０６ａ内に配されるように、貫通孔２０８を容易に形成できる。このため、貫通孔２０８内に導電性物質を充填してなる貫通電極の端面全体と電極パッド２０６の他方の面（底面）２０６ａとを完全に接合させることができる。したがって、電極パッド２０６と貫通電極との接続部において、配線抵抗を低下（低減）でき、信頼性の高い電気的接続が可能となる。
また、貫通電極の端面全体を電極パッド２０６と完全に接合させることができるため、熱履歴による特性の劣化などが少なく、環境信頼性の高い半導体パッケージを製造できる。
次に、貫通孔２０８内に設けられる貫通電極と貫通電極から延長されて半導体基板２０１の他方の面２０１ｃに設けられる外部配線とを、それぞれ半導体素子２０２から絶縁するために、半導体基板２０１の他方の面２０１ｃおよび貫通孔２０８内に電気絶縁膜２０９を形成する。
電気絶縁膜２０９は、エッチングマスクの薄膜２０７と同様に、回路素子２０３の機能が劣化しない条件で成膜することが望ましい。特に、回路素子２０３が固体撮像素子である場合には、回路素子２０３に含まれる受光センサ上に配されているマイクロレンズあるいはカラーフィルタなどの有機系材料からなる薄膜の機能が劣化しない条件で成膜することが望ましい。前記有機系材料の耐熱性は一般に２５０℃程度である。
電気絶縁膜２０９としては、例えば、２００℃程度で成膜可能な低温ＰＣＶＤ酸化膜、低温ＰＣＶＤ窒化膜、あるいは、スピンオングラス（ＳＯＧ）膜、フッ素樹脂などの回転塗布膜などを用いることが望ましい。
そして、電極パッド２０６の他方の面（底面）２０６ａ上に形成された電気絶縁膜を選択的に除去する。ここでは、標準的なレジストを用いた半導体フォトリソグラフィ工程およびエッチング工程が用いられる。貫通孔２０８の深さ、すなわち半導体基板２０１の厚さが大きい場合、スプレー塗布法などによりレジストを塗布し、長焦点深度を有する投影露光機などを用いてレジストを露光する。
続いて、図５Ｂおよび図６Ｄに示すように、電極パッド２０６の他方の面（底面）２０６ａを基端として、貫通孔２０８内に金属薄膜からなる貫通電極２１０を形成する。またこの貫通電極２１０から延長するように、半導体基板２０１の他方の面２０１ｃに外部配線２１１を形成する。また外部配線２１１の一端部と接続された外部配線領域２１２を、別の基板の外部端子（図示略）に対向する位置に形成する。
貫通電極２１０、外部配線２１１および外部配線領域２１２の形成は、一般的なスパッタリング法、蒸着法などで金属薄膜を形成した後、半導体フォトリソグラフィ工程およびエッチング工程により、金属薄膜を任意形状にパターニングすることにより、同時に行われる。上記電気絶縁膜の除去工程と同様に、貫通孔２０８の深さが大きい場合、スプレー塗布法などによりレジストを塗布し、長焦点深度を有する投影露光機などを用いてレジストを露光する。
なお、パターニングされた貫通電極２１０、外部配線２１１および外部配線領域２１２の表面には、信頼性向上の観点から必要に応じて金、ニッケルなどのメッキ表面処理を行うことが望ましい。
貫通電極２１０、外部配線２１１および外部配線領域２１２をなす材料としては、通常、アルミニウムが用いられるが、電極パッド２０６の構成材料と同じか、あるいは化学的親和性を有する材料であれば銅、ニッケル、金などの金属材料も用いることができる。
次に、貫通電極２１０、外部配線２１１および外部配線領域２１２を外気（湿気）から遮断するために、これらの上に保護膜２１３を形成する。保護膜２１３は、電気絶縁性を有し、かつ十分な耐熱性と耐食性を有する材料からなる。保護膜２１３としては、低温ＣＶＤ法を利用して形成される窒化ケイ素膜、酸化ケイ素膜などが望ましい。例えばプラズマＣＶＤ法などにより保護膜２１３となる窒化ケイ素膜や酸化ケイ素膜からなる薄膜を形成した後、外部配線領域２１２上に形成された薄膜の一部を半導体フォトリソグラフィ工程およびエッチング工程により選択的に除去して、外部配線領域２１２の一部を露出する。
なお、保護膜２１３を構成する材料としては、高分子樹脂材料であるポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂、ソルダーマスク用樹脂等でも構わない。例えば保護膜２１３がソルダーマスク用樹脂等からなり、別の基板の外部端子（図示略）との接続を想定したソルダーマスクを兼ねていてもよい。
続いて、図５Ｃおよび図６Ｅに示すように、上記のように露出した外部配線領域２１２の一部に、保護膜２１３の表面から突出するように金属ポスト２１４を形成する。
金属ポスト２１４の形成には、電解メッキ法、スタッドバンプ法などが用いられる。
金属ポスト２１４をなす材料としては、銅、金、半田などが好ましいが、別の基板の外部端子（図示略）と接続可能であれば、他の材料であってもよい。
ウエハ状態の半導体基板を用いて半導体パッケージを製造する場合、最後に、ウエハ状態の半導体パッケージをダイシングライン（図６Ｅの２点鎖線）に沿ってダイシング加工する。これにより図５Ｃに示すようなチップ化した半導体パッケージを得る。
ダイシング加工には、一般的なダイシング装置、あるいは、エッチング装置などが用いられる。
なお、本発明にあっては、半導体素子としては、この第一の態様の一例として示した固体撮像素子以外にも、発光素子、一般的なＩＣチップあるいはマイクロマシン素子なども適用可能である。
この第一の態様によれば、従来のようなワイヤボンディングは不要となり、半導体基板の一方の面に設けられた電極パッドの配置に制約されることなく、例えば外部配線を介して電極パッドと別の基板の外部端子との電気的接続が可能となる。このため、半導体パッケージの小型化を実現できる。
また、半導体基板の他方の面側において、金属ポスト以外の部分を全て保護膜で被覆することにより、半導体基板の他方の面において金属部分が露出しない配線構成となる。このため、高信頼性（高耐湿性）を有する半導体パッケージを実現できる。
貫通電極および外部配線を全て一般的な半導体製造装置を用いて加工できる。このため、安価かつ小型の半導体パッケージを実現できる。
貫通電極および外部配線は、通常の半導体の製造工程で使用されるフォトリソグラフィ技術が適用できる。この貫通電極および外部配線の加工精度は、半導体フォトリソグラフィ工程で決まるため、微細加工が可能となる。このため第一の態様に係る半導体パッケージは、基板の外部端子がフォトリソグラフィ技術により狭ピッチで形成された別の回路基板に十分対応でき、端子同士の接続が可能である。これにより複数の半導体素子がスタックされた、いわゆる三次元積層配線を有する半導体パッケージを提供できる。
また、この第一の態様に係る半導体パッケージでは、Ｖ溝などの切込領域を必要としないため、半導体基板において無駄な部分がなくなり、回路素子の収量（占有面積）を増加できる。
（第二の態様）
次に、図７Ａ、図７Ｂ、図８、図９を用いて、本発明の第二の態様に係る半導体パッケージについて説明する。
図７Ａは、本発明の第二の態様に係る半導体パッケージの一例を示す断面図である。図７Ｂは、本発明の第二の態様に係る半導体パッケージの他の例であり、図７Ａの底面に相当する部分からみた斜視図である。この図７Ａ、図７Ｂに示された半導体パーケージは、ダイシング加工されたものである。また、図７Ｂに示された半導体パッケージは、保護膜４１３が設けられていない以外は、図７Ａに示された半導体パーケージと同一の構成を有する。
図８は、個別のチップに切り出される前のウエハ状態の半導体パッケージの一例を示す断面図である。
図７Ａ、図７Ｂ、図８中、符号３００は半導体パッケージ、３０１は半導体基板、３０２は半導体素子、３０３は回路素子、３０４は支持基板、３０５は接着層、３０６は電極パッド、３０７は電気絶縁膜、３０８は貫通電極、３０９は外部配線、３１０は外部配線領域、３１１は金属ポスト、３１３は保護膜、４０１は半導体基板、４０２は半導体素子、４０６は電極パッド、４０７は電気絶縁膜、４０８は貫通電極、４０９は外部配線、４１０は外部配線領域、４１１は金属ポスト、４１２は貫通孔、４１３は保護膜、５００は積層状態の半導体パッケージを示している。
以下の説明では、回路素子３０３として固体撮像素子を例示する。また、半導体素子自体の構造などについての詳細説明は省略し、本発明に係る部分についてのみ説明する。
この半導体パッケージ５００では、図７Ａに示すように、第一の態様に従って得られた半導体パッケージ３００と、回路素子（図示略）を有する別の半導体基板４０１とが積層されている。半導体パッケージ３００の他方の面（下面）３００ｂから突出するように設けられた金属ポスト３１１と、半導体基板４０１の一方の面（上面）４０１ａに設けられた電極パッド４０６とが電気的に接続されている。
半導体基板４０１には、電極パッド４０６が設けられた部分に、他方の面４０１ｂから一方の面４０１ａにわたって貫通孔４１２が形成されている。貫通孔４１２内に、電極パッド４０６を基端として貫通電極４０８が設けられている。この貫通電極４０８から延長されて半導体基板４０１の他方の面４０１ｂに外部配線４０９が設けられている。
他方の面４０１ｂに外部配線領域４１０が設けられており、この外部配線領域４１０と外部配線４０９の一端部とは電気的に接続されている。また、外部配線領域４１０には、半導体基板４０１の他方の面４０１ｂを被覆している保護膜４１３の表面から突出するように、接続部として金属ポスト４１１が設けられている。金属ポスト４１１が設けられたことによって、半導体基板４０１は、別の基板などの外部端子との接続が容易に行える。
貫通電極４０８、外部配線４０９および外部配線領域４１０をなす材料としては、アルミニウム、銅などが望ましく用いられるが、電気配線として、半導体パッケージ３００および半導体基板４０１に悪影響を及ぼさない金属であればいかなる材料でも用いることができる。
金属ポスト４１１をなす材料としては、外部端子との接続に好ましい材料が用いられ、一般的には、銅、金、半田などが望ましい。
なお、回路素子３０３に含まれる受光センサ上にマイクロレンズ（図示略）が設けられている場合、図９に示すように、回路素子３０３が存在する領域に開口を有する接着層パターン３０５ａが設けられてもよい。この接着層パターン３０５ａによって、半導体素子３０２と支持基板３０４とが接合され、回路素子３０３上に空隙３１４が設けられる。これにより、外部からの光が接着層パターン３０５ａを透過せずにマイクロレンズに入射でき、マイクロレンズ（図示略）の光学性能が十分に得られる。
なお、この一例として示した半導体パッケージでは、２つの半導体基板を積層した構成を示したが、本発明の半導体パッケージはこれに限定されず、３つ以上の半導体基板を積層した構成とすることもできる。
次に、図１０Ａ〜図１０Ｃおよび図１１Ａ〜図１１Ｄを用いて、本発明の第二の態様に係る半導体パッケージの製造方法について説明する。
図１０Ａ〜図１０Ｃは、ダイシング加工された半導体基板を用いた半導体パッケージの略製造工程の一例を示す断面図である。図１１Ａ〜図１１Ｄは、ウエハ状態の半導体基板を用いた半導体パッケージの略製造工程の一例を示す断面図である。
ここでは、主に図１０Ａ〜図１０Ｃを用いて説明する。
まず、図１０Ａおよび図１１Ａに示すように、上述の第一の実施形態の製造方法に従って得られた半導体パッケージ６００と、一方の面７０１ａに回路素子（図示略）、信号処理回路（図示略）および電極パッド７０６などが設けられた半導体基板７０１とを準備する。
続いて、図１０Ｂおよび図１１Ｂに示すように、半導体パッケージ６００の他方の面６００ｂから突出するように設けられた金属ポスト６１１と、半導体基板７０１の一方の面７０１ａに設けられた電極パッド７０６とが電気的に接続されるように、半導体パッケージ６００と半導体基板７０１とを熱圧着などの方法で接合する。
なお、半導体パッケージ６００と半導体基板７０１との接合方法は、熱圧着に限定されるものではなく、金属共晶接合、あるいは陽極接合など、半導体素子の機能を損なわない接合方法であれば、いかなる方法も適用可能である。
続いて、半導体基板７０１の他方の面７０１ｂ側から、半導体基板７０１を研摩加工して薄化する（図１０Ｂ、図１１Ｃ参照）。
この研磨加工では、標準的なバックダラインダー装置（ＢＧ）、ケミカルメカニカルポリッシング装置（ＣＭＰ）などを用いる研磨方法が望ましく、これらの装置を併用する研磨方法がより望ましい。
半導体基板７０１の研磨量は、第一の実施形態と同様に、回路素子（図示略）が動作する最大深さ（例えばウエル層、埋込層などの厚み）が上限であり、この範囲内であれば研磨量は任意に設定できる。この半導体基板７０１の研磨量は、前記上限の範囲内で、後工程の半導体基板７０１のエッチング工程および電極パッド７０６の配置などから適宜決定される。
さらに、研磨方法は、ＢＧあるいはＣＭＰを用いる方法に限定されず、半導体基板７０１の他方の面７０１ｂを均一に、後工程のエッチングマスク形成工程に支障のない範囲で薄化処理できる方法であれば、いかなる方法も適用可能である。このような研磨方法としては、例えば、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、水酸化カリウム（ＫＯＨ）水溶液などを用いるウエットエッチング法、あるいは、反応性イオンエッチング（ＲＩＥ）、ケミカルドライエッチング（ＣＤＥ）などのドライエッチング法を用いてもよい。
続いて、図１０Ｃに示すように、薄化処理された半導体基板７０１の他方の面７０１ｃに対し、第一の実施形態と同様の加工を施すことにより、貫通電極７０８、外部配線７０９、外部配線領域７１０、金属ポスト７１１および保護膜７１３を設ける。
ここで、貫通孔７１２、貫通電極７０８、外部配線７０９、外部配線領域７１０および金属ポスト７１１を形成する工程において、半導体パッケージ６００が、半導体基板７０１の支持基板としての役割を果たすため、加工が容易となる。
また、外部配線領域７１０および金属ポスト７１１は、別の基板の外部端子（図示略）との電気的な接続を可能とする位置に配されることが望ましい。
ウエハ状態の半導体基板を用いて半導体パッケージを製造する場合、最後に、ウエハ状態の半導体パッケージをダイシングライン（図１１Ｄの２点鎖線）に沿ってダイシング加工する。これにより図１０Ｃに示すようなチップ化した半導体パッケージを得る。
ダイシング加工には、一般的なダイシング装置、あるいは、エッチング装置などが用いられる。
なお、本発明にあっては、半導体素子としては、この第二の態様の一例として示した固体撮像素子以外にも、発光素子、一般的なＩＣチップあるいはマイクロマシン素子なども適用可能である。
また、図１２に示すように、半導体基板７０１にスルー配線用のダミー電極パッド７１５を設け、このダミー電極パッド７１５を介して、半導体パッケージ６００の金属ポスト６１１と半導体基板７０１の貫通電極７０８とを電気的に接続してもよい。この場合、直接的に、半導体パッケージ６００の外部配線６０９および外部配線領域６１０を、外部配線７０９、外部配線領域７１０および金属ポスト７１１を介して、半導体パッケージの外部に引き出すことができる。すなわち、半導体基板７０１の貫通電極７０８にインターポーザ機能を持たせることも可能になる。このような構成は、例えば、図１０Ｃにおける半導体パッケージ６００を駆動させるための電源供給ラインなどとして有効である。
さらに、この第二の態様では、図１１Ａ〜図１１Ｄに示すように、ウエハ状態で複数の半導体基板を積層する場合には、最大の半導体基板の電極配置と同じ電極配置を、他の半導体基板にも設けておく必要がある。
この第二の態様によれば、従来のようなワイヤボンディングは不要となり、半導体基板の一方の面に設けられた電極パッドの配置に制約されることなく、電極パッドと別の基板の外部端子との電気的接続が可能となるため、半導体パッケージの小型化を実現できる。
また、半導体基板の他方の面側において、金属ポスト以外の部分を全て保護膜で被覆することにより、半導体基板の他方の面において金属部分が露出しない配線構成となる。このため、高信頼性（高耐湿性）を有する半導体パッケージを実現できる。
貫通電極および外部配線を全て一般的な半導体製造装置を用いて加工できる。このため、安価かつ小型の半導体パッケージを実現することができる。
貫通電極および外部配線は、通常の半導体の製造工程で使用されるフォトリソグラフィ技術が適用できる。この貫通電極および外部配線の加工精度は、半導体フォトリソグラフィ工程で決まるため、微細加工が可能となる。このため第二の態様に係る半導体パッケージは、基板の外部端子がフォトリソグラフィ技術により狭ピッチで形成された別の回路基板に十分対応でき、端子同士の接続が可能である。これにより複数の半導体素子がスタックされた、いわゆる三次元積層配線を有する半導体パッケージを提供できる。
また、この第二の態様に係る半導体パッケージでは、Ｖ溝などの切込領域を必要としないため、半導体基板において無駄な部分がなくなり、回路素子の収量（占有面積）を増加できる。
以上、本発明の好ましい実施例を説明したが、本発明はこれら実施例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
本発明に係る半導体パッケージおよびその製造方法は、ウエハレベルＣＳＰの半導体パッケージや、ウエハレベル以外の半導体パッケージに適用可能であり、高精度かつ高信頼性を有する安価な半導体パッケージを実現することができる。

Claims (20)

  1. 半導体パッケージであって、
    半導体基板の一方の面に回路素子が設けられた半導体素子と、
    前記半導体基板の他方の面に設けられた外部配線領域と、
    前記半導体基板の一方の面に配置された支持基板と、
    前記半導体基板の一方の面に配置された電極パッドと、
    前記電極パッドから前記半導体基板の他方の面に到達する貫通電極と、を有する。
  2. 請求項１に記載の半導体パッケージであって、
    前記外部配線領域に、外部端子を接続するための接続部が設けられている。
  3. 請求項１に記載の半導体パッケージであって、
    前記半導体基板の一方の面に接着層が設けられ、この接着層によって前記半導体基板の一方の面と支持基板とが接着、固定されている。
  4. 請求項１に記載の半導体パッケージであって、
    前記電極パッドは、前記半導体基板の一方の面において前記回路素子が存しない領域に配置されている。
  5. 請求項１に記載の半導体パッケージであって、
    前記貫通電極から延長されて前記外部配線領域に接続される外部配線が設けられている。
  6. 請求項２に記載の半導体パッケージであって、
    前記半導体基板の他方の面側において、前記接続部以外の部分が全て保護膜で被覆されている。
  7. 請求項１に記載の半導体パッケージであって、
    前記支持基板は光透過性を有する材料からなる。
  8. 請求項３に記載の半導体パッケージであって、
    前記接着層は、少なくとも前記半導体基板の一方の面のうち、前記電極パッドの存する領域に設けられている。
  9. 請求項１に記載の半導体パッケージであって、
    前記外部配線領域は、外部端子と対向するように配置されている。
  10. 請求項１に記載の半導体パッケージであって、
    前記半導体基板が２層以上積層されている。
  11. 請求項１０に記載の半導体パッケージであって、
    前記貫通電極から他の半導体素子の端子と接続するための外部配線が延出されている。
  12. 請求項１に記載の半導体パッケージであって、
    前記貫通電極のうち、前記電極パッドと接合する部分が前記電極パッドの面内に配されている。
  13. 半導体基板の一方の面に回路素子が設けられた半導体素子と、前記半導体基板の他方の面に設けられた外部配線領域と、を備えた半導体パッケージの製造方法であって、
    前記半導体基板の一方の面に支持基板を接着固定する工程Ａと、
    前記半導体基板の他方の面を薄化する工程Ｂと、
    前記半導体基板の一方の面に配置された電極パッドに到達する貫通孔を、前記半導体基板の他方の面から形成する工程Ｃと、
    前記貫通孔内に貫通電極を形成する工程Ｄと、を有する。
  14. 請求項１３に記載の半導体パッケージの製造方法であって、
    前記工程Ｃにおいて、前記貫通孔を、少なくとも前記電極パッドと接する部分において貫通孔の断面が前記電極パッド内に配されるように形成する。
  15. 請求項１３に記載の半導体パッケージの製造方法であって、
    前記工程Ｃにおいて、前記電極パッドが前記貫通孔内に露出した時点で前記貫通孔の形成を停止する。
  16. 請求項１３に記載の半導体パッケージの製造方法であって、
    前記工程Ｄにおいて、前記貫通孔内に貫通電極を形成すると同時に、前記外部配線領域と貫通電極を接続するための外部配線を形成する。
  17. 請求項１３に記載の半導体パッケージの製造方法であって、
    前記工程Ｄにおいて、前記外部配線領域に、外部端子を接続するための接続部を設ける。
  18. 請求項１３に記載の半導体パッケージの製造方法であって、
    前記工程Ａにおいて、ウエハ状の半導体基板を備えた半導体素子を用意し、
    前記工程Ｄの後に、前記ウエハ状の半導体基板をダイシング加工する工程Ｅを有する。
  19. 請求項１３に記載の半導体パッケージの製造方法であって、
    前記半導体基板として、前記電極パッドが、前記半導体基板の一方の面において前記回路素子が存しない領域に配置されている半導体基板を用いる。
  20. 請求項１３に記載の半導体パッケージの製造方法であって、
    前記工程Ｄの後に、前記半導体基板の他方の面側において、前記接続部以外の部分を全て保護膜で被覆する工程を有する。
JP2009120410A 2003-08-28 2009-05-18 半導体パッケージおよびその製造方法 Pending JP2009194396A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009120410A JP2009194396A (ja) 2003-08-28 2009-05-18 半導体パッケージおよびその製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003304848 2003-08-28
JP2003419613 2003-12-17
JP2009120410A JP2009194396A (ja) 2003-08-28 2009-05-18 半導体パッケージおよびその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2005513510A Division JP4722702B2 (ja) 2003-08-28 2004-08-25 半導体パッケージおよびその製造方法

Publications (1)

Publication Number Publication Date
JP2009194396A true JP2009194396A (ja) 2009-08-27

Family

ID=34277643

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2005513510A Active JP4722702B2 (ja) 2003-08-28 2004-08-25 半導体パッケージおよびその製造方法
JP2009120410A Pending JP2009194396A (ja) 2003-08-28 2009-05-18 半導体パッケージおよびその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2005513510A Active JP4722702B2 (ja) 2003-08-28 2004-08-25 半導体パッケージおよびその製造方法

Country Status (7)

Country Link
US (1) US7180149B2 (ja)
EP (1) EP1662564B1 (ja)
JP (2) JP4722702B2 (ja)
KR (1) KR101180815B1 (ja)
AU (1) AU2004268299B2 (ja)
CA (1) CA2536799C (ja)
WO (1) WO2005022631A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011092950A1 (ja) 2010-01-27 2011-08-04 富士フイルム株式会社 ソルダーレジスト用重合性組成物及びソルダーレジストパターンの形成方法
WO2012015076A1 (en) 2010-07-29 2012-02-02 Fujifilm Corporation Polymerizable composition
EP2498130A2 (en) 2011-03-08 2012-09-12 Fujifilm Corporation Curable composition for solid-state imaging device, and photosensitive layer, permanent pattern, wafer-level lens, solid-state imaging device and pattern forming method each using the composition
US8735483B2 (en) 2010-05-19 2014-05-27 Fujifilm Corporation Polymerizable composition
US8766388B2 (en) 2010-09-22 2014-07-01 Fujifilm Corporation Polymerizable composition, and photosensitive layer, permanent pattern, wafer-level lens, solid-state imaging device and pattern forming method each using the composition
JPWO2016117124A1 (ja) * 2015-01-23 2017-11-02 オリンパス株式会社 撮像装置および内視鏡

Families Citing this family (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4000507B2 (ja) 2001-10-04 2007-10-31 ソニー株式会社 固体撮像装置の製造方法
US7056810B2 (en) * 2002-12-18 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor apparatus, and semiconductor apparatus and electric appliance
US7419852B2 (en) * 2004-08-27 2008-09-02 Micron Technology, Inc. Low temperature methods of forming back side redistribution layers in association with through wafer interconnects, semiconductor devices including same, and assemblies
WO2006092754A2 (en) * 2005-03-02 2006-09-08 Koninklijke Philips Electronics N.V. A method of manufacturing a semiconductor packages and packages made
US7371676B2 (en) * 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US7393770B2 (en) * 2005-05-19 2008-07-01 Micron Technology, Inc. Backside method for fabricating semiconductor components with conductive interconnects
JP2007012995A (ja) * 2005-07-01 2007-01-18 Toshiba Corp 超小型カメラモジュール及びその製造方法
KR101134168B1 (ko) * 2005-08-24 2012-04-09 삼성전자주식회사 반도체 칩 및 그 제조 방법과, 그를 이용한 표시 패널 및그 제조 방법
SG130061A1 (en) 2005-08-24 2007-03-20 Micron Technology Inc Microelectronic devices and microelectronic support devices, and associated assemblies and methods
JP4745007B2 (ja) * 2005-09-29 2011-08-10 三洋電機株式会社 半導体装置及びその製造方法
JP2009512213A (ja) * 2005-10-11 2009-03-19 ボク，タエソック シリコン・バイア・コンタクトを利用したシーモス・イメージセンサーのウェハー・レべル・パッケージおよびその製造方法
US7393758B2 (en) * 2005-11-03 2008-07-01 Maxim Integrated Products, Inc. Wafer level packaging process
US7307348B2 (en) 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
KR100691398B1 (ko) * 2006-03-14 2007-03-12 삼성전자주식회사 미소소자 패키지 및 그 제조방법
KR100748722B1 (ko) * 2006-04-03 2007-08-13 삼성전자주식회사 미소소자 패키지 모듈 및 그 제조방법
US7659612B2 (en) 2006-04-24 2010-02-09 Micron Technology, Inc. Semiconductor components having encapsulated through wire interconnects (TWI)
JP5114017B2 (ja) * 2006-05-11 2013-01-09 オリンパス株式会社 半導体装置、該半導体装置の製造方法
US7626269B2 (en) * 2006-07-06 2009-12-01 Micron Technology, Inc. Semiconductor constructions and assemblies, and electronic systems
KR100832845B1 (ko) * 2006-10-03 2008-05-28 삼성전자주식회사 반도체 패키지 구조체 및 그 제조 방법
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7791199B2 (en) * 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
JP4403424B2 (ja) * 2006-11-30 2010-01-27 ソニー株式会社 固体撮像装置
US7531443B2 (en) * 2006-12-08 2009-05-12 Micron Technology, Inc. Method and system for fabricating semiconductor components with through interconnects and back side redistribution conductors
KR100833194B1 (ko) * 2006-12-19 2008-05-28 삼성전자주식회사 반도체 칩의 배선층이 기판에 직접 연결된 반도체 패키지및 그 제조방법
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US7618857B2 (en) * 2007-01-17 2009-11-17 International Business Machines Corporation Method of reducing detrimental STI-induced stress in MOSFET channels
US8013350B2 (en) * 2007-02-05 2011-09-06 Panasonic Corporation Optical device and method for manufacturing optical device, and camera module and endoscope module equipped with optical device
CN101675516B (zh) 2007-03-05 2012-06-20 数字光学欧洲有限公司 具有通过过孔连接到前侧触头的后侧触头的芯片
JP4380718B2 (ja) * 2007-03-15 2009-12-09 ソニー株式会社 半導体装置の製造方法
US7767544B2 (en) * 2007-04-12 2010-08-03 Micron Technology Inc. Semiconductor fabrication method and system
JP5301108B2 (ja) 2007-04-20 2013-09-25 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
US8183151B2 (en) 2007-05-04 2012-05-22 Micron Technology, Inc. Methods of forming conductive vias through substrates, and structures and assemblies resulting therefrom
US20080308922A1 (en) * 2007-06-14 2008-12-18 Yiwen Zhang Method for packaging semiconductors at a wafer level
KR100826989B1 (ko) * 2007-06-20 2008-05-02 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조방법
JP2009016623A (ja) * 2007-07-05 2009-01-22 Olympus Corp 半導体パッケージ
JP5572089B2 (ja) 2007-07-27 2014-08-13 テッセラ，インコーポレイテッド 適用後パッド延在部を伴う再構成ウエハ積層パッケージング
KR101588723B1 (ko) 2007-07-31 2016-01-26 인벤사스 코포레이션 실리콘 쓰루 비아를 사용하는 반도체 패키지 공정
JP5645662B2 (ja) 2007-08-03 2014-12-24 テッセラ，インコーポレイテッド 積層型マイクロエレクトロニクスアセンブリを製造する方法及び積層型マイクロエレクトロニクスユニット
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
CN101123231B (zh) * 2007-08-31 2010-11-03 晶方半导体科技（苏州）有限公司 微机电系统的晶圆级芯片尺寸封装结构及其制造方法
JP4693827B2 (ja) * 2007-09-20 2011-06-01 株式会社東芝 半導体装置とその製造方法
US7547630B2 (en) * 2007-09-26 2009-06-16 Texas Instruments Incorporated Method for stacking semiconductor chips
JP4468427B2 (ja) 2007-09-27 2010-05-26 株式会社東芝 半導体装置の製造方法
JP5172267B2 (ja) * 2007-10-09 2013-03-27 富士フイルム株式会社 撮像装置
FR2922682A1 (fr) * 2007-10-23 2009-04-24 St Microelectronics Rousset Procede de fabrication d'un micromodule de capture d'images
JP5197219B2 (ja) * 2007-11-22 2013-05-15 パナソニック株式会社 半導体装置およびその製造方法
JP2009147218A (ja) 2007-12-17 2009-07-02 Toshiba Corp 半導体装置とその製造方法
JP4799543B2 (ja) * 2007-12-27 2011-10-26 株式会社東芝 半導体パッケージ及びカメラモジュール
KR101446330B1 (ko) * 2008-01-29 2014-10-02 삼성전자주식회사 관통 비아를 갖는 이미지 센서
CN101499480B (zh) * 2008-01-30 2013-03-20 松下电器产业株式会社 半导体芯片及半导体装置
JP5271561B2 (ja) * 2008-02-15 2013-08-21 本田技研工業株式会社 半導体装置および半導体装置の製造方法
JP5271562B2 (ja) * 2008-02-15 2013-08-21 本田技研工業株式会社 半導体装置および半導体装置の製造方法
JP4713602B2 (ja) * 2008-02-21 2011-06-29 パナソニック株式会社 基板モジュールおよびその製造方法ならびに電子機器
US20090212381A1 (en) * 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US20100053407A1 (en) * 2008-02-26 2010-03-04 Tessera, Inc. Wafer level compliant packages for rear-face illuminated solid state image sensors
DE202008005708U1 (de) * 2008-04-24 2008-07-10 Vishay Semiconductor Gmbh Oberflächenmontierbares elektronisches Bauelement
JP5639052B2 (ja) 2008-06-16 2014-12-10 テッセラ，インコーポレイテッド ウェハレベルでの縁部の積重ね
JP5242282B2 (ja) 2008-07-31 2013-07-24 株式会社東芝 半導体装置とその製造方法
JP2010040862A (ja) * 2008-08-06 2010-02-18 Fujikura Ltd 半導体装置
JP4818332B2 (ja) * 2008-08-12 2011-11-16 株式会社東芝 半導体装置、半導体装置の製造方法、及びカメラモジュール
US8860092B1 (en) 2008-09-22 2014-10-14 Hrl Laboratories, Llc Metallic sub-collector for HBT and BJT transistors
US10515872B1 (en) 2008-09-22 2019-12-24 Hrl Laboratories, Llc Metallic sub-collector for HBT and BJT transistors
JP5408995B2 (ja) * 2008-12-24 2014-02-05 株式会社フジクラ 半導体パッケージ
JP2010177568A (ja) * 2009-01-30 2010-08-12 Panasonic Corp 半導体装置およびそれを用いた電子機器、ならびに半導体装置の製造方法
JP2010177569A (ja) * 2009-01-30 2010-08-12 Panasonic Corp 光学デバイス及びその製造方法
KR101187214B1 (ko) 2009-03-13 2012-10-02 테세라, 인코포레이티드 본드 패드를 통과하여 연장된 비아를 갖는 마이크로전자 소자를 포함하는 적층형 마이크로전자 어셈블리
JP2010245121A (ja) * 2009-04-01 2010-10-28 Toshiba Corp 半導体装置
ES2785075T3 (es) 2009-07-30 2020-10-05 Qualcomm Inc Sistemas en paquetes
TWI497658B (zh) * 2009-10-07 2015-08-21 Xintec Inc 晶片封裝體及其製造方法
JP2011146486A (ja) * 2010-01-13 2011-07-28 Panasonic Corp 光学デバイスおよびその製造方法ならびに電子機器
JP2011187754A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 固体撮像装置及びその製造方法
US8536671B2 (en) * 2010-06-07 2013-09-17 Tsang-Yu Liu Chip package
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8692358B2 (en) * 2010-08-26 2014-04-08 Yu-Lung Huang Image sensor chip package and method for forming the same
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
KR101059490B1 (ko) 2010-11-15 2011-08-25 테세라 리써치 엘엘씨 임베드된 트레이스에 의해 구성된 전도성 패드
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
FR2969381A1 (fr) * 2010-12-21 2012-06-22 St Microelectronics Crolles 2 Puce electronique comportant des piliers de connexion, et procede de fabrication
US8461691B2 (en) * 2011-04-29 2013-06-11 Infineon Technologies Ag Chip-packaging module for a chip and a method for forming a chip-packaging module
CN102779800B (zh) * 2011-05-09 2015-10-07 精材科技股份有限公司 晶片封装体及其形成方法
JP6002372B2 (ja) * 2011-08-05 2016-10-05 株式会社フジクラ 貫通配線付き接合基板
JP5836019B2 (ja) * 2011-09-01 2015-12-24 株式会社フジクラ 部品内蔵基板およびその製造方法
JP2013143520A (ja) * 2012-01-12 2013-07-22 Sony Corp 撮像装置および撮像装置の製造方法
US8916980B2 (en) * 2012-02-16 2014-12-23 Omnivision Technologies, Inc. Pad and circuit layout for semiconductor devices
US10269863B2 (en) * 2012-04-18 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for via last through-vias
CN104364894B (zh) 2012-05-30 2019-04-23 奥林巴斯株式会社 摄像装置、半导体装置及摄像单元
JP6147250B2 (ja) * 2012-05-30 2017-06-14 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
WO2013179764A1 (ja) 2012-05-30 2013-12-05 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
JP6395600B2 (ja) * 2012-05-30 2018-09-26 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
KR101401988B1 (ko) 2012-09-07 2014-05-30 주식회사 동부하이텍 반도체 패키지 및 반도체 패키지 형성 방법
JP6007694B2 (ja) 2012-09-14 2016-10-12 ソニー株式会社 固体撮像装置及び電子機器
JP2014086465A (ja) * 2012-10-19 2014-05-12 Toshiba Corp 固体撮像装置
CN104284060B (zh) * 2013-07-12 2019-07-02 鸿富锦精密工业（深圳）有限公司 相机模组
JP2015056557A (ja) * 2013-09-12 2015-03-23 株式会社東芝 半導体装置
DE102014101366B3 (de) * 2014-02-04 2015-05-13 Infineon Technologies Ag Chip-Montage an über Chip hinausstehender Adhäsions- bzw. Dielektrikumsschicht auf Substrat
TWI628723B (zh) * 2015-03-10 2018-07-01 精材科技股份有限公司 一種晶片尺寸等級的感測晶片封裝體及其製造方法
WO2017036381A1 (zh) * 2015-09-02 2017-03-09 苏州晶方半导体科技股份有限公司 封装结构及封装方法
TWI649856B (zh) * 2016-05-13 2019-02-01 精材科技股份有限公司 晶片封裝體與其製造方法
KR102486561B1 (ko) 2017-12-06 2023-01-10 삼성전자주식회사 재배선의 형성 방법 및 이를 이용하는 반도체 소자의 제조 방법
JP7462263B2 (ja) 2020-03-24 2024-04-05 パナソニックＩｐマネジメント株式会社 半導体素子および固体撮像装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0321859U (ja) * 1989-07-12 1991-03-05
JP2002094082A (ja) * 2000-07-11 2002-03-29 Seiko Epson Corp 光素子及びその製造方法並びに電子機器
JP2002208655A (ja) * 2000-06-02 2002-07-26 Seiko Epson Corp 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
JP2002329852A (ja) * 2001-05-01 2002-11-15 Fuji Film Microdevices Co Ltd 固体撮像装置及びその製造方法
WO2003041174A1 (fr) * 2001-11-05 2003-05-15 Mitsumasa Koyanagi Capteur d'images a semi-conducteur et procede de fabrication associe

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL108359A (en) 1994-01-17 2001-04-30 Shellcase Ltd Method and device for creating integrated circular devices
JP3313547B2 (ja) 1995-08-30 2002-08-12 沖電気工業株式会社 チップサイズパッケージの製造方法
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
US6780661B1 (en) 2000-04-12 2004-08-24 Finisar Corporation Integration of top-emitting and top-illuminated optoelectronic devices with micro-optic and electronic integrated circuits
JP2001351997A (ja) 2000-06-09 2001-12-21 Canon Inc 受光センサーの実装構造体およびその使用方法
DE10141571B8 (de) 2001-08-24 2005-05-25 Schott Ag Verfahren zum Zusammenbau eines Halbleiterbauelements und damit hergestellte integrierte Schaltungsanordnung, die für dreidimensionale, mehrschichtige Schaltungen geeignet ist
AU2002333693A1 (en) 2001-08-24 2003-04-01 Schott Glas Method for producing micro-electromechanical components
TWI229435B (en) * 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
JP2004095849A (ja) * 2002-08-30 2004-03-25 Fujikura Ltd 貫通電極付き半導体基板の製造方法、貫通電極付き半導体デバイスの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0321859U (ja) * 1989-07-12 1991-03-05
JP2002208655A (ja) * 2000-06-02 2002-07-26 Seiko Epson Corp 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
JP2002094082A (ja) * 2000-07-11 2002-03-29 Seiko Epson Corp 光素子及びその製造方法並びに電子機器
JP2002329852A (ja) * 2001-05-01 2002-11-15 Fuji Film Microdevices Co Ltd 固体撮像装置及びその製造方法
WO2003041174A1 (fr) * 2001-11-05 2003-05-15 Mitsumasa Koyanagi Capteur d'images a semi-conducteur et procede de fabrication associe

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011092950A1 (ja) 2010-01-27 2011-08-04 富士フイルム株式会社 ソルダーレジスト用重合性組成物及びソルダーレジストパターンの形成方法
US9389505B2 (en) 2010-01-27 2016-07-12 Fujifilm Corporation Polymerizable composition for solder resist, and solder resist pattern formation method
US8735483B2 (en) 2010-05-19 2014-05-27 Fujifilm Corporation Polymerizable composition
WO2012015076A1 (en) 2010-07-29 2012-02-02 Fujifilm Corporation Polymerizable composition
US8728712B2 (en) 2010-07-29 2014-05-20 Fujifilm Corporation Polymerizable composition
US8766388B2 (en) 2010-09-22 2014-07-01 Fujifilm Corporation Polymerizable composition, and photosensitive layer, permanent pattern, wafer-level lens, solid-state imaging device and pattern forming method each using the composition
US9389507B2 (en) 2010-09-22 2016-07-12 Fujifilm Corporation Polymerizable composition, and photosensitive layer, permanent pattern, wafer-level lens, solid-state imaging device and pattern forming method each using the composition
EP2498130A2 (en) 2011-03-08 2012-09-12 Fujifilm Corporation Curable composition for solid-state imaging device, and photosensitive layer, permanent pattern, wafer-level lens, solid-state imaging device and pattern forming method each using the composition
JPWO2016117124A1 (ja) * 2015-01-23 2017-11-02 オリンパス株式会社 撮像装置および内視鏡

Also Published As

Publication number Publication date
EP1662564B1 (en) 2018-05-30
US7180149B2 (en) 2007-02-20
AU2004268299A1 (en) 2005-03-10
KR101180815B1 (ko) 2012-09-07
JPWO2005022631A1 (ja) 2006-10-26
CA2536799A1 (en) 2005-03-10
US20050056903A1 (en) 2005-03-17
EP1662564A1 (en) 2006-05-31
WO2005022631A1 (ja) 2005-03-10
KR20060115720A (ko) 2006-11-09
JP4722702B2 (ja) 2011-07-13
AU2004268299B2 (en) 2009-05-21
EP1662564A4 (en) 2011-08-03
CA2536799C (en) 2013-11-12

Similar Documents

Publication Publication Date Title
JP4722702B2 (ja) 半導体パッケージおよびその製造方法
JP4160083B2 (ja) 光学装置用モジュール及び光学装置用モジュールの製造方法
US8174090B2 (en) Packaging structure
KR101173698B1 (ko) 반도체 칩의 제조 방법, 반도체 칩, 반도체 장치의 제조방법 및 반도체 장치
US8153458B2 (en) Image sensing devices and methods for fabricating the same
US20090050996A1 (en) Electronic device wafer level scale packages and fabrication methods thereof
US20100013080A1 (en) Semiconductor device package with insulator ring
JP2004088082A (ja) 固体撮像装置およびその製造方法
JP2007059470A (ja) 半導体装置およびその製造方法
US20110169118A1 (en) Optical device, method of manufacturing the same, and electronic apparatus
US20090050995A1 (en) Electronic device wafer level scale packges and fabrication methods thereof
JP2009267122A (ja) 半導体装置
JP2009016623A (ja) 半導体パッケージ
CN107369695B (zh) 晶片封装体与其制造方法
US8237258B2 (en) Semiconductor module including a semiconductor device, a device mounting board, and a protecting layer therebetween
TWI520322B (zh) 低輪廓感測器模組及其製造方法
JP2008005471A (ja) 圧電発振器およびその製造方法
CN100470769C (zh) 半导体封装体及其制造方法
JP2004031498A (ja) 固体撮像装置の製造方法
TWI643325B (zh) 影像感測器及其製造方法
JP4806468B2 (ja) 半導体モジュール
CN114823373A (zh) 板级系统级封装方法及封装结构
JP2008073818A (ja) 電子部品および複合電子部品
JP2011096952A (ja) 回路装置およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090617

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090617

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090529

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090706

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120529

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120730

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121023