TWI795187B - 半導體封裝結構及其形成方法 - Google Patents

半導體封裝結構及其形成方法 Download PDF

Info

Publication number
TWI795187B
TWI795187B TW111102803A TW111102803A TWI795187B TW I795187 B TWI795187 B TW I795187B TW 111102803 A TW111102803 A TW 111102803A TW 111102803 A TW111102803 A TW 111102803A TW I795187 B TWI795187 B TW I795187B
Authority
TW
Taiwan
Prior art keywords
heat sink
substrate
die
semiconductor package
forming
Prior art date
Application number
TW111102803A
Other languages
English (en)
Other versions
TW202245172A (zh
Inventor
葉書伸
林柏堯
汪金華
林昱聖
鄭心圃
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202245172A publication Critical patent/TW202245172A/zh
Application granted granted Critical
Publication of TWI795187B publication Critical patent/TWI795187B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29016—Shape in side view
    • H01L2224/29017—Shape in side view being non uniform along the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

一種半導體封裝結構，包括：中介基板，形成於封裝基板之上；晶粒，位於中介基板之上；第一散熱片，位於封裝基板之上；以及第二散熱片，位於晶粒之上，且連接至第一散熱片，第一散熱片的熱膨脹係數與第二散熱片的熱膨脹係數不同。

Description

半導體封裝結構及其形成方法
本發明實施例係有關於一種半導體裝置的形成方法，且特別有關於一種包括封裝結構的形成方法。
半導體裝置用於各種不同的電子應用，例如個人電腦、行動電話、數位相機、及其他電子設備。半導體裝置通常以依序沉積絕緣或介電層、導電層、及半導體層材料於半導體基板之上，且使用微影圖案化各材料層以形成其上的電路元件及零件製造。許多積體電路通常於單一半導體晶圓上製造，並沿著切割線切割積體電路之間而分割晶圓上的個別的晶粒。個別的晶粒通常在例如多晶片模組中或在其他類型的封裝中分別封裝。
晶片封裝不僅提供半導體裝置保護，使其免於環境汙染，亦提供了封裝在其中的半導體裝置的連接界面。 發展出更小的封裝結構，使用更小的面積或更低的高度以封裝半導體裝置。
發展了新的封裝科技以更進一步改善晶粒的密度及功能。這些相對新型的晶粒的封裝科技面對製造的挑戰。
本發明實施例包括一種半導體封裝結構，包括：中介基板，形成於封裝基板之上；晶粒，位於中介基板之上；第一散熱片，位於封裝基板之上；以及第二散熱片，位於晶粒之上，且連接至第一散熱片，第一散熱片的熱膨脹係數與第二散熱片的熱膨脹係數不同。
本發明實施例亦包括一種半導體封裝結構，包括：中介基板，位於封裝基板之上；第一散熱片，附接至封裝基板；附接結構，形成於第一散熱片之上；晶粒，位於中介基板之上；以及第二散熱片，附接至晶粒及附接結構，第一散熱片及第二散熱片以不同材料製成。
本發明實施例又包括一種形成半導體封裝結構的方法，包括：形成中介基板於載體基板之上；放置晶粒於中介基板之上；從中介基板移除載體基板；放置中介基板及晶粒於封裝基板之上；附接第一散熱片於封裝基板之上，包圍中介基板；以及使用附接結構附接第二散熱片於晶粒之上以及附接至第一散熱片。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。
此外，其中可能用到與空間相對用詞，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相對用詞係為了便於描述圖示中一個(些)元件或特徵部件與另一個(些)元件或特徵部件之間的關係，這些空間相對用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
描述了一些本發明實施例。貫穿不同的視圖及所述的實施例，相似的標號用以指稱相似的元件。應理解的是，可在這些方法之前、之中、及之後提供額外的操作，且其他方法實施例可取代或消除所述的一些操作。
亦可包括其他部件及製程。例如，可包括測試結構以助於三維封裝或三維積體電路元件的驗證測試。測試結構可包括例如允許三維封裝或三維積體電路元件測試的重分布結構中或基板上所形成的測試墊層、使用探針及/或探針卡、及其相似物。除了在最終結構上，驗證測試亦可在中繼結構上進行。此外，可使用此處所示的結構及方法與測試方法結合，其包括已知良好晶粒的中間驗證，以增加良率及降低成本。
在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%、或5%、或3%、或2%、或1%、或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。
提供了形成半導體封裝結構的實施例。形成半導體封裝結構的方法可包括放置不同熱膨脹係數(coefficients of thermal expansion，CTE)材料的分離散熱片。因此，可降低晶粒之間的應力，亦可降低晶粒及底部填充層之間的分層風險。
根據一些實施例，第1A-1F圖繪示出形成封裝結構10a製程之各階段剖面圖。如第1A圖中所繪示，提供了載體基板102。載體基板102可提供後續製造步驟時暫時的機械性及結構性支持。載體基板102可包括玻璃、矽、氧化矽(silicon oxide)、氧化鋁(aluminum oxide)、金屬、其相似物、或上述之組合。載體基板102可包括金屬框架。
接著，根據一些實施例，如第1A圖中所繪示，形成中介基板104於載體基板102之上。在一些實施例中，中介基板104包括形成於介電層110之中的多重重分布層結構106及導孔結構108。
根據一些實施例，如第1A圖中所繪示，形成介電層110於載體基板102之上。形成溝槽於介電層110之中以露出載體基板102。介電層110可以聚苯並噁唑(polybenzoxazole，PBO)、   苯環丁烯(benzocyclobutene，BCB)、聚矽氧(silicone)、丙烯酸酯(acrylates)、矽氧烷(siloxane)、或上述之組合製成。介電層110可以無機材料例如氧化矽、未摻雜的矽酸鹽玻璃、氮氧化矽(silicon oxynitride)、阻焊劑(solder resist，SR)、氮化矽、六甲基二矽氮烷(HMDS，hexamethyldisilazane)製成。可以微影及蝕刻製程形成溝槽。微影製程可包括光阻塗佈(例如旋轉塗佈)、軟烘烤、罩幕對準、圖案曝光、曝光後烘烤、光阻顯影、清洗、及乾燥(例如硬烘烤)、等等。蝕刻製程可包括乾蝕刻製程(例如反應離子蝕刻(reactive ion etching，RIE)、非等向性電漿蝕刻方法)、濕蝕刻製程、或上述之組合。
之後，根據一些實施例，如第1A圖中所繪示，形成導孔結構108於介電層110中的溝槽之中，且形成重分布層結構106於介電層110之上。導孔結構108及重分布層結構106可以金屬例如銅(copper，Cu)、銅合金、鋁(aluminum，Al)、鋁合金、鎢(tungsten，W)、鎢合金、鈦(titanium，Ti)、鈦合金、鉭(tantalum，Ta)、或鉭合金製成。可以電鍍、無電鍍、濺鍍、或化學氣相沉積(chemical vapor deposition，CVD)形成導孔結構108及重分布層結構106。可以相同材料形成導孔結構108及重分布層結構106。可以同時形成導孔結構108及重分布層結構106。
如第1A圖中所繪示，重複形成介電層110、導孔結構108、及重分布層結構106於載體基板102之上，且中介基板104包括多重導孔結構108及重分布層結構106於載體基板102上的介電層110之中。應注意的是，第1A圖中所繪示的介電層110、導孔結構108、及重分布層結構106的層數僅為一範例，且本發明實施例不以此為限。
接著，如第1B圖中所繪示，在形成中介基板104之後，形成微凸塊(micro-bumps，ubumps)於中介基板104之上。首先，形成導電層於中介基板104之上(未繪示)。導電層可以金屬材料例如鋁(aluminum，Al)、銅(copper，Cu)、鎢(tungsten，W)、金(gold，Au)、其他合適的材料、或上述之組合製成。可以電鍍製程、濺鍍製程、其他可用的製程、或上述之組合沉積導電層。之後，可使用多重蝕刻製程圖案化導電層以形成導電墊層(未繪示)。
接著，可順應性地形成鈍化層於導電墊層及中介基板104之上(未繪示)。鈍化層可以聚合物材料例如聚醯亞胺(polyimide)、聚苯並噁唑(polybenzoxazole，PBO)、苯環丁烯(benzocyclobutene，BCB)、聚矽氧(silicone)、丙烯酸酯(acrylates)、矽氧烷(siloxane)、其他合適的材料、或上述之組合製成。鈍化層可亦可包括無機材料例如氧化矽、未摻雜的矽酸鹽玻璃、氮氧化矽(silicon oxynitride)、阻焊劑(solder resist，SR)、氮化矽、碳化矽(silicon carbide)、六甲基二矽氮烷(HMDS，hexamethyldisilazane)、其他合適的材料、或上述之組合。可以化學氣相沉積(chemical vapor deposition，CVD)製程或旋轉塗佈製程沉積鈍化層。
接著，可圖案化鈍化層以形成露出導電墊層(未繪示)的開口。可以微影及蝕刻製程形成開口。微影製程可包括光阻塗佈(例如旋轉塗佈)、軟烘烤、罩幕對準、圖案曝光、曝光後烘烤、光阻顯影、清洗、及乾燥(例如硬烘烤)、等等。蝕刻製程可包括乾蝕刻製程(例如反應離子蝕刻(reactive ion etching，RIE)、非等向性電漿蝕刻方法)、濕蝕刻製程、或上述之組合。
接著，根據一些實施例，如第1B圖中所繪示，形成第一導電柱112a於中介基板104上導電墊層上的開口之中。第一導電柱112a可包括銅、鎳、其他導電材料、或上述之組合。可以電鍍製程、無電鍍製程、濺鍍製程、化學氣相沉積製程、相似製程、或上述之組合形成第一導電柱112a。
根據一些實施例，如第1B圖中所繪示，形成焊料零件114於第一導電柱112a之上。可以Sn、Ag、Au、其他合適的導電材料、或上述之組合製成焊料零件114。
接著，根據一些實施例，如第1B圖中所繪示，形成第二導電柱112b於第一晶粒116a及第二晶粒116b之下，且第一晶粒116a及第二晶粒116b位於中介基板104上導電柱112a/112b之上。可以第一導電柱112a、第二導電柱112b、及第一導電柱112a與第二導電柱112b之間的焊料零件114接合第一晶粒116a及第二晶粒116b至中介基板104。第一導電柱112a、第二導電柱112b、及焊料零件114可稱為第一電連接器115a，例如微凸塊結構。第一晶粒116a及第二晶粒116b可安裝於第一電連接器115a之上並與第一電連接器115a接觸。晶粒116a及116b可以取放機器製程放置於中介基板104之上。
晶粒116a/116b可為特定應用積體電路(application-specific integrated circuit，ASIC)晶粒、積體電路系統(system on integrated circuit，SoIC)晶粒、高頻寬記憶體(high bandwidth memory，HBM)晶粒、虛置晶粒、或其相似晶粒。第一晶粒116a及第二晶粒116b可為相同的，具有相同功能。第一晶粒116a及第二晶粒116b可為不同的，具有不同功能。
應注意的是，晶粒116a/116b的數目僅為範例，本發明實施例不以此為限，視應用的需求而定。在一些實施例中，第一晶粒116a及第二晶粒116b的高度大抵相同。在一些實施例中，第一晶粒116a的頂表面與第二晶粒116b的頂表面齊平。因此，後續第一晶粒116a及第二晶粒116b上的研磨製程可能較為容易。
之後，根據一些實施例，如第1B圖中所繪示，填充第一底部填充層118a於中介基板104及晶粒116a及116b之間。第一底部填充層118a可包括底部填充材料，例如環氧樹脂、聚合物材料、或填料材料。第一底部填充層118a可提供機械支持以及至第一電連接器115a的電性隔離，以及保護主動電路免於受環境影響。可以毛細流動製程形成第一底部填充層118a。在剖面圖中，第一底部填充層118a可為向上變細的梯形。
接著，在一些實施例中，固化第一底部填充層118a(未繪示)。可以熱固化製程、紅外線(infrared，IR)能量固化製程、紫外線固化製程、或上述之組合固化第一底部填充層118a。
之後，可形成封裝層120覆蓋第一晶粒116a及第二晶粒116b(未繪示)。根據一些實施例，如第1C圖中所繪示，封裝層120包圍第一底部填充層118a。封裝層120可為模塑料層，包括分散填料在其中的環氧基樹脂。填料可包括絕緣纖維、絕緣顆粒、其他合適的元素、或上述之組合。可使用模造製程沉積封裝層120。
在形成封裝層120之後，可固化封裝層120。固化封裝層120的製程可與形成第一底部填充層118a之後的固化製程相同或相似。為簡潔起見，於此不再重述這些製程。
接著，根據一些實施例，如第1C圖中所繪示，在封裝層120上進行平坦化製程。在平坦化製程之後，露出第一晶粒116a及第二晶粒116b的頂表面及第一底部填充層118a及封裝層120的頂表面。平坦化製程可包括研磨製程、化學機械(chemical mechanical polishing，CMP)製程、乾研磨製程、蝕刻製程、一或多道其他合適的製程、或上述之組合。
之後，根據一些實施例，如第1C圖中所繪示，可移除載體基板102。根據一些實施例，如第1D圖中所繪示，放置第1C圖中的餘留結構於封裝基板122之上。封裝基板122可提供封裝結構中所封裝的半導體裝置及外部電子裝置之間的電性連接。封裝基板122可為有芯或無芯(core-less)基板。封裝基板122可為印刷電路板(printed circuit board，PCB)、陶瓷基板、或其他適合的封裝基板。
根據一些實施例，如第1D圖中所繪示，以第二電連接器115b接合中介基板104至封裝基板122。第二電連接器115b可為微凸塊結構。第二電連接器115b可包括第一導電柱112a、第二導電柱112b、及第一導電柱112a與第二導電柱112b之間的焊料零件114。可形成第一導電柱112a於中介基板104之下，且形成第二導電柱112b於封裝基板122之上。第二電連接器115b可提供中介基板104及封裝基板122之間的電性連接。形成第二電連接器115b的製程及材料可與形成第一電連接器115a的製程及材料相同或相似。為簡潔起見，於此不再重述這些製程。
接著，根據一些實施例，如第1D圖中所繪示，形成第二底部填充層118b於中介基板104與封裝基板122之間。第二底部填充層118b可包圍第二電連接器115b。第二底部填充層118b可保護第二電連接器115b，並強化中介基板104及封裝基板122之間的連接。形成第二底部填充層118b的製程及材料可與形成第一底部填充層118a的製程及材料相同或相似。為簡潔起見，於此不再重述這些製程。
接著，根據一些實施例，如第1E圖中所繪示，形成第一散熱片124於封裝基板122之上，在第一散熱片124及封裝基板122之間有附著層126。第一散熱片124可以金屬及/或金屬合金例如鋁(aluminum，Al)、銅(copper，Cu)、鎳(nickel，Ni)、鈷(cobalt，Co)、不鏽鋼、不鏽鋼/鎳、其相似物、或上述之組合製成。第一散熱片124亦可以複合材料例如合金42、碳化矽(silicon carbide)、氮化鋁(aluminum nitride)、石墨、其相似物、或上述之組合製成。在一些實施例中，第一散熱片124以合金42製成。
在一些實施例中，第一散熱片124具有在約4E-6/K至約7E-6/K的範圍的熱膨脹係數。在一些實施例中，第一散熱片124的熱膨脹係數大於晶粒116a/116b的熱膨脹係數。
附著層126可具有較佳的附著能力，允許第一散熱片124附接至封裝基板122。附著層126可以環氧樹脂、矽樹脂、晶片貼膜(die attach film，DAF)、其相似物、或上述之組合製成。在一些實施例中，附著層126可外加於第一散熱片124的底表面或可外加於封裝基板122的頂表面。在一些實施例中，附著層126直接接觸第一散熱片124及第二散熱片130。
接著，根據一些實施例，如第1F圖中所繪示，形成熱界面材料(thermal interface material，TIM)結構128覆蓋晶粒116a/116b。在一些實施例中，熱界面材料結構128覆蓋第一底部填充層118a及封裝層120的頂表面。熱界面材料結構128可為導熱且電絕緣材料，例如環氧樹脂與金屬例如銀、金、或上述之組合混合。在一些實施例中，晶粒116a/116b的頂表面與熱界面材料結構128直接接觸。因此，半導體封裝結構中所產生的熱可良好地傳導至後續所形成的散熱結構。
接著，根據一些實施例，如第1F圖中所繪示，形成第二散熱片130於第一散熱片124之上，附著層132位於第一散熱片124及第二散熱片130之間。在一些實施例中，形成第二散熱片130於晶粒116a/116b之上，熱界面材料結構128位於第二散熱片130及晶粒116a/116b之間。在一些實施例中，如第1F圖中所繪示，第二散熱片130的底表面高於晶粒116a/116b的頂表面。在一些實施例中，第二散熱片130的側壁位於第一散熱片124的相對側壁之間。第二散熱片130可稱為頂散熱片。
第二散熱片130可以金屬及/或金屬合金例如銅、鋁、鎳、鈷、不鏽鋼、不鏽鋼/鎳、其相似物、或上述之組合製成。第二散熱片130亦可以複合材料例如銀鑽石、碳化矽、氮化鋁、石墨、其相似物、或上述之組合製成。在一些實施例中，第二散熱片130以銅或銀鑽石製成。第二散熱片130可傳導半導體封裝結構10a所產生的熱。第二散熱片130可具有高導熱率。
在一些實施例中，第二散熱片130以及第一散熱片124以不同材料製成。在一些實施例中，第二散熱片130的熱膨脹係數與第一散熱片124不同。在一些實施例中，第一散熱片124具有在約10E-6/K至約17E-6/K的範圍的熱膨脹係數。
由於第二散熱片130及第一散熱片124的熱膨脹係數不同，且第二散熱片130及第一散熱片124為分離散熱片，可減少晶粒116a/116b及封裝基板122間因熱膨脹係數失配造成的應力。因此，可減少中介基板104中的應力。
在一些實施例中，以相同材料製成附著層132及附著層126。在一些實施例中，以電磁干擾(electromagnetic interference，EMI)屏蔽附著材料製成附著層132，以避免電磁干擾。在一些實施例中，以焊接材料例如金屬及焊料製成附著層132。形成附著層132的製程可與形成附著層126的製程相同或相似。為簡潔起見，於此不再重述這些製程。
在一些實施例中，如第1F圖中所繪示，附著層132的頂表面與熱界面材料結構128的頂表面大抵齊平。因此，第二散熱片130可附接至附著層132及熱界面材料結構128。
在一些實施例中，如第1F圖中所繪示，第一散熱片124包括內部124a及外部124b。在一些實施例中，第一散熱片124的外部124b的頂表面高於第一散熱片124的內部124a的頂表面。在一些實施例中，形成附著層132於第一散熱片124的內部124a的頂表面，且第二散熱片130覆蓋第一散熱片124的內部124a。
在一些實施例中，如第1F圖中所繪示，第一散熱片124包圍中介基板104。在一些實施例中，第一散熱片124具有L型剖面。在一些實施例中，第一散熱片124的外部124b較第一散熱片124的內部124a厚。第一散熱片124的外部124b較厚，可提供更高的機械強度，以減少中介基板104中的應力。
在一些實施例中，如第1F圖中所繪示，第一散熱片124的外部124b的側壁與第二散熱片130的側壁分隔。因此，第一散熱片124的側壁與第二散熱片130的側壁之間的距離G1可大於0μm。在一些實施例中，第一散熱片124的側壁與第二散熱片130的側壁之間的距離G1大於200μm。
在一些實施例中，如第1F圖中所繪示，第一散熱片124的側壁與封裝基板122的邊緣之間的距離L3大於0μm。因此，可避免錯位問題。在一些實施例中，第一散熱片124的側壁與封裝基板122的邊緣之間的距離L3大於200μm。
在一些實施例中，如第1F圖中所繪示，第一散熱片124的側壁與中介基板104相隔。在一些實施例中，形成被動元件於第一散熱片124及中介基板104之間(未繪示)。因此，第一散熱片124的側壁與中介基板104的側壁之間的距離L1大於0μm。
在一些實施例中，如第1F圖中所繪示，第二散熱片130具有高度H2。如第1F圖中所繪示，第一散熱片124和第二散熱片130的頂表面存在高度差H1。在一些實施例中，第二散熱片130的高度H2大於第一散熱片124和第二散熱片130的頂表面之間的高度差H1。在一些實施例中，高度差H1與高度H2的比例在約0.1至少於1.0的範圍之內。若第一散熱片124和第二散熱片130的頂表面之間的高度差H1太大，可能無法有效降低應力。
在一些實施例中，如第1F圖中所繪示，由於第一散熱片124具有L型剖面，可更容易放置第二散熱片130於第一散熱片124的外部124b之間。可避免了第一散熱片124及第二散熱片130之間的錯位。
根據一些實施例，第9圖為半導體封裝結構的透視圖。根據一些實施例，第10圖為半導體封裝結構的上視圖。在一些實施例中，如第9及10圖中所繪示，在上視圖中第一散熱片124包圍第二散熱片130及中介基板104。在一些實施例中，在上視圖中第一散熱片124為環形，包圍第二散熱片130及中介基板104。
應注意的是，第9及10圖中的第一散熱片124僅為範例，且本發明實施例不以此為限。在一些實施例中，在上視圖中第一散熱片124為不連續的條狀物，圍繞第二散熱片130及中介基板104。
藉由放置分離的第一散熱片124及第二散熱片130於晶粒116a/116b及封裝基板122之上，可減少中介基板104中的應力。L型第一散熱片124可助於避免放置第二散熱片130於第一散熱片124及晶粒116a/116b之上時錯位。此外，可避免翹曲問題。
可對本發明實施例做許多變化及/或修改。根據一些其他實施例，第2圖為修改後的半導體封裝結構10b的剖面圖。一些製程或元件與上述的實施例中的製程或元件相同或相似，因此於此不重述這些製程及元件。與上述實施例不同的是，根據一些其他實施例，如第2圖中所繪示，第二散熱片130具有內部130a及外部130b，且內部130a的底表面低於外部130b的底表面。
在一些實施例中，如第2圖中所繪示，第二散熱片130的內部130a的側壁與第一散熱片124的側壁分開。在一些實施例中，第二散熱片130的內部130a的側壁與第一散熱片124的側壁之間的距離L2大於200μm。因此，可避免了錯位問題。
在一些實施例中，中介基板104及第一散熱片124之間的距離L1大於第二散熱片130的內部130a與第一散熱片124的側壁之間的距離L2。
由於第二散熱片130的內部130a及外部130b具有不同的厚度，可改善調整中介基板104中應力的彈性。
藉由放置分離的第一散熱片124及第二散熱片130於晶粒116a/116b及封裝基板122之上，可減少中介基板104中的應力。L型第一散熱片124可助於避免放置第二散熱片130於第一散熱片124及晶粒116a/116b之上時錯位。此外，可避免翹曲問題。內部130a及外部130b具有不同厚度，調整中介基板104中應力的彈性可能更大。
可對本發明實施例做許多變化及/或修改。根據一些其他實施例，第3圖為修改後的半導體封裝結構10c的剖面圖。一些製程或元件與上述的實施例中的製程或元件相同或相似，因此於此不重述這些製程及元件。與上述實施例不同的是，根據一些其他實施例，如第3圖中所繪示，第一散熱片124的外部124b具有傾斜的側壁。
在一些實施例中，如第3圖所繪示，第一散熱片124的外部124b的底表面比第一散熱片124的外部124b的頂表面寬。在一些實施例中，如第3圖中所繪示，第一散熱片124的外部124b的底表面具有寬度L5，且第一散熱片124的外部124b的頂表面具有寬度L4。在一些實施例中，頂表面的寬度L4小於外部124的底表面的寬度L5。在一些實施例中，如第3圖中所繪示，寬度L4與寬度L5的比例在約0.1至小於1.0的範圍內。第一散熱片124及封裝基板122之間接觸面積更多，可改善調整中介基板104中應力的彈性。
藉由放置分離的第一散熱片124及第二散熱片130於晶粒116a/116b及封裝基板122之上，可減少中介基板104中的應力。L型第一散熱片124可助於避免放置第二散熱片130於第一散熱片124及晶粒116a/116b之上時錯位。此外，可避免翹曲問題。外部124b具有傾斜的側壁，調整中介基板104中應力的彈性可能更大。
可對本發明實施例做許多變化及/或修改。根據一些其他實施例，第4圖為修改後的半導體封裝結構10d的剖面圖。一些製程或元件與上述的實施例中的製程或元件相同或相似，因此於此不重述這些製程及元件。與上述實施例不同的是，根據一些其他實施例，如第4圖中所繪示，第二散熱片130在內部130a及外部130b之間具有較薄的中間部130c。
在一些實施例中，第二散熱片130具有內部130a位於晶粒116a/116b之上，外部130b位於第一散熱片124之上，以及中間部130c位於內部130a及外部130b之間。中間部130c較薄，可減少晶粒116a/116b與第一散熱片124之間熱膨脹係數差異所造成的應力。
在一些實施例中，內部130a及外部130b具有相同厚度H3，且中間部130c與內部130a之間具有厚度差H4。在一些實施例中，如第4圖中所繪示，厚度差H4與厚度H3的比例在約0.1至約1.0的範圍之內。若厚度差H4太小，晶粒116a/116b與第一散熱片124之間熱膨脹係數差異可造成中介基板104之中的應力。
在一些實施例中，第二散熱片130的中間部130c具有寬度L6。在一些實施例中，寬度L6小於第一散熱片124及中介基板104之間的距離L1。在一些實施例中，如第4圖中所繪示，寬度L6與距離L1的比例在約0.5至約1.0的範圍內。
藉由放置分離的第一散熱片124及第二散熱片130於晶粒116a/116b及封裝基板122之上，可減少中介基板104中的應力。L型第一散熱片124可助於避免放置第二散熱片130於第一散熱片124及晶粒116a/116b之上時錯位。此外，可避免翹曲問題。第二散熱片130可具有較薄的中間部130c，且可減少晶粒116a/116b與第一散熱片124之間熱膨脹係數差異所造成的應力。
可對本發明實施例做許多變化及/或修改。根據一些其他實施例，第5圖為修改後的半導體封裝結構10e的剖面圖。一些製程或元件與上述的實施例中的製程或元件相同或相似，因此於此不重述這些製程及元件。與上述實施例不同的是，根據一些其他實施例，如第5圖中所繪示，第一散熱片124的外部124b比第一散熱片124的內部124a薄。
在一些實施例中，如第5圖中所繪示，第二散熱片130的內部130a比第二散熱片130的外部130b厚。
在一些實施例中，第一散熱片124的外部124b具有厚度H6，且第一散熱片124的內部124a具有厚度H5。在一些實施例中，如第5圖中所繪示，厚度H6與厚度H5的比例在約0.2至小於1.0的範圍內。外部124b的厚度H6可助於調整機械強度，且減少封裝基板122及第一散熱片124之間熱膨脹係數失配。
應注意的是，第5圖中的第一散熱片124僅為範例，且本發明實施例不以此為限。在一些實施例中，第一散熱片124的外部124b的頂表面高於第二散熱片130的內部130a的底表面。第一散熱片124的外部124b的頂表面可高於第二散熱片130的內部130a的底表面，或與第二散熱片130的內部130a的底表面齊平。
藉由放置分離的第一散熱片124及第二散熱片130於晶粒116a/116b及封裝基板122之上，可減少中介基板104中的應力。L型第一散熱片124可助於避免放置第二散熱片130於第一散熱片124及晶粒116a/116b之上時錯位。此外，可避免翹曲問題。第一散熱片124的外部124b比第一散熱片124的內部124a薄，可藉由調整第一散熱片124的外部124b的厚度H6以降低封裝基板122及第一散熱片124之間熱膨脹係數的失配。
可對本發明實施例做許多變化及/或修改。根據一些其他實施例，第6圖為修改後的半導體封裝結構10f的剖面圖。一些製程或元件與上述的實施例中的製程或元件相同或相似，因此於此不重述這些製程及元件。與上述實施例不同的是，根據一些其他實施例，如第6圖中所繪示，第一散熱片124的外部124b的頂表面與第一散熱片124的內部124a的頂表面大抵齊平。
在一些實施例中，第一散熱片124的內部124a以第二散熱片130覆蓋，而外部124b未被其覆蓋。在一些實施例中，外部124b的頂表面低於第二散熱片130的底表面。在一些實施例中，第一散熱片124的外部124b具有長方形剖面圖。第一散熱片124較薄，可降低機械強度，且可減少應力。
藉由放置分離的第一散熱片124及第二散熱片130於晶粒116a/116b及封裝基板122之上，可減少中介基板104中的應力。L型第一散熱片124可助於避免放置第二散熱片130於第一散熱片124及晶粒116a/116b之上時錯位。此外，可避免翹曲問題。第一散熱片124的內部124a及外部124b可具有相同的厚度。因此，可降低機械強度，且可減少應力。
可對本發明實施例做許多變化及/或修改。根據一些其他實施例，第7A-7B圖係根據一些實施例繪示出形成半導體封裝結構10g之各階段剖面圖。一些製程或元件與上述的實施例中的製程或元件相同或相似，因此於此不重述這些製程及元件。與上述實施例不同的是，根據一些其他實施例，如第7A圖中所繪示，以接合墊層結構 134a/134b將第一散熱片124及第二散熱片130彼此接合。
在一些實施例中，形成第一接合墊層結構 134a於第一散熱片124的內部124a之上，且形成第二接合墊層結構 134b於第二散熱片130的外部130b之下。在一些實施例中，如第7A圖中所繪示，第一接合墊層結構 134a與第二接合墊層結構 134b垂直對齊。
在一些實施例中，第一接合墊層結構 134a及第二接合墊層結構 134b以焊料零件接合(未繪示)。焊料零件可以Sn、Ag、Au、其他合適的導電材料、或上述之組合製成。
在一些實施例中，接合墊層結構 134a/134b可包括銅、金、其他合適的材料、或上述之組合。使用銅接合墊層，可降低生產成本。使用金接合墊層，半導體封裝結構可更薄。
接著，根據一些實施例，如第7B圖中所繪示，第一接合墊層結構 134a及第二接合墊層結構 134b彼此接合。因此，第一散熱片124及第二散熱片130彼此接合。
藉由放置分離的第一散熱片124及第二散熱片130於晶粒116a/116b及封裝基板122之上，可減少中介基板104中的應力。L型第一散熱片124可助於避免放置第二散熱片130於第一散熱片124及晶粒116a/116b之上時錯位。此外，可避免翹曲問題。第一散熱片124及第二散熱片130可以接合墊層結構 134a/134b附接。
可對本發明實施例做許多變化及/或修改。根據一些其他實施例，第8A-8C圖係根據一些實施例繪示出形成半導體封裝結構10h之各階段剖面圖。一些製程或元件與上述的實施例中的製程或元件相同或相似，因此於此不重述這些製程及元件。與上述實施例不同的是，根據一些其他實施例，如第8A圖中所繪示，在接附第一散熱片124至封裝基板122之前，形成第一接合墊層結構 134a於第一散熱片124之上。
如第8A圖中所繪示，形成第一接合墊層結構 134a於第一散熱片124的內部124a之上，且形成第二接合墊層結構 134b於第二散熱片130的外部130b之下。在一些實施例中，在接附第一散熱片124至封裝基板122之前，第一接合墊層結構 134a及第二接合墊層結構 134b分別接合至第一散熱片124及第二散熱片130。
接著，根據一些實施例，如第8B圖中所繪示，在接附第一散熱片124至封裝基板122之前，以接合墊層結構 134a/134b將第一散熱片124及第二散熱片130彼此接合。由於在接附第一散熱片124至封裝基板122之前，第一散熱片124及第二散熱片130彼此接合，將第一散熱片124及第二散熱片130彼此接合所需的強度可能不影響封裝基板122。此外，可避免接合時接合墊層結構 134a/134b的裂痕。
接著，根據一些實施例，如第8C圖中所繪示，以附著層126接合第一散熱片124及第二散熱片130至封裝基板122。
藉由放置分離的第一散熱片124及第二散熱片130於晶粒116a/116b及封裝基板122之上，可減少中介基板104中的應力。L型第一散熱片124可助於避免放置第二散熱片130於第一散熱片124及晶粒116a/116b之上時錯位。第一散熱片124及第二散熱片130可以接合墊層結構 134a/134b附接。可在附接第一散熱片124至封裝基板122之前接合第一散熱片124及第二散熱片130，將第一散熱片124及第二散熱片130彼此接合所需的強度可不影響封裝基板122。此外，可避免接合時接合墊層結構 134a/134b的裂痕。
如上所述，封裝基板之上的散熱片包括分離的不同熱膨脹係數的第一散熱片124及第二散熱片130。可降低中介基板104中的應力。L型第一散熱片124可助於避免放置第二散熱片130於第一散熱片124上時錯位。第一散熱片124及第二散熱片130可以附著層132彼此接合。根據一些實施例，如第1F圖中所繪示，第一散熱片124的內部124a及外部124b具有不同厚度，且調整了第一散熱片124造成的機械強度。在一些實施例中，如第2及5圖中所繪示，第二散熱片130a的內部130a及外部130b亦具有不同厚度，且減少了封裝基板122的熱膨脹係數。在一些實施例中，如第3圖中所繪示，第一散熱片124的外部124b具有傾斜的側壁。在一些實施例中，如第4圖中所繪示，第二散熱片130具有中間部130c，且可以減少晶粒116a/116b及第一散熱片124之間熱膨脹係數差異所造成的應力。在一些實施例中，如第6圖中所繪示，內部124a及外部124b具有相同厚度，且可減少應力。在一些實施例中，如第7A-7B圖中所繪示，以接合結構134a/134b將第一散熱片124及第二散熱片130彼此接合。在一些實施例中，如第8A-8C圖中所繪示，在附接至封裝基板122之前，接合第一散熱片124及第二散熱片130，且接合強度可不影響封裝基板122。
本發明實施例提供了一種半導體封裝結構及其形成方法。半導體封裝結構包括形成具有不同熱膨脹係數的分離散熱片。可降低中介基板中的應力。L型散熱片可在放置頂散熱片時避免錯位。可以附著層或接合墊層附接L型散熱片及頂散熱片。
在一些實施例中，提供了一種半導體封裝結構。半導體封裝結構包括中介基板形成於封裝基板之上。半導體封裝結構亦包括晶粒位於中介基板之上。半導體封裝結構亦包括第一散熱片位於封裝基板之上。半導體封裝結構亦包括第二散熱片位於晶粒之上，且連接至第一散熱片。第一散熱片的熱膨脹係數與第二散熱片的熱膨脹係數不同。在一些實施例中，半導體封裝結構亦包括附著層形成於第一散熱片及第二散熱片之間。在一些實施例中，第二散熱片的底表面高於晶粒的頂表面。在一些實施例中，第一散熱片包括內部及外部，第二散熱片覆蓋第一散熱片的內部。在一些實施例中，第一散熱片的外部的頂表面高於第一散熱片的內部的頂表面。在一些實施例中，第一散熱片的外部的側壁與第二散熱片的側壁相隔。在一些實施例中，第一散熱片的外部的底表面比第一散熱片的外部的頂表面寬。
在一些實施例中，提供了一種半導體封裝結構。半導體封裝結構包括：中介基板，位於封裝基板之上。半導體封裝結構亦包括第一散熱片附接至封裝基板。半導體封裝結構亦包括附接結構形成於第一散熱片之上。半導體封裝結構亦包括晶粒位於中介基板之上。半導體封裝結構亦包括第二散熱片附接至晶粒及附接結構。第一散熱片及第二散熱片以不同材料製成。在一些實施例中，附接結構與第一散熱片及第二散熱片直接接觸。在一些實施例中，附接結構包括：第一墊層結構，形成於第一散熱片之上；第二墊層結構，形成於第二散熱片之下，第一墊層結構及第二墊層結構彼此接合。在一些實施例中，半導體封裝結構更包括封裝層，包圍晶粒；熱界面材料(熱界面材料，TIM)覆蓋晶粒及封裝層，熱界面材料的頂表面與附接結構的頂表面大抵齊平。第二散熱片具有內部及外部，且第二散熱片的內部的底表面低於第二散熱片的外部的底表面。在一些實施例中，第二散熱片的側壁位於第一散熱片的相對側壁之間。在一些實施例中，第一散熱片包括內部及外部，且第一散熱片的內部比第一散熱片的外部厚。
在一些實施例中，提供了一種形成半導體封裝結構的方法。形成半導體封裝結構的方法包括形成中介基板於載體基板之上。形成半導體封裝結構的方法亦包括放置晶粒於中介基板之上。形成半導體封裝結構的方法亦包括從中介基板移除載體基板。形成半導體封裝結構的方法亦包括放置中介基板及晶粒於封裝基板之上。形成半導體封裝結構的方法亦包括附接第一散熱片於封裝基板之上，包圍中介基板。形成半導體封裝結構的方法亦包括使用附接結構附接第二散熱片於晶粒之上以及附接至第一散熱片。在一些實施例中，形成半導體封裝結構的方法亦包括形成第一墊層結構於第一散熱片之上；形成第二墊層結構於第二散熱片之下；接合第一墊層結構及第二墊層結構以附接第一散熱片及第二散熱片。在一些實施例中，在附接第一散熱片於封裝基板之前，第一墊層結構及第二墊層結構彼此接合。在一些實施例中，第二散熱片及第一散熱片之間的附接結構包括附著層。在一些實施例中，第一散熱片的外部的頂表面與附著層的底表面大抵齊平。在一些實施例中，第二散熱片具有內部位於晶粒之上、外部位於第一散熱片之上，以及中間部位於內部及外部之間，且中間部比內部及外部都薄。
前述內文概述了許多實施例的特徵部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，且並非所有優點都已於此詳加說明。
10a,10b,10c,10d,10e,10f,10g,10h:封裝結構 102:載體基板 104:中介基板 106:重分布層結構 108:導孔結構 110:介電層 112a:第一導電柱 112b:第二導電柱 114:焊料零件 115a:第一電連接器 115b:第二電連接器 116a,116b:晶粒 118a:第一底部填充層 118b:第二底部填充層 120:封裝層 122:封裝基板 124:第一散熱片 124a:內部 124b:外部 126:附著層 128:熱界面材料結構 130:第二散熱片 130a:內部 130b:外部 130c:中間部 132:附著層 134a, 134b:接合墊層結構 H1:高度差 H2:高度 H3:厚度 H4:厚度差 H5:厚度 H6:厚度 G1:距離 L1, L2,L3:距離 L4, L5, L6:寬度
以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本發明實施例的技術特徵。 第1A-1F圖係根據一些實施例繪示出形成半導體封裝結構之各階段剖面圖。 第2圖係根據一些實施例繪示出修改的半導體封裝結構的剖面圖。 第3圖係根據一些實施例繪示出修改的半導體封裝結構的剖面圖。 第4圖係根據一些實施例繪示出修改的半導體封裝結構的剖面圖。 第5圖係根據一些實施例繪示出修改的半導體封裝結構的剖面圖。 第6圖係根據一些實施例繪示出修改的半導體封裝結構的剖面圖。 第7A-7B圖係根據一些實施例繪示出形成半導體封裝結構之各階段剖面圖。 第8A-8C圖係根據一些實施例繪示出形成半導體封裝結構之各階段剖面圖。 第9圖係根據一些實施例繪示出半導體封裝結構的透視圖。 第10圖係根據一些實施例繪示出半導體封裝結構的上視圖。
10a:封裝結構
104:中介基板
106:重分布層結構
108:導孔結構
110:介電層
112a:第一導電柱
112b:第二導電柱
114:焊料零件
115a:第一電連接器
115b:第二電連接器
116a,116b:晶粒
118a:第一底部填充層
118b:第二底部填充層
120:封裝層
122:封裝基板
124:第一散熱片
124a:內部
124b:外部
126:附著層
128:熱界面材料結構
130:第二散熱片
132:附著層
H1:高度差
H2:高度
G1:距離
L1,L3:距離

Claims (10)

  1. 一種半導體封裝結構，包括：一中介基板，形成於一封裝基板之上；一晶粒，位於該中介基板之上；一第一散熱片，位於該封裝基板之上；以及一第二散熱片，位於該晶粒之上，且連接至該第一散熱片，其中該第一散熱片的一熱膨脹係數(coefficient of thermal expansion，CTE)與該第二散熱片的一熱膨脹係數不同。
  2. 如請求項1之半導體封裝結構，其中該第一散熱片包括一內部及一外部，其中該第二散熱片覆蓋該第一散熱片的該內部。
  3. 如請求項2之半導體封裝結構，其中該第一散熱片的該外部的一側壁與該第二散熱片的一側壁分隔。
  4. 一種半導體封裝結構，包括：一中介基板，位於一封裝基板之上；一第一散熱片，附接至該封裝基板；一附接結構，形成於該第一散熱片之上；一晶粒，位於該中介基板之上；以及一第二散熱片，附接至該晶粒及該附接結構，其中該第一散熱片及該第二散熱片以不同材料製成。
  5. 如請求項4之半導體封裝結構，其中該附接結構與該第一散熱片及該第二散熱片直接接觸。
  6. 如請求項4之半導體封裝結構，更包括： 一封裝層，包圍該晶粒；一熱界面材料(thermal interface material，TIM)覆蓋該晶粒及該封裝層，其中該熱界面材料的一頂表面與該附接結構的一頂表面大抵齊平。
  7. 如請求項4-6中任一項之半導體封裝結構，其中該第二散熱片的一側壁位於該第一散熱片的相對側壁之間。
  8. 一種形成半導體封裝結構的方法，包括：形成一中介基板於一載體基板之上；放置一晶粒於該中介基板之上；從該中介基板移除該載體基板；放置該中介基板及該晶粒於一封裝基板之上；附接一第一散熱片於該封裝基板之上，包圍該中介基板；以及使用一附接結構附接一第二散熱片於該晶粒之上以及附接至該第一散熱片。
  9. 如請求項8之形成半導體封裝結構的方法，更包括：形成第一墊層結構於該第一散熱片之上；形成第二墊層結構於該第二散熱片之下；接合該第一墊層結構及該第二墊層結構以附接該第一散熱片及該第二散熱片。
  10. 如請求項9之形成半導體封裝結構的方法，其中在附接該第一散熱片於該封裝基板上之前，該第一墊層結構及該第二墊層結構彼此接合。
TW111102803A 2021-05-13 2022-01-24 半導體封裝結構及其形成方法 TWI795187B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/319,707 US11984378B2 (en) 2021-05-13 2021-05-13 Semiconductor package structure and method for forming the same
US17/319,707 2021-05-13

Publications (2)

Publication Number Publication Date
TW202245172A TW202245172A (zh) 2022-11-16
TWI795187B true TWI795187B (zh) 2023-03-01

Family

ID=83287074

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111102803A TWI795187B (zh) 2021-05-13 2022-01-24 半導體封裝結構及其形成方法

Country Status (3)

Country Link
US (2) US11984378B2 (zh)
CN (1) CN115101482A (zh)
TW (1) TWI795187B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170236804A1 (en) * 2016-02-17 2017-08-17 Micron Technology, Inc. Apparatuses and methods for internal heat spreading for packaged semiconductor die
US20200111720A1 (en) * 2018-10-05 2020-04-09 Intel Corporation Dual side die packaging for enhanced heat dissipation
TW202105639A (zh) * 2019-07-17 2021-02-01 矽品精密工業股份有限公司 電子封裝件
TW202111890A (zh) * 2019-09-02 2021-03-16 矽品精密工業股份有限公司 電子封裝件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9269646B2 (en) * 2011-11-14 2016-02-23 Micron Technology, Inc. Semiconductor die assemblies with enhanced thermal management and semiconductor devices including same
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170236804A1 (en) * 2016-02-17 2017-08-17 Micron Technology, Inc. Apparatuses and methods for internal heat spreading for packaged semiconductor die
US20200111720A1 (en) * 2018-10-05 2020-04-09 Intel Corporation Dual side die packaging for enhanced heat dissipation
TW202105639A (zh) * 2019-07-17 2021-02-01 矽品精密工業股份有限公司 電子封裝件
TW202111890A (zh) * 2019-09-02 2021-03-16 矽品精密工業股份有限公司 電子封裝件

Also Published As

Publication number Publication date
TW202245172A (zh) 2022-11-16
CN115101482A (zh) 2022-09-23
US11984378B2 (en) 2024-05-14
US20240153839A1 (en) 2024-05-09
US20220367311A1 (en) 2022-11-17

Similar Documents

Publication Publication Date Title
US11355474B2 (en) Semiconductor package and method manufacturing the same
US20230335539A1 (en) Package structure with dummy die
TWI576927B (zh) 半導體裝置及其製造方法
US11848265B2 (en) Semiconductor package with improved interposer structure
TW201906127A (zh) 半導體封裝及其製造方法
WO2022052072A1 (zh) 一种扇出型封装结构及其制备方法
WO2024066466A1 (zh) 集成电路封装结构及制备方法
TWI829135B (zh) 晶片封裝結構及其形成方法
TWI797639B (zh) 半導體封裝及製造半導體封裝的方法
TWI795187B (zh) 半導體封裝結構及其形成方法
TWI787076B (zh) 半導體封裝結構及其形成方法
TWI851987B (zh) 半導體封裝結構及其形成方法
US12051632B2 (en) Semiconductor package structure and method for forming semiconductor package structure
KR102628146B1 (ko) 반도체 패키지 및 이를 형성하는 방법
US20240047408A1 (en) Semiconductor package with a stacked film structure to reduce cracking and delamination and methods of making the same