CN115101482A - 半导体封装结构及其形成方法 - Google Patents

半导体封装结构及其形成方法 Download PDF

Info

Publication number
CN115101482A
CN115101482A CN202210524298.0A CN202210524298A CN115101482A CN 115101482 A CN115101482 A CN 115101482A CN 202210524298 A CN202210524298 A CN 202210524298A CN 115101482 A CN115101482 A CN 115101482A
Authority
CN
China
Prior art keywords
heat sink
substrate
heat
semiconductor package
die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210524298.0A
Other languages
English (en)
Inventor
叶书伸
林柏尧
汪金华
林昱圣
郑心圃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/319,707 external-priority patent/US11984378B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115101482A publication Critical patent/CN115101482A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4871Bases, plates or heatsinks
    • H01L21/4882Assembly of heatsink parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3675Cooling facilitated by shape of device characterised by the shape of the housing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/2901Shape
    • H01L2224/29016Shape in side view
    • H01L2224/29017Shape in side view being non uniform along the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385Assembly of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/182Disposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3512Cracking
    • H01L2924/35121Peeling or delaminating

Abstract

一种半导体封装结构及其形成方法,半导体封装结构包括中介基板,形成于封装基板之上;裸片,位于中介基板之上;第一散热片,位于封装基板之上;以及第二散热片,位于裸片之上,且连接至第一散热片,第一散热片的热膨胀系数与第二散热片的热膨胀系数不同。

Description

半导体封装结构及其形成方法
技术领域
本发明实施例涉及一种半导体装置的形成方法,尤其涉及一种包括封装结构的形成方法。
背景技术
半导体装置用于各种不同的电子应用,例如个人电脑、移动电话、数字相机及其他电子设备。半导体装置通常以依序沉积绝缘或介电层、导电层及半导体层材料于半导体基板之上,且使用光刻图案化各材料层以形成其上的电路元件及零件制造。许多集成电路通常于单一半导体晶片上制造,并沿着切割线切割集成电路之间而分割晶片上的个别的裸片。个别的裸片通常在例如多芯片模块中或在其他类型的封装中分别封装。
芯片封装不仅提供半导体装置保护,使其免于环境污染,亦提供了封装在其中的半导体装置的连接界面。发展出更小的封装结构,使用更小的面积或更低的高度以封装半导体装置。
发展了新的封装科技以更进一步改善裸片的密度及功能。这些相对新型的裸片的封装科技面对制造的挑战。
发明内容
本发明实施例包括一种半导体封装结构,包括:中介基板,形成于封装基板之上;裸片,位于中介基板之上;第一散热片,位于封装基板之上;以及第二散热片,位于裸片之上,且连接至第一散热片,第一散热片的热膨胀系数与第二散热片的热膨胀系数不同。
本发明实施例亦包括一种半导体封装结构,包括:中介基板,位于封装基板之上;第一散热片,附接至封装基板;附接结构,形成于第一散热片之上;裸片,位于中介基板之上;以及第二散热片,附接至裸片及附接结构,第一散热片及第二散热片以不同材料制成。
本发明实施例又包括一种形成半导体封装结构的方法,包括:形成中介基板于载体基板之上;放置裸片于中介基板之上;从中介基板移除载体基板;放置中介基板及裸片于封装基板之上;附接第一散热片于封装基板之上,包围中介基板;以及使用附接结构附接第二散热片于裸片之上以及附接至第一散热片。
附图说明
以下将配合所附附图详述本发明实施例。应注意的是,各种特征部件并未按照比例绘制且仅用以说明例示。事实上,元件的尺寸可能经放大或缩小,以清楚地表现出本发明实施例的技术特征。
图1A-图1F为根据一些实施例示出形成半导体封装结构的各阶段剖面图。
图2为根据一些实施例示出修改的半导体封装结构的剖面图。
图3为根据一些实施例示出修改的半导体封装结构的剖面图。
图4为根据一些实施例示出修改的半导体封装结构的剖面图。
图5为根据一些实施例示出修改的半导体封装结构的剖面图。
图6为根据一些实施例示出修改的半导体封装结构的剖面图。
图7A-图7B为根据一些实施例示出形成半导体封装结构的各阶段剖面图。
图8A-8C为根据一些实施例示出形成半导体封装结构的各阶段剖面图。
图9为根据一些实施例示出半导体封装结构的透视图。
图10为根据一些实施例示出半导体封装结构的俯视图。
附图标记如下:
10a,10b,10c,10d,10e,10f,10g,10h:封装结构
102:载体基板
104:中介基板
106:重分布层结构
108:导孔结构
110:介电层
112a:第一导电柱
112b:第二导电柱
114:焊料零件
115a:第一电连接器
115b:第二电连接器
116a,116b:裸片
118a:第一底部填充层
118b:第二底部填充层
120:封装层
122:封装基板
124:第一散热片
124a:内部
124b:外部
126:附着层
128:热界面材料结构
130:第二散热片
130a:内部
130b:外部
130c:中间部
132:附着层
134a,134b:接合垫层结构
H1:高度差
H2:高度
H3:厚度
H4:厚度差
H5:厚度
H6:厚度
G1:距离
L1,L2,L3:距离
L4,L5,L6:宽度
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例,以简化说明。当然,这些特定的范例并非用以限定。例如,若是本发明实施例叙述了一第一特征部件形成于一第二特征部件之上或上方,即表示其可能包含上述第一特征部件与上述第二特征部件是直接接触的实施例,亦可能包含了有附加特征部件形成于上述第一特征部件与上述第二特征部件之间,而使上述第一特征部件与第二特征部件可能未直接接触的实施例。
此外,其中可能用到与空间相对用词,例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词,这些空间相对用词为了便于描述图示中一个(些)元件或特征部件与另一个(些)元件或特征部件之间的关系,这些空间相对用词包括使用中或操作中的装置的不同方位,以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位),则其中所使用的空间相对形容词也将依转向后的方位来解释。
描述了一些本发明实施例。贯穿不同的视图及所述的实施例,相似的标号用以指称相似的元件。应理解的是,可在这些方法之前、之中及之后提供额外的操作,且其他方法实施例可取代或消除所述的一些操作。
亦可包括其他部件及工艺。例如,可包括测试结构以助于三维封装或三维集成电路元件的验证测试。测试结构可包括例如允许三维封装或三维集成电路元件测试的重分布结构中或基板上所形成的测试垫层、使用探针及/或探针卡及其相似物。除了在最终结构上,验证测试亦可在中继结构上进行。此外,可使用此处所示的结构及方法与测试方法结合,其包括已知良好裸片的中间验证,以增加良率及降低成本。
在此,“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20%之内,较佳是10%、或5%、或3%、或2%、或1%、或0.5%之内。应注意的是,说明书中所提供的数量为大约的数量,亦即在没有特定说明“约”、“大约”、“大抵”的情况下,仍可隐含“约”、“大约”、“大抵”的含义。
提供了形成半导体封装结构的实施例。形成半导体封装结构的方法可包括放置不同热膨胀系数(coefficients of thermal expansion,CTE)材料的分离散热片。因此,可降低裸片之间的应力,亦可降低裸片及底部填充层之间的分层风险。
根据一些实施例,图1A-图1F示出形成封装结构10a工艺的各阶段剖面图。如图1A中所示出,提供了载体基板102。载体基板102可提供后续制造步骤时暂时的机械性及结构性支持。载体基板102可包括玻璃、硅、氧化硅(silicon oxide)、氧化铝(aluminum oxide)、金属、其相似物、或上述的组合。载体基板102可包括金属框架。
接着,根据一些实施例,如图1A中所示出,形成中介基板104于载体基板102之上。在一些实施例中,中介基板104包括形成于介电层110之中的多重重分布层结构106及导孔结构108。
根据一些实施例,如图1A中所示出,形成介电层110于载体基板102之上。形成沟槽于介电层110之中以露出载体基板102。介电层110可以聚苯并恶唑(polybenzoxazole,PBO)、苯环丁烯(benzocyclobutene,BCB)、聚硅氧(silicone)、丙烯酸酯(acrylates)、硅氧烷(siloxane)、或上述的组合制成。介电层110可以无机材料例如氧化硅、未掺杂的硅酸盐玻璃、氮氧化硅(silicon oxynitride)、阻焊剂(solder resist,SR)、氮化硅、六甲基二硅氮烷(HMDS,hexamethyldisilazane)制成。可以光刻及蚀刻工艺形成沟槽。光刻工艺可包括光刻胶涂布(例如旋转涂布)、软烘烤、掩模对准、图案曝光、曝光后烘烤、光刻胶显影、清洗及干燥(例如硬烘烤)、等等。蚀刻工艺可包括干蚀刻工艺(例如反应离子蚀刻(reactiveion etching,RIE)、各向异性等离子体蚀刻方法)、湿蚀刻工艺、或上述的组合。
之后,根据一些实施例,如图1A中所示出,形成导孔结构108于介电层110中的沟槽之中,且形成重分布层结构106于介电层110之上。导孔结构108及重分布层结构106可以金属例如铜(copper,Cu)、铜合金、铝(aluminum,Al)、铝合金、钨(tungsten,W)、钨合金、钛(titanium,Ti)、钛合金、钽(tantalum,Ta)、或钽合金制成。可以电镀、无电镀、溅镀、或化学气相沉积(chemical vapor deposition,CVD)形成导孔结构108及重分布层结构106。可以相同材料形成导孔结构108及重分布层结构106。可以同时形成导孔结构108及重分布层结构106。
如图1A中所示出,重复形成介电层110、导孔结构108及重分布层结构106于载体基板102之上,且中介基板104包括多重导孔结构108及重分布层结构106于载体基板102上的介电层110之中。应注意的是,图1A中所示出的介电层110、导孔结构108及重分布层结构106的层数仅为一范例,且本发明实施例不以此为限。
接着,如图1B中所示出,在形成中介基板104之后,形成微凸块(micro-bumps,ubumps)于中介基板104之上。首先,形成导电层于中介基板104之上(未示出)。导电层可以金属材料例如铝(aluminum,Al)、铜(copper,Cu)、钨(tungsten,W)、金(gold,Au)、其他合适的材料、或上述的组合制成。可以电镀工艺、溅镀工艺、其他可用的工艺、或上述的组合沉积导电层。之后,可使用多重蚀刻工艺图案化导电层以形成导电垫层(未示出)。
接着,可顺应性地形成钝化层于导电垫层及中介基板104之上(未示出)。钝化层可以聚合物材料例如聚酰亚胺(polyimide)、聚苯并恶唑(polybenzoxazole,PBO)、苯环丁烯(benzocyclobutene,BCB)、聚硅氧(silicone)、丙烯酸酯(acrylates)、硅氧烷(siloxane)、其他合适的材料、或上述的组合制成。钝化层可亦可包括无机材料例如氧化硅、未掺杂的硅酸盐玻璃、氮氧化硅(silicon oxynitride)、阻焊剂(solder resist,SR)、氮化硅、碳化硅(silicon carbide)、六甲基二硅氮烷(HMDS,hexamethyldisilazane)、其他合适的材料、或上述的组合。可以化学气相沉积(chemical vapor deposition,CVD)工艺或旋转涂布工艺沉积钝化层。
接着,可图案化钝化层以形成露出导电垫层(未示出)的开口。可以光刻及蚀刻工艺形成开口。光刻工艺可包括光刻胶涂布(例如旋转涂布)、软烘烤、掩模对准、图案曝光、曝光后烘烤、光刻胶显影、清洗及干燥(例如硬烘烤)、等等。蚀刻工艺可包括干蚀刻工艺(例如反应离子蚀刻(reactive ion etching,RIE)、各向异性等离子体蚀刻方法)、湿蚀刻工艺、或上述的组合。
接着,根据一些实施例,如图1B中所示出,形成第一导电柱112a于中介基板104上导电垫层上的开口之中。第一导电柱112a可包括铜、镍、其他导电材料、或上述的组合。可以电镀工艺、无电镀工艺、溅镀工艺、化学气相沉积工艺、相似工艺、或上述的组合形成第一导电柱112a。
根据一些实施例,如图1B中所示出,形成焊料零件114于第一导电柱112a之上。可以Sn、Ag、Au、其他合适的导电材料、或上述的组合制成焊料零件114。
接着,根据一些实施例,如图1B中所示出,形成第二导电柱112b于第一裸片116a及第二裸片116b之下,且第一裸片116a及第二裸片116b位于中介基板104上导电柱112a/112b之上。可以第一导电柱112a、第二导电柱112b及第一导电柱112a与第二导电柱112b之间的焊料零件114接合第一裸片116a及第二裸片116b至中介基板104。第一导电柱112a、第二导电柱112b及焊料零件114可称为第一电连接器115a,例如微凸块结构。第一裸片116a及第二裸片116b可安装于第一电连接器115a之上并与第一电连接器115a接触。裸片116a及116b可以取放机器工艺放置于中介基板104之上。
裸片116a/116b可为特定应用集成电路(application-specific integratedcircuit,ASIC)裸片、集成电路系统(system on integrated circuit,SoIC)裸片、高频宽存储器(high bandwidth memory,HBM)裸片、虚置裸片、或其相似裸片。第一裸片116a及第二裸片116b可为相同的,具有相同功能。第一裸片116a及第二裸片116b可为不同的,具有不同功能。
应注意的是,裸片116a/116b的数目仅为范例,本发明实施例不以此为限,视应用的需求而定。在一些实施例中,第一裸片116a及第二裸片116b的高度大抵相同。在一些实施例中,第一裸片116a的顶表面与第二裸片116b的顶表面齐平。因此,后续第一裸片116a及第二裸片116b上的研磨工艺可能较为容易。
之后,根据一些实施例,如图1B中所示出,填充第一底部填充层118a于中介基板104及裸片116a及116b之间。第一底部填充层118a可包括底部填充材料,例如环氧树脂、聚合物材料、或填料材料。第一底部填充层118a可提供机械支持以及至第一电连接器115a的电性隔离,以及保护有源电路免于受环境影响。可以毛细流动工艺形成第一底部填充层118a。在剖面图中,第一底部填充层118a可为向上变细的梯形。
接着,在一些实施例中,固化第一底部填充层118a(未示出)。可以热固化工艺、红外线(infrared,IR)能量固化工艺、紫外线固化工艺、或上述的组合固化第一底部填充层118a。
之后,可形成封装层120覆盖第一裸片116a及第二裸片116b(未示出)。根据一些实施例,如图1C中所示出,封装层120包围第一底部填充层118a。封装层120可为模塑料层,包括分散填料在其中的环氧基树脂。填料可包括绝缘纤维、绝缘颗粒、其他合适的元素、或上述的组合。可使用模造工艺沉积封装层120。
在形成封装层120之后,可固化封装层120。固化封装层120的工艺可与形成第一底部填充层118a之后的固化工艺相同或相似。为简洁起见,于此不再重述这些工艺。
接着,根据一些实施例,如图1C中所示出,在封装层120上进行平坦化工艺。在平坦化工艺之后,露出第一裸片116a及第二裸片116b的顶表面及第一底部填充层118a及封装层120的顶表面。平坦化工艺可包括研磨工艺、化学机械(chemical mechanical polishing,CMP)工艺、干研磨工艺、蚀刻工艺、一或多道其他合适的工艺、或上述的组合。
之后,根据一些实施例,如图1C中所示出,可移除载体基板102。根据一些实施例,如图1D中所示出,放置图1C中的余留结构于封装基板122之上。封装基板122可提供封装结构中所封装的半导体装置及外部电子装置之间的电性连接。封装基板122可为有芯或无芯(core-less)基板。封装基板122可为印刷电路板(printed circuit board,PCB)、陶瓷基板、或其他适合的封装基板。
根据一些实施例,如图1D中所示出,以第二电连接器115b接合中介基板104至封装基板122。第二电连接器115b可为微凸块结构。第二电连接器115b可包括第一导电柱112a、第二导电柱112b及第一导电柱112a与第二导电柱112b之间的焊料零件114。可形成第一导电柱112a于中介基板104之下,且形成第二导电柱112b于封装基板122之上。第二电连接器115b可提供中介基板104及封装基板122之间的电性连接。形成第二电连接器115b的工艺及材料可与形成第一电连接器115a的工艺及材料相同或相似。为简洁起见,于此不再重述这些工艺。
接着,根据一些实施例,如图1D中所示出,形成第二底部填充层118b于中介基板104与封装基板122之间。第二底部填充层118b可包围第二电连接器115b。第二底部填充层118b可保护第二电连接器115b,并强化中介基板104及封装基板122之间的连接。形成第二底部填充层118b的工艺及材料可与形成第一底部填充层118a的工艺及材料相同或相似。为简洁起见,于此不再重述这些工艺。
接着,根据一些实施例,如图1E中所示出,形成第一散热片124于封装基板122之上,在第一散热片124及封装基板122之间有附着层126。第一散热片124可以金属及/或金属合金例如铝(aluminum,Al)、铜(copper,Cu)、镍(nickel,Ni)、钴(cobalt,Co)、不锈钢、不锈钢/镍、其相似物、或上述的组合制成。第一散热片124亦可以复合材料例如合金42、碳化硅(silicon carbide)、氮化铝(aluminum nitride)、石墨、其相似物、或上述的组合制成。在一些实施例中,第一散热片124以合金42制成。
在一些实施例中,第一散热片124具有在约4E-6/K至约7E-6/K的范围的热膨胀系数。在一些实施例中,第一散热片124的热膨胀系数大于裸片116a/116b的热膨胀系数。
附着层126可具有较佳的附着能力,允许第一散热片124附接至封装基板122。附着层126可以环氧树脂、硅树脂、芯片贴膜(die attach film,DAF)、其相似物、或上述的组合制成。在一些实施例中,附着层126可外加于第一散热片124的底表面或可外加于封装基板122的顶表面。在一些实施例中,附着层126直接接触第一散热片124及第二散热片130。
接着,根据一些实施例,如图1F中所示出,形成热界面材料(thermal interfacematerial,TIM)结构128覆盖裸片116a/116b。在一些实施例中,热界面材料结构128覆盖第一底部填充层118a及封装层120的顶表面。热界面材料结构128可为导热且电绝缘材料,例如环氧树脂与金属例如银、金、或上述的组合混合。在一些实施例中,裸片116a/116b的顶表面与热界面材料结构128直接接触。因此,半导体封装结构中所产生的热可良好地传导至后续所形成的散热结构。
接着,根据一些实施例,如图1F中所示出,形成第二散热片130于第一散热片124之上,附着层132位于第一散热片124及第二散热片130之间。在一些实施例中,形成第二散热片130于裸片116a/116b之上,热界面材料结构128位于第二散热片130及裸片116a/116b之间。在一些实施例中,如图1F中所示出,第二散热片130的底表面高于裸片116a/116b的顶表面。在一些实施例中,第二散热片130的侧壁位于第一散热片124的相对侧壁之间。第二散热片130可称为顶散热片。
第二散热片130可以金属及/或金属合金例如铜、铝、镍、钴、不锈钢、不锈钢/镍、其相似物、或上述的组合制成。第二散热片130亦可以复合材料例如银钻石、碳化硅、氮化铝、石墨、其相似物、或上述的组合制成。在一些实施例中,第二散热片130以铜或银钻石制成。第二散热片130可传导半导体封装结构10a所产生的热。第二散热片130可具有高导热率。
在一些实施例中,第二散热片130以及第一散热片124以不同材料制成。在一些实施例中,第二散热片130的热膨胀系数与第一散热片124不同。在一些实施例中,第一散热片124具有在约10E-6/K至约17E-6/K的范围的热膨胀系数。
由于第二散热片130及第一散热片124的热膨胀系数不同,且第二散热片130及第一散热片124为分离散热片,可减少裸片116a/116b及封装基板122间因热膨胀系数失配造成的应力。因此,可减少中介基板104中的应力。
在一些实施例中,以相同材料制成附着层132及附着层126。在一些实施例中,以电磁干扰(electromagnetic interference,EMI)屏蔽附着材料制成附着层132,以避免电磁干扰。在一些实施例中,以焊接材料例如金属及焊料制成附着层132。形成附着层132的工艺可与形成附着层126的工艺相同或相似。为简洁起见,于此不再重述这些工艺。
在一些实施例中,如图1F中所示出,附着层132的顶表面与热界面材料结构128的顶表面大抵齐平。因此,第二散热片130可附接至附着层132及热界面材料结构128。
在一些实施例中,如图1F中所示出,第一散热片124包括内部124a及外部124b。在一些实施例中,第一散热片124的外部124b的顶表面高于第一散热片124的内部124a的顶表面。在一些实施例中,形成附着层132于第一散热片124的内部124a的顶表面,且第二散热片130覆盖第一散热片124的内部124a。
在一些实施例中,如图1F中所示出,第一散热片124包围中介基板104。在一些实施例中,第一散热片124具有L型剖面。在一些实施例中,第一散热片124的外部124b较第一散热片124的内部124a厚。第一散热片124的外部124b较厚,可提供更高的机械强度,以减少中介基板104中的应力。
在一些实施例中,如图1F中所示出,第一散热片124的外部124b的侧壁与第二散热片130的侧壁分隔。因此,第一散热片124的侧壁与第二散热片130的侧壁之间的距离G1可大于0μm。在一些实施例中,第一散热片124的侧壁与第二散热片130的侧壁之间的距离G1大于200μm。
在一些实施例中,如图1F中所示出,第一散热片124的侧壁与封装基板122的边缘之间的距离L3大于0μm。因此,可避免错位问题。在一些实施例中,第一散热片124的侧壁与封装基板122的边缘之间的距离L3大于200μm。
在一些实施例中,如图1F中所示出,第一散热片124的侧壁与中介基板104相隔。在一些实施例中,形成无源元件于第一散热片124及中介基板104之间(未示出)。因此,第一散热片124的侧壁与中介基板104的侧壁之间的距离L1大于0μm。
在一些实施例中,如图1F中所示出,第二散热片130具有高度H2。如图1F中所示出,第一散热片124和第二散热片130的顶表面存在高度差H1。在一些实施例中,第二散热片130的高度H2大于第一散热片124和第二散热片130的顶表面之间的高度差H1。在一些实施例中,高度差H1与高度H2的比例在约0.1至少于1.0的范围之内。若第一散热片124和第二散热片130的顶表面之间的高度差H1太大,可能无法有效降低应力。
在一些实施例中,如图1F中所示出,由于第一散热片124具有L型剖面,可更容易放置第二散热片130于第一散热片124的外部124b之间。可避免了第一散热片124及第二散热片130之间的错位。
根据一些实施例,图9为半导体封装结构的透视图。根据一些实施例,图10为半导体封装结构的俯视图。在一些实施例中,如图9及图10中所示出,在俯视图中第一散热片124包围第二散热片130及中介基板104。在一些实施例中,在俯视图中第一散热片124为环形,包围第二散热片130及中介基板104。
应注意的是,图9及图10中的第一散热片124仅为范例,且本发明实施例不以此为限。在一些实施例中,在俯视图中第一散热片124为不连续的条状物,围绕第二散热片130及中介基板104。
通过放置分离的第一散热片124及第二散热片130于裸片116a/116b及封装基板122之上,可减少中介基板104中的应力。L型第一散热片124可助于避免放置第二散热片130于第一散热片124及裸片116a/116b之上时错位。此外,可避免翘曲问题。
可对本发明实施例做许多变化及/或修改。根据一些其他实施例,图2为修改后的半导体封装结构10b的剖面图。一些工艺或元件与上述的实施例中的工艺或元件相同或相似,因此于此不重述这些工艺及元件。与上述实施例不同的是,根据一些其他实施例,如图2中所示出,第二散热片130具有内部130a及外部130b,且内部130a的底表面低于外部130b的底表面。
在一些实施例中,如图2中所示出,第二散热片130的内部130a的侧壁与第一散热片124的侧壁分开。在一些实施例中,第二散热片130的内部130a的侧壁与第一散热片124的侧壁之间的距离L2大于200μm。因此,可避免了错位问题。
在一些实施例中,中介基板104及第一散热片124之间的距离L1大于第二散热片130的内部130a与第一散热片124的侧壁之间的距离L2。
由于第二散热片130的内部130a及外部130b具有不同的厚度,可改善调整中介基板104中应力的弹性。
通过放置分离的第一散热片124及第二散热片130于裸片116a/116b及封装基板122之上,可减少中介基板104中的应力。L型第一散热片124可助于避免放置第二散热片130于第一散热片124及裸片116a/116b之上时错位。此外,可避免翘曲问题。内部130a及外部130b具有不同厚度,调整中介基板104中应力的弹性可能更大。
可对本发明实施例做许多变化及/或修改。根据一些其他实施例,图3为修改后的半导体封装结构10c的剖面图。一些工艺或元件与上述的实施例中的工艺或元件相同或相似,因此于此不重述这些工艺及元件。与上述实施例不同的是,根据一些其他实施例,如图3中所示出,第一散热片124的外部124b具有倾斜的侧壁。
在一些实施例中,如图3所示出,第一散热片124的外部124b的底表面比第一散热片124的外部124b的顶表面宽。在一些实施例中,如图3中所示出,第一散热片124的外部124b的底表面具有宽度L5,且第一散热片124的外部124b的顶表面具有宽度L4。在一些实施例中,顶表面的宽度L4小于外部124的底表面的宽度L5。在一些实施例中,如图3中所示出,宽度L4与宽度L5的比例在约0.1至小于1.0的范围内。第一散热片124及封装基板122之间接触面积更多,可改善调整中介基板104中应力的弹性。
通过放置分离的第一散热片124及第二散热片130于裸片116a/116b及封装基板122之上,可减少中介基板104中的应力。L型第一散热片124可助于避免放置第二散热片130于第一散热片124及裸片116a/116b之上时错位。此外,可避免翘曲问题。外部124b具有倾斜的侧壁,调整中介基板104中应力的弹性可能更大。
可对本发明实施例做许多变化及/或修改。根据一些其他实施例,图4为修改后的半导体封装结构10d的剖面图。一些工艺或元件与上述的实施例中的工艺或元件相同或相似,因此于此不重述这些工艺及元件。与上述实施例不同的是,根据一些其他实施例,如图4中所示出,第二散热片130在内部130a及外部130b之间具有较薄的中间部130c。
在一些实施例中,第二散热片130具有内部130a位于裸片116a/116b之上,外部130b位于第一散热片124之上,以及中间部130c位于内部130a及外部130b之间。中间部130c较薄,可减少裸片116a/116b与第一散热片124之间热膨胀系数差异所造成的应力。
在一些实施例中,内部130a及外部130b具有相同厚度H3,且中间部130c与内部130a之间具有厚度差H4。在一些实施例中,如图4中所示出,厚度差H4与厚度H3的比例在约0.1至约1.0的范围之内。若厚度差H4太小,裸片116a/116b与第一散热片124之间热膨胀系数差异可造成中介基板104之中的应力。
在一些实施例中,第二散热片130的中间部130c具有宽度L6。在一些实施例中,宽度L6小于第一散热片124及中介基板104之间的距离L1。在一些实施例中,如图4中所示出,宽度L6与距离L1的比例在约0.5至约1.0的范围内。
通过放置分离的第一散热片124及第二散热片130于裸片116a/116b及封装基板122之上,可减少中介基板104中的应力。L型第一散热片124可助于避免放置第二散热片130于第一散热片124及裸片116a/116b之上时错位。此外,可避免翘曲问题。第二散热片130可具有较薄的中间部130c,且可减少裸片116a/116b与第一散热片124之间热膨胀系数差异所造成的应力。
可对本发明实施例做许多变化及/或修改。根据一些其他实施例,图5为修改后的半导体封装结构10e的剖面图。一些工艺或元件与上述的实施例中的工艺或元件相同或相似,因此于此不重述这些工艺及元件。与上述实施例不同的是,根据一些其他实施例,如图5中所示出,第一散热片124的外部124b比第一散热片124的内部124a薄。
在一些实施例中,如图5中所示出,第二散热片130的内部130a比第二散热片130的外部130b厚。
在一些实施例中,第一散热片124的外部124b具有厚度H6,且第一散热片124的内部124a具有厚度H5。在一些实施例中,如图5中所示出,厚度H6与厚度H5的比例在约0.2至小于1.0的范围内。外部124b的厚度H6可助于调整机械强度,且减少封装基板122及第一散热片124之间热膨胀系数失配。
应注意的是,图5中的第一散热片124仅为范例,且本发明实施例不以此为限。在一些实施例中,第一散热片124的外部124b的顶表面高于第二散热片130的内部130a的底表面。第一散热片124的外部124b的顶表面可高于第二散热片130的内部130a的底表面,或与第二散热片130的内部130a的底表面齐平。
通过放置分离的第一散热片124及第二散热片130于裸片116a/116b及封装基板122之上,可减少中介基板104中的应力。L型第一散热片124可助于避免放置第二散热片130于第一散热片124及裸片116a/116b之上时错位。此外,可避免翘曲问题。第一散热片124的外部124b比第一散热片124的内部124a薄,可通过调整第一散热片124的外部124b的厚度H6以降低封装基板122及第一散热片124之间热膨胀系数的失配。
可对本发明实施例做许多变化及/或修改。根据一些其他实施例,图6为修改后的半导体封装结构10f的剖面图。一些工艺或元件与上述的实施例中的工艺或元件相同或相似,因此于此不重述这些工艺及元件。与上述实施例不同的是,根据一些其他实施例,如图6中所示出,第一散热片124的外部124b的顶表面与第一散热片124的内部124a的顶表面大抵齐平。
在一些实施例中,第一散热片124的内部124a以第二散热片130覆盖,而外部124b未被其覆盖。在一些实施例中,外部124b的顶表面低于第二散热片130的底表面。在一些实施例中,第一散热片124的外部124b具有长方形剖面图。第一散热片124较薄,可降低机械强度,且可减少应力。
通过放置分离的第一散热片124及第二散热片130于裸片116a/116b及封装基板122之上,可减少中介基板104中的应力。L型第一散热片124可助于避免放置第二散热片130于第一散热片124及裸片116a/116b之上时错位。此外,可避免翘曲问题。第一散热片124的内部124a及外部124b可具有相同的厚度。因此,可降低机械强度,且可减少应力。
可对本发明实施例做许多变化及/或修改。根据一些其他实施例,图7A-图7B为根据一些实施例示出形成半导体封装结构10g的各阶段剖面图。一些工艺或元件与上述的实施例中的工艺或元件相同或相似,因此于此不重述这些工艺及元件。与上述实施例不同的是,根据一些其他实施例,如图7A中所示出,以接合垫层结构134a/134b将第一散热片124及第二散热片130彼此接合。
在一些实施例中,形成第一接合垫层结构134a于第一散热片124的内部124a之上,且形成第二接合垫层结构134b于第二散热片130的外部130b之下。在一些实施例中,如图7A中所示出,第一接合垫层结构134a与第二接合垫层结构134b垂直对齐。
在一些实施例中,第一接合垫层结构134a及第二接合垫层结构134b以焊料零件接合(未示出)。焊料零件可以Sn、Ag、Au、其他合适的导电材料、或上述的组合制成。
在一些实施例中,接合垫层结构134a/134b可包括铜、金、其他合适的材料、或上述的组合。使用铜接合垫层,可降低生产成本。使用金接合垫层,半导体封装结构可更薄。
接着,根据一些实施例,如图7B中所示出,第一接合垫层结构134a及第二接合垫层结构134b彼此接合。因此,第一散热片124及第二散热片130彼此接合。
通过放置分离的第一散热片124及第二散热片130于裸片116a/116b及封装基板122之上,可减少中介基板104中的应力。L型第一散热片124可助于避免放置第二散热片130于第一散热片124及裸片116a/116b之上时错位。此外,可避免翘曲问题。第一散热片124及第二散热片130可以接合垫层结构134a/134b附接。
可对本发明实施例做许多变化及/或修改。根据一些其他实施例,图8A-图8C为根据一些实施例示出形成半导体封装结构10h的各阶段剖面图。一些工艺或元件与上述的实施例中的工艺或元件相同或相似,因此于此不重述这些工艺及元件。与上述实施例不同的是,根据一些其他实施例,如图8A中所示出,在接附第一散热片124至封装基板122之前,形成第一接合垫层结构134a于第一散热片124之上。
如图8A中所示出,形成第一接合垫层结构134a于第一散热片124的内部124a之上,且形成第二接合垫层结构134b于第二散热片130的外部130b之下。在一些实施例中,在接附第一散热片124至封装基板122之前,第一接合垫层结构134a及第二接合垫层结构134b分别接合至第一散热片124及第二散热片130。
接着,根据一些实施例,如图8B中所示出,在接附第一散热片124至封装基板122之前,以接合垫层结构134a/134b将第一散热片124及第二散热片130彼此接合。由于在接附第一散热片124至封装基板122之前,第一散热片124及第二散热片130彼此接合,将第一散热片124及第二散热片130彼此接合所需的强度可能不影响封装基板122。此外,可避免接合时接合垫层结构134a/134b的裂痕。
接着,根据一些实施例,如图8C中所示出,以附着层126接合第一散热片124及第二散热片130至封装基板122。
通过放置分离的第一散热片124及第二散热片130于裸片116a/116b及封装基板122之上,可减少中介基板104中的应力。L型第一散热片124可助于避免放置第二散热片130于第一散热片124及裸片116a/116b之上时错位。第一散热片124及第二散热片130可以接合垫层结构134a/134b附接。可在附接第一散热片124至封装基板122之前接合第一散热片124及第二散热片130,将第一散热片124及第二散热片130彼此接合所需的强度可不影响封装基板122。此外,可避免接合时接合垫层结构134a/134b的裂痕。
如上所述,封装基板之上的散热片包括分离的不同热膨胀系数的第一散热片124及第二散热片130。可降低中介基板104中的应力。L型第一散热片124可助于避免放置第二散热片130于第一散热片124上时错位。第一散热片124及第二散热片130可以附着层132彼此接合。根据一些实施例,如图1F中所示出,第一散热片124的内部124a及外部124b具有不同厚度,且调整了第一散热片124造成的机械强度。在一些实施例中,如图2及图5中所示出,第二散热片130a的内部130a及外部130b亦具有不同厚度,且减少了封装基板122的热膨胀系数。在一些实施例中,如图3中所示出,第一散热片124的外部124b具有倾斜的侧壁。在一些实施例中,如图4中所示出,第二散热片130具有中间部130c,且可以减少裸片116a/116b及第一散热片124之间热膨胀系数差异所造成的应力。在一些实施例中,如图6中所示出,内部124a及外部124b具有相同厚度,且可减少应力。在一些实施例中,如图7A-图7B中所示出,以接合结构134a/134b将第一散热片124及第二散热片130彼此接合。在一些实施例中,如图8A-图8C中所示出,在附接至封装基板122之前,接合第一散热片124及第二散热片130,且接合强度可不影响封装基板122。
本发明实施例提供了一种半导体封装结构及其形成方法。半导体封装结构包括形成具有不同热膨胀系数的分离散热片。可降低中介基板中的应力。L型散热片可在放置顶散热片时避免错位。可以附着层或接合垫层附接L型散热片及顶散热片。
在一些实施例中,提供了一种半导体封装结构。半导体封装结构包括中介基板形成于封装基板之上。半导体封装结构亦包括裸片位于中介基板之上。半导体封装结构亦包括第一散热片位于封装基板之上。半导体封装结构亦包括第二散热片位于裸片之上,且连接至第一散热片。第一散热片的热膨胀系数与第二散热片的热膨胀系数不同。在一些实施例中,半导体封装结构亦包括附着层形成于第一散热片及第二散热片之间。在一些实施例中,第二散热片的底表面高于裸片的顶表面。在一些实施例中,第一散热片包括内部及外部,第二散热片覆盖第一散热片的内部。在一些实施例中,第一散热片的外部的顶表面高于第一散热片的内部的顶表面。在一些实施例中,第一散热片的外部的侧壁与第二散热片的侧壁相隔。在一些实施例中,第一散热片的外部的底表面比第一散热片的外部的顶表面宽。
在一些实施例中,提供了一种半导体封装结构。半导体封装结构包括:中介基板,位于封装基板之上。半导体封装结构亦包括第一散热片附接至封装基板。半导体封装结构亦包括附接结构形成于第一散热片之上。半导体封装结构亦包括裸片位于中介基板之上。半导体封装结构亦包括第二散热片附接至裸片及附接结构。第一散热片及第二散热片以不同材料制成。在一些实施例中,附接结构与第一散热片及第二散热片直接接触。在一些实施例中,附接结构包括:第一垫层结构,形成于第一散热片之上;第二垫层结构,形成于第二散热片之下,第一垫层结构及第二垫层结构彼此接合。在一些实施例中,半导体封装结构还包括封装层,包围裸片;热界面材料(热界面材料,TIM)覆盖裸片及封装层,热界面材料的顶表面与附接结构的顶表面大抵齐平。第二散热片具有内部及外部,且第二散热片的内部的底表面低于第二散热片的外部的底表面。在一些实施例中,第二散热片的侧壁位于第一散热片的相对侧壁之间。在一些实施例中,第一散热片包括内部及外部,且第一散热片的内部比第一散热片的外部厚。
在一些实施例中,提供了一种形成半导体封装结构的方法。形成半导体封装结构的方法包括形成中介基板于载体基板之上。形成半导体封装结构的方法亦包括放置裸片于中介基板之上。形成半导体封装结构的方法亦包括从中介基板移除载体基板。形成半导体封装结构的方法亦包括放置中介基板及裸片于封装基板之上。形成半导体封装结构的方法亦包括附接第一散热片于封装基板之上,包围中介基板。形成半导体封装结构的方法亦包括使用附接结构附接第二散热片于裸片之上以及附接至第一散热片。在一些实施例中,形成半导体封装结构的方法亦包括形成第一垫层结构于第一散热片之上;形成第二垫层结构于第二散热片之下;接合第一垫层结构及第二垫层结构以附接第一散热片及第二散热片。在一些实施例中,在附接第一散热片于封装基板之前,第一垫层结构及第二垫层结构彼此接合。在一些实施例中,第二散热片及第一散热片之间的附接结构包括附着层。在一些实施例中,第一散热片的外部的顶表面与附着层的底表面大抵齐平。在一些实施例中,第二散热片具有内部位于裸片之上、外部位于第一散热片之上,以及中间部位于内部及外部之间,且中间部比内部及外部都薄。
前述内文概述了许多实施例的特征部件,使本技术领域中技术人员可以从各个方面更佳地了解本发明实施例。本技术领域中技术人员应可理解,且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构,并以此达到相同的目的及/或达到与在此介绍的实施例相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本发明实施例的发明精神与范围。在不背离本发明实施例的发明精神与范围的前提下,可对本发明实施例进行各种改变、置换或修改,因此本发明的保护范围当视随附的权利要求所界定者为准。另外,虽然本发明已以数个较佳实施例公开如上,然其并非用以限定本发明,且并非所有优点都已于此详加说明。

Claims (10)

1.一种半导体封装结构,包括:
一中介基板,形成于一封装基板之上;
一裸片,位于该中介基板之上;
一第一散热片,位于该封装基板之上;以及
一第二散热片,位于该裸片之上,且连接至该第一散热片,
其中该第一散热片的一热膨胀系数与该第二散热片的一热膨胀系数不同。
2.如权利要求1所述的半导体封装结构,其中该第一散热片包括一内部及一外部,其中该第二散热片覆盖该第一散热片的该内部。
3.如权利要求2所述的半导体封装结构,其中该第一散热片的该外部的一侧壁与该第二散热片的一侧壁分隔。
4.一种半导体封装结构,包括:
一中介基板,位于一封装基板之上;
一第一散热片,附接至该封装基板;
一附接结构,形成于该第一散热片之上;
一裸片,位于该中介基板之上;以及
一第二散热片,附接至该裸片及该附接结构,
其中该第一散热片及该第二散热片以不同材料制成。
5.如权利要求4所述的半导体封装结构,其中该附接结构与该第一散热片及该第二散热片直接接触。
6.如权利要求4所述的半导体封装结构,还包括:
一封装层,包围该裸片;
一热界面材料覆盖该裸片及该封装层,
其中该热界面材料的一顶表面与该附接结构的一顶表面大抵齐平。
7.如权利要求4所述的半导体封装结构,其中该第二散热片的一侧壁位于该第一散热片的相对侧壁之间。
8.一种形成半导体封装结构的方法,包括:
形成一中介基板于一载体基板之上;
放置一裸片于该中介基板之上;
从该中介基板移除该载体基板;
放置该中介基板及该裸片于一封装基板之上;
附接一第一散热片于该封装基板之上,包围该中介基板;以及
使用一附接结构附接一第二散热片于该裸片之上以及附接至该第一散热片。
9.如权利要求8所述的形成半导体封装结构的方法,还包括:
形成第一垫层结构于该第一散热片之上;
形成第二垫层结构于该第二散热片之下;
接合该第一垫层结构及该第二垫层结构以附接该第一散热片及该第二散热片。
10.如权利要求8所述的形成半导体封装结构的方法,其中在附接该第一散热片于该封装基板上之前,该第一垫层结构及该第二垫层结构彼此接合。
CN202210524298.0A 2021-05-13 2022-05-13 半导体封装结构及其形成方法 Pending CN115101482A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/319,707 US11984378B2 (en) 2021-05-13 Semiconductor package structure and method for forming the same
US17/319,707 2021-05-13

Publications (1)

Publication Number Publication Date
CN115101482A true CN115101482A (zh) 2022-09-23

Family

ID=83287074

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210524298.0A Pending CN115101482A (zh) 2021-05-13 2022-05-13 半导体封装结构及其形成方法

Country Status (3)

Country Link
US (1) US20240153839A1 (zh)
CN (1) CN115101482A (zh)
TW (1) TWI795187B (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11329026B2 (en) * 2016-02-17 2022-05-10 Micron Technology, Inc. Apparatuses and methods for internal heat spreading for packaged semiconductor die
US20200111720A1 (en) * 2018-10-05 2020-04-09 Intel Corporation Dual side die packaging for enhanced heat dissipation
TWI733142B (zh) * 2019-07-17 2021-07-11 矽品精密工業股份有限公司 電子封裝件
TWI706523B (zh) * 2019-09-02 2020-10-01 矽品精密工業股份有限公司 電子封裝件

Also Published As

Publication number Publication date
US20240153839A1 (en) 2024-05-09
TWI795187B (zh) 2023-03-01
TW202245172A (zh) 2022-11-16
US20220367311A1 (en) 2022-11-17

Similar Documents

Publication Publication Date Title
US11355474B2 (en) Semiconductor package and method manufacturing the same
US20210287966A1 (en) Semiconductor package and method of making
US10720409B2 (en) Semiconductor packages with thermal-electrical-mechanical chips and methods of forming the same
US20180166405A1 (en) Structure and formation method of chip package with antenna element
US11929318B2 (en) Package structure and method of forming the same
CN109216304B (zh) 半导体封装及其制造方法
US11848265B2 (en) Semiconductor package with improved interposer structure
CN114765148A (zh) 半导体封装
US10867793B2 (en) Semiconductor package and method of fabricating the same
CN113658944A (zh) 半导体封装件及其形成方法
TWI790702B (zh) 半導體封裝及製造半導體封裝的方法
TWI795187B (zh) 半導體封裝結構及其形成方法
US10879166B2 (en) Package structure having redistribution structure with photosensitive and non-photosensitive dielectric materials and fabricating method thereof
US11984378B2 (en) Semiconductor package structure and method for forming the same
TWI797639B (zh) 半導體封裝及製造半導體封裝的方法
CN220873557U (zh) 半导体封装
KR102628146B1 (ko) 반도체 패키지 및 이를 형성하는 방법
US20230062138A1 (en) Semiconductor package structure and method for forming the same
US20230352367A1 (en) Semiconductor package and method
CN114975352A (zh) 半导体封装结构及其形成方法
CN115332190A (zh) 芯片封装结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination