CN220873557U - 半导体封装 - Google Patents

半导体封装 Download PDF

Info

Publication number
CN220873557U
CN220873557U CN202322344199.7U CN202322344199U CN220873557U CN 220873557 U CN220873557 U CN 220873557U CN 202322344199 U CN202322344199 U CN 202322344199U CN 220873557 U CN220873557 U CN 220873557U
Authority
CN
China
Prior art keywords
package
ring structure
substrate
ring
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202322344199.7U
Other languages
English (en)
Inventor
蔡侑伶
林承鸿
赖威志
李孟灿
张宏宾
许立翰
邱建嘉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Application granted granted Critical
Publication of CN220873557U publication Critical patent/CN220873557U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本实用新型提供一种包括具有一或多个凹口的环结构的半导体封装。所述半导体封装可包括：衬底；第一封装组件，接合至衬底，其中第一封装组件可包括第一半导体晶粒；环结构，贴合至衬底，其中环结构在俯视图中可包围第一封装组件；以及盖结构，贴合至环结构。环结构可包括：第一段，沿衬底的第一边缘延伸；以及第二段，沿衬底的第二边缘延伸。第一段与第二段可在环结构的第一隅角处交会，且环结构的第一凹口可设置于环结构的第一隅角处。通过在环结构的选择位置处设置凹口，可防止或减少粘合剂自盖结构及环结构的分层，而可提高半导体封装的长期可靠性。

Description

半导体封装
技术领域
本实用新型涉及一种半导体封装。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体行业已经历快速发展。在很大程度上，集成密度的提高源于最小特征尺寸(minimum feature size)的迭代减小，此使得能够将更多的组件整合至给定的面积中。随着对日益缩小的电子装置的需求的增长，出现了对更小且更具创造性的半导体晶粒封装技术的需求。此种封装系统的一个实例是叠层封装(Package-on-Package，PoP)技术。在PoP装置中，顶部半导体封装堆叠于底部半导体封装顶上，以提供高整合度及组件密度。PoP技术一般能够使得在印刷电路板(printed circuit board，PCB)上生产具有增强的功能性及小的占据面积(footprint)的半导体装置。
实用新型内容
在实施例中，一种半导体封装包括：衬底；第一封装组件，接合至衬底，其中第一封装组件包括第一半导体晶粒；环结构，贴合至衬底，其中环结构在俯视图中包围第一封装组件；以及盖结构，贴合至环结构，所述环结构包括：第一段，沿衬底的第一边缘延伸；第二段，沿衬底的第二边缘延伸，其中第一段与第二段在环结构的第一隅角处交会，且其中环结构的第一凹口设置于环结构的第一隅角处。
在实施例中，一种半导体封装包括：衬底；第一封装组件，接合至衬底，其中第一封装组件包括第一半导体晶粒；第二封装组件，接合至衬底，其中第二封装组件包括第二半导体晶粒；第一环结构，贴合至衬底，其中第一环结构包括第一材料，且其中第一环结构在俯视图中包围第一封装组件；第二环结构，贴合至衬底，其中第二环结构包括与第一材料不同的第二材料，且其中第二环结构的热膨胀系数大于第一环结构的热膨胀系数；以及盖结构，位于第二环结构之上且贴合至第二环结构。
在实施例中，一种制造半导体封装的方法包括：将第一封装组件接合至衬底，其中第一封装组件包括第一半导体晶粒；将框架结构贴合至衬底，其中框架结构在俯视图中包围第一封装组件；以及将盖结构贴合至框架结构，其中盖结构中的第一凹口设置于框架结构的第一隅角之上，框架结构包括：第一横杆，沿衬底的第一边缘延伸；第二横杆，沿衬底的第二边缘延伸，其中第一横杆与第二横杆在框架结构的第一隅角处会聚。
基于上述，因环结构与盖结构的特殊配置，可防止或减少粘合剂自盖结构及环结构的分层，而可提高半导体封装的长期可靠性。
附图说明
通过结合附图阅读以下详细说明，会最佳地理解本实用新型的态样。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出根据一些实施例的集成电路晶粒的剖视图。
图2至图31D示出根据一些实施例的用于形成封装的制造工艺的剖视图及俯视图。
具体实施方式
以下揭露内容提供用于实施本实用新型的不同特征的诸多不同实施例或实例。以下阐述组件及排列的具体实例以简化本实用新型。当然，该些仅为实例且不旨在进行限制。举例而言，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本实用新型可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“位于……之下(beneath)”、“位于……下方(below)”、“下部的(lower)”、“位于……上方(above)”、“上部的(upper)”及类似用语等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外也囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
本实用新型提供一种半导体封装以及形成所述半导体封装的方法，所述半导体封装带有具有凹口(indent)的盖(lid)、具有突出部(protrusion)的盖、具有凹口的加强环(stiffener ring)、双加强环组合(double stiffener ringscombination)或其组合。根据本实用新型的一些实施例，包括集成电路晶粒的一或多个封装组件被接合至衬底。为各种配置的一或多个加强环通过粘合剂而贴合于衬底上，且包围所述一或多个封装组件。所述一或多个加强环在使用期间为衬底提供附加的支撑。为各种配置的盖通过其他粘合剂而贴合于所述一或多个加强环以及所述一或多个封装组件上。由所述一或多个封装组件在使用期间产生的热量经由所述盖而逸散。为实施例配置的所述一或多个加强环与为下述实施例配置的盖的组合可减轻或消除所述盖与所述一或多个加强环之间热膨胀系数的不匹配(mismatch)。因此，实施例所描述的盖及/或加强环会防止或减少粘合剂在半导体封装的使用期间自所述盖及所述一或多个加强环的分层(delamination)，藉此提高半导体封装的长期可靠性。
以下可在特定封装配置的背景下阐述各种实施例。具体而言，图1至图14A示出形成衬底上积体扇出(integrated fan-out on substrate，InFO-oS)封装配置的剖视图。应理解，各种实施例也可适以应用于其他封装配置。作为非限制性实例，图14B示出衬底上积体扇出局部硅内连线(integrated fan-out on substrate-local siliconinterconnect，InFO-LSI)封装的剖视图，而图14C示出衬底上晶片上芯片(chip on waferon substrate，)封装。其他封装配置也是可能的。
图1示出根据一些实施例的集成电路晶粒50的剖视图。集成电路晶粒50将在随后的处理中被封装以形成集成电路封装。集成电路晶粒50可为逻辑晶粒(例如，中央处理单元(central processing unit，CPU)、图形处理单元(graphicsprocessing unit，GPU)、系统芯片(system-on-a-chip，SoC)、应用处理器(application processor，AP)、微控制器等)、存储器晶粒(例如，动态随机存取存储器(dynamic random access memory，DRAM)晶粒、静态随机存取存储器(static random access memory，SRAM)晶粒、混合存储器立方(hybridmemorycube，HMC)模组、高频宽存储器(high bandwidth memory，HBM)模组等)、电源管理晶粒(例如，电源管理集成电路(power management integrated circuit，PMIC)晶粒)、射频(radio frequency，RF)晶粒、感测器晶粒、微机电系统(micro-electro-mechanical-system，MEMS)晶粒、信号处理晶粒(例如，数字信号处理(digital signal processing，DSP)晶粒)、前端晶粒(例如，类比前端(analogfront-end，AFE)晶粒)、类似晶粒或其组合。
集成电路晶粒50可形成于晶片中，所述晶片可包括在随后的步骤中被单体化以形成多个集成电路晶粒的不同装置区。集成电路晶粒50可根据适用的制造工艺进行处理以形成集成电路。举例而言，集成电路晶粒50包括半导体衬底52(例如经掺杂或未经掺杂的硅)或者绝缘体上覆半导体(semiconductor-on-insulator，SOI)衬底的有效层(activelayer)。半导体衬底52可包括：其他半导体材料，例如锗；化合物半导体，包括碳化硅、镓砷、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟；或者其组合。也可使用例如多层式衬底(multi-layered substrate)或梯度衬底(gradient substrate)等其他衬底。半导体衬底52具有有时称为前侧(front side)的有效表面(active surface)(例如，图1中面朝上的表面)及有时称为背侧(back side)的非有效表面(inactive surface)(例如，图1中面朝下的表面)。
半导体衬底52的前表面处可形成有装置(以晶体管为代表)54。装置54可为有源装置(例如，晶体管、二极管等)、电容器、电阻器等。半导体衬底52的前表面之上有层间介电质(inter-layer dielectric，ILD)56。ILD 56环绕装置54且可覆盖装置54。ILD 56可包括由例如磷硅酸盐玻璃(Phospho-Silicate Glass，PSG)、硼硅酸盐玻璃(Boro-SilicateGlass，BSG)、掺杂硼的磷硅酸盐玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未经掺杂的硅酸盐玻璃(undoped SilicateGlass，USG)或类似材料等材料形成的一或多个介电层。
导电插塞58延伸穿过ILD 56，以电性耦合至及实体耦合至装置54。举例而言，当装置54是晶体管时，导电插塞58可耦合至晶体管的栅极及源极/漏极区。源极/漏极区可端视上下文而各别地指代或笼统地指代源极或漏极。导电插塞58可由钨、钴、镍、铜、银、金、铝、类似材料或其组合形成。ILD 56及导电插塞58之上有内连线结构60。内连线结构60对装置54进行内连以形成集成电路。内连线结构60可由例如ILD 56上的介电层中的金属化图案形成。金属化图案包括形成于一或多个低介电常数(low-k)介电层中的金属线及通孔。内连线结构60的金属化图案通过导电插塞58而电性耦合至装置54。
集成电路晶粒50还包括进行外部连接的接垫62，例如铝接垫。接垫62位于集成电路晶粒50的有效侧(active side)上，例如位于内连线结构60中及/或内连线结构60上。集成电路晶粒50上(例如内连线结构60的部分及接垫62的部分上)有一或多个钝化膜64。开口穿过钝化膜64延伸至接垫62。例如导电柱(例如，由例如铜等金属形成)等晶粒连接件66延伸穿过钝化膜64中的开口，并实体耦合至及电性耦合至接垫62中相应的接垫62。晶粒连接件66可通过例如镀覆(plating)或类似工艺来形成。晶粒连接件66对集成电路晶粒50的相应集成电路进行电性耦合。
可选地，接垫62上可设置有焊料区(例如，焊料球或焊料凸块)。焊料球可用于对集成电路晶粒50实行芯片探针(chip probe，CP)测试。可对集成电路晶粒50实行CP测试，以判断集成电路晶粒50是否是已知良好晶粒(known good die，KGD)。因此，仅集成电路晶粒50(其为KGD)经历随后的处理并被封装，且未通过CP测试的晶粒未被封装。在测试之后，可在随后的处理步骤中移除焊料区。
集成电路晶粒50的有效侧上(例如钝化膜64及晶粒连接件66上)可有(或者可没有)介电层68。介电层68在侧向上包封晶粒连接件66，且介电层68与集成电路晶粒50在侧向上相连。最初，介电层68可隐埋晶粒连接件66，进而使得介电层68的最顶表面位于晶粒连接件66的最顶表面上方。在其中晶粒连接件66上设置有焊料区的一些实施例中，介电层68也可隐埋焊料区。作为另外一种选择，可在形成介电层68之前移除焊料区。
介电层68可为：聚合物，例如聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺、苯并环丁烯(benzocyclobutene，BCB)或类似聚合物；氮化物，例如氮化硅或类似氮化物；氧化物，例如氧化硅、PSG、BSG、BPSG或类似氧化物；类似材料；或者其组合。介电层68可例如通过旋转涂布(spin coating)、叠层、化学气相沉积(chemical vapor deposition，CVD)或类似工艺来形成。在一些实施例中，在集成电路晶粒50的形成期间，晶粒连接件66通过介电层68而暴露出。在一些实施例中，晶粒连接件66保持被隐埋，并在用于对集成电路晶粒50进行封装的随后的工艺期间被暴露出。暴露出晶粒连接件66可移除晶粒连接件66上可能存在的任何焊料区。
在一些实施例中，集成电路晶粒50是包括多个半导体衬底52的堆叠装置。举例而言，集成电路晶粒50可为包括多个存储器晶粒的存储器装置，例如混合存储器立方(hybridmemory cube，HMC)模组、高频宽存储器(high bandwidth memory，HBM)模组或类似装置。在此种实施例中，集成电路晶粒50包括通过衬底穿孔(through-substrate via，TSV)进行内连的多个半导体衬底52。半导体衬底52中的每一者可(或可不)具有内连线结构60。
图2至图13示出根据一些实施例的用于形成第一封装组件100的工艺期间的中间步骤的剖视图。示出第一封装区100A及第二封装区100B，且集成电路晶粒50中的一或多者被封装以在封装区100A及封装区100B中的每一者中形成集成电路封装。示出两个封装区来作为实例，也可形成更多的封装区。集成电路封装也可称为积体扇出型(integrated fan-out，InFO)封装。
在图2中，提供载体衬底102，且在载体衬底102上形成释放层104。载体衬底102可为玻璃载体衬底、陶瓷载体衬底或类似衬底。载体衬底102可为晶片，进而使得可在载体衬底102上同时形成多个封装。
释放层104可由聚合物系材料形成，所述聚合物系材料可与载体衬底102一起被自将在随后的步骤中形成的上覆结构移除。在一些实施例中，释放层104为当受热时会失去其粘合性质的环氧树脂系热释放材料，例如光热转换(light-to-heat-conversion，LTHC)释放涂层。在其他实施例中，释放层104可为当暴露于紫外(ultra-violet，UV)光时会失去其粘合性质的UV胶。释放层104可作为液体被分配并被固化，可为叠层至载体衬底102上的叠层膜(laminate film)，或者可为类似形式。释放层104的顶表面可被整平且可具有高的平坦程度。
在图3中，将集成电路晶粒50(例如，第一集成电路晶粒50A及第二集成电路晶粒50B)粘合至释放层104。封装区100A及封装区100B中的每一者中粘合有所期望类型及数量的集成电路晶粒50。在所示实施例中，多个集成电路晶粒50被粘合成彼此相邻，包括位于第一封装区100A及第二封装区100B中的每一者中的第一集成电路晶粒50A及第二集成电路晶粒50B。第一集成电路晶粒50A可为逻辑装置，例如CPU、GPU、SoC、AP、微控制器或类似装置。第二集成电路晶粒50B可为存储器装置，例如DRAM晶粒、SRAM晶粒、混合存储器立方(HMC)模组、高频宽存储器(HBM)模组或类似装置。在一些实施例中，集成电路晶粒50A与集成电路晶粒50B可为相同类型的晶粒，例如SoC晶粒。第一集成电路晶粒50A与第二集成电路晶粒50B可以相同技术节点的工艺形成，或者可以不同技术节点的工艺形成。举例而言，第一集成电路晶粒50A可为较第二集成电路晶粒50B更先进的工艺节点。集成电路晶粒50A与集成电路晶粒50B可具有不同的尺寸(例如，不同的高度及/或表面积)，或者可具有相同的尺寸(例如，相同的高度及/或表面积)。
在图4中，在集成电路晶粒50上及集成电路晶粒50周围形成包封体120。在形成之后，包封体120包封集成电路晶粒50。包封体120可为模制化合物、环氧树脂或类似材料。可通过压缩模制(compression molding)、转移模制(transfer molding)或类似工艺施加包封体120，且可在载体衬底102之上形成包封体120，进而使得集成电路晶粒50被隐埋或被覆盖。在集成电路晶粒50之间的间隙区中进一步形成包封体120。可以液体或半液体形式施加包封体120，且随后对包封体120进行固化。
在图5中，对包封体120实行平坦化工艺，以暴露出晶粒连接件66。平坦化工艺也可移除介电层68及/或晶粒连接件66的材料，直至暴露出晶粒连接件66为止。在平坦化工艺之后，晶粒连接件66的顶表面、介电层68的顶表面及包封体120的顶表面在工艺变化内实质上共面。平坦化工艺可为例如化学机械研磨(chemical-mechanical polish，CMP)、磨制工艺(grinding process)或类似工艺。在一些实施例中，举例而言，若晶粒连接件66已被暴露出，则可省略平坦化。
在图6至图9中，在包封体120及集成电路晶粒50之上形成前侧重布线结构122(参见图9)。前侧重布线结构122包括介电层124、128、132及136以及金属化图案126、130及134。金属化图案也可称为重布线层(redistributionlayer)或重布线(redistribution line)。前侧重布线结构122被示出为具有三层金属化图案的实例。可在前侧重布线结构122中形成更多或更少的介电层及金属化图案。若欲形成更少的介电层及金属化图案，则可省略下文论述的步骤及工艺。若欲形成更多的介电层及金属化图案，则可重复进行下文论述的步骤及工艺。
在图6中，在包封体120及晶粒连接件66上沉积介电层124。在一些实施例中，介电层124由可使用光刻罩幕来图案化的感光性材料(例如PBO、聚酰亚胺、BCB或类似材料)形成。可通过旋转涂布、叠层、CVD、类似工艺或其组合形成介电层124。然后，对介电层124进行图案化。所述图案化会形成暴露出晶粒连接件66的部分的开口。可通过可接受的工艺(例如当介电层124是感光性材料时，通过将介电层124暴露于光并显影；或者通过使用例如非等向性刻蚀进行刻蚀)来进行所述图案化。
然后形成金属化图案126。金属化图案126包括导电元件，所述导电元件沿介电层124的主表面(major surface)延伸并延伸穿过介电层124以实体耦合至及电性耦合至集成电路晶粒50。作为形成金属化图案126的实例，在介电层124之上且在延伸穿过介电层124的开口中形成晶种层。在一些实施例中，晶种层是金属层，其可为单层或可为包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及位于所述钛层之上的铜层。可使用例如PVD或类似工艺来形成晶种层。然后在晶种层上形成光阻且对所述光阻进行图案化。可通过旋转涂布或类似工艺来形成光阻，且可将所述光阻暴露于光以用于图案化。光阻的图案对应于金属化图案126。所述图案化会形成穿过光阻的开口以暴露出晶种层。然后在光阻的开口中及晶种层的被暴露出的部分上形成导电材料。可通过镀覆(例如电镀或无电镀覆)或者类似工艺来形成导电材料。导电材料可包括金属，例如铜、钛、钨、铝或类似金属。导电材料与晶种层的下伏部分的组合会形成金属化图案126。移除光阻以及晶种层的上面未形成导电材料的部分。可通过例如使用氧电浆或类似材料的可接受的灰化工艺或剥除工艺来移除光阻。一旦光阻被移除，便例如使用可接受的刻蚀工艺(例如通过湿法刻蚀或干法刻蚀)移除晶种层的被暴露出的部分。
在图7中，在金属化图案126及介电层124上沉积介电层128。可以与介电层124相似的方式形成介电层128，且介电层128可由与介电层124相似的材料形成。
然后形成金属化图案130。金属化图案130包括位于介电层128的主表面上且沿所述主表面延伸的部分。金属化图案130还包括延伸穿过介电层128以实体耦合至及电性耦合至金属化图案126的部分。可以与金属化图案126相似的方式及相似的材料形成金属化图案130。在一些实施例中，金属化图案130具有与金属化图案126不同的尺寸。举例而言，金属化图案130的导线及/或通孔可宽于或厚于金属化图案126的导线及/或通孔。此外，可将金属化图案130形成为较金属化图案126大的节距(pitch)。
在图8中，在金属化图案130及介电层128上沉积介电层132。可以与介电层124相似的方式形成介电层132，且介电层132可由与介电层124相似的材料形成。
然后形成金属化图案134。金属化图案134包括位于介电层132的主表面上且沿所述主表面延伸的部分。金属化图案134还包括延伸穿过介电层132以实体耦合至及电性耦合至金属化图案130的部分。可以与金属化图案126相似的方式及相似的材料形成金属化图案134。金属化图案134是前侧重布线结构122的最顶金属化图案。因此，前侧重布线结构122的中间金属化图案(例如，金属化图案126及金属化图案130)中的所有者皆设置于金属化图案134与集成电路晶粒50之间。在一些实施例中，金属化图案134具有与金属化图案126及金属化图案130不同的尺寸。举例而言，金属化图案134的导线及/或通孔可宽于或厚于金属化图案126及金属化图案130的导线及/或通孔。此外，可将金属化图案134形成为较金属化图案130大的节距。
在图9中，在金属化图案134及介电层132上沉积介电层136。可以与介电层124相似的方式形成介电层136，且介电层136可由与介电层124相同的材料形成。介电层136是前侧重布线结构122的最顶介电层。因此，前侧重布线结构122的金属化图案(例如，金属化图案126、金属化图案130及金属化图案134)中的所有者皆设置于介电层136与集成电路晶粒50之间。此外，前侧重布线结构122的中间介电层(例如，介电层124、介电层128、介电层132)中的所有者皆设置于介电层136与集成电路晶粒50之间。
在图10中，形成凸块下金属(under-bump metallurgy，UBM)138以用于与前侧重布线结构122进行外部连接。UBM 138具有位于介电层136的主表面上且沿所述主表面延伸的凸块部分，且具有延伸穿过介电层136以实体耦合至及电性耦合至金属化图案134的通孔部分。因此，UBM 138电性耦合至集成电路晶粒50。UBM 138可由与金属化图案126相同的材料形成。在一些实施例中，UBM 138具有与金属化图案126、金属化图案130及金属化图案134不同的尺寸。
在图11中，在UBM 138上形成导电连接件150。导电连接件150可为球栅阵列(ballgrid array，BGA)连接件、焊料球、金属柱、受控塌陷芯片连接(controlled collapse chipconnection，C4)凸块、微凸块、无电镀镍钯浸金技术(electroless nickel-electrolesspalladium-immersion gold technique，ENEPIG)形成的凸块或类似元件。导电连接件150可包括例如焊料、铜、铝、金、镍、银、钯、锡、类似材料或其组合等导电材料。在一些实施例中，通过最初透过蒸镀、电镀、印刷、焊料转移、植球或类似工艺形成焊料层来形成导电连接件150。一旦已在所述结构上形成焊料层，便可实行回焊(reflow)，以便将所述材料造型成所期望的凸块形状。在另一实施例中，导电连接件150包括通过溅镀、印刷、电镀、无电镀覆、CVD或类似工艺形成的金属柱(例如铜柱)。金属柱可不含焊料，且具有实质上垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属顶盖层(metal cap layer)。金属顶盖层可包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、类似材料或其组合，且可通过镀覆工艺来形成。
在图12中，实行载体衬底剥离(carrier substrate de-bonding)，以将载体衬底102自半导体衬底52及包封体120拆离(或“剥离”)。根据一些实施例，剥离包括将例如激光或UV光等光投射于释放层104(未示出)上，以使得释放层104在光的热量下分解，且载体衬底102可被移除。然后将所述结构上下翻转并放置于胶带(tape)(未示出)上。
在图13中，通过沿第一封装区100A与第二封装区100B之间以及邻近的封装区与第一封装区100A及第二封装区100B之间的切割道(scribe line)152进行锯切来实行单体化工艺(singulation process)。所述锯切将第一封装区100A及第二封装区100B转变成经单体化的第一封装组件100。
在图14A中，使用导电连接件150将经单体化的第一封装组件100安装至封装衬底300，以形成InFO-oS封装。在图15所示横截面中，示出将单一的第一封装组件100贴合至封装衬底300，但也可将多个第一封装组件100贴合至封装衬底300(参见例如图18A所示俯视图)。作为另外一种选择，可仅将一个第一封装组件100贴合于封装衬底300上。封装衬底300包括衬底芯体302及位于衬底芯体302之上的接合接垫304。衬底芯体302可由半导体材料(例如硅、锗、金刚石或类似材料)制成。作为另外一种选择，也可使用化合物材料，例如硅锗、碳化硅、镓砷、砷化铟、磷化铟、碳化硅锗、磷化镓砷、磷化镓铟、该些材料的组合及类似材料。另外，衬底芯体302可为SOI衬底。一般而言，SOI衬底包括由例如磊晶硅、锗、硅锗、SOI、绝缘体上硅锗(silicon germaniumon insulator，SGOI)或其组合等半导体材料构成的层。在一个替代性实施例中，衬底芯体302是基于例如玻璃纤维加强型树脂芯体等绝缘芯体。一种实例性芯体材料是例如阻燃剂4(flame retardant 4，FR4)等玻璃纤维树脂。芯体材料的替代品包括双马来酰亚胺-三嗪(bismaleimide-triazine，BT)树脂，或者作为另外一种选择包括其他PCB材料或膜。可对衬底芯体302使用例如味之素构成膜(Ajinomotobuild-up film，ABF)等构成膜或者其他叠层体。封装衬底300可具有可处于约10×10-6℃-1至约16×10-6℃-1的范围内(例如14×10-6℃-1)的热膨胀系数α1。
衬底芯体302可包括有源装置及无源装置(未示出)。可使用各种各样的装置(例如晶体管、电容器、电阻器、该些的组合及类似装置)来产生装置堆叠的设计的结构要求及功能要求。可使用任何适合的方法来形成所述装置。
衬底芯体302也可包括金属化层及通孔(未示出)，其中接合接垫304实体耦合至及/或电性耦合至金属化层及通孔。可在有源装置及无源装置之上形成金属化层，且将金属化层设计成对所述各种装置进行连接以形成功能电路系统。金属化层可由介电材料(例如，低介电常数介电材料)与导电材料(例如，铜)构成的交替层形成，其中通孔对导电材料层进行内连，且可通过任何适合的工艺(例如沉积、镶嵌、双镶嵌或类似工艺)来形成所述金属化层。在一些实施例中，衬底芯体302实质上不具有有源装置及无源装置。
在一些实施例中，对导电连接件150进行回焊以将第一封装组件100贴合至接合接垫304。导电连接件150将封装衬底300(包括衬底芯体302中的金属化层)电性耦合至及/或实体耦合至第一封装组件100。在一些实施例中，在衬底芯体302上形成阻焊剂306。可在阻焊剂306中的开口中设置导电连接件150，以电性耦合至及机械耦合至接合接垫304。阻焊剂306可用于保护衬底芯体302的区域免受外部损伤。
导电连接件150在被回焊之前可具有形成于其上的环氧树脂焊剂(epoxyflux)(未示出)，其中在将第一封装组件100贴合至封装衬底300之后，环氧树脂焊剂的至少一些环氧树脂部分保留下来。此种保留下来的环氧树脂部分可充当底部填充胶，以减小应力并保护由对导电连接件150进行回焊产生的接头。在一些实施例中，可在第一封装组件100与封装衬底300之间且环绕导电连接件150形成底部填充胶308。可在贴合第一封装组件100之后通过毛细流动工艺(capillary flow process)来形成底部填充胶308，或者可在贴合第一封装组件100之前通过适合的沉积方法来形成底部填充胶308。
在一些实施例中，也可将无源装置(例如，表面安装装置(surface mountdevice，SMD)(未示出))贴合至第一封装组件100(例如，贴合至UBM 138)或贴合至封装衬底300(例如，贴合至接合接垫304)。举例而言，可将无源装置接合至第一封装组件100或封装衬底300的与导电连接件150相同的表面。可在将第一封装组件100安装于封装衬底300上之前将无源装置贴合至第一封装组件100，或者可在将第一封装组件100安装于封装衬底300上之后将无源装置贴合至封装衬底300。
图14A示出第一封装组件100具有特定配置(例如，InFO-oS配置)。在其他实施例中，接合至封装衬底300的第一封装组件可具有不同的配置。
举例而言，图14B示出其中第一封装组件100’接合至封装衬底300的替代配置。第一封装组件100’可为包括多个层级的包封晶粒及重布线结构的InFO-LSI封装。具体而言，第一封装组件100’可包括：集成电路晶粒50A及集成电路晶粒50B，包封于第一包封体120A中；第一重布线结构122A；LSI晶粒50C，包封于第二包封体120B中；以及第二重布线结构122B。包封体120A/包封体120B及重布线结构122A/重布线结构122B可分别实质上相似于第一封装组件100的包封体120及前侧重布线结构122(参见图14A)。LSI晶粒50C可相似于集成电路晶粒50A/集成电路晶粒50B，但LSI晶粒50C可不具有任何有源装置。LSI晶粒50C包括将集成电路晶粒50A与集成电路晶粒50B彼此电性连接的内连线层。在一些实施例中，LSI晶粒50C可包括穿过LSI晶粒50C来提供电性连接的衬底穿孔(through substrate via，TSV)。此外，穿孔160可延伸穿过第二包封体120B，以在第一重布线结构122A与第二重布线结构122B之间提供电性连接。
作为另一实例，图14C示出其中第一封装组件100”接合至封装衬底300的替代配置。第一封装组件100”可为包括以下组件的CoWoS封装：集成电路晶粒50A/集成电路晶粒50B，包封于包封体120C中；中介层161；导电连接件162，对集成电路晶粒50A/集成电路晶粒50B与中介层161进行电性连接；以及底部填充胶164，在集成电路晶粒50A/集成电路晶粒50B与中介层161之间延伸。包封体120C可实质上相似于第一封装组件100的包封体120(参见图14A)。导电连接件162及底部填充胶164可分别实质上相似于针对图14A所述的导电连接件150及底部填充胶308。中介层161可包括：内连线层，电性连接至集成电路晶粒50A/集成电路晶粒50B，且也可将集成电路晶粒50A/集成电路晶粒50B彼此连接；背侧重布线结构122C(例如，相似于第一封装组件100的前侧重布线结构122，参见图14A)；以及TSV 163，可穿过半导体衬底165在内连线层与背侧重布线结构122C之间提供电性连接。作为形成CoWoS封装的实例，在将中介层161连接至其他中介层来作为晶片的一部分的同时，可将集成电路晶粒50A/集成电路晶粒50B以倒装芯片方式接合(例如，焊接)至中介层161。随后，可实行单体化工艺以将中介层161自晶片分离出来。
随后的说明提供其中第一封装组件100(参见图14A)接合至封装衬底300的各种实施例。应理解，任何随后的说明均可应用于其中第一封装组件100’(参见图14B)或第一封装组件100”(参见图14C)接合至封装衬底300的实施例。
在图15中，使用导电连接件216将第二封装组件200安装至封装衬底300。第二封装组件200可设置于封装衬底300的与第一封装组件100相同的表面上。第二封装组件200包括例如衬底202以及耦合至衬底202的一或多个堆叠晶粒210(例如，210A与210B)。尽管示出一组堆叠晶粒210(晶粒210A与晶粒210B)，然而在其他实施例中，可将多个堆叠晶粒210(各自具有一或多个堆叠晶粒)设置成并排地耦合至衬底202的同一表面。衬底202可由半导体材料(例如硅、锗、金刚石或类似材料)制成。在一些实施例中，也可使用化合物材料，例如硅锗、碳化硅、镓砷、砷化铟、磷化铟、碳化硅锗、磷化镓砷、磷化镓铟、该些材料的组合及类似材料。另外，衬底202可为SOI衬底。一般而言，SOI衬底包括由例如磊晶硅、锗、硅锗、SOI、SGOI或其组合等半导体材料构成的层。在一个替代性实施例中，衬底202是基于例如玻璃纤维加强型树脂芯体等绝缘芯体。一种实例性芯体材料是例如FR4等玻璃纤维树脂。芯体材料的替代品包括BT树脂，或者作为另外一种选择包括其他PCB材料或膜。可对衬底202使用例如ABF等构成膜或者其他叠层体。
衬底202可包括有源装置及无源装置(未示出)。可使用各种各样的装置(例如晶体管、电容器、电阻器、该些的组合及类似装置)来产生第二封装组件200的设计的结构要求及功能要求。可使用任何适合的方法来形成所述装置。
衬底202也可包括金属化层(未示出)及导通孔208。可在有源装置及无源装置之上形成金属化层，且将金属化层设计成对所述各种装置进行连接以形成功能电路系统。金属化层可由介电材料(例如，低介电常数介电材料)与导电材料(例如，铜)构成的交替层形成，其中通孔对导电材料层进行内连，且可通过任何适合的工艺(例如沉积、镶嵌、双镶嵌(dualdamascene)或类似工艺)形成所述金属化层。在一些实施例中，衬底202实质上不具有有源装置及无源装置。
衬底202可在衬底202的第一侧上具有接合接垫(bond pad)204以耦合至堆叠晶粒210，且在衬底202的第二侧上具有接合接垫206，所述第二侧与衬底202的第一侧相对。在一些实施例中，通过向衬底202的第一侧及第二侧上的介电层(未示出)中形成凹陷(未示出)来形成接合接垫204及接合接垫206。可将凹陷形成为使得接合接垫204及接合接垫206能够嵌置至介电层中。在其他实施例中，由于接合接垫204及接合接垫206可形成于介电层上，因此省略了凹陷。在一些实施例中，接合接垫204及接合接垫206包括由铜、钛、镍、金、钯、类似材料或其组合制成的薄晶种层(未示出)。可在薄晶种层之上沉积接合接垫204及接合接垫206的导电材料。可通过电化学镀覆工艺(electro-chemical plating process)、无电镀覆工艺、CVD、原子层沉积(atomic layerdeposition，ALD)、PVD、类似工艺或其组合来形成导电材料。在实施例中，接合接垫204及接合接垫206的导电材料是铜、钨、铝、银、金、类似材料或其组合。
在一些实施例中，接合接垫204及接合接垫206是UBM，所述UBM包括三层导电材料，例如一层钛、一层铜及一层镍。可利用材料及层的其他排列形式(例如为铬/铬-铜合金/铜/金的排列形式、为钛/钛钨/铜的排列形式或为铜/镍/金的排列形式)来形成接合接垫204及接合接垫206。可用于接合接垫204及接合接垫206的任何适合的材料或材料层均完全旨在包括于当前申请案的范围内。在一些实施例中，导通孔208延伸穿过衬底202，且将接合接垫204中的至少一者耦合至接合接垫206中的至少一者。导电连接件216以与导电连接件150相似的方式形成于接合接垫206上，且可由与导电连接件150相似的材料形成。
在所示实施例中，尽管可使用例如导电凸块等其他连接方式，然而通过打线接合件(wire bond)212将堆叠晶粒210耦合至衬底202。在实施例中，堆叠晶粒210是堆叠存储器晶粒。举例而言，堆叠晶粒210可为存储器晶粒，例如低功率(low-power，LP)双倍资料速率(double data rate，DDR)存储器模组(例如LPDDR1、LPDDR2、LPDDR3、LPDDR4或类似存储器模组)。
可通过模制材料214来包封堆叠晶粒210及打线接合件212。可例如使用压缩模制将模制材料214模制于堆叠晶粒210及打线接合件212上。在一些实施例中，模制材料214是模制化合物、聚合物、环氧树脂、氧化硅填料材料、类似材料或其组合。可实行固化工艺来对模制材料214进行固化；固化工艺可为热固化、UV固化、类似工艺或其组合。
在一些实施例中，将堆叠晶粒210及打线接合件212隐埋于模制材料214中，且在对模制材料214进行固化之后，实行平坦化步骤(例如磨制)以移除模制材料214的过量部分且为第二封装组件200提供实质上平坦的表面。
在形成第二封装组件200之后，通过将接合接垫206连接至接合接垫304的导电连接件216来将第二封装组件200机械接合至及电性接合至封装衬底300。在一些实施例中，可通过打线接合件212、接合接垫204及接合接垫206、导通孔208、导电连接件216、接合接垫304、衬底芯体302中的金属化层及通孔、导电连接件150、UBM 138及前侧重布线结构122来将堆叠晶粒210耦合至集成电路晶粒50A及集成电路晶粒50B。
在一些实施例中，在衬底芯体302上形成阻焊剂306。可在阻焊剂306的开口中设置导电连接件216，以电性耦合至及机械耦合至接合接垫304。阻焊剂306可用于保护衬底芯体302的区域免受外部损伤。
在一些实施例中，导电连接件216在被回焊之前具有形成于其上的环氧树脂焊剂(未示出)，其中在将第二封装组件200贴合至封装衬底300之后，环氧树脂焊剂的至少一些环氧树脂部分保留下来。在其中形成环氧树脂焊剂的实施例中，环氧树脂焊剂可充当底部填充剂。
在一些实施例中，可在第二封装组件200与封装衬底300之间且环绕导电连接件216形成底部填充胶310。可在贴合第二封装组件200之后通过毛细流动工艺来形成底部填充胶310，或者可在贴合第二封装组件200之前通过适合的沉积方法来形成底部填充胶310。底部填充胶可减小应力并保护由对导电连接件216进行回焊产生的接头(joint)。
在图16中，将加强环312贴合至封装衬底300。加强环312可用于在随后的制造工艺及使用期间为封装衬底300提供附加的支撑，以减少封装衬底300的翘曲(warpage)或其他类型的变形。如以下所更详细论述，加强环312可包围第一封装组件100及第二封装组件200，并且具有在第一封装组件100与第二封装组件200之间延伸的段(segment)。可将加强环312放置成使得加强环312与第一封装组件100、第二封装组件200、底部填充胶308及底部填充胶310在侧向上分开。如以下所更详细论述，在一些实施例中，加强环312可在选择位置处具有凹口，此可防止或减少粘合剂自加强环312及通过所述粘合剂而贴合至加强环312的盖发生分层。
加强环312可具有可处于约2×10-6℃-1至约12×10-6℃-1的范围内(例如3.9×10-6℃-1)的热膨胀系数α2。在一些实施例中，具有处于约2×10-6°C-1至约12×10-6℃-1的范围内的热膨胀系数α2的加强环312可提高在操作期间第一封装组件100的包封体120及前侧重布线结构122的可靠性。在一些实施例中，加强环312可包括金属合金或类似材料。举例而言，加强环312可包括铁-镍合金(其包括约55％至约65％的铁及约35％至约45％的镍)，例如合金42(Alloy 42)。作为另一实例，加强环312可包括铁-铬合金(其包括约82％至约86％的铁及约14％至约18％的铬)，例如不锈钢430(Stainless Steel 430)。作为另一实例，加强环312可包括铁-镍-钴合金(其包括约54％的铁、约29％的镍及约17％的钴)，例如科瓦(Kovar)。作为另一实例，加强环312可包括钨-铜合金(其包括约70％至约90％的钨及约10％至约30％的铜)。作为另一实例，加强环312可包括钼-铜合金(其包括约50％至约85％的钼及约15％至约50％的铜)。加强环312可具有处于约1毫米至约1.7毫米的范围内(例如约1.24毫米)的厚度T1。
可利用粘合剂314(例如环氧树脂、胶水、聚合材料、焊料膏、热粘合剂或类似材料)来贴合加强环312。作为实例，图16示出加强环312具有较第二封装组件200大的厚度且第二封装组件200具有较第一封装组件100大的厚度。第一封装组件100、第二封装组件200及加强环312的其他厚度也是可能的。
在图17中，将盖316贴合至第一封装组件100、第二封装组件200及加强环312。第一封装组件100及第二封装组件200在操作期间产生的热量可经由盖316而逸散。如以下所更详细论述，在一些实施例中，盖316可在选择位置处具有凹口，其可防止或减少粘合剂自加强环312及盖316发生分层。盖316可包括具有高导热性的材料，例如铜、不锈钢或类似材料。盖316可具有可处于约14×10-6℃-1至约18×10-6℃-1的范围内(例如16×10-6℃-1)的热膨胀系数α3。在一些实施例中，盖316的热膨胀系数α3可大于加强环312的热膨胀系数α2。作为实例，图17示出盖316与封装衬底300具有相同的宽度。盖316可宽于或窄于封装衬底300。
使用粘合剂318将盖316贴合至加强环312。粘合剂318可包括与粘合剂314相同或相似的材料。使用粘合剂320将盖316贴合至第一封装组件100及第二封装组件200。粘合剂320可包括热介面材料(thermal interface material，TIM)，其可为例如导热膏、凝胶系热粘合剂、石墨、石墨烯膜、类似材料或其组合等具有高导热性的材料。
盖316的设置于第一封装组件100之上的部分可具有可处于约0.3毫米至约2毫米的范围内(例如约1毫米)的厚度T2。盖316的设置于第二封装组件200之上的部分可具有可处于约0.3毫米至约2毫米的范围内(例如约0.83毫米)的厚度T3。盖316的设置于加强环312之上的部分可具有可处于约0.3毫米至约2毫米的范围内(例如约0.5毫米)的厚度T4。在一些实施例中，厚度T2可大于厚度T3，且厚度T3可大于厚度T4。图17中所示结构可被称为封装400。
图18A及图18B示出根据一些实施例的图17中所示封装400的俯视图。图17中所示封装400的剖视图可自图18A及图18B中的参考横截面A-A'获得，其中相同的参考编号指代相同的特征。参考横截面A-A'可在平行于封装衬底300的外边缘的方向上延伸穿过一个第一封装组件100及两个第二封装组件200。出于例示性目的，在图18A中省略盖316、粘合剂318及粘合剂320。
在图18A中，在封装衬底300的中心区中设置两个第一封装组件100，且与封装衬底300的每一外边缘相邻地设置四个第二封装组件200。第一封装组件100及第二封装组件200被加强环312包围。图18A中所示第一封装组件100及第二封装组件200的数目及排列形式是作为实例提供。第一封装组件100及第二封装组件200的其他数目及排列形式也是可能的。
加强环312可包括平行于参考横截面A-A'延伸的两个段312A。加强环312的段312A的与第二封装组件200相邻的部分可具有可处于约2毫米至约10毫米的范围内(例如约4.3毫米)的宽度W1。加强环312的段312A的与第一封装组件100相邻的部分可具有可处于约1.8毫米至约11毫米的范围内(例如约1.8毫米)的宽度W2。在一些实施例中，宽度W1可大于宽度W2。
加强环312可包括垂直于参考横截面A-A'并沿封装衬底300的外边缘延伸的两个外部段312B。加强环312的外部段312B可具有可处于约1.8毫米至约11毫米的范围内(例如约1.8毫米)的宽度W3。加强环312可还包括垂直于参考横截面A-A'并在第一封装组件100与第二封装组件200之间延伸的两个内部段312C。加强环312的内部段312C可具有可处于约1.8毫米至约11毫米的范围内(例如约1.8毫米)的宽度W4。在一些实施例中，宽度W1可实质上相同于宽度W2。
在图18B中，在盖316的隅角处设置第一凹口322。第一凹口322可设置于加强环312的隅角之上，所述隅角是加强环312的所述两个段312A与所述两个外部段312B的相交部(intersection)。图18B进一步示出盖316的第二凹口324，其可设置于加强环312的所述两个段312A与所述两个内部段312C的相交部之上。第一凹口322及第二凹口324设置于盖316的面对加强环312的一侧上，且出于例示性目的，在图18B中被以虚线示出。第一凹口322可具有处于约3.9毫米至约4.7毫米的范围内(例如4.3毫米)的长度L1以及处于约3.9毫米至约4.7毫米的范围内(例如约4.3毫米)的宽度L2。在一些实施例中，长度L1可实质上相同于宽度W1。第二凹口324可具有处于约2毫米至约30毫米的范围内(例如约13.5毫米)的长度L3以及处于约3.9毫米至约4.7毫米的范围内(例如4.3毫米)的宽度L4。在一些实施例中，宽度L4可实质上相同于宽度W4。
图18C示出图18B中所示结构的一部分，其中第二凹口324具有与图18中所示配置不同的配置。在一些实施例中，第二凹口324在俯视图中可具有“L”形状。第二凹口324的较长部分可具有长度L3，且第二凹口324的较短部分可具有处于约3.9毫米至约4.7毫米的范围内(例如约4.3毫米)的长度L3’。较短部分可被设置成相较于较长部分靠近第一凹口322而言更靠近第一凹口322。第二凹口324的较宽部分可具有宽度L4，且第二凹口324的较窄部分可具有处于约2.4毫米至约3.6毫米的范围内(例如约3毫米)的宽度L4’。较宽部分可被设置成相较于较窄部分靠近盖316的边缘而言更靠近盖316的边缘。
图19A示出图17中所示封装400的另一剖视图，其可自图18A及图18B中的参考横截面B-B'获得，其中相同的参考编号指代相同的特征。参考横截面B-B'可在平行于参考横截面A-A'的方向上延伸穿过加强环312的段312A。如图19A中所示，粘合剂318可在盖316与加强环312之间的间隙(包括第一凹口322及第二凹口324)中进行填充，进而使得粘合剂318在盖316与加强环312之间延伸。加强环312的顶表面(例如，面对盖316的表面)可实质上齐平且不具有凹口。第一凹口322可具有处于约0.06毫米至约0.16毫米的范围内(例如约0.1毫米)的深度D1。第二凹口324可具有处于约0.06毫米至约0.16毫米的范围内(例如约0.1毫米)的深度D2。具有处于此种范围内的深度的第一凹口322及第二凹口324可防止或减少粘合剂318在封装400的使用期间自盖316及加强环312发生分层。
通过利用具有第一凹口322及第二凹口324的盖316，可达成多种优点。首先，第一凹口322及第二凹口324可减小盖316在选择位置处的厚度，此可减轻盖316与加强环312之间热膨胀系数的不匹配。凹口所位于的选择位置可对应于其中盖316与加强环312之间热膨胀系数的不匹配可能导致粘合剂318在封装400的使用期间自盖316及加强环312发生分层的区域。此外，第一凹口322及第二凹口324可在选择位置处增大盖316与加强环312之间的粘合剂318的体积，此可提高粘合剂318吸收可能由盖316与加强环312之间热膨胀系数的不匹配引起的应力的能力。另外，第一凹口322及第二凹口324可在选择位置处提高粘合剂318与盖316之间的接触介面的总面积，此可提高粘合剂318粘合至盖316的能力。举例而言，通过利用第一凹口322及第二凹口324，粘合剂318可在两个侧向侧壁表面上接触盖316。以上因素中的每一者可防止或减少粘合剂318在封装400的使用期间自盖316及加强环312发生分层，藉此提高封装400的长期可靠性。
图19B示出图19A中所示封装400的具有为不同配置的第一凹口322的一部分，其中每一第一凹口322可具有不同的深度。举例而言，每一第一凹口322具有为与第一凹口322的其余部分不同的厚度的隅角部分322A。如图19B中所示，第一凹口322的隅角部分322A沿盖316及加强环312的垂直边缘设置，且具有处于约0.1毫米至约0.2毫米范围内(例如0.14毫米)的深度D3。在一些实施例中，深度D3可大于深度D1。具有处于此种范围内的深度的第一凹口322可防止或减少粘合剂318在封装400的使用期间自盖316及加强环312发生分层。
图19C示出图19B中所示封装400的所述部分的俯视图，其中第一凹口322的隅角部分322A设置于盖316的隅角处。第一凹口322的隅角部分322A可具有处于约1.8毫米至约2.2毫米的范围内(例如约2毫米)的长度L5以及处于约1.8毫米至约2.2毫米的范围内(例如约2毫米)的宽度L6。在一些实施例中，长度L5可小于长度L1，且宽度L6可小于宽度L2。
图20示出根据一些实施例的与图19A中所示封装400相似的封装402，其中相同的参考编号指代相同的特征。在图20中，在加强环313中设置第三凹口323及第四凹口325，且通过粘合剂318而将盖317贴合至加强环313。粘合剂318可在盖317与加强环313之间的间隙(包括第三凹口323及第四凹口325)中进行填充，进而使得粘合剂318在盖317与加强环313之间延伸。盖317的底表面(例如，面对加强环313的表面)可实质上齐平且不具有凹口。除了存在第三凹口323及第四凹口325以外，加强环313的组成、形状及尺寸可与加强环312的组成、形状及尺寸实质上相同。除了省略第一凹口322及第二凹口324以外，盖317的组成、形状及尺寸可与盖316的组成、形状及尺寸实质上相同。第三凹口323及第四凹口325的尺寸可分别与第一凹口322及第二凹口324的尺寸实质上相同。俯视图中第三凹口323及第四凹口325的位置可分别与图18B中所示第一凹口322及第二凹口324的位置实质上相同。
图21示出根据一些实施例的与图19A中所示封装400相似的封装404，其中相同的参考编号指代相同的特征。在图21中，在盖316中设置第一凹口322及第二凹口324，在加强环313中设置分别面对第一凹口322及第二凹口324的第三凹口323及第四凹口325，且通过粘合剂318而将盖316贴合至加强环313。粘合剂318可在盖316与加强环313之间的间隙(包括第一凹口322、第二凹口324、第三凹口323及第四凹口325)中进行填充，进而使得粘合剂318在盖316与加强环313之间延伸。
在一些实施例中，图20及图21中所示第一凹口322及第三凹口323也可具有与以上针对图19B及图19C所论述的第一凹口322的隅角部分322A相似的隅角部分。俯视图中第一凹口322及第三凹口323的隅角部分的位置可与图19C中所示第一凹口322的隅角部分322A的位置实质上相同。
图22至图28示出根据一些实施例的与图17中所示封装400相似的封装的制造工艺，其中除非另有说明，否则相同的参考编号表示使用如以上针对图1至图21所述的相同工艺而形成的相同元件。如以下所更详细论述，图22至图28示出具有各种凹口的加强环以及具有突出部的盖，所述盖通过粘合剂而贴合至加强环，此可防止或减少粘合剂在封装的使用期间自加强环及盖发生分层。
图22示出根据一些实施例的与图17中所示封装400相似的封装406，其中相同的参考编号指代相同的特征。通过粘合剂314而将加强环326贴合于封装衬底300上，且通过粘合剂318而将盖328贴合于加强环326上。加强环326与盖328可包括相同或相似的材料，且可分别具有与以上针对图16所论述的加强环312及盖316相同或相似的功能。加强环326的热膨胀系数α4可与加强环312的可处于约2×10-6℃-1至约12×10-6℃-1的范围内(例如3.9×10-6°C-1)的热膨胀系数α2实质上相同。在一些实施例中，具有处于约2×10-6℃-1至约12×10-6℃-1的范围内的热膨胀系数α4的加强环326可提高在操作期间第一封装组件100的包封体120及前侧重布线结构122的可靠性。盖328的热膨胀系数α5可与盖316的可处于约14×10-6℃-1至约18×10-6℃-1的范围内(例如16×10-6℃-1)的热膨胀系数α3实质上相同。加强环326的厚度T5可与以上针对图16所论述的加强环312的厚度T1实质上相同。盖328的厚度T6、厚度T7及厚度T8可分别与以上针对图17所论述的盖328的厚度T2、厚度T3及厚度T4实质上相同。
图23A及图23B示出根据一些实施例的图22中所示封装406的俯视图。图22中所示封装406的剖视图可自图23A及图23B中的参考横截面C-C'获得，其中相同的参考编号指代相同的特征。参考横截面C-C'可在平行于封装衬底300的外边缘的方向上延伸穿过一个第一封装组件100及两个第二封装组件200。出于例示性目的，在图18A中省略盖328、粘合剂318及粘合剂320。
在图23A中，第一封装组件100、第二封装组件200及加强环326在封装衬底300上的位置及排列形式可与以上针对图18A所论述的第一封装组件100、第二封装组件200及加强环312在封装衬底300上的位置及排列形式相似或相同。
加强环326包括两个段326A、两个外部段326B及两个内部段326C，其可分别与以上针对图18A所论述的加强环312的所述两个段312A、所述两个外部段312B及所述两个内部段312C相似或相同。加强环326的宽度W5、宽度W6、宽度W7及宽度W8可分别与以上针对图18A所论述的加强环312的宽度W1、宽度W2、宽度W3及宽度W4实质上相同。
在图23A中，在加强环326的隅角处设置第五凹口330，所述隅角是加强环326的所述两个段326A与所述两个外部段326B的相交部。第五凹口330可完全延伸穿过加强环326。第五凹口330可具有处于约2毫米至约20毫米的范围内(例如约10毫米)的长度L7以及处于约1毫米至约9毫米的范围内(例如约2.3毫米)的宽度L8。
在图23B中，在盖328的隅角处设置突出部332。每一突出部332可延伸至对应的第五凹口330中。突出部332设置于盖328的面对加强环326的一侧上，且出于例示性目的，在图23B中被以虚线示出。突出部332可具有长度L9及宽度L10，长度L9及宽度L10可分别相似于但略小于针对图23A所论述的长度L7及宽度L8。
图24示出图22中所示封装406的另一剖视图，其可自图23A及图23B中的参考横截面D-D'获得，其中相同的参考编号指代相同的特征。参考横截面D-D'可在垂直于参考横截面C-C'的方向上延伸穿过四个第二封装组件200。如图24中所示，突出部332可延伸至第五凹口330中，其中突出部332的底表面可通过粘合剂318而贴合至封装衬底300，且突出部332的第一内侧壁可通过粘合剂318而贴合至加强环326。宽度L10可自突出部332的第一内侧壁延伸至第一外侧壁。突出部332可具有处于约1.1毫米至约3.8毫米的范围内(例如约1.3毫米)的厚度T9。在一些实施例中，盖328的热膨胀系数α5与封装衬底300的热膨胀系数α1之间的差小于加强环326的热膨胀系数α4与封装衬底300的热膨胀系数α1之间的差。因此，相较于与加强环326的热膨胀系数α4匹配而言，封装衬底300的热膨胀系数α1可与盖328的热膨胀系数α5更接近地匹配。
图25示出图22中所示封装406的另一剖视图，其可自图23A及图23B中的参考横截面E-E'获得，其中相同的参考编号指代相同的特征。参考横截面E-E'可在平行于参考横截面C-C'的方向上延伸穿过加强环326的段326A。如图25中所示，突出部332可延伸至第五凹口330中，其中突出部332的底表面可通过粘合剂318而贴合至封装衬底300，且突出部332的第二内侧壁可通过粘合剂318而贴合至加强环326。粘合剂318可在盖328与加强环326之间的间隙中进行填充。长度L9可自突出部332的第二内侧壁延伸至第二外侧壁。
通过利用具有第五凹口330的加强环326及具有突出部332的盖328，可达成多种优点。首先，第五凹口330及突出部332可消除位于选择位置处的盖328，此可消除在选择位置处盖328与加强环326之间热膨胀系数的不匹配。凹口所位于的选择位置可对应于其中盖328与加强环326之间热膨胀系数的不匹配可能导致粘合剂318在封装400的使用期间自盖328及加强环326发生分层的区域。另外，第五凹口330及突出部332可增加粘合剂318与盖328之间的接触介面的面积。以上因素中的每一者可防止或减少粘合剂318在封装400的使用期间自盖328及加强环326发生分层，藉此提高封装400的长期可靠性。
图26示出根据一些实施例的与图25中所示封装406相似的封装408，其中相同的参考编号指代相同的特征。在图26中，在盖329中设置第二凹口324，且通过粘合剂318而将盖329贴合至加强环326。粘合剂318可在盖329与加强环326之间的间隙(包括第二凹口324)中进行填充，进而使得粘合剂318在盖329与加强环326之间延伸。加强环326的顶表面(例如，面对盖329的表面)可实质上齐平且不具有凹口。除了存在第二凹口324以外，盖329的组成、形状及尺寸可与盖328的组成、形状及尺寸实质上相同。第二凹口324可进一步防止或减少粘合剂318在封装400的使用期间自盖329及加强环326发生分层。
图27示出根据一些实施例的与图26中所示封装408相似的封装410，其中相同的参考编号指代相同的特征。在图27中，在加强环327中设置第四凹口325，且通过粘合剂318而将盖328贴合至加强环327。粘合剂318可在盖328与加强环327之间的间隙(包括第四凹口325)中进行填充，进而使得粘合剂318在盖328与加强环327之间延伸。盖328的底表面(例如，面对加强环327的表面)可实质上齐平且不具有凹口。除了存在第四凹口325以外，加强环327的组成、形状及尺寸可与加强环326的组成、形状及尺寸实质上相同。第四凹口325可进一步防止或减少粘合剂318在封装400的使用期间自盖328及加强环327发生分层。
图28示出根据一些实施例的与图26中所示封装408相似的封装412，其中相同的参考编号指代相同的特征。在图28中，在盖329中设置第二凹口324，在加强环327中设置面对第二凹口324的第四凹口325，且通过粘合剂318而将盖329贴合至加强环327。粘合剂318可在盖329与加强环327之间的间隙(包括第二凹口324及第四凹口325)中进行填充，进而使得粘合剂318在盖329与加强环327之间延伸。第二凹口324及第四凹口325可进一步防止或减少粘合剂318在封装400的使用期间自盖329及加强环327发生分层。
图29A至图31D示出根据一些实施例的与图17中所示封装400相似的封装414(如图31A中所示)的制造工艺，其中除非另有说明，否则相同的参考编号表示使用如以上针对图1至图21所述的相同工艺而形成的相同元件。如以下所更详细论述，图29A至图31D示出具有不同热膨胀系数的内部加强环及外部加强环与通过粘合剂而贴合至内部加强环及外部加强环的盖的组合。相较于内部加强环的热膨胀系数在值上接近盖的热膨胀系数而言，外部加强环的热膨胀系数在值上可更接近盖的热膨胀系数，此可防止或减少粘合剂在封装414的使用期间自所述两个加强环及盖发生分层。
在图29A中，利用粘合剂314将内部加强环334贴合至图15中所示结构的封装衬底300。图29A中所示工艺假定先前实行了与以上参照图1至图15所论述的工艺相似的工艺。内部加强环334可用于在随后的制造工艺及使用期间为封装衬底300提供附加的支撑，以减少封装衬底300的翘曲或其他类型的变形。如以下所更详细论述，内部加强环334可包围第一封装组件100，且具有在第一封装组件100与第二封装组件200之间延伸的段。内部加强环334可被放置成使得内部加强环334与第一封装组件100、第二封装组件200、底部填充胶308及底部填充胶310在侧向上分开。
内部加强环334可具有可处于约2×10-6℃-1至约6×10-6℃-1的范围内(例如3.9×10-6℃-1)的热膨胀系数α6。在一些实施例中，具有处于约2×10-6℃-1至约6×10-6℃-1的范围内的热膨胀系数α6的内部加强环334可提高在操作期间第一封装组件100的包封体120及前侧重布线结构122的可靠性。在一些实施例中，内部加强环334可包括金属合金或类似材料。举例而言，内部加强环334可包括铁-镍合金(其包括约55％至约65％的铁及约35％至约45％的镍)，例如合金42。作为另一实例，内部加强环334可包括铁-镍-钴合金(其包括约54％的铁、约29％的镍及约17％的钴)，例如科瓦。作为另一实例，内部加强环334可包括钨-铜合金(其包括约70％至约90％的钨及约10％至约30％的铜)。作为另一实例，内部加强环334可包括钼-铜合金(其包括约50％至约85％的钼及约15％至约50％的铜)。内部加强环334可具有处于约1毫米至约1.7毫米的范围内(例如约1.24毫米)的厚度T10。
图29B示出图29A中所示结构的俯视图。图29A中的剖视图可自图29B中的参考横截面F-F'获得，其中相同的参考编号指代相同的特征。参考横截面F-F'可在平行于封装衬底300的外边缘的方向上延伸穿过一个第一封装组件100及两个第二封装组件200。如图29B中所示，在封装衬底300的中心区中相邻设置两个第一封装组件100，且与封装衬底300的每一外边缘相邻地设置四个第二封装组件200。内部加强环334包围第一封装组件100，并将第一封装组件100与第二封装组件200分开。图29B中所示第一封装组件100及第二封装组件200的数目及排列形式是作为实例而提供。第一封装组件100及第二封装组件200的其他数目及排列形式也是可能的。
内部加强环334可包括平行于参考横截面F-F'延伸的两个段334A。内部加强环334的段334A可具有可处于约1.8毫米至约11毫米的范围内(例如约1.8毫米)的宽度W9。内部加强环334可包括垂直于参考横截面F-F'并在第一封装组件100与第二封装组件200之间延伸的两个段334B。内部加强环334的段334B可具有可处于约1.8毫米至约11毫米的范围内(例如约1.8毫米)的宽度W10。在一些实施例中，宽度W9可实质上相同于宽度W10。
在图30A中，利用粘合剂335将外部加强环336贴合至封装衬底300及内部加强环334。粘合剂335可包括与粘合剂314相同或相似的材料。外部加强环336可用于在随后的制造工艺及使用期间为封装衬底300提供附加的支撑，以减少封装衬底300的翘曲或其他类型的变形。如以下所更详细论述，外部加强环336可包围第一封装组件100及第二封装组件200。外部加强环336可被放置成使得外部加强环336与第一封装组件100、第二封装组件200、底部填充胶308及底部填充胶310在侧向上分开。
外部加强环336可具有可处于约8×10-6℃-1至约12×10-6℃-1的范围内(例如10×10-6℃-1)的热膨胀系数α7。在一些实施例中，外部加强环336的热膨胀系数α7可大于内部加强环334的热膨胀系数α6。如以下所更详细论述，在一些实施例中，随后将通过粘合剂318而将盖317贴合至内部加强环334及外部加强环336，其中相较于内部加强环334的热膨胀系数α6在值上接近盖317的热膨胀系数α8而言，外部加强环336的热膨胀系数α7在值上可更接近盖317的热膨胀系数α8。因此，封装414的配置可防止或减少粘合剂318自内部加强环334、外部加强环336及盖317发生分层。
在一些实施例中，外部加强环336可包括金属合金或类似材料。举例而言，外部加强环336可包括铁-铬合金(其包括约82％至约86％的铁及约14％至约18％的铬)，例如不锈钢430。外部加强环336可具有处于约1毫米至约1.7毫米的范围内(例如约1.24毫米)的厚度T11。作为实例，图29A示出内部加强环334及外部加强环336具有较第二封装组件200大的厚度且第二封装组件200具有较第一封装组件100大的厚度。第一封装组件100、第二封装组件200、内部加强环334及外部加强环336的其他厚度也是可能的。
图30B示出图30A中所示结构的俯视图。图29A中的剖视图可自图30B中的参考横截面F-F'获得，其中相同的参考编号指代相同的特征。如图29B中所示，外部加强环336可包围第一封装组件100、第二封装组件200以及内部加强环334的段334B。外部加强环336可包括平行于参考横截面F-F'的两个段336A。外部加强环336的段336A的与第二封装组件200相邻的部分可具有可处于约2毫米至约10毫米的范围内(例如约4.3毫米)的宽度W11。外部加强环336的段336A的与第一封装组件100相邻的部分可具有可处于约1.8毫米至约11毫米的范围内(例如约1.8毫米)的宽度W12。在一些实施例中，宽度W11可大于宽度W12。在一些实施例中，宽度W12可与内部加强环334的宽度W9实质上相同。外部加强环336的段336A的与第一封装组件100相邻的部分可设置于内部加强环334的段334A之上且可与段334A交叠。
外部加强环336可包括垂直于参考横截面F-F'并沿封装衬底300的外边缘延伸的两个段336B。外部加强环336的段336B可具有可处于约1.8毫米至约11毫米的范围内(例如约1.8毫米)的宽度W13。在一些实施例中，宽度W13可实质上相同于内部加强环334的宽度W10。
作为实例，图29A至图30B示出在将外部加强环336贴合至封装衬底300及内部加强环334之前将内部加强环334贴合至封装衬底300。可在同时将内部加强环334与外部加强环336二者贴合至封装衬底300之前将内部加强环334贴合至外部加强环336。
在图31A中，通过粘合剂320而将盖317贴合至第一封装组件100及第二封装组件200，且通过粘合剂318而将盖317贴合至内部加强环334及外部加强环336。第一封装组件100及第二封装组件200在操作期间产生的热量可经由盖317而逸散。如先前所论述，除了省略第一凹口322及第二凹口324以外，盖317的组成、形状及尺寸可与盖316的组成、形状及尺寸实质上相同。盖317的热膨胀系数α8可与盖316的可处于约14×10-6℃-1至约18×10-6℃-1的范围内(例如16×10-6℃-1)的热膨胀系数α3实质上相同。在一些实施例中，盖317的热膨胀系数α8可大于外部加强环336的热膨胀系数α7。在一些实施例中，外部加强环336的热膨胀系数α7与盖317的热膨胀系数α8之间的差小于内部加强环334的热膨胀系数α6与盖317的热膨胀系数α8之间的差。
通过在选择位置处利用外部加强环336，可达成多种优点。外部加强环336所位于的选择位置可对应于其中在封装400的使用期间盖317与外部加强环336之间热膨胀系数的大的不匹配可能导致粘合剂318自盖317、内部加强环334及外部加强环336发生分层的区域。由于相较于内部加强环334的热膨胀系数α6在值上接近盖317的热膨胀系数α8而言，外部加强环336的热膨胀系数α7在值上更接近盖317的热膨胀系数α8，因此可减少选择位置处热膨胀系数的不匹配。因此，如上所述的具有盖317、外部加强环336及内部加强环334的封装414可防止或减少在封装414的使用期间粘合剂318自盖317、内部加强环334及外部加强环336发生分层，藉此提高封装414的长期可靠性。
图31B示出图31A中所示封装414的另一剖视图，其可自图30B中的参考横截面G-G'获得，其中相同的参考编号指代相同的特征。参考横截面G-G'可在垂直于参考横截面F-F'的方向上延伸穿过两个第一封装组件100。如图31B中所示，外部加强环336的部分可设置于内部加强环334的部分之上并可与内部加强环334的所述部分交叠，而外部加强环336的底表面可通过粘合剂335而贴合至内部加强环334的顶表面。外部加强环336的设置于盖317与内部加强环334之间的部分可具有处于约0.3毫米至约1.4毫米的范围内(例如约0.85毫米)的厚度T12。内部加强环334的设置于外部加强环336与封装衬底300之间的部分可具有处于约0.3毫米至约1.4毫米的范围内(例如约0.85毫米)的厚度T13。在一些实施例中，厚度T12可实质上相同于厚度T13。
图31C示出图31A中所示封装414的另一剖视图，其可自图30B中的参考横截面H-H'获得，其中相同的参考编号指代相同的特征。参考横截面H-H'可在平行于参考横截面F-F'的方向上延伸穿过外部加强环336的段336A。如图31C中所示，外部加强环336的部分可通过粘合剂318而贴合至盖317，且可设置于内部加强环334的部分之上并可与内部加强环334的所述部分交叠，其中外部加强环336的底表面及内侧壁可分别通过粘合剂335而贴合至内部加强环334的顶表面及外侧壁。内部加强环334的设置于外部加强环336下方并在外部加强环336的内侧壁之间延伸的部分可具有处于约8毫米至约20毫米的范围内(例如约15毫米)的宽度W14。外部加强环336的其他部分可通过粘合剂318而贴合至盖317，并可通过粘合剂335而贴合至封装衬底300。
图31D示出图31A中所示封装414的另一剖视图，其可自图30B中的参考横截面I-I'获得，其中相同的参考编号指代相同的特征。参考横截面I-I'可在平行于参考横截面F-F'的方向上延伸穿过内部加强环334的段334B。如图31A中所示，内部加强环334的部分可通过粘合剂314而贴合至封装衬底300，且可设置于外部加强环336的部分下方并可与外部加强环336的所述部分交叠，其中内部加强环334的顶表面及外侧壁可分别通过粘合剂335而贴合至外部加强环336的底表面及内侧壁。内部加强环334的其他部分可通过粘合剂318而贴合至盖317，并可通过粘合剂314而贴合至封装衬底300。
也可包括其他特征及工艺。举例而言，可包括测试结构以帮助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integrated circuit，3DIC)装置进行验证测试。所述测试结构可例如包括在重布线层中或衬底上形成的测试接垫(test pad)，以便能够对3D封装或3DIC进行测试、对探针及/或探针卡(probe card)进行使用以及进行类似操作。可对中间结构以及最终结构实行验证测试。另外，可将本文中所揭露的结构及方法与包括对已知良好晶粒进行中间验证的测试方法结合使用，以提高良率并降低成本。
本实用新型的实施例具有一些有利特征。通过在封装中利用为各种配置的所述一或多个加强环及为各种配置的盖，可减轻或消除盖与所述一或多个加强环之间热膨胀系数的不匹配，此可防止或减少在封装的使用期间所述各种粘合剂自盖及所述一或多个加强环发生分层，藉此提高封装的长期可靠性。
在实施例中，一种半导体封装包括：衬底；第一封装组件，接合至衬底，其中第一封装组件包括第一半导体晶粒；环结构，贴合至衬底，其中环结构在俯视图中包围第一封装组件；以及盖结构，贴合至环结构，所述环结构包括：第一段，沿衬底的第一边缘延伸；第二段，沿衬底的第二边缘延伸，其中第一段与第二段在环结构的第一隅角处交会，且其中环结构的第一凹口设置于环结构的第一隅角处。在实施例中，所述环结构还包括第三段，其中第三段与第二段平行，其中第三段与第一段在环结构的第一相交部处交会，且其中环结构的第二凹口设置于环结构的第一相交部处。在实施例中，盖结构的第一凹口面对且交叠于环结构的第二凹口。在实施例中，盖结构的第一凹口面对且交叠于环结构的第一凹口。在实施例中，环结构的第一凹口完全延伸穿过环结构，且其中盖结构的突出部设置于环结构的第一凹口中且贴合至衬底。在实施例中，所述环结构还包括第三段，其中第三段与第二段平行，其中第三段与第一段在环结构的第一相交部处交会，且其中盖结构的第一凹口设置于环结构的第一相交部之上。在实施例中，所述环结构还包括第三段，其中第三段与第二段平行，其中第三段与第一段在环结构的第一相交部处交会，且其中环结构的第二凹口设置于环结构的第一相交部处。在实施例中，盖结构的第一凹口设置于环结构的第一相交部之上，且其中盖结构的第一凹口面对且交叠于环结构的第二凹口。
在实施例中，一种半导体封装包括：衬底；第一封装组件，接合至衬底，其中第一封装组件包括第一半导体晶粒；第二封装组件，接合至衬底，其中第二封装组件包括第二半导体晶粒；第一环结构，贴合至衬底，其中第一环结构包括第一材料，且其中第一环结构在俯视图中包围第一封装组件；第二环结构，贴合至衬底，其中第二环结构包括与第一材料不同的第二材料，且其中第二环结构的热膨胀系数大于第一环结构的热膨胀系数；以及盖结构，位于第二环结构之上且贴合至第二环结构。在实施例中，第二环结构在俯视图中包围第一封装组件及第二封装组件。在实施例中，盖结构包括与第一材料及第二材料不同的第三材料，其中盖结构的热膨胀系数大于第二环结构的热膨胀系数。在实施例中，第一环结构的第一段沿衬底的第一边缘延伸，且第二环结构的第一段沿衬底的第一边缘延伸，且其中第二环结构的第一段设置于第一环结构的第一段之上且贴合至盖结构。在实施例中，第一环结构的第二段垂直于第一环结构的第一段，且其中第一环结构的第二段将第一封装组件与第二封装组件分开。在实施例中，第一环结构的第二段贴合至盖结构。
在实施例中，一种制造半导体封装的方法包括：将第一封装组件接合至衬底，其中第一封装组件包括第一半导体晶粒；将框架结构贴合至衬底，其中框架结构在俯视图中包围第一封装组件；以及将盖结构贴合至框架结构，其中盖结构中的第一凹口设置于框架结构的第一隅角之上，框架结构包括：第一横杆，沿衬底的第一边缘延伸；第二横杆，沿衬底的第二边缘延伸，其中第一横杆与第二横杆在框架结构的第一隅角处会聚。在实施例中，所述方法还包括将第二封装组件接合至衬底，其中第二封装组件包括第二半导体晶粒，其中第一封装组件与第二封装组件通过框架结构的第三横杆而分开，其中第三横杆垂直于第一横杆，且其中第三横杆与第一横杆在第一接面处会聚。在实施例中，盖结构的第二凹口设置于框架结构的第一接面之上。在实施例中，框架结构的第一凹口设置于盖结构的第一凹口下方，其中框架结构的第一凹口面对且交叠于盖结构的第一凹口，其中框架结构的第二凹口设置于盖结构的第二凹口下方，且其中框架结构的第二凹口面对且交叠于盖结构的第二凹口。在实施例中，框架结构包括第一材料，且盖结构包括与第一材料不同的第二材料。在实施例中，第一材料具有第一热膨胀系数，且第二材料具有第二热膨胀系数，且其中第二热膨胀系数大于第一热膨胀系数。
以上概述了若干实施例的特征，以使本领域技术人员可更佳地理解本实用新型的各态样。本领域技术人员应理解，他们可容易地使用本实用新型作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或达成与本文中所介绍的实施例相同的优点。本领域技术人员也应认识到，此种等效构造并不背离本实用新型的精神及范围，而且他们可在不背离本实用新型的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (12)

1.一种半导体封装，其特征在于，包括：
衬底；
第一封装组件，接合至所述衬底，其中所述第一封装组件包括第一半导体晶粒；
环结构，贴合至所述衬底，其中所述环结构在俯视图中包围所述第一封装组件，所述环结构包括：
第一段，沿所述衬底的第一边缘延伸；
第二段，沿所述衬底的第二边缘延伸，其中所述第一段与所述第二段在所述环结构的第一隅角处交会，且其中所述环结构的第一凹口设置于所述环结构的所述第一隅角处；以及
盖结构，贴合至所述环结构。
2.根据权利要求1所述的半导体封装，其特征在于，所述环结构还包括第三段，其中所述第三段与所述第二段平行，其中所述第三段与所述第一段在所述环结构的第一相交部处交会，且其中所述环结构的第二凹口设置于所述环结构的所述第一相交部处。
3.根据权利要求2所述的半导体封装，其特征在于，所述盖结构的第一凹口面对且交叠于与所述环结构的所述第二凹口。
4.根据权利要求1所述的半导体封装，其特征在于，所述盖结构的第一凹口面对且交叠于所述环结构的所述第一凹口。
5.根据权利要求1所述的半导体封装，其特征在于，所述环结构的所述第一凹口完全延伸穿过所述环结构，且其中所述盖结构的突出部设置于所述环结构的所述第一凹口中且贴合至所述衬底。
6.根据权利要求5所述的半导体封装，其特征在于，所述环结构还包括第三段，其中所述第三段与所述第二段平行，其中所述第三段与所述第一段在所述环结构的第一相交部处交会，且其中所述盖结构的第一凹口设置于所述环结构的所述第一相交部之上。
7.根据权利要求5所述的半导体封装，其特征在于，所述环结构还包括第三段，其中所述第三段与所述第二段平行，其中所述第三段与所述第一段在所述环结构的第一相交部处交会，且其中所述环结构的第二凹口设置于所述环结构的所述第一相交部处。
8.根据权利要求7所述的半导体封装，其特征在于，所述盖结构的第一凹口设置于所述环结构的所述第一相交部之上，且其中所述盖结构的所述第一凹口面对且交叠于所述环结构的所述第二凹口。
9.一种半导体封装，其特征在于，包括：
衬底；
第一封装组件，接合至所述衬底，其中所述第一封装组件包括第一半导体晶粒；
第二封装组件，接合至所述衬底，其中所述第二封装组件包括第二半导体晶粒；
第一环结构，贴合至所述衬底，且其中所述第一环结构在俯视图中包围所述第一封装组件；
第二环结构，贴合至所述衬底，其中所述第二环结构的热膨胀系数大于所述第一环结构的热膨胀系数；以及
盖结构，位于所述第二环结构之上且贴合至所述第二环结构。
10.根据权利要求9所述的半导体封装，其特征在于，其中所述盖结构的热膨胀系数大于所述第二环结构的所述热膨胀系数。
11.根据权利要求9所述的半导体封装，其特征在于，所述第一环结构的第一段沿所述衬底的第一边缘延伸，且所述第二环结构的第一段沿所述衬底的所述第一边缘延伸，且其中所述第二环结构的所述第一段设置于所述第一环结构的所述第一段之上且贴合至所述盖结构。
12.根据权利要求11所述的半导体封装，其特征在于，所述第一环结构的第二段垂直于所述第一环结构的所述第一段，且其中所述第一环结构的所述第二段将所述第一封装组件与所述第二封装组件分开。
CN202322344199.7U 2022-08-30 2023-08-30 半导体封装 Active CN220873557U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/823,157 2022-08-30
US17/823,157 US20240071947A1 (en) 2022-08-30 2022-08-30 Semiconductor package and method

Publications (1)

Publication Number Publication Date
CN220873557U true CN220873557U (zh) 2024-04-30

Family

ID=89998436

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202322344199.7U Active CN220873557U (zh) 2022-08-30 2023-08-30 半导体封装

Country Status (3)

Country Link
US (1) US20240071947A1 (zh)
CN (1) CN220873557U (zh)
TW (1) TW202410342A (zh)

Also Published As

Publication number Publication date
US20240071947A1 (en) 2024-02-29
TW202410342A (zh) 2024-03-01

Similar Documents

Publication Publication Date Title
US11984372B2 (en) Integrated circuit package and method
US12002767B2 (en) Integrated circuit package and method
US11527518B2 (en) Heat dissipation in semiconductor packages and methods of forming same
US20230386866A1 (en) Semiconductor Package and Method of Forming Thereof
TWI807618B (zh) 封裝結構及其製造方法
US20230386919A1 (en) Semiconductor package and method comprising formation of redistribution structure and interconnecting die
US20230378012A1 (en) Integrated Circuit Packages and Methods of Forming the Same
US20220122922A1 (en) Semiconductor Devices and Methods of Manufacture
CN220873557U (zh) 半导体封装
US20230387039A1 (en) Semicondcutor packages and methods of forming thereof
US11444034B2 (en) Redistribution structure for integrated circuit package and method of forming same
CN218996710U (zh) 半导体封装
US11854994B2 (en) Redistribution structure for integrated circuit package and method of forming same
TWI844266B (zh) 半導體封裝及其形成方法
US11830859B2 (en) Package structures and method for forming the same
CN116741730A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant