KR20210154835A - 다이-대-다이 접합을 위한 방법들 및 구조체들 - Google Patents

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KR20210154835A
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Abstract

3차원(3D) 메모리 디바이스들의 다이-대-다이 접합 방식들이 제공된다. 접합을 위한 방법은, 복수의 다이들을 획득하기 위해 하나 이상의 디바이스 웨이퍼를 다이싱하는 단계, 복수의 다이들 중 적어도 하나의 제1 다이(322)를 제1 캐리어 웨이퍼(310) 상에 그리고 복수의 다이들 중 적어도 하나의 제2 다이(324)를 제2 캐리어 웨이퍼(330) 상에 배치하는 단계, 및 적어도 하나의 제1 다이(322)를 개개의 제2 다이(324)와 각각 접합하는 단계를 포함한다. 적어도 하나의 제1 다이(322) 및 적어도 하나의 제2 다이(324) 각각은 기능적이다. 방법은 또한, 각각이 제1 다이들(322) 중 하나 및 개개의 제2 다이(324)를 갖는 복수의 접합된 반도체 디바이스들을 형성하기 위해 제1 캐리어 웨이퍼(310) 및 제2 캐리어 웨이퍼(330)를 각각 제거하는 단계를 포함한다.

Description

다이-대-다이 접합을 위한 방법들 및 구조체들
본 개시내용의 실시예들은, 다이-대-다이 접합 방식에서 사용되는 방법들 및 구조체들에 관한 것이다.
평면형 메모리 셀들은, 프로세스 기술, 회로 설계, 프로그래밍 알고리즘, 및 제조 프로세스를 개선함으로써 더 작은 크기들로 규모조정된다. 그러나, 메모리 셀들의 피처 크기들이 하한에 가까워짐에 따라, 평면형 프로세스 및 제조 기법들은 어려워지고 비용이 많이 들게 된다. 결과적으로, 평면형 메모리 셀들에 대한 메모리 밀도는 상한에 가까워진다. 3D 메모리 아키텍처는 평면형 메모리 셀들에서의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는, 메모리 어레이, 및 메모리 어레이로의 그리고 그로부터의 신호들을 제어하기 위한 주변 디바이스들을 포함한다.
3D 반도체 디바이스는, 반도체 웨이퍼들 또는 다이들을 적층하고, 예를 들면, 규소 관통 비아(TSV)들 또는 구리-대-구리(Cu-Cu) 연결부들을 사용하여 그들을 수직으로 상호연결함으로써 형성될 수 있으며, 이에 따라, 결과적인 구조체는, 종래의 평면형 프로세스들보다 감소된 전력 및 더 작은 풋프린트로 성능 개선들을 달성하는 단일 디바이스의 역할을 한다. 반도체 웨이퍼들 또는 다이들을 적층하기 위한 다양한 기법들 중에서, 접합은 유망한 기법들 중 하나로서 인식되고 있다.
다이-대-다이 접합을 위한 방법들 및 구조체들의 실시예들이 본원에 개시된다.
일 예에서, 접합을 위한 방법은, 복수의 다이들을 획득하기 위해 하나 이상의 디바이스 웨이퍼를 다이싱하는 단계, 복수의 다이들 중 적어도 하나의 제1 다이를 제1 캐리어 웨이퍼 상에 그리고 복수의 다이들 중 적어도 하나의 제2 다이를 제2 캐리어 웨이퍼 상에 배치하는 단계, 및 적어도 하나의 제1 다이를 개개의 제2 다이와 각각 접합하는 단계를 포함한다. 적어도 하나의 제1 다이 및 적어도 하나의 제2 다이 각각은 기능적이다. 일부 실시예들에서, 방법은 또한, 각각이 제1 다이들 중 하나 및 개개의 제2 다이를 갖는 복수의 접합된 반도체 디바이스들을 형성하기 위해 제1 캐리어 웨이퍼 및 제2 캐리어 웨이퍼를 각각 제거하는 단계를 포함한다.
다른 예에서, 접합을 위한 방법은, 복수의 다이들을 획득하기 위해 하나 이상의 디바이스 웨이퍼를 다이싱하는 단계, 및 복수의 다이들 중 적어도 하나의 제1 다이를 제1 캐리어 웨이퍼 내의 개개의 제1 개구들 내에 배치하는 단계를 포함한다. 적어도 하나의 제1 다이는 제1 캐리어 웨이퍼 상에서 균일한 분포를 포함한다. 일부 실시예들에서, 방법은, 적어도 하나의 제1 다이를 제2 캐리어 웨이퍼 상의 디바이스 층과 접합하는 단계, 및 제1 캐리어 웨이퍼 및 제2 캐리어 웨이퍼를 각각 제거하는 단계를 더 포함한다.
또 다른 예에서, 접합을 위한 구조체는, 제1 캐리어 웨이퍼 내의 복수의 제1 개구들, 복수의 제1 개구들 각각의 최하부 상의 제1 접착 부분, 및 복수의 제1 개구들 각각 내의 접착 부분에 부착되는 제1 다이를 포함한다.
본원에 포함되고 본 명세서의 일부를 형성하는 첨부된 도면들은 본 개시내용의 실시예들을 예시하고, 추가로, 설명과 함께, 본 개시내용의 원리들을 설명하고 관련 기술분야의 통상의 기술자가 본 개시내용을 실시하고 사용하는 것을 가능하게 하는 역할을 한다.
도 1a는 일부 실시예들에 따른, 접합을 위한 예시적인 캐리어 웨이퍼들의 쌍의 개략적인 평면도를 예시한다.
도 1b는 일부 실시예들에 따른, 도 1a의 캐리어 웨이퍼들의 쌍에서 다이들의 접합으로부터 형성되는 복수의 접합된 반도체 디바이스들의 개략적인 단면도를 예시한다.
도 2는 일부 실시예들에 따른, 예시적인 접합된 반도체 디바이스의 상세한 개략적인 단면도를 예시한다.
도 3a 내지 도 3h는 일부 실시예들에 따른, 복수의 접합된 반도체 디바이스들을 형성하기 위한 예시적인 제조 프로세스를 예시한다.
도 4a 내지 도 4h는 일부 실시예들에 따른, 복수의 접합된 반도체 디바이스들을 형성하기 위한 다른 예시적인 제조 프로세스를 예시한다.
도 5a 및 5b는 각각 일부 실시예들에 따른, 다이-대-다이 접합을 위한 예시적인 방법의 흐름도이다.
도 6은 관련된 접합 방식들의 예들을 예시한다.
첨부된 도면들을 참조하여 본 개시내용의 실시예들이 설명될 것이다.
특정 구성들 및 배열들이 상세히 논의되지만, 이는 단지 예시의 목적들을 위해 행해진다는 것이 이해되어야 한다. 관련 기술분야의 통상의 기술자는, 본 개시내용의 사상 및 범위를 벗어나지 않으면서 다른 구성들 및 배열들이 사용될 수 있다는 것을 인식할 것이다. 본 개시내용은 또한 다양한 다른 응용들에서 이용될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다.
본 명세서에서 "일 실시예", "실시예", "예시적인 실시예", "일부 실시예들" 등에 대한 참조들은, 설명된 실시예가 특정 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 각각의 실시예가 반드시 특정 특징, 구조, 또는 특성을 포함하는 것은 아닐 수 있다는 것을 나타낸다는 것이 유의된다. 더욱이, 그러한 문구들이 반드시 동일한 실시예를 지칭하는 것은 아니다. 추가로, 특정 특징, 구조, 또는 특성이 실시예와 관련하여 설명될 때, 다른 실시예들과 관련하여 그러한 특징, 구조, 또는 특성에 영향을 미치는 것은, 명시적으로 설명되든지 그렇지 않든지 간에, 관련 기술분야의 통상의 기술자의 지식 범위 내에 있을 것이다.
일반적으로, 용어는 적어도 부분적으로 문맥에서의 용법으로부터 이해될 수 있다. 예컨대, 본원에서 사용되는 바와 같은 "하나 이상"이라는 용어는, 적어도 부분적으로 문맥에 따라, 임의의 특징, 구조, 또는 특성을 단수 의미로 설명하기 위해 사용될 수 있거나, 특징들, 구조들, 또는 특성들의 조합들을 복수 의미로 설명하기 위해 사용될 수 있다. 유사하게, 단수형(이를테면, "a", "an", 또는 "the") 용어들은 또한 적어도 부분적으로 문맥에 따라, 단수형 용법을 전달하거나 복수형 용법을 전달하도록 이해될 수 있다. 게다가, "~에 기반"이라는 용어는 반드시 독점적인 인자 집합을 전달하도록 의도되는 것이 아닌 것으로서 이해될 수 있고, 대신에, 적어도 부분적으로 문맥에 또한 의존하여, 반드시 명백하게 설명되지는 않은 부가적인 인자들의 존재를 허용할 수 있다.
본 개시내용에서 "상(on)" 및 "위(above 및 over)"의 의미는, "상"이 어떤 것 "상에 직접"을 의미할 뿐만 아니라 그 사이에 중간 피처 또는 층이 있게 어떤 것의 "상"의 의미를 또한 포함하도록, 그리고 "위"가 어떤 것의 "위"의 의미를 의미할 뿐만 아니라 그 사이에 어떠한 중간 피처 또는 층도 없이 어떤 것의 "위"(즉, 어떤 것의 바로 위)라는 의미를 또한 포함할 수 있도록 가장 넓은 방식으로 해석되어야 한다는 것이 쉽게 이해되어야 한다.
추가로, "아래", "밑", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은, 도면들에서 예시된 바와 같은 하나의 요소 또는 특징의 다른 요소(들) 또는 특징(들)에 대한 관계를 설명하기 위한 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 부가하여, 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90 도로 회전 또는 다른 배향들)될 수 있고, 본원에서 사용된 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 수 있다.
본원에서 사용되는 바와 같이, "기판"이라는 용어는, 후속 재료 층들이 그 위에 부가되는 재료를 지칭한다. 기판 그 자체가 패터닝될 수 있다. 기판의 최상부 상에 부가된 재료들은 패터닝될 수 있거나 패터닝되지 않은 채로 남아 있을 수 있다. 또한, 기판은, 광범위한 반도체 재료들, 이를테면, 규소, 게르마늄, 비화갈륨, 인화인듐 등을 포함할 수 있다. 대안적으로, 기판은, 전기적으로 비-전도성인 재료, 이를테면, 유리, 플라스틱, 또는 사파이어 웨이퍼로 만들어질 수 있다.
본원에서 사용되는 바와 같이, "층"이라는 용어는 두께를 갖는 구역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인 또는 위에 놓인 구조체의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조체의 범위보다 작은 범위를 가질 수 있다. 추가로, 층은 연속적인 구조체의 두께보다 작은 두께를 갖는 균질의 또는 비균질의 연속적인 구조체의 구역일 수 있다. 예컨대, 층은, 연속적인 구조체의 최상부 표면 및 최하부 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼링된 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 기판 내에 하나 이상의 층을 포함할 수 있고/거나 기판 상에, 기판 위에 그리고/또는 기판 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층들을 포함할 수 있다. 예컨대, 상호연결 층은, 하나 이상의 전도체 및 접촉 층(여기에, 상호연결 라인들 및/또는 비아 접촉부들이 형성됨) 및 하나 이상의 유전체 층을 포함할 수 있다.
본원에서 사용되는 바와 같이, "공칭/공칭적으로"라는 용어는, 요망되는 값을 초과하는 값 및/또는 그 미만의 값의 범위와 함께, 제품 또는 프로세스의 설계 단계 동안 설정된, 구성요소 또는 프로세스 동작에 대한 특성 또는 파라미터의 요망되는 값 또는 목표 값을 지칭한다. 이러한 값들의 범위는 제조 프로세스들 또는 허용오차들에서의 약간의 변동들에 기인할 수 있다. 본원에서 사용되는 바와 같이, "약"이라는 용어는 대상 반도체 디바이스와 연관된 특정 기술 노드에 기반하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기반하여, "약"이라는 용어는, 예컨대, 그 값의 10 - 30 %(예컨대, 그 값의 ±10 %, ±20 %, 또는 ±30 %) 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
본원에서 사용되는 바와 같이, "3D 메모리 디바이스"라는 용어는, 메모리 스트링들이 기판에 대해 수직 방향으로 연장되도록 측방향으로 배향된 기판 상에 메모리 셀 트랜지스터들의 수직으로 배향된 스트링들(본원에서 "메모리 스트링들", 이를테면 NAND 메모리 스트링들로 지칭됨)을 갖는 반도체 디바이스를 지칭한다. 본원에서 사용되는 바와 같이, "수직/수직으로"라는 용어는 기판의 측방향 표면에 공칭적으로 수직인 것을 의미한다.
본원에서 사용되는 바와 같이, "디바이스 웨이퍼"는, 반도체 디바이스들이 그 내부에 그리고/또는 그 위에 구축되고, 다이들로 분리되기 전에 다양한 제조 프로세스들을 겪을 수 있는 반도체 재료의 조각이다. 본원에서 사용되는 바와 같이, "캐리어 웨이퍼"("캐리어" 또는 "지지 웨이퍼"로 또한 알려져 있음)는, 그 위에 부착된 임시 지지 구조체들을 위한 웨이퍼의 유형이며, 그 내부에 그리고/또는 그 위에 영구적으로 구축된 임의의 반도체 디바이스를 포함하지 않는다. 캐리어 웨이퍼의 재료들은 반도체 재료들 또는 임의의 다른 적합한 재료들, 이를테면, 유리, 중합체, 사파이어 등을 포함할 수 있다.
종래에, 반도체 디바이스들, 예컨대, 3D 메모리 디바이스들의 적층을 위한 방식들은, 칩-대-칩 접합, 칩-대-웨이퍼 접합, 집합적 다이-대-웨이퍼 접합, 및 웨이퍼-대-웨이퍼 접합과 같은 접합 방식들을 포함한다. 도 6은 (I) 칩-대-웨이퍼 접합, (II) 다이-대-웨이퍼 접합, 및, (III) 웨이퍼-대-웨이퍼 접합의 예들을 예시한다. (I)에서, 칩들(602)이 웨이퍼(601) 상에 접합되고; (II)에서, 캐리어 웨이퍼(604)에 부착된 다이들(605)이 웨이퍼(603) 상에 접합되고; (III)에서, 웨이퍼(607)가 웨이퍼(606) 상에 접합된다. 종종, 웨이퍼들의 레이아웃들은 칩들 및 다이들의 배치를 제한할 수 있어서, 칩-대-칩 접합 및 칩-대-웨이퍼 접합에서의 공간의 낭비 및 처리량의 감소가 야기된다. 웨이퍼-대-웨이퍼 접합은 더 높은 처리량을 가질 수 있지만, 제조 프로세스들의 불확실성으로 인해 더 낮은 수율 문제들로 어려움을 겪는다. 집합적 다이-대-웨이퍼 접합은 더 높은 처리량을 가질 수 있지만, 그 수율이 웨이퍼 상의 디바이스 수율에 의해 제한되고, 캐리어 웨이퍼 상의 다이들의 분포가 불균일할 수 있어서, 웨이퍼 및 캐리어 웨이퍼 상의 공간의 낭비가 야기된다. 그에 따라, 디바이스 적층을 위한 접합 방법들이 개선될 필요가 있다.
본 개시내용에 따른 다양한 실시예들은 디바이스 적층에서 사용되는 방법들 및 구조체들을 제공한다. 구체적으로, 다이-대-다이 접합을 위한 방법들 및 구조체들이 제공된다. 수율을 증가시키기 위해, 일부 실시예들에서, 디바이스 웨이퍼들이 다이싱되고, 접합을 위해 기능적 다이들이 선택된다. 이어서, 기능적 다이들을 개개의 캐리어 웨이퍼들 상에 배치된다. 이어서, 캐리어 웨이퍼들 중 하나는, 하나의 캐리어 웨이퍼 상의 다이들이 다른 캐리어 웨이퍼 상의 다이들과 정렬될 수 있도록 거꾸로 뒤집힌다. 하나의 캐리어 웨이퍼 상의 각각의 다이는 다른 캐리어 웨이퍼 상의 대응하는 다이와 접합된다. 일부 실시예들에서, 다이들의 정렬 및 배치가 더 높은 정밀도를 가질 수 있도록 개개의 다이들을 유지하기 위해 적어도 하나의 캐리어 웨이퍼에 개구들/소켓들이 형성된다. 개구 내의 각각의 다이의 최상부 표면은, 용이한 접합분리를 위해 캐리어 웨이퍼의 최상부 표면과 동일하거나 더 높을 수 있다. 다이들은 임의의 적합한 분포로 캐리어 웨이퍼들 상에 배치될 수 있다. 일부 실시예들에서, 다이들은 균일한 분포로 개개의 캐리어 웨이퍼 상에 배치되는데, 예컨대, 인접한 다이들은 이웃하는 다이들로부터 거의 동일한 간격으로 분리된다. 일부 실시예들에서, 다이들은 개개의 캐리어 웨이퍼에 걸친 전체 커버리지를 갖는다. 즉, 다이들은 처리량을 증가시키기 위해 캐리어 웨이퍼 상의 모든 사용가능한 영역에 배치될 수 있다.
도 1a는 일부 실시예들에 따른, 한 쌍의 캐리어 웨이퍼들 및 다이-대-다이 접합을 위해 캐리어 웨이퍼들에 부착된 다이들의 개략적인 평면도를 예시한다. 도 1a에 도시된 바와 같이, 복수의 제1 다이들(예컨대, 102-1, 102-3, 102-5, 및 102-7)은 제1 캐리어 웨이퍼에 부착되고, 복수의 제2 다이들(예컨대, 102-2, 102-4, 102-6, 및 102-8)은 제2 캐리어 웨이퍼에 부착된다. 제1 다이들 및 제2 다이 중 적어도 일부는 기능적이다. 일부 실시예들에서, 모든 제1 다이들 및 모든 제2 다이들은 기능적이다.
제1 다이들 및 제2 다이들은 각각 다양한 유형들의 구조체들/디바이스들을 포함할 수 있다. 예컨대, 제1 다이는 복수의 메모리 셀들(예컨대, 전도체 층들과 교차하는 메모리 스트링들을 갖는 메모리 적층체)을 포함할 수 있고, 개개의 제2 다이는 메모리 셀들의 동작들을 제어하기 위한 복수의 회로 구성요소들(예컨대, 페이지 버퍼들, 디코더들, 감지 증폭기들, 드라이버들, 전하 펌프들, 전류 또는 전압 기준들, 또는 회로들의 임의의 능동 또는 수동 구성요소들, 이를테면, 트랜지스터들, 다이오드들, 저항기들, 또는 커패시터들)을 포함할 수 있다. 제1 다이들 및 제2 다이들은 하나 이상의 디바이스 웨이퍼를 다이싱함으로써 형성되는 다이들로부터 선택될 수 있다. 각각의 제1 다이는 후속하여, 제1 다이와 제2 다이 사이의 전도성 연결을 용이하게 하도록 개개의 제2 다이에 접합될 수 있다. 제1 및 제2 다이들은 임의의 바람직한 패턴/분포로 개개의 캐리어 웨이퍼 상에 배치될 수 있다. 일부 실시예들에서, 제1 다이들은 제1 캐리어 웨이퍼에 걸쳐 균일한 분포를 갖는다. 그에 따라서, 제2 다이들이 또한 제2 캐리어 웨이퍼에 걸쳐 균일한 분포를 갖는다. 즉, 제1 및 제2 다이들은 각각 공칭적으로 동일한 간격만큼 인접한/이웃하는 다이들로부터 분리된다. 일부 실시예들에서, 제1 다이들 및 제2 다이들 각각은 개개의 캐리어 웨이퍼에 걸친 전체 커버리지를 갖는다. 예컨대, 최대 수의 제1 다이들 및 제2 다이들이 개개의 캐리어 웨이퍼의 사용가능한 영역(예컨대, 모든 사용가능한 영역) 상에 배치되어 처리량을 증가시킬 수 있다.
도 1b는 일부 실시예들에 따른, 다이-대-다이 접합 방법/방식에 의해 형성되는 복수의 접합된 반도체 디바이스들의 개략적인 단면도를 예시한다. 각각의 제1 다이는 개개의 제2 다이에 접합된다. 도 1b에 도시된 바와 같이, 제1 다이들(102-1, 102-3, 102-5, 및 102-7)은 제2 다이들(102-2, 102-4, 102-6, 및 102-8)에 각각 접합된다. 각각의 접합된 제1 다이 및 제2 다이는 접합된 반도체 디바이스를 형성할 수 있다. 각각의 제1 다이와 대응하는 제2 다이 사이에, 예컨대 임의의 적합한 접합 방법에 의해 계면이 형성될 수 있다. 접합부들은 계면에서 제1 다이와 개개의 제2 접합부 사이에 형성될 수 있다. 일부 실시예들에서, 하이브리드 접합은 제1 다이들을 제2 다이들에 접합하는 데 사용될 수 있고, 계면은 용융(fusion) 접합부 및 공유(covalent) 접합부를 포함한다. 전기 신호들, 예컨대 전압들이 계면을 통해 송신될 수 있다. 다양한 실시예들에서, 예컨대, 2개 초과의 캐리어 웨이퍼를 사용하여, 2개 초과의 다이가 수직으로 적층될 수 있다.
도 2는 일부 실시예들에 따른, 접합된 반도체 디바이스(200)의 예시적인 구조체를 예시한다. 접합된 반도체 디바이스(200)는 접합된 반도체 디바이스의 예를 표현할 수 있다. 접합된 반도체 디바이스(200)는, 제2 다이(102-4), 및 제2 다이(102-4) 위에 적층된 제1 다이(102-3)를 포함할 수 있다. 제1 다이(102-3) 및 제2 다이(102-4)는 그들 사이의 접합 계면(206)에서 결합된다. 접합된 반도체 디바이스(200)는 단지 2개의 다이(예컨대, 제1 다이(102-3) 및 제2 다이(102-4))의 접합으로부터 초래되는 구조체의 예를 표현할 뿐이며, 다이들에 형성될 수 있는 구조체들/디바이스들을 제한하기 위한 것이 아니라는 것이 유의되어야 한다. 제1 다이(102-3) 및 제2 다이(102-4) 각각은 또한, 접합되어 접합된 반도체 디바이스를 형성할 수 있는 임의의 적합한 구조체들/디바이스들을 포함할 수 있다. 도 2에 도시된 바와 같이, 제2 다이(102-4)는 규소(예컨대, 단결정질 규소), 규소 게르마늄(SiGe), 비화갈륨(GaAs), 게르마늄(Ge), SOI(silicon on insulator), 또는 임의의 다른 적합한 재료들을 포함할 수 있는 기판(208)을 포함할 수 있다.
제2 다이(102-4)는 기판(208) 위에 디바이스 층(210)을 포함할 수 있다. 접합된 반도체 디바이스(200)의 구성요소들의 공간적 관계를 추가로 예시하기 위해 x 및 z 축들이 도 2에서 부가된다는 것이 유의된다. 기판(208)은, x 방향(측방향 또는 폭 방향)으로 측방향으로 연장되는 2개의 측방향 표면(예컨대, 최상부 표면 및 최하부 표면)을 포함한다. 본원에서 사용되는 바와 같이, 반도체 디바이스(예컨대, 접합된 반도체 디바이스(200))의 하나의 구성요소(예컨대, 층 또는 디바이스)가 다른 구성요소(예컨대, 층 또는 디바이스) "상"에, "위"에, 또는 "아래"에 있는지 여부는, 기판(예컨대, 기판(208))이 z 방향(수직 방향 또는 두께 방향)으로 반도체 디바이스의 가장 낮은 평면에 위치될 때의 z 방향에서의 반도체 디바이스의 기판에 대해 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시내용 전반에 걸쳐 적용된다.
디바이스 층(210)은 제1 다이(102-3)에 접합될 수 있는 임의의 적합한 디바이스들/구조체들을 포함할 수 있다. 일부 실시예들에서, 디바이스 층(210)은, 기판(208) 상의 주변 회로(212) 및 기판(208) 상의 그리고 주변 회로(212) 외부의 매립형 동적 랜덤 액세스 메모리(DRAM) 셀들(214)의 어레이를 포함한다. 일부 실시예들에서, 주변 회로(212)는, 페이지 버퍼, 디코더(예컨대, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버, 전하 펌프, 전류 또는 전압 기준을 포함하지만 이에 제한되지 않는 접합된 반도체 디바이스(200)의 동작을 용이하게 하기 위해 사용되는 임의의 적합한 디지털, 아날로그, 및/또는 혼합 신호 주변 회로들을 형성하는 복수의 주변 트랜지스터들(216)을 포함한다. 주변 트랜지스터들(216)은 기판(208) "상"에 형성될 수 있으며, 여기서, 주변 트랜지스터들(216)의 전체 또는 일부는 기판(208)(예컨대, 기판(208)의 최상부 표면 아래)에 그리고/또는 기판(208) 상에 직접 형성된다. 격리 구역들(예컨대, 얕은 트렌치 격리(STI)들) 및 도핑된 구역들(예컨대, 주변 트랜지스터들(216)의 소스 구역들 및 드레인 구역들)이 또한 기판(208)에 형성될 수 있다.
일부 실시예들에서, 각각의 매립형 DRAM 셀(214)은 DRAM 선택 트랜지스터(218) 및 커패시터를 포함한다. 매립형 DRAM 셀(214)은 n개의 트랜지스터 및 n개의 커패시터로 이루어진 nTnC 셀일 수 있으며, n은 양의 정수이다. 일부 실시예들에서, DRAM 선택 트랜지스터들(218)은 기판(208) "상"에 형성되며, 여기서, DRAM 선택 트랜지스터들(218)의 전체 또는 일부는 기판(208)(예컨대, 기판(208)의 최상부 표면 아래)에 그리고/또는 기판(208) 상에 직접 형성된다. 일부 실시예들에 따르면, 각각의 DRAM 선택 트랜지스터(218)의 노드는 매립형 DRAM의 비트 라인(219)에 전기적으로 연결된다. 임의의 다른 적합한 구조체가 주변 회로(212) 옆에 형성될 수 있다는 것이 이해된다.
일부 실시예들에서, 접합된 반도체 디바이스(200)의 제2 다이(102-4)는, 주변 회로(212) 및 매립형 DRAM 셀들(214)의 어레이로 그리고 그로부터 전기 신호들을 전달하기 위해 디바이스 층(210) 위에 상호연결 층(222)을 더 포함한다. 상호연결 층(222)은, 측방향 상호연결 라인들 및 수직 상호연결 액세스(비아) 접촉부들을 포함하는, 복수의 상호연결부들(본원에서 "접촉부들"로 또한 지칭됨)을 포함할 수 있다. 상호연결 층(222) 내의 상호연결 라인들 및 비아 접촉부들은, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드들, 또는 이들의 임의의 조합물을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다.
도 2에 도시된 바와 같이, 접합된 반도체 디바이스(200)의 제2 다이(102-4)는, 접합 계면(206)에서 상호연결 층(222) 및 디바이스 층(210) 위에 접합 층(224)을 더 포함할 수 있다. 접합 층(224)은, 복수의 접합 접촉부들(226), 및 접합 접촉부들(226)을 전기적으로 격리하는 유전체들을 포함할 수 있다. 접합 접촉부들(226)은, W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합물을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 접합 층(224)의 나머지 영역은, 산화규소, 질화규소, 산질화규소, 저-k 유전체들, 또는 이들의 임의의 조합물을 포함하지만 이에 제한되지 않는 유전체들로 형성될 수 있다. 접합 접촉부들(226) 및 접합 층(224) 내의 주변 유전체들은 하이브리드 접합을 위해 사용될 수 있다.
도 2에 도시된 바와 같이, 접합된 반도체 디바이스(200)의 제1 다이(102-3)는 또한, 접합 계면(206)에서 제2 다이(102-4)의 접합 층(224) 위에 접합 층(228)을 포함할 수 있다. 접합 층(228)은, 복수의 접합 접촉부들(230), 및 접합 접촉부들(230)을 전기적으로 격리하는 유전체들을 포함할 수 있다. 접합 접촉부들(230)은, W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합물을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 접합 층(228)의 나머지 영역은, 산화규소, 질화규소, 산질화규소, 저-k 유전체들, 또는 이들의 임의의 조합물을 포함하지만 이에 제한되지 않는 유전체들로 형성될 수 있다. 접합 접촉부들(230) 및 접합 층(228) 내의 주변 유전체들은 하이브리드 접합을 위해 사용될 수 있다.
위에 설명된 바와 같이, 제1 다이(102-3)는 접합 계면(206)에서 마주보는(face-to-face) 방식으로 제2 다이(102-4)의 최상부 상에 접합될 수 있다. 일부 실시예들에서, 접합 계면(206)은 하이브리드 접합("금속/유전체 하이브리드 접합"으로 또한 알려져 있음)의 결과로서 접합 층들(224 및 228) 사이에 배치되는데, 이는, 직접 접합 기술(예컨대, 중간 층들, 이를테면, 납땜 또는 접착제들을 사용함이 없이 표면들 사이에 접합을 형성함)이고, 금속-금속 접합 및 유전체-유전체 접합을 동시에 획득할 수 있다. 일부 실시예들에서, 접합 계면(206)은 접합 층들(224 및 228)이 만나고 접합되는 장소이다. 실제로, 접합 계면(206)은, 제2 다이(102-4)의 접합 층(224)의 최상부 표면 및 제1 다이(102-3)의 접합 층(228)의 최하부 표면을 포함하는 특정 두께를 갖는 층일 수 있다.
일부 실시예들에서, 접합된 반도체 디바이스(200)의 제1 다이(102-3)는, 전기 신호들을 전달하기 위해 접합 층(228) 위에 상호연결 층(232)을 더 포함한다. 상호연결 층(232)은 복수의 상호연결부들을 포함할 수 있고, 상호연결 라인들 및 비아 접촉부들이 형성될 수 있는 하나 이상의 ILD 층을 더 포함할 수 있다. 상호연결 층(232) 내의 상호연결 라인들 및 비아 접촉부들은, W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합물을 포함하지만 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 상호연결 층(232) 내의 ILD 층들은, 산화규소, 질화규소, 산질화규소, 저-k 유전체들, 또는 이들의 임의의 조합물을 포함하지만 이에 제한되지 않는 유전체 재료들을 포함할 수 있다.
일부 실시예들에서, 접합된 반도체 디바이스(200)의 제1 다이(102-3)는, 메모리 셀들이 3D NAND 메모리 스트링들(238)의 어레이의 형태로 상호연결 층(232) 및 접합 층(228) 위에 제공되는 NAND 플래시 메모리 디바이스를 포함한다. 일부 실시예들에 따르면, 각각의 3D NAND 메모리 스트링(238)은, 각각이 전도체 층 및 유전체 층을 포함하는 복수의 쌍들을 통해 수직으로 연장된다. 적층되고 인터리빙된 전도체 층들 및 유전체 층들은 본원에서 메모리 적층체(233)로 또한 지칭된다. 일부 실시예들에 따르면, 메모리 적층체(233) 내의 인터리빙된 전도체 층들 및 유전체 층들은 수직 방향으로 교번한다. 다시 말해서, 메모리 적층체(233)의 최상부 또는 최하부에 있는 것들을 제외하고, 각각의 전도체 층에는 양 측 상에 2개의 유전체 층이 인접해 있을 수 있고, 각각의 유전체 층에는 양 측 상에 2개의 전도체 층이 인접해 있을 수 있다. 전도체 층들 및 유전체 층들은 각각 동일한 두께 또는 상이한 두께들을 가질 수 있다. 전도체 층들은, W, Co, Cu, Al, 도핑된 규소, 실리사이드들, 또는 이들의 임의의 조합물을 포함하지만 이에 제한되지 않는 전도체 재료들을 포함할 수 있다. 유전체 층들은, 산화규소, 질화규소, 산질화규소, 또는 이들의 임의의 조합물을 포함하지만 이에 제한되지 않는 유전체 재료들을 포함할 수 있다.
일부 실시예들에서, 각각의 3D NAND 메모리 스트링(238)은, 반도체 채널 및 메모리 막을 포함하는 "전하 포획" 유형의 NAND 메모리 스트링이다. 일부 실시예들에서, 반도체 채널은, 규소, 이를테면, 비정질 규소, 폴리실리콘, 또는 단결정질 규소를 포함한다. 일부 실시예들에서, 메모리 막은, 터널링 층, 저장 층("전하 포획/저장 층"으로 또한 알려져 있음), 및 차단 층을 포함하는 복합 유전체 층이다. 각각의 메모리 스트링(238)은 원통 형상(예컨대, 기둥 형상)을 가질 수 있다. 일부 실시예들에 따르면, 메모리 막의 반도체 채널, 터널링 층, 저장 층, 및 차단 층은, 이 순서대로, 기둥의 중심으로부터 외측 표면을 향하는 방향을 따라 배열된다. 터널링 층은, 산화규소, 산질화규소, 또는 이들의 임의의 조합물을 포함할 수 있다. 저장 층은, 질화규소, 산질화규소, 규소, 또는 이들의 임의의 조합물을 포함할 수 있다. 차단 층은, 산화규소, 산질화규소, 높은 유전 상수(고-k) 유전체들, 또는 이들의 임의의 조합물을 포함할 수 있다. 일 예에서, 차단 층은, 산화규소/산질화규소/산화규소(ONO)의 복합 층을 포함할 수 있다. 다른 예에서, 차단 층은, 산화알루미늄(Al2O3) 또는 산화하프늄(HfO2) 또는 산화탄탈럼(Ta2O5) 층 등과 같은 고-k 유전체 층을 포함할 수 있다. 일부 실시예들에서, 3D NAND 메모리 스트링들(238)은 복수의 제어 게이트들(각각이 워드 라인의 일부임)을 더 포함한다. 메모리 적층체(233) 내의 각각의 전도체 층은, 3D NAND 메모리 스트링(238)의 각각의 메모리 셀에 대한 제어 게이트의 역할을 할 수 있다.
일부 실시예들에서, 제1 다이(102-3)는, 메모리 적층체(233) 및 3D NAND 메모리 스트링들(238) 위에 배치되는 반도체 층(248)을 더 포함한다. 반도체 층(248)은, 메모리 적층체(233) 및 3D NAND 메모리 스트링들(238)이 그 위에 형성되는 박형화된 기판일 수 있다. 일부 실시예들에서, 반도체 층(248)은 단결정 규소를 포함한다. 일부 실시예들에서, 반도체 층(248)은, 폴리실리콘, 비정질 규소, SiGe, GaAs, Ge, 또는 임의의 다른 적합한 재료들을 포함할 수 있다.
도 2에 도시된 바와 같이, 접합된 반도체 디바이스(200)의 제1 다이(102-3)는, 반도체 층(248) 위에 패드-아웃 상호연결 층(250)을 더 포함할 수 있다. 패드-아웃 상호연결 층(250)은, 하나 이상의 ILD 층 내에 상호연결부들, 예컨대, 접촉 패드들(252)을 포함한다. 패드-아웃 상호연결 층(250) 및 상호연결 층(232)은 반도체 층(248)의 반대 측들에 형성될 수 있다. 일부 실시예들에서, 패드-아웃 상호연결 층(250) 내의 상호연결부들은, 예컨대, 패드-아웃 목적들을 위해, 접합된 반도체 디바이스(200)와 외부 회로들 사이에서 전기 신호들을 전달할 수 있다.
일부 실시예들에서, 제1 다이(102-3)는, 패드-아웃 상호연결 층(250)과 상호연결 층들(232 및 222)을 전기적으로 연결하기 위해, 반도체 층(248)을 통해 연장되는 하나 이상의 접촉부(254)를 더 포함한다. 결과적으로, 매립형 DRAM 셀들(214)의 어레이는, 상호연결 층들(222 및 232)뿐만 아니라 접합 접촉부들(226 및 230)을 통해 3D NAND 메모리 스트링들(238)의 어레이에 전기적으로 연결될 수 있다. 더욱이, 주변 회로(212), 매립형 DRAM 셀들(214)의 어레이, 및 3D NAND 메모리 스트링들(238)의 어레이는, 접촉부들(254) 및 패드-아웃 상호연결 층(250)을 통해 외부 회로들에 전기적으로 연결될 수 있다.
도 3a 내지 도 3g는 일부 실시예들에 따른, 접합된 반도체 디바이스들을 형성하기 위한 예시적인 제조 방법(300)을 예시한다. 도 5a는 제조 방법(300)의 흐름도(500)를 예시한다. 예시의 용이성을 위해, 도 3a 내지 도 3g 및 도 5a는 함께 설명된다. 방법(300)에 도시된 동작들은 포괄적인 것이 아니며, 예시된 동작들 중 임의의 동작 전에, 그 후에, 또는 그 사이에 다른 동작들이 역시 수행될 수 있다는 것이 이해된다. 추가로, 동작들 중 일부는 동시에, 또는 도 5a에 도시된 것과 상이한 순서로 수행될 수 있다.
도 5a를 참조하면, 방법(300)은, 도 3a에 예시된 바와 같이, 보호 층이 하나 이상의 디바이스 웨이퍼 위에 형성되는 동작(502)에서 시작된다. 도 3a에 도시된 바와 같이, 보호 층(304)이 디바이스 웨이퍼(302) 위에 형성된다. 일부 실시예들에서, 디바이스 웨이퍼(302)는 다이싱과 같은 후속 제조 동작들을 위해 접착 테이프(306) 위에 있고 그에 부착된다. 보호 층(304)은, 디바이스 웨이퍼(302)가 후속 다이싱 동작에서 손상되는 것을 방지할 수 있는 임의의 적합한 재료들을 포함할 수 있다. 보호 층(304)은, 연질 재료(예컨대, 포토레지스트), 경질 재료(예컨대, 탄소, 산화규소, 및 질화규소), 또는 이들의 조합물을 포함할 수 있다. 보호 층(304)은 단일층 구조체 또는 다층 구조체일 수 있다. 일부 실시예들에서, 보호 층(304)은 포토레지스트의 층을 포함하고, 디바이스 웨이퍼(302) 상에 스피닝된다.
디바이스 웨이퍼(302)는, 후속 동작들에서의 접합을 위한 임의의 구조체들/디바이스들을 포함한다. 일부 실시예들에서, 디바이스 웨이퍼(302)는, 반도체 층(예컨대, 248), 및 반도체 층 내에 그리고/또는 반도체 층 상에 형성된 복수의 구조체들/디바이스들을 포함한다. 구조체들/디바이스들은, 후속 다이싱 동작에서 분리될 수 있는 다이들에 형성될 수 있다. 일부 실시예들에서, 디바이스 웨이퍼(302) 내의 구조체들/디바이스들은, 메모리 어레이들, 및 메모리 어레이들과 접촉하는 상호연결부들을 포함한다. 예컨대, 메모리 어레이들은 복수의 메모리 적층체들(예컨대, 233) 및 메모리 스트링들(예컨대, 238)을 포함할 수 있고, 상호연결부들은 상호연결 층(예컨대, 232) 내의 다양한 상호연결부들을 포함할 수 있다. 디바이스 웨이퍼(302)는 또한, 접합 층(예컨대, 228), 및 접합 층 내에 있고 디바이스 웨이퍼(302)의 최상부 표면에서 노출되는 복수의 접합 접촉부들(예컨대, 230)을 포함할 수 있다. 디바이스 웨이퍼(302)는 또한, 다른 구조체들/디바이스들, 이를테면, 주변 회로들(예컨대, 212), 저장 요소들(예컨대, DRAM 셀들), 접합 층(예컨대, 224), 접합 층 내의 복수의 접합 접촉부들(예컨대, 226), 및 후속 동작들에서 다이싱되고 접합될 메모리 어레이들과 동일한 반도체 층 상에 형성될 수 있는 임의의 다른 적합한 구조체들/디바이스들을 포함할 수 있다.
일부 실시예들에서, 보호 층은, 접합 프로세스를 위한 다이들을 제공하기 위해 후속하여 다이싱되는 하나 초과의 디바이스 웨이퍼 위에 각각 형성된다. 각각의 디바이스 웨이퍼는 동일하거나 상이한 구조체들/디바이스들을 포함할 수 있다. 디바이스 웨이퍼들 및 디바이스 웨이퍼들 상에 형성되는 구조체들/디바이스들의 수는 본 개시내용의 실시예들에 의해 제한되지 않아야 한다.
방법(300)은, 도 3b에 예시된 바와 같이, 하나 이상의 디바이스 웨이퍼가, 복수의 다이들 각각이 개개의 보호 층 부분 아래에 있게 수행하도록 보호 층과 함께 다이싱되는 동작(504)으로 진행한다. 도 3b에 도시된 바와 같이, 디바이스 웨이퍼(302) 및 보호 층(304)은, 각각이 보호 층 부분(314) 아래에 있는 복수의 다이들(312)을 형성하도록 다이싱될 수 있다. 다이들(312)은 접착 테이프(306)에 부착될 수 있다. 일부 실시예들에서, 다이(312)의 최하부 표면은 접착 테이프(306)에 부착되고, 보호 층 부분(314)은 다이(312)의 최상부 표면을 덮는다. 디바이스 웨이퍼(302)를 다이싱하고 다이들(312)을 형성하기 위해 임의의 적합한 다이싱 동작이 수행될 수 있다. 각각의 다이(312)는 후속 접합 프로세스를 위한 요망되는 디바이스들/구조체들을 포함할 수 있다. 일부 실시예들에서, 하나 초과의 디바이스 웨이퍼가 다이싱되어 요망되는 다이들을 제공한다. 하나 초과의 디바이스 웨이퍼의 다이싱은 디바이스 웨이퍼(302)의 다이싱과 유사하며, 그에 따라, 상세한 설명은 여기서 반복되지 않는다.
방법(300)은, 도 3c에 예시된 바와 같이, 복수의 제1 다이들이 제1 캐리어 웨이퍼 상에 배치되고 복수의 제2 다이들이 제2 캐리어 웨이퍼 상에 배치되는 동작(506)으로 진행하며, 각각의 제1 다이는 개개의 제2 다이에 대응한다. 도 3c에 도시된 바와 같이, (I) 각각이 개개의 보호 층 부분(314) 아래에 각각 있는 복수의 제1 다이들(322)이 제1 캐리어 웨이퍼(310) 상에 배치될 수 있고, (II) 각각이 개개의 보호 층 부분(326) 아래에 각각 있는 복수의 제2 다이들(324)이 제2 캐리어 웨이퍼(330) 상에 배치될 수 있다. 제1 캐리어 웨이퍼(310) 및 제2 캐리어 웨이퍼(330)는, 접합 프로세스 동안 개개의 다이들을 지지하기에 충분한 강성을 갖는 임의의 적합한 재료, 이를테면 규소 및/또는 유리를 포함할 수 있다. 제1 다이들(322) 및 제2 다이들(324)은 동작(504)에서 형성된 다이들로부터 (예컨대, 다이 픽업 프로세스에 의해) 선택되고 접합을 위해 사용될 수 있다. 일부 실시예들에서, 제1 다이들(322) 및 제2 다이들(324)은 기능적 디바이스들일 수 있다. 일부 실시예들에서, 각각의 제1 다이(322)는 개개의 제2 다이(324)에 대응한다. 각각의 제1 다이(322) 및 개개의 제2 다이(324)는 서로에 대한 접합을 위한 적합한 구조체들(예컨대, 접합 층 및/또는 접합 접촉부들)을 포함할 수 있다.
각각의 제1 다이(322)의 최하부 표면을 제1 캐리어 웨이퍼(310)에 부착하기 위해 접착 층(308)이 제1 다이들(322)과 제1 캐리어 웨이퍼(310) 사이에 있을 수 있다. 이어서, 제1 다이들(322)은 접합 프로세스 동안 제자리에 유지될 수 있다. 유사하게, 각각의 제2 다이(324)의 최하부 표면을 제2 캐리어 웨이퍼(330)에 부착하고 접합 프로세스 동안 제2 다이들(324)을 제자리에 유지하기 위해 접착 층(328)이 제2 다이들(324)과 제2 캐리어 웨이퍼(330) 사이에 있을 수 있다. 접착 층들(308 및 328)은 각각, 각각이 개개의 다이 아래에 있고 각각이 서로 측방향으로 접촉하는 복수의 접착 부분들을 포함할 수 있는데, 예컨대, 접착 층들(308 및 328)은 측방향들을 따라(예컨대, x 방향을 따라) 일관되게 연장될 수 있다. 접착 층들(308 및 328)은, 제1 및 제2 캐리어 웨이퍼들(310 및 330) 상에 접착제를 퇴적 및/또는 스피닝하는 것과 같은 임의의 적합한 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 제1 다이들(322)은 제1 캐리어 웨이퍼(310) 상에서 균일한 분포를 가질 수 있고, 제2 다이들(324)은 제2 캐리어 웨이퍼(330) 상에서 균일한 분포를 가질 수 있다. 일부 실시예들에서, 제1 다이들(322)은 제1 캐리어 웨이퍼(310)에 걸친 전체 커버리지를 갖고, 제2 다이들(324)은 제2 캐리어 웨이퍼(330)에 걸친 전체 커버리지를 갖는다.
방법(300)은, 도 3d 및 도 3e에 예시된 바와 같이, 각각의 제1 및 제2 다이 위의 개개의 보호 층 부분이 제거되고, 제1 및 제2 다이들에 대해 표면 처리가 수행되는 동작(508)으로 진행한다. 도 3d에 도시된 바와 같이, 보호 층 부분(314)이 각각의 제1 다이(322)로부터 제거되고, 보호 층 부분(326)이 각각의 제2 다이(324)로부터 제거된다. 제1 다이들(322) 및 제2 다이들(324)이 각각 노출될 수 있다. 보호 층 부분들의 제거는, 보호 층 부분들(314 및 326)의 재료(들)에 따라 임의의 적합한 프로세스를 포함할 수 있다. 예컨대, 보호 층 부분들(예컨대, 314 및 326)이 경질 재료들(예컨대, 탄소, 산화규소, 및/또는 질화규소)을 포함하는 경우, 제거 프로세스는 식각(예컨대, 건식 식각 및/또는 습식 식각) 및/또는 화학적 기계적 평탄화(CMP) 프로세스를 포함할 수 있다. 일부 실시예들에서, 보호 층 부분들(예컨대, 314 및 326)은 포토레지스트를 포함하고, 제거 프로세스는 포토레지스트 제거제에서의 헹굼 및/또는 플라즈마 처리(예컨대, 산소 플라즈마 연소)를 포함할 수 있다.
도 3e에 도시된 바와 같이, 접합을 위해서 제1 다이들(322) 및 제2 다이들(324)을 준비하기 위해 제1 다이들(322) 및 제2 다이들(324)에 대해 개개의 표면 처리가 수행된다. 다이들 사이에 형성되는 접합부 및 접합의 유형에 따라, 임의의 적합한 표면 처리가 수행될 수 있다. 일부 실시예들에서, 접합 프로세스는 하이브리드 접합을 포함하고, 표면 처리는 플라즈마 활성화 프로세스를 포함한다. 일부 실시예들에서, 표면 처리는 또한 습식 처리 및/또는 열 처리를 포함한다.
방법(300)은, 도 3f에 예시된 바와 같이, 제1 다이들과 제2 다이들을 접합하기 위해 제1 캐리어 웨이퍼 및 제2 캐리어 웨이퍼 중 하나가 뒤집히는 동작(510)으로 진행한다. 도 3f에 도시된 바와 같이, 제1 캐리어 웨이퍼(310)가 거꾸로 뒤집히므로, 각각의 제1 다이(322)가 개개의 제2 다이(324)와 정렬되고 그에 접합된다. 일부 실시예들에서, 각각의 제1 다이(322) 및 개개의 제2 다이(324)는 마주보는 방식으로 있으므로, 제1 다이(322)의 접합 층 및/또는 접합 접촉부들이 제2 다이(324)의 접합 층 및/또는 접합 접촉부들과 정렬되고 그에 대면할 수 있다. 일부 실시예들에서, 접합 프로세스는 하이브리드 접합을 포함하고, 압력 및/또는 열 처리가 제1 캐리어 웨이퍼(310) 및 제2 캐리어 웨이퍼(330) 중 하나 또는 둘 모두에 대해 적용될 수 있다. 접합 계면(325)이 제1 다이(322)와 개개의 제2 다이(324) 사이에 형성될 수 있다. 일부 실시예들에서, 접촉 시, 제1 및 제2 다이들(322 및 324)의 접합 접촉부들은 접합 계면(325)에 용융 접합부를 형성할 수 있고, 제1 및 제2 다이들(322 및 324)의 유전체 재료들은 접합 계면(325)에 공유 접합부를 형성할 수 있다. 그에 따라, 각각의 제1 다이(322) 및 개개의 제2 다이(324)는 개개의 접합된 반도체 디바이스를 형성할 수 있다.
방법(300)은, 도 3g 및 도 3h에 예시된 바와 같이, 접합된 반도체 디바이스들로부터 제1 및 제2 캐리어 웨이퍼들이 각각 제거되는 동작(512)으로 진행한다. 도 3g 및 도 3h에 도시된 바와 같이, 제2 캐리어 웨이퍼(330) 및 접착 층(328)이 제거되고, 후속하여, 제1 캐리어 웨이퍼(310) 및 접착 층(308)이 제거된다. 일부 실시예들에서, 제1 캐리어 웨이퍼(310) 및 접착 층(308)은 제2 캐리어 웨이퍼(330) 및 접착 층(328)의 제거 전에 제거된다. 캐리어 웨이퍼들 및 개개의 접착 층들을 제거하기 위해 임의의 적합한 접합분리 프로세스들이 이용될 수 있다. 예컨대, 접합분리 프로세스들은 접착 층들을 제거하기 위한 적합한 식각 프로세스(예컨대, 건식 식각 및/또는 습식 식각)를 포함할 수 있다. 일부 실시예들에서, 접착 층들은 접합된 반도체 디바이스들을 개개의 캐리어 웨이퍼들로부터 탈착하기 위해 접착 층들이 용해되고/거나 식각되어 제거될 수 있다. 일부 실시예들에서, 캐리어 웨이퍼들을 제거하기 위해 힘이 가해질 수 있다. 이어서, 접합 계면(325)에서 접합된 제1 다이(322) 및 제2 다이(324)의 쌍을 각각이 포함하는 복수의 접합된 반도체 디바이스들은, 제1 및 제2 캐리어 웨이퍼(310 및 330)로부터 접합분리될 수 있다.
도 4a 내지 도 4h는 일부 실시예들에 따른, 접합된 반도체 디바이스들을 형성하기 위한 다른 예시적인 제조 방법(400)을 예시한다. 도 5b는 제조 방법(400)의 흐름도(550)를 예시한다. 예시의 용이성을 위해, 도 4a 내지 도 3h 및 도 5b는 함께 설명된다. 방법(400)에 도시된 동작들은 포괄적인 것이 아니며, 예시된 동작들 중 임의의 동작 전에, 그 후에, 또는 그 사이에 다른 동작들이 역시 수행될 수 있다는 것이 이해된다. 추가로, 동작들 중 일부는 동시에, 또는 도 5b에 도시된 것과 상이한 순서로 수행될 수 있다. 설명의 간략화를 위해, 방법(300)의 동작들과 동일하거나 유사한 방법(400)의 동작들은 상세히 설명되지 않는다.
도 5b를 참조하면, 방법(400)은, 도 4a에 예시된 바와 같이, 보호 층이 하나 이상의 디바이스 웨이퍼 위에 형성되는 동작(552)에서 시작된다. 도 4a에 도시된 바와 같이, 보호 층(404)은, 접착 테이프(406)에 부착되는 디바이스 웨이퍼(402) 위에 형성된다. 방법(400)은, 도 4b에 예시된 바와 같이, 하나 이상의 디바이스 웨이퍼가, 복수의 다이들 각각이 개개의 보호 층 부분 아래에 있게 수행하도록 보호 층과 함께 다이싱되는 동작(554)으로 진행한다. 도 4b에 도시된 바와 같이, 디바이스 웨이퍼(402) 및 보호 층(404)은, 각각이 개개의 보호 층 부분(414) 아래에 있는 복수의 다이들(412)을 형성하도록 다이싱된다. 동작들(552 및 554)은 각각 동작들(502 및 504)과 유사하거나 동일할 수 있으며, 상세한 설명은 여기서 반복되지 않는다.
방법(400)은, 도 4c에 예시된 바와 같이, 각각이 복수의 개구들을 포함하도록 제1 캐리어 웨이퍼 및 제2 캐리어 웨이퍼가 각각 형성되는 동작(556)으로 진행한다. 개구들은 각각 접착 부분으로 부분적으로 채워질 수 있다. 동작(556)은 다이들의 배치 전의 임의의 적합한 시간에 수행될 수 있다. 일부 실시예들에서, 동작(556)은 또한 동작들(552 및 554) 전에 또는 그와 동시에 수행될 수 있다.
도 4c에 도시된 바와 같이, (I) 제1 캐리어 웨이퍼(410) 및 (II) 제2 캐리어 웨이퍼(430)가 형성된다. 일부 실시예들에서, 제1 캐리어 웨이퍼(410) 및 제2 캐리어 웨이퍼(430)는, 접합 프로세스에서 개개의 다이들을 유지하고 지지하기에 충분한 강성을 갖는 임의의 적합한 재료(들)을 포함할 수 있다. 일부 실시예들에서, 제1 캐리어 웨이퍼(410) 및 제2 캐리어 웨이퍼(430)는 규소를 포함한다. 제1 캐리어 웨이퍼(410)는 복수의 개구들을 포함할 수 있으며, 복수의 개구들 각각은 개구의 최하부에서 접착 부분(408)으로 부분적으로 채워진다. 접착 부분(408) 위의 개구 내의 나머지 공간(424)은 대응하는 제1 다이의 배치를 위해 유지될 수 있다. 공간(424) 또는 측방향 치수(예컨대, x 방향을 따른 폭/길이)는 대응하는 제1 다이가 내부에 배치되기에 충분할 수 있다. 공간(424)의 수직 치수(예컨대, z 방향을 따른 깊이)는 대응하는 제1 다이의 두께보다 작거나 그와 동일할 수 있다. 개구들은 또한 소켓들로 지칭될 수 있다. 유사하게, 제2 캐리어 웨이퍼(430)는 복수의 개구들을 포함하며, 복수의 개구들 각각은 개구의 최하부에서 접착 부분(428)으로 부분적으로 채워진다. 접착 부분(428) 위의 개구 내의 나머지 공간(434)은 대응하는 제2 다이의 배치를 위해 유지될 수 있다. 공간(434)의 측방향 치수(예컨대, x 방향을 따른 폭/길이)는 대응하는 제2 다이가 배치되기에 충분할 수 있다. 공간(434)의 수직 치수(예컨대, z 방향을 따른 깊이)는 대응하는 제2 다이의 두께보다 작거나 그와 동일할 수 있다. 적합한 식각 프로세스, 이를테면, 건식 식각 및/또는 습식 식각이 수행되어 캐리어 웨이퍼들에 개구들을 형성할 수 있다. 접착 부분들(408 및 428)은 측방향들을 따라(예컨대, x 방향을 따라) 개개의 캐리어 웨이퍼에 의해 서로 분리될 수 있다. 접착 부분들(408 및 428)은, 개개의 캐리어 웨이퍼(410 또는 430)의 각각의 개구 내에 접착제를 퇴적 및/또는 스피닝하는 것과 같은 임의의 적합한 방법들에 의해 형성될 수 있다.
방법(400)은, 도 4d에 예시된 바와 같이, 복수의 제1 다이들이 제1 캐리어 웨이퍼 상에 배치되고 복수의 제2 다이들이 제2 캐리어 웨이퍼 상에 배치되는 동작(558)으로 진행하며, 각각의 제1 다이는 개개의 제2 다이에 대응한다. 제1 다이들 및 제2 다이들 위의 개개의 보호 층 부분들이 제거된다.
도 4d에 도시된 바와 같이, (I) 복수의 제1 다이들(432)이 제1 캐리어 웨이퍼(410) 내의 복수의 개구 내에 배치될 수 있고, (II) 복수의 제2 다이들(442)이 제2 캐리어 웨이퍼(430) 내의 복수의 개구 내에 배치될 수 있다. 제1 다이들(432) 및 제2 다이들(442) 위의 보호 층 부분들이 제거될 수 있다. 제1 다이들(432) 및 제2 다이들(442)은, 제1 다이들(322) 및 제2 다이들(324)과 유사하게, 동작(554)에서 형성되는 다이들로부터 선택되는 기능적 다이들일 수 있다. 각각의 제1 다이(432)는 개개의 접착 부분(408)을 통해 제1 캐리어 웨이퍼(410)에 부착될 수 있고, 각각의 제2 다이(442)는 개개의 접착 부분(428)을 통해 제2 캐리어 웨이퍼(430)에 부착될 수 있다. 제1 및 제2 다이들(432 및 442) 위의 보호 층 부분들의 제거는 제1 및 제2 다이들(322 및 324) 위의 보호 층 부분들의 제거와 유사할 수 있으며, 그에 따라, 상세한 설명은 여기서 반복되지 않는다. 일부 실시예들에서, 제1 다이들(432)은 제1 캐리어 웨이퍼(410) 상에서 균일한 분포를 가질 수 있고, 제2 다이들(442)은 제2 캐리어 웨이퍼(430) 상에서 균일한 분포를 가질 수 있다. 일부 실시예들에서, 제1 다이들(432)은 제1 캐리어 웨이퍼(410)에 걸친 전체 커버리지를 갖고, 제2 다이들(442)은 제2 캐리어 웨이퍼(430)에 걸친 전체 커버리지를 갖는다.
방법(400)은, 도 4e에 예시된 바와 같이, 제1 및 제2 다이들에 대해 표면 처리가 수행되는 동작(560)으로 진행한다. 도 4e에 도시된 바와 같이, 제1 다이들(432 및 442)에 대해 표면 처리가 각각 수행된다. 표면 처리들은 제1 다이들(322) 및 제2 다이들(324)에 적용된 표면 처리들과 유사하거나 동일할 수 있으며, 그에 따라, 상세한 설명은 여기서 반복되지 않는다.
방법(400)은, 도 4f에 예시된 바와 같이, 제1 다이들과 제2 다이들을 접합하기 위해 제1 및 제2 캐리어 웨이퍼들 중 하나가 뒤집히는 동작(562)으로 진행한다. 도 4f에 도시된 바와 같이, 제1 캐리어 웨이퍼(410)가 거꾸로 뒤집혀 제1 다이들(432 및 442)을 접합한다. 제1 다이들(432)과 제2 다이들(442)의 정렬 및 접합은 제1 다이들(322 및 324)의 정렬 및 접합과 유사하거나 동일할 수 있으며, 그에 따라, 상세한 설명은 여기서 반복되지 않는다. 일부 실시예들에서, 제1 다이들(432)의 최상부 표면들은 제1 캐리어 웨이퍼(410)의 최상부 표면과 동일 평면 상에 있거나 그보다 더 높을 수 있다. 일부 실시예들에서, 제2 다이들(442)의 최상부 표면들은 제2 캐리어 웨이퍼(430)의 최상부 표면과 동일 평면 상에 있거나 그보다 더 높을 수 있다. 일부 실시예들에서, 각각의 제1 다이(432)와 개개의 제2 다이(442) 사이의 접합 계면(435)에 용융 접합부 및 공유 접합부를 형성하기 위해 하이브리드 접합이 제1 다이들(432) 및 제2 다이들(442)에 대해 수행된다. 접합된 반도체 디바이스가 형성될 수 있다. 일부 실시예들에서, 제1 캐리어 웨이퍼(410)와 제2 캐리어 웨이퍼(430) 사이에는 접합부가 거의 또는 전혀 형성되지 않는다.
방법(400)은, 도 4g 및 도 4h에 예시된 바와 같이, 접합된 반도체 디바이스들로부터 제1 및 제2 캐리어 웨이퍼들이 각각 제거되는 동작(564)으로 진행한다. 도 4g 및 도 4h에 도시된 바와 같이, 제2 캐리어 웨이퍼(430) 및 접착 부분들(428)이 제거되고, 후속하여, 제1 캐리어 웨이퍼(410) 및 접착 부분들(408)이 제거된다. 제1 및 제2 캐리어 웨이퍼들(410 및 430) 및 개개의 접착 부분들의 제거는 제1 및 제2 캐리어 웨이퍼들(310 및 330) 및 개개의 접착 층들의 제거와 유사하거나 동일할 수 있으며, 그에 따라, 상세한 설명은 여기서 반복되지 않는다.
일부 실시예들에서, 접합을 위한 방법은, 복수의 다이들을 획득하기 위해 하나 이상의 디바이스 웨이퍼를 다이싱하는 단계, 복수의 다이들 중 적어도 하나의 제1 다이를 제1 캐리어 웨이퍼 상에 배치하고 복수의 다이들 중 적어도 하나의 제2 다이를 제2 캐리어 웨이퍼 상에 배치하는 단계, 및 적어도 하나의 제1 다이를 개개의 제2 다이와 각각 접합하는 단계를 포함한다. 적어도 하나의 제1 다이 및 적어도 하나의 제2 다이 각각은 기능적이다. 일부 실시예들에서, 방법은 또한, 각각이 제1 다이들 중 하나 및 개개의 제2 다이를 갖는 복수의 접합된 반도체 디바이스들을 형성하기 위해 제1 캐리어 웨이퍼 및 제2 캐리어 웨이퍼를 각각 제거하는 단계를 포함한다.
일부 실시예들에서, 방법은, 다이싱 전에 하나 이상의 디바이스 웨이퍼 위에 개개의 보호 층을 형성하는 단계를 포함한다. 일부 실시예들에서, 방법은 또한, 각각이 개개의 보호 층 부분 아래에 있는 복수의 다이들을 형성하도록 하나 이상의 디바이스 웨이퍼를 개개의 보호 층과 함께 다이싱하는 단계를 포함한다.
일부 실시예들에서, 제1 캐리어 웨이퍼 및 제2 캐리어 웨이퍼 각각은 개개의 다이들과 접촉하는 표면 상에 개개의 접착 층을 포함한다. 일부 실시예들에서, 적어도 하나의 제1 다이 및 적어도 하나의 제2 다이를 개개의 캐리어 웨이퍼 상에 배치하는 것은, 적어도 하나의 제1 다이 및 적어도 하나의 제2 다이를 개개의 접착 층에 부착하는 것을 포함한다. 개개의 보호 층의 부분은 접착 층을 등진다.
일부 실시예들에서, 접착 층을 형성하는 것은, 개개의 다이들과 접촉하는 표면 상에 복수의 접착 부분들을 형성하는 것을 포함하며, 복수의 접착 부분들은 서로 접촉한다. 일부 실시예들에서, 적어도 하나의 제1 다이 및 적어도 하나의 제2 다이를 개개의 캐리어 웨이퍼 상에 배치하는 것은, 적어도 하나의 제1 다이 및 적어도 하나의 제2 다이를 개개의 접착 층의 개개의 접착 부분에 부착하는 것을 포함한다.
일부 실시예들에서, 방법은, 제1 캐리어 웨이퍼 및 제2 캐리어 웨이퍼에 복수의 개개의 개구들을 형성하는 단계를 더 포함한다. 접착 층을 형성하는 것은, 개구들 각각의 최하부 상에 접착 부분을 형성하는 것을 포함할 수 있고, 적어도 하나의 제1 다이 및 적어도 하나의 제2 다이를 개개의 접착 층에 부착하는 것은, 적어도 하나의 제1 다이 및 적어도 하나의 제2 다이를 각각 개개의 캐리어 웨이퍼의 개개의 개구 내에 배치하는 것을 포함할 수 있다.
일부 실시예들에서, 방법은, 적어도 하나의 제1 다이 및 적어도 하나의 제2 다이 각각으로부터 개개의 보호 층 부분을 제거하는 단계를 더 포함한다.
일부 실시예들에서, 방법은, 개개의 보호 층 부분이 제거된 후에 적어도 하나의 제1 다이 및 적어도 하나의 제2 다이 각각에 대해 개개의 표면 처리를 수행하는 단계를 더 포함한다.
일부 실시예들에서, 방법은, 접합 전에, 제1 캐리어 웨이퍼 및 제2 캐리어 웨이퍼 중 하나를 뒤집는 단계를 더 포함한다. 일부 실시예들에서, 방법은 또한, 적어도 하나의 제1 다이 각각을 개개의 제2 다이와 정렬하는 단계를 포함한다.
일부 실시예들에서, 접합은 하이브리드 접합을 포함한다.
일부 실시예들에서, 적어도 하나의 제1 다이들을 배치하는 것은, 적어도 하나의 제1 다이들을 제1 캐리어 웨이퍼 상에 균일한 분포로 배치하는 것을 포함한다.
일부 실시예들에서, 방법은, 적어도 하나의 제1 다이들을 제1 캐리어 웨이퍼에 걸쳐 전체 커버리지로 배치하는 단계를 더 포함한다.
일부 실시예들에서, 접합을 위한 방법은, 복수의 다이들을 획득하기 위해 하나 이상의 디바이스 웨이퍼를 다이싱하는 단계, 및 복수의 다이들 중 적어도 하나의 제1 다이를 제1 캐리어 웨이퍼 내의 개개의 제1 개구들 내에 배치하는 단계를 포함한다. 적어도 하나의 제1 다이는 제1 캐리어 웨이퍼 상에서 균일한 분포를 포함한다. 일부 실시예들에서, 방법은, 적어도 하나의 제1 다이를 제2 캐리어 웨이퍼 상의 디바이스 층과 접합하는 단계, 및 제1 캐리어 웨이퍼 및 제2 캐리어 웨이퍼를 각각 제거하는 단계를 더 포함한다.
일부 실시예들에서, 방법은, 적어도 하나의 제1 다이들을 제1 캐리어 웨이퍼에 걸쳐 전체 커버리지로 배치하는 단계를 더 포함한다.
일부 실시예들에서, 방법은, 디바이스 층을 형성하기 위해 복수의 다이들 중 적어도 하나의 제2 다이를 제2 캐리어 웨이퍼 내의 개개의 제2 개구들 내에 배치하는 단계, 및 접합 전에 적어도 하나의 제1 다이 각각을 적어도 하나의 제2 다이들 중 대응하는 제2 다이와 정렬하기 위해 제1 캐리어 웨이퍼 및 제2 캐리어 웨이퍼 중 하나를 뒤집는 단계를 더 포함한다.
일부 실시예들에서, 방법은, 하나 이상의 디바이스 웨이퍼 위에 개개의 보호 층을 형성하는 단계, 및 개개의 보호 층 부분 아래에 복수의 제1 다이들 및 복수의 제2 다이들을 각각 형성하기 위해 하나 이상의 디바이스 웨이퍼를 개개의 보호 층과 함께 다이싱하는 단계를 더 포함한다.
일부 실시예들에서, 방법은, 제1 캐리어 웨이퍼에 제1 개구들을 그리고 제2 캐리어 웨이퍼에 제2 개구들을 형성하는 단계, 제1 개구들 및 제2 개구들 각각의 최하부 상에 접착 부분을 형성하는 단계, 및 적어도 하나의 제1 다이 및 적어도 하나의 제2 다이를 개개의 개구 내의 개개의 접착 부분에 각각 부착하는 단계를 더 포함한다.
일부 실시예들에서, 방법은, 적어도 하나의 제1 다이 및 적어도 하나의 제2 다이 각각으로부터 개개의 보호 층 부분을 제거하는 단계를 더 포함한다.
일부 실시예들에서, 방법은, 개개의 보호 층의 부분이 제거된 후에 적어도 하나의 제1 다이 및 적어도 하나의 제2 다이 각각에 대해 개개의 표면 처리를 수행하는 단계를 더 포함한다.
일부 실시예들에서, 접합은 하이브리드 접합을 포함한다.
일부 실시예들에서, 접합을 위한 구조체는, 제1 캐리어 웨이퍼 내의 복수의 제1 개구들, 복수의 제1 개구들 각각의 최하부 상의 제1 접착 부분, 및 복수의 제1 개구들 각각 내의 접착 부분에 부착되는 제1 다이를 포함한다.
일부 실시예들에서, 구조체는, 제2 캐리어 웨이퍼 내의 복수의 제2 개구들, 복수의 제2 개구들 각각의 최하부 상의 제2 접착 부분, 및 복수의 제2 개구들 각각 내의 제2 접착 부분에 부착되는 제2 다이를 더 포함한다. 복수의 제1 다이들의 최상부 표면들이 복수의 제2 다이들의 최상부 표면들에 접합되어, 복수의 접합된 반도체 디바이스들을 형성한다.
일부 실시예들에서, 복수의 제1 다이들의 최상부 표면들은 제1 캐리어 웨이퍼의 최상부 표면과 동일 평면 상에 있거나 그보다 더 높고, 복수의 제2 다이들의 최상부 표면들은 제2 캐리어 웨이퍼의 최상부 표면과 동일 평면 상에 있거나 그보다 더 높다.
일부 실시예들에서, 복수의 제1 다이들과 복수의 제2 다이들 사이의 접합부는 용융 접합 및 공유 접합을 포함한다.
일부 실시예들에서, 복수의 접합된 반도체 디바이스들은 제1 캐리어 웨이퍼 및 제2 캐리어 웨이퍼에 걸쳐 균일한 분포를 갖는다.
일부 실시예들에서, 복수의 접합된 반도체 디바이스들은 제1 캐리어 웨이퍼 및 제2 캐리어 웨이퍼에 걸친 전체 커버리지를 갖는다.
특정 실시예들의 전술한 설명은, 다른 사람들이 관련 기술분야의 통상의 기술 내의 지식을 적용함으로써 본 개시내용의 일반적인 개념으로부터 벗어나지 않으면서 과도한 실험 없이도 그러한 특정 실시예들을 다양한 응용들에 대해 용이하게 수정 및/또는 적응시킬 수 있도록 본 개시내용의 일반적인 속성을 드러낼 것이다. 따라서, 그러한 적응들 및 수정들은, 본원에 제시된 교시 및 지침에 기반하여, 개시된 실시예들의 의미 및 등가물들의 범위 내에 있는 것으로 의도된다. 본원에서의 어법 및 용어는, 본 명세서의 용어 또는 어법이 교시들 및 지침을 고려하여 통상의 기술자에 의해 해석되도록 설명의 목적을 위한 것이며 제한의 목적이 아니라는 것이 이해되어야 한다.
본 개시내용의 실시예들은 특정된 기능들 및 그들의 관계들의 구현을 예시하는 기능적 구축 블록들의 도움과 함께 위에 설명되었다. 이러한 기능적 구축 블록들의 경계들은 설명의 편의를 위해 본원에서 임의적으로 정의되었다. 특정된 기능들과 그들의 관계들이 적절히 수행되는 한, 대안적인 경계들이 정의될 수 있다.
발명의 내용 및 요약서 부분들은, 본 발명자(들)가 고려하는 바와 같은 본 개시내용의 모든 예시적인 실시예들이 아닌 하나 이상의 예시적인 실시예를 기재할 수 있으며, 그에 따라, 본 개시내용 및 첨부된 청구항들을 어떠한 방식으로든 제한하도록 의도되지 않는다.
본 개시내용의 폭 및 범위는 위에서 설명된 예시적인 실시예들 중 임의의 실시예에 의해 제한되지 않아야 하며, 다음의 청구항들 및 그들의 등가물들에 따라서만 정의되어야 한다.

Claims (25)

  1. 접합을 위한 방법으로서,
    복수의 다이들을 획득하기 위해 하나 이상의 디바이스 웨이퍼를 다이싱하는 단계;
    상기 복수의 다이들 중 적어도 하나의 제1 다이를 제1 캐리어 웨이퍼 상에 그리고 상기 복수의 다이들 중 적어도 하나의 제2 다이를 제2 캐리어 웨이퍼 상에 배치하는 단계 ― 상기 적어도 하나의 제1 다이 및 상기 적어도 하나의 제2 다이 각각은 기능적임 ―;
    상기 적어도 하나의 제1 다이를 개개의 제2 다이와 각각 접합하는 단계; 및
    각각이 제1 다이들 중 하나 및 개개의 제2 다이를 포함하는 복수의 접합된 반도체 디바이스들을 형성하기 위해 상기 제1 캐리어 웨이퍼 및 상기 제2 캐리어 웨이퍼를 각각 제거하는 단계를 포함하는, 접합을 위한 방법.
  2. 제1항에 있어서,
    상기 다이싱하는 단계 전에 상기 하나 이상의 디바이스 웨이퍼 위에 개개의 보호 층을 형성하는 단계; 및
    각각이 개개의 보호 층 부분 아래에 있는 상기 복수의 다이들을 형성하도록 상기 하나 이상의 디바이스 웨이퍼를 상기 개개의 보호 층과 함께 다이싱하는 단계를 더 포함하는, 접합을 위한 방법.
  3. 제2항에 있어서,
    상기 제1 캐리어 웨이퍼 및 상기 제2 캐리어 웨이퍼 각각은 개개의 다이들과 접촉하는 표면 상에 개개의 접착 층을 포함하고,
    상기 적어도 하나의 제1 다이 및 상기 적어도 하나의 제2 다이를 개개의 캐리어 웨이퍼 상에 배치하는 것은, 상기 적어도 하나의 제1 다이 및 상기 적어도 하나의 제2 다이를 상기 개개의 접착 층에 부착하는 것을 포함하며, 상기 개개의 보호 층의 부분은 상기 접착 층을 등지는, 접합을 위한 방법.
  4. 제3항에 있어서,
    상기 접착 층을 형성하는 것은, 상기 개개의 다이들과 접촉하는 표면 상에 복수의 접착 부분들을 형성하는 것을 포함하고 ― 상기 복수의 접착 부분들은 서로 접촉함 ―,
    상기 적어도 하나의 제1 다이 및 상기 적어도 하나의 제2 다이를 개개의 캐리어 웨이퍼 상에 배치하는 것은, 상기 적어도 하나의 제1 다이 및 상기 적어도 하나의 제2 다이를 상기 개개의 접착 층의 개개의 접착 부분에 부착하는 것을 포함하는, 접합을 위한 방법.
  5. 제3항에 있어서,
    상기 제1 캐리어 웨이퍼 및 상기 제2 캐리어 웨이퍼에 복수의 개개의 개구들을 형성하는 단계를 더 포함하며,
    상기 접착 층을 형성하는 것은, 상기 개구들 각각의 최하부 상에 접착 부분을 형성하는 것을 포함하고,
    상기 적어도 하나의 제1 다이 및 상기 적어도 하나의 제2 다이를 상기 개개의 접착 층에 부착하는 것은, 상기 적어도 하나의 제1 다이 및 상기 적어도 하나의 제2 다이를 상기 개개의 캐리어 웨이퍼의 개개의 개구 내에 각각 배치하는 것을 포함하는, 접합을 위한 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 적어도 하나의 제1 다이 및 상기 적어도 하나의 제2 다이 각각으로부터 상기 개개의 보호 층 부분을 제거하는 단계를 더 포함하는, 접합을 위한 방법.
  7. 제6항에 있어서,
    상기 개개의 보호 층 부분이 제거된 후에, 상기 적어도 하나의 제1 다이 및 상기 적어도 하나의 제2 다이 각각에 대해 개개의 표면 처리를 수행하는 단계를 더 포함하는, 접합을 위한 방법.
  8. 제1항에 있어서,
    상기 접합하는 단계 전에,
    상기 제1 캐리어 웨이퍼 및 상기 제2 캐리어 웨이퍼 중 하나를 뒤집는 단계; 및
    상기 적어도 하나의 제1 다이 각각을 상기 개개의 제2 다이와 정렬하는 단계를 더 포함하는, 접합을 위한 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 접합하는 단계는 하이브리드 접합을 포함하는, 접합을 위한 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 적어도 하나의 제1 다이를 배치하는 것은, 상기 적어도 하나의 제1 다이를 상기 제1 캐리어 웨이퍼 상에 균일한 분포로 배치하는 것을 포함하는, 접합을 위한 방법.
  11. 제10항에 있어서,
    상기 적어도 하나의 제1 다이들을 상기 제1 캐리어 웨이퍼에 걸쳐 전체 커버리지로 배치하는 단계를 더 포함하는, 접합을 위한 방법.
  12. 접합을 위한 방법으로서,
    복수의 다이들을 획득하기 위해 하나 이상의 디바이스 웨이퍼를 다이싱하는 단계;
    상기 복수의 다이들 중 적어도 하나의 제1 다이를 제1 캐리어 웨이퍼 내의 개개의 제1 개구들 내에 배치하는 단계 ― 상기 적어도 하나의 제1 다이는 상기 제1 캐리어 웨이퍼 상에서 균일한 분포로 구성됨 ―;
    상기 적어도 하나의 제1 다이를 제2 캐리어 웨이퍼 상의 디바이스 층과 접합하는 단계; 및
    상기 제1 캐리어 웨이퍼 및 상기 제2 캐리어 웨이퍼를 각각 제거하는 단계를 포함하는, 접합을 위한 방법.
  13. 제12항에 있어서,
    상기 적어도 하나의 제1 다이를 상기 제1 캐리어 웨이퍼에 걸쳐 전체 커버리지로 배치하는 단계를 더 포함하는, 접합을 위한 방법.
  14. 제12항 또는 제13항에 있어서,
    상기 디바이스 층을 형성하기 위해 상기 복수의 다이들 중 적어도 하나의 제2 다이를 상기 제2 캐리어 웨이퍼 내의 개개의 제2 개구들 내에 배치하는 단계; 및
    상기 접합하는 단계 전에 상기 적어도 하나의 제1 다이 각각을 상기 적어도 하나의 제2 다이 중 대응하는 제2 다이와 정렬하도록 상기 제1 캐리어 웨이퍼 및 상기 제2 캐리어 웨이퍼 중 하나를 뒤집는 단계를 더 포함하는, 접합을 위한 방법.
  15. 제14항에 있어서,
    상기 하나 이상의 디바이스 웨이퍼 위에 개개의 보호 층을 형성하는 단계; 및
    각각이 개개의 보호 층 부분 아래에 있는 복수의 제1 다이들 및 복수의 제2 다이들을 형성하도록 상기 하나 이상의 디바이스 웨이퍼를 상기 개개의 보호 층과 함께 다이싱하는 단계를 더 포함하는, 접합을 위한 방법.
  16. 제15항에 있어서,
    상기 제1 캐리어 웨이퍼 내에 상기 제1 개구들을 그리고 상기 제2 캐리어 웨이퍼 내에 상기 제2 개구들을 형성하는 단계;
    상기 제1 개구들 및 상기 제2 개구들 각각의 최하부 상에 접착 부분을 형성하는 단계; 및
    상기 적어도 하나의 제1 다이 및 상기 적어도 하나의 제2 다이를 개개의 개구 내의 개개의 접착 부분에 각각 부착하는 단계를 더 포함하는, 접합을 위한 방법.
  17. 제16항에 있어서,
    상기 적어도 하나의 제1 다이 및 상기 적어도 하나의 제2 다이 각각으로부터 상기 개개의 보호 층 부분을 제거하는 단계를 더 포함하는, 접합을 위한 방법.
  18. 제17항에 있어서,
    상기 개개의 보호 층의 부분이 제거된 후에, 상기 적어도 하나의 제1 다이 및 상기 적어도 하나의 제2 다이 각각에 대해 개개의 표면 처리를 수행하는 단계를 더 포함하는, 접합을 위한 방법.
  19. 제12항 내지 제18항 중 어느 한 항에 있어서,
    상기 접합하는 단계는 하이브리드 접합을 포함하는, 접합을 위한 방법.
  20. 접합을 위한 구조체로서,
    제1 캐리어 웨이퍼 내의 복수의 제1 개구들;
    상기 복수의 제1 개구들 각각의 최하부 상의 제1 접착 부분; 및
    상기 복수의 제1 개구들 각각 내의 접착 부분에 부착되는 제1 다이를 포함하는, 접합을 위한 구조체.
  21. 제20항에 있어서,
    제2 캐리어 웨이퍼 내의 복수의 제2 개구들;
    상기 복수의 제2 개구들 각각의 최하부 상의 제2 접착 부분; 및
    상기 복수의 제2 개구들 각각 내의 상기 제2 접착 부분에 부착되는 제2 다이를 더 포함하며, 복수의 제1 다이들의 최상부 표면들이 복수의 제2 다이들의 최상부 표면들에 접합되어 복수의 접합된 반도체 디바이스들을 형성하는, 접합을 위한 구조체.
  22. 제21항에 있어서,
    상기 복수의 제1 다이들의 최상부 표면들은 상기 제1 캐리어 웨이퍼의 최상부 표면과 동일 평면 상에 있거나 상기 제1 캐리어 웨이퍼의 최상부 표면보다 더 높고;
    상기 복수의 제2 다이들의 최상부 표면들은 상기 제2 캐리어 웨이퍼의 최상부 표면과 동일 평면 상에 있거나 상기 제2 캐리어 웨이퍼의 최상부 표면보다 더 높은, 접합을 위한 구조체.
  23. 제20항 내지 제22항 중 어느 한 항에 있어서,
    복수의 제1 다이들과 복수의 제2 다이들 사이의 접합부는 용융(fusion) 접합 및 공유(covalent) 접합을 포함하는, 접합을 위한 구조체.
  24. 제21항에 있어서,
    상기 복수의 접합된 반도체 디바이스들은 상기 제1 캐리어 웨이퍼 및 상기 제2 캐리어 웨이퍼에 걸쳐 균일한 분포를 갖는, 접합을 위한 구조체.
  25. 제24항에 있어서,
    상기 복수의 접합된 반도체 디바이스들은 상기 제1 캐리어 웨이퍼 및 상기 제2 캐리어 웨이퍼에 걸친 전체 커버리지를 갖는, 접합을 위한 구조체.
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