CN109659267B - 半导体器件制作方法 - Google Patents

半导体器件制作方法 Download PDF

Info

Publication number
CN109659267B
CN109659267B CN201811572366.0A CN201811572366A CN109659267B CN 109659267 B CN109659267 B CN 109659267B CN 201811572366 A CN201811572366 A CN 201811572366A CN 109659267 B CN109659267 B CN 109659267B
Authority
CN
China
Prior art keywords
chip
front surface
carrier wafer
semiconductor device
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811572366.0A
Other languages
English (en)
Other versions
CN109659267A (zh
Inventor
刘孟彬
石虎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
China Core Integrated Circuit Ningbo Co Ltd
Original Assignee
China Core Integrated Circuit Ningbo Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by China Core Integrated Circuit Ningbo Co Ltd filed Critical China Core Integrated Circuit Ningbo Co Ltd
Priority to CN201811572366.0A priority Critical patent/CN109659267B/zh
Publication of CN109659267A publication Critical patent/CN109659267A/zh
Application granted granted Critical
Publication of CN109659267B publication Critical patent/CN109659267B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Wire Bonding (AREA)

Abstract

本发明提供一种半导体器件制作方法，该方法包括：提供载体晶圆，所述载体晶圆具有彼此相对的正面和背面，对所述载体晶圆的正面进行处理使得所述载体晶圆的正面具有与待封装芯片正面的图形相配合的图形；将芯片粘结薄膜贴合在所述载体晶圆的正面上；将所述待封装芯片贴合在所述芯片粘结薄膜上；其中，所述待封装芯片的正面朝向所述载体晶圆的正面，且所述待封装芯片的正面与所述芯片粘结薄膜紧密贴合。该半导体器件制作方法改善了面向下进行芯片粘结时由于芯片正面焊盘开孔导致接触面积有限，结合力差的问题，使芯片与芯片粘结薄膜的结合力明显提高，改善了后续进行塑封时芯片漂移的问题。

Description

半导体器件制作方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件制作方法。
背景技术
扇出式(Fan-out)封装是将性能完好的芯片嵌入至塑封(molding)材料或基体中，通过RDL(重新布线层)等金属连接方式实现与其他器件的连接。扇出式封装工艺有效缩小了封装的厚度和大小，能够兼容多种芯片的封装，成本更低，器件性能更高，成为现在封装工艺的热点。
扇出式封装工艺过程中，极为重要的一个过程为芯片粘结工艺(即DA，Dieattach)，即将一颗一颗的芯片快速粘结至粘结膜(film)上。然而，根据产品要求有时需要以面向下(face down)形式(即设计面贴合在粘结膜上)进行芯片粘结工艺，由此出现一个问题，如图1所示，在目前芯片100的表面上焊盘101(pad)所占面积非常大，例如达到芯片表面积的80％多，并且通常焊盘101的表面低于钝化层102的表面，也即焊芯片100表面存在露出焊盘101的开孔103，这样当将芯片100粘结在芯片粘结薄膜200时，由孔开孔103的存在，焊盘101不能与芯片粘结薄膜200接触，使得芯片100与载体上的芯片粘结薄膜200接触面积小于20％，从而造成二者之间的结合力不足，这会导致在后续进行塑封(molding)工艺时发生芯片漂移，进而影响封装效果，甚至封装失败。
因此有必要提出一种半导体器件制作方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提出一种半导体器件的制作方法，其可以改善面向下进行芯片粘结时由于芯片正面焊盘开孔导致接触面积有限，结合力差的问题，使芯片与芯片粘结薄膜的结合力明显提高，改善了后续进行塑封时芯片漂移的问题。
为了克服目前存在的问题，本发明一方面提供一种半导体器件制作方法，包括：
提供载体晶圆，所述载体晶圆具有彼此相对的正面和背面，对所述载体晶圆的正面进行处理使得所述载体晶圆的正面具有与芯片的正面形状相配合的凹凸面；
将芯片粘结薄膜贴合在所述载体晶圆的正面上；
将所述芯片贴合在所述芯片粘结薄膜上；其中，所述芯片的正面朝向所述载体晶圆的正面，且所述芯片的正面与所述芯片粘结薄膜紧密贴合。
在本发明一个实施例中，所述芯片的正面具有凹槽，所述载体晶圆的正面具有与所述凹槽对应的凸起。
在本发明一个实施例中，所述芯片正面的所述凹槽的深度等于所述载体晶圆正面的所述凸起的高度。
在本发明一个实施例中，所述芯片包括至少两种不同类型的芯片，所述至少两种不同类型的芯片具有至少两种不同类型的凹槽，所述载体晶圆的正面具有分别与所述至少两种不同类型的芯片的正面图形相配合的图形。
在本发明一个实施例中，所述芯片具有至少两种不同类型的凹槽，所述载体晶圆的正面具有与所述至少两种不同类型的凹槽相配合的凸起。
在本发明一个实施例中，所述对所述载体晶圆的正面进行处理包括：
在所述载体晶圆的正面形成图形化的掩膜层，所述图形化的掩膜层具有与所述芯片的正面的形状相配合的图案；
以所述图形化的掩膜层为掩膜刻蚀所述载体晶圆，形成与所述芯片的正面形状相配合的凹凸面；
去除所述图形化的掩膜层。
在本发明一个实施例中，所述载体晶圆包括硅晶圆或玻璃晶圆。
在本发明一个实施例中，所述载体晶圆为硅晶圆，以所述图形化的掩膜层为掩膜刻蚀所述载体晶圆时刻蚀气体包括SF6。
在本发明一个实施例中，所述载体晶圆为玻璃晶圆，以所述图形化的掩膜层为掩膜刻蚀所述载体晶圆时刻蚀气体包括C4F8。
在本发明一个实施例中，所述掩膜层为光刻胶层或硬掩膜层。
在本发明一个实施例中，所述芯片粘结薄膜包括干膜或者芯片连接薄膜。
在本发明一个实施例中，在真空环境中将芯片粘结薄膜贴合在所述载体晶圆的正面上。
在本发明一个实施例中，所述芯片正面形成有钝化层，所述钝化层具有用于露出焊盘的开口，所述开口构成所述凹槽。
在本发明一个实施例中，当所述芯片贴合在所述芯片粘结薄膜上时，所述焊盘与所述芯片粘结薄膜接触。
在本发明一个实施例中，在将所述待封装芯片贴合在所述芯片粘结薄膜上之后，所述方法还包括：
形成覆盖所述芯片粘结薄膜和所述芯片的塑封层；
使所述芯片与所述载体晶圆分离；
在所述芯片上形成再布线层和与所述再布线层连接的凸块。
根据本发明的半导体器件制作方法，通过对所述载体晶圆的正面进行处理使得所述载体晶圆的正面具有与芯片正面的图形相配合的凹凸面，从而使得当芯片贴合在载体晶圆上的芯片粘结薄膜上时，芯片与所述芯片粘结薄膜之间紧密贴合，芯片的表面与芯片粘结薄膜之间充分接触，具有较高的结合力，可以避免后续进行塑封时出现芯片漂移的问题。即，根据本发明的半导体器件制作方法改善了面向下进行芯片粘结时由于芯片正面焊盘开孔导致接触面积有限，结合力差的问题，使芯片与芯片粘结薄膜的结合力明显提高，改善了后续进行塑封时芯片漂移的问题。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为示出目前的半导体器件封装过程中芯片与粘结薄膜结合情况的示意性剖面图；
图2示出根据本发明一实施例的半导体器件制作方法的步骤流程图；
图3A～图3E示出了根据本发明一实施例的半导体器件制作方法依次实施各步骤所获得半导体器件的剖面示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如前所述，目前的扇出式封装中，采用面向下方式进行芯片粘结时，容易出现芯片和芯片粘结膜之间结合力差导致出现芯片漂移的问题，本发明基于此提出一种半导体器件制作方法，如图2所示，该方法包括：步骤201，提供载体晶圆，所述载体晶圆具有彼此相对的正面和背面，对所述载体晶圆的正面进行处理使得所述载体晶圆的正面具有与芯片的正面形状相配合的凹凸面；步骤202，将芯片粘结薄膜贴合在所述载体晶圆的正面上；步骤203，将所述芯片贴合在所述芯片粘结薄膜上；其中，所述芯片的正面朝向所述载体晶圆的正面，且所述芯片的正面与所述芯片粘结薄膜紧密贴合。
根据本发明的半导体器件制作方法，通过对所述载体晶圆的正面进行处理使得所述载体晶圆的正面具有与待封装芯片正面的图形相配合的凹凸面，从而使得当芯片贴合在载体晶圆上的芯片粘结薄膜上时，芯片与所述芯片粘结薄膜之间紧密贴合，芯片的表面与芯片粘结薄膜之间充分接触，具有较高的结合力，可以避免后续进行塑封时出现芯片漂移的问题。即，根据本发明的半导体器件制作方法改善了面向下进行芯片粘结时由于芯片正面焊盘开孔导致接触面积有限，结合力差的问题，使芯片与芯片粘结薄膜的结合力明显提高，改善了后续进行塑封时芯片漂移的问题。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图3A～图3E示出了根据本发明一实施例的半导体器件制作方法依次实施各步骤所获得半导体器件的剖面示意图。
下面结合图3A～图3E对根据本发明一实施例半导体器件制作方法的实施过程进行示例性描述。
首先，如图3A所示，提供载体晶圆300，所述载体晶圆300具有彼此相对的正面和背面，在所述载体晶圆300的正面形成图形化的掩膜层301，所述图形化的掩膜层301具有与所述待封装芯片正面的图形相配合的图案。
载体晶圆300为用于在封装中承载待封装芯片，以完成塑封的晶圆。载体晶圆300可以采用各种合适材料的晶圆，例如硅晶圆或玻璃晶圆。当然，载体晶圆300还可以采用其他半导体材料，例如Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体构成的晶圆，或者也可以是其它金属或非金属材料制成的晶圆。载体晶圆300的正面指的是用于贴合芯片的一面，载体晶圆300的背面指的是所述载体晶圆300的与所述正面相背的另一面。此外，待封装芯片的正面指的是待封装芯片形成焊盘或I/O接口的一面，待封装芯片的背面指的是与正面相背的另一面。
图形化的掩膜层301可以采用各种合适的材料，例如光刻胶层或硬掩膜层。示例性地，在本实施例中，图形化的掩膜层301采用光刻胶层，其通过涂覆、曝光、显影等光刻操作形成。当然，在其它实施例中，也可以采用硬掩膜层，例如二氧化硅层、氮化硅层等。图形化的掩膜层301的图案需要与待封装芯片正面的图形相配合，因为图形化的掩膜层301即是刻蚀完成之后，载体晶圆300正面的图形，而只有当载体晶圆300正面的图形与待封装芯片正面的图形相配合时，才能使待封装芯片正面紧密贴合在载体晶圆300的正面。所述相配合指的是二者在形状、大小和位置方面相配合，当待封装芯片正面贴合到载体晶圆300的上对应位置时，待封装芯片的表面与载体晶圆300的表面紧密贴合，具有较高的结合力。
示例性地，在本实施例中，所述待封装芯片的正面具有凹槽(即用于露出焊盘的开孔)，因此对应地载体晶圆300的正面需要具有与所述凹槽对应的凸起，且凸起的位置、形状和大小与凹槽一致，以便当待封装芯片正面贴合到载体晶圆300的上对应位置时，载体晶圆300正面的凸起正好嵌入待封装芯片正面的凹槽中，从而使二者之间紧密结合，具有较高的结合力。
接着，如图3B所示，以图形化的掩膜层301为掩膜刻蚀载体晶圆300，以使载体晶圆300正面形成与待封装芯片的正面形状相配合的凹凸面。
由于载体晶圆300可以采用各种合适的材料，因此以图形化的掩膜层301为掩膜刻蚀载体晶圆300可以根据载体晶圆300所采用的材料，选用各种合适的湿法或干法刻蚀工艺。
示例性地，在本实施例中，载体晶圆300为硅晶圆，以所述图形化的掩膜层301为掩膜刻蚀所述载体晶圆300时，可以采用反应离子干法刻蚀，刻蚀气体包括SF6，当然除了SF6外还可包括C4F8、O2和CF4等气体。
示例性地，在本实施例中，载体晶圆300玻璃晶圆，以所述图形化的掩膜层为掩膜层301刻蚀所述载体晶圆300时，可以采用反应离子干法刻蚀，刻蚀气体包括C4F8，当然除了C4F8外还可包括Ar。
如图3C所示，去除图形化的掩膜层301。
当完成图3B所示的步骤之后，示例性地通过合适的本领域的常用方法去除图形化的掩膜层301。例如，当图形化的掩膜层301采用光刻胶层时，可以通过光阻溶剂清洗或者灰化(Ash)方法去除图形化的掩膜层301。当图形化的掩膜层301采用硬掩膜层时，例如二氧化硅层，可以通过例如合适的湿法清洗或刻蚀去除图形化的掩膜层301，例如通过氢氟酸清洗或刻蚀去除二氧化硅层。
进一步地，如图3C所示，当完成图3B所示的刻蚀之后，图形化的掩膜层301的图案便转移至载体晶圆300。此时，载体晶圆300的正面具有与待封装芯片正面的图形相配合的图形。当后续将待封装芯片正面贴合在载体晶圆300的正面上时，二者表面之间便可实现充分接触，大大增强了二者之间的结合力。
示例性地，在本实施例中，所述待封装芯片的正面具有凹槽(即用于露出焊盘的开孔)，因此对应地载体晶圆300的正面形成了与待封装芯片正面的凹槽对应的凸起302，并且载体晶圆300正面的凸起302与待封装芯片正面的凹槽在形状、位置和大小上均彼此对应。示例性地，所述待封装芯片正面的所述凹槽的深度等于所述载体晶圆300正面的所述凸起302的高度，具体参见图3E，这样便于二者之间实现紧密结合。在其他示例中，所述凸起302高度高于或低于待封装芯片正面凹槽的深度，结合芯片粘结薄膜，只要一起能增大芯片粘结薄膜与芯片的结合面积，均落入本申请保护的范围。
进一步地，应当理解的是，贴合在载体晶圆300正面的芯片可以是同一种类型，也可以是不同的类型，也即待封装芯片的正面可能具有不同的图形，因此载体晶圆300的正面需要在芯片放置位置形成与所放置芯片的正面图形相配合的图形。示例性地，在本发明一实施例中，所述待封装芯片包括至少两种不同类型的芯片，所述至少两种不同类型的芯片具有至少两种不同的正面图形，所述载体晶圆300的正面具有分别与所述至少两种不同类型的芯片的正面图形相配合的图形。
接着，如图3D所示，将芯片粘结薄膜200贴合在载体晶圆300的正面。
示例性地，通过专用设备/机器或手工将芯片粘结薄膜200贴合在载体晶圆300的正面，且芯片粘结薄膜200贴合在载体晶圆300的正面上后，芯片粘结薄膜200的形状与载体晶圆300正面的图形一致。
芯片粘结薄膜200可以采用各种合适的材料，例如干膜或芯片连接薄膜(lamination film)。干膜或芯片连接薄膜(lamination film)用于实现芯片和载体晶圆300的连接，其可以为根据需要采用各种合适的型号，在此不做具体限定。干膜或芯片连接薄膜的结构大致类似，示例性地包括基底层、粘附层和释放层，所述粘附层设置在所述基底层和所述释放层之间，所述基底层用作所述粘附层的支撑层，所示释放层用作所述粘附层的覆盖层，所述粘附层用于实现两个器件的粘结。其中，所述基底层包括聚烯烃(polyolefin)材料、所述粘附层包括环氧有机材料，所述释放层包括聚酯材料。通过干膜或芯片连接薄膜实现待封装芯片和载体晶圆300的结合的过程例如为：首先，将干膜或芯片连接薄膜的释放层撕去，接着，将如图3D所示将干膜或芯片连接薄膜粘贴合在载体晶圆300的正面上，接着，将干膜或芯片连接薄膜的基地层撕去，然后将待封装芯片贴合在干膜或芯片连接薄膜上，从而实现待封装芯片和载体晶圆300的结合。
接着，如图3E所示，将待封装芯片100贴合在所述芯片粘结薄膜200上。
示例性地，通过专用设备/机器或手工将待封装芯片100贴合在所述芯片粘结薄膜200上，其中，以面向下(face down)形式进行芯片贴合，即所述待封装芯片100的正面朝向所述载体晶圆300的正面，并且由于载体晶圆300的正面具有与待封装芯片100的正面图形相配合的凹凸面，因此待封装芯片100的正面与所述芯片粘结薄膜200紧密贴合。所述相配合指的是二者在形状、大小和位置方面相配合，当待封装芯片正面贴合到载体晶圆300的上对应位置时，所述待封装芯片正面的凹凸部分与所述载体晶圆300正面的所述凹凸面彼此互相嵌合，使得二者表面紧密贴合，具有较高的结合力。具体地例如，载体晶圆300正面的凸起302嵌合至待封装芯片100正面的凹槽中使其上的芯片粘结薄膜200与焊盘101接触，从而使得待封装芯片100的表面与芯片粘结薄膜200表面之间充分接触，大大增强了待封装芯片100与芯片粘结薄膜200之间的结合力，避免后续进行塑封时出现芯片漂移问题。
当完成图3E所示步骤之后，本实施例的半导体器件的封装方法还可以包括下述步骤：
A1：形成覆盖所述芯片粘结薄膜和所述待封装芯片的塑封层。具体地，以本领域常用的塑封工艺对待封装芯片100进行封装，形成覆盖所述芯片粘结薄膜200和所述待封装芯片100的塑封层。并且在此过程中，由于芯片粘结薄膜200和所述待封装芯片100之间结合力增强，不会出现芯片漂移问题。
A2：使所述载体晶圆300和所述芯片粘结薄膜200与所述待封装芯片100分离。具体地，通过加热去除芯片粘结薄膜200的粘性，将芯片粘结薄膜200从待封装芯片100上解离来实现载体晶圆300和芯片粘结薄膜200与所述待封装芯片100的分离。
A3：在所述待封装芯片100上形成再布线层和与所述再布线层连接的凸块。具体地，通过再布线工艺和凸块工艺在待封装芯片100的正面上形成再布线层和与所述再布线层连接的凸块，从而对待封装芯片100的I/O接口进行重新分布和引出。
至此，完成了根据本发明一实施例的半导体器件制作方法实施的工艺步骤，可以理解的是，本实施例晶圆级封装中形成通孔的方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施例的制作方法的范围内。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (13)

1.一种半导体器件制作方法，其特征在于，包括：
提供载体晶圆，所述载体晶圆具有彼此相对的正面和背面，对所述载体晶圆的正面进行处理使得所述载体晶圆的正面具有与芯片的正面形状相配合的凹凸面，所述芯片正面形成有钝化层，所述钝化层具有用于露出焊盘的开口，所述开口构成凹槽，所述载体晶圆的正面具有与所述凹槽对应的凸起；
将芯片粘结薄膜贴合在所述载体晶圆的正面上，所述芯片粘结薄膜贴合在所述载体晶圆的正面上后，所述芯片粘结薄膜的形状与所述载体晶圆正面图形一致；
将所述芯片贴合在所述芯片粘结薄膜上；其中，所述芯片的正面朝向所述载体晶圆的正面，且所述芯片的正面与所述芯片粘结薄膜紧密贴合。
2.根据权利要求1所述的半导体器件制作方法，其特征在于，所述芯片正面的所述凹槽的深度等于所述载体晶圆正面的所述凸起的高度。
3.根据权利要求1所述的半导体器件制作方法，其特征在于，所述芯片包括至少两种不同类型的芯片，所述至少两种不同类型的芯片具有至少两种不同类型的凹槽，所述载体晶圆的正面具有分别与所述至少两种不同类型的芯片的正面图形相配合的图形。
4.根据权利要求1所述的半导体器件制作方法，其特征在于，所述芯片具有至少两种不同类型的凹槽，所述载体晶圆的正面具有与所述至少两种不同类型的凹槽相配合的凸起。
5.根据权利要求1-4任意一项所述的半导体器件制作方法，其特征在于，所述对所述载体晶圆的正面进行处理包括：
在所述载体晶圆的正面形成图形化的掩膜层，所述图形化的掩膜层具有与所述芯片的正面的形状相配合的图案；
以所述图形化的掩膜层为掩膜刻蚀所述载体晶圆，形成与所述芯片的正面形状相配合的凹凸面；
去除所述图形化的掩膜层。
6.根据权利要求5所述的半导体器件制作方法，其特征在于，所述载体晶圆包括硅晶圆或玻璃晶圆。
7.根据权利要求6所述的半导体器件制作方法，其特征在于，所述载体晶圆为硅晶圆，以所述图形化的掩膜层为掩膜刻蚀所述载体晶圆时刻蚀气体包括SF6。
8.根据权利要求6所述的半导体器件制作方法，其特征在于，所述载体晶圆为玻璃晶圆，以所述图形化的掩膜层为掩膜刻蚀所述载体晶圆时刻蚀气体包括C4F8。
9.根据权利要求5所述的半导体器件制作方法，其特征在于，所述掩膜层为光刻胶层或硬掩膜层。
10.根据权利要求1所述的半导体器件制作方法，其特征在于，所述芯片粘结薄膜包括干膜或者芯片连接薄膜。
11.根据权利要求1所述的半导体器件制作方法，其特征在于，在真空环境中将芯片粘结薄膜贴合在所述载体晶圆的正面上。
12.根据权利要求1所述的半导体器件制作方法，其特征在于，当所述芯片贴合在所述芯片粘结薄膜上时，所述焊盘与所述芯片粘结薄膜接触。
13.根据权利要求1所述的半导体器件制作方法，其特征在于，在将所述芯片贴合在所述芯片粘结薄膜上之后，所述方法还包括：
形成覆盖所述芯片粘结薄膜和所述芯片的塑封层；
使所述芯片与所述载体晶圆分离；
在所述芯片上形成再布线层和与所述再布线层连接的凸块。
CN201811572366.0A 2018-12-21 2018-12-21 半导体器件制作方法 Active CN109659267B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811572366.0A CN109659267B (zh) 2018-12-21 2018-12-21 半导体器件制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811572366.0A CN109659267B (zh) 2018-12-21 2018-12-21 半导体器件制作方法

Publications (2)

Publication Number Publication Date
CN109659267A CN109659267A (zh) 2019-04-19
CN109659267B true CN109659267B (zh) 2021-04-23

Family

ID=66116282

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811572366.0A Active CN109659267B (zh) 2018-12-21 2018-12-21 半导体器件制作方法

Country Status (1)

Country Link
CN (1) CN109659267B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102612976B1 (ko) * 2019-10-12 2023-12-13 양쯔 메모리 테크놀로지스 씨오., 엘티디. 다이-대-다이 접합을 위한 방법들 및 구조체들
CN114121767B (zh) * 2021-11-19 2023-02-10 武汉新芯集成电路制造有限公司 晶圆键合结构及晶圆键合方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7585419B2 (en) * 2005-06-17 2009-09-08 Boardtek Electronics Corp. Substrate structure and the fabrication method thereof
JP5058144B2 (ja) * 2008-12-25 2012-10-24 新光電気工業株式会社 半導体素子の樹脂封止方法
US9076882B2 (en) * 2013-06-03 2015-07-07 Intel Corporation Methods for high precision microelectronic die integration
CN105185717A (zh) * 2015-08-12 2015-12-23 中芯长电半导体（江阴）有限公司 晶圆级芯片封装方法
CN106876356B (zh) * 2017-03-09 2020-04-17 华天科技（昆山）电子有限公司 芯片嵌入硅基式扇出型封装结构及其制作方法
CN106876290A (zh) * 2017-03-10 2017-06-20 三星半导体(中国)研究开发有限公司 晶圆级扇出型封装件及其制造方法
CN108335986B (zh) * 2017-09-30 2021-04-06 中芯集成电路（宁波）有限公司 一种晶圆级系统封装方法
CN108346569B (zh) * 2018-01-24 2020-10-02 中芯集成电路（宁波）有限公司 半导体器件的制作方法
CN108336020B (zh) * 2018-01-24 2020-12-18 中芯集成电路（宁波）有限公司 晶圆级封装中形成通孔的方法

Also Published As

Publication number Publication date
CN109659267A (zh) 2019-04-19

Similar Documents

Publication Publication Date Title
CN108346639B (zh) 一种晶圆级系统封装方法以及封装结构
KR100433781B1 (ko) 반도체장치의 제조방법
US8735260B2 (en) Method to prevent metal pad damage in wafer level package
CN103515314B (zh) 集成电路封装及其形成方法
KR101656376B1 (ko) 얇은 웨이퍼 캐리어
US7510907B2 (en) Through-wafer vias and surface metallization for coupling thereto
US8697542B2 (en) Method for thin die-to-wafer bonding
US8846499B2 (en) Composite carrier structure
US9469524B2 (en) Semiconductor device with through molding vias and method of making the same
US20220112077A1 (en) Mems encapsulation structure and manufacturing method thereof
CN109659267B (zh) 半导体器件制作方法
US10056294B2 (en) Techniques for adhesive control between a substrate and a die
CN111362228B (zh) 封装方法及封装结构
US11069652B2 (en) Method of manufacturing semiconductor structure
US20140231967A1 (en) Systems and methods for post-bonding wafer edge seal
CN108336020B (zh) 晶圆级封装中形成通孔的方法
US10347588B2 (en) Thin 3D die with electromagnetic radiation blocking encapsulation
US10403772B2 (en) Electrical and optical via connections on a same chip
CN108336019A (zh) 一种晶圆级封装中形成导电插塞的方法及晶圆级封装结构
CN111348613B (zh) 封装方法及封装结构
US10998289B2 (en) Packaging structure and forming method thereof
CN109686671B (zh) 半导体器件制作方法
US20200198964A1 (en) Packaging method and packaging structure
US9202801B2 (en) Thin substrate and mold compound handling using an electrostatic-chucking carrier
US20210202338A1 (en) Wafer-level sip module structure and method for preparing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant