CN106876356B - 芯片嵌入硅基式扇出型封装结构及其制作方法 - Google Patents

芯片嵌入硅基式扇出型封装结构及其制作方法 Download PDF

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Abstract

本发明公开了一种芯片嵌入硅基式扇出型封装结构及其制作方法，该封装结构包括硅基体，硅基体具有第一表面和第二表面，硅基体的第一表面上形成有至少一向第二表面延伸的凹槽A，凹槽A内设有至少一颗焊盘面向上的芯片，且芯片的焊盘面高出硅基体第一表面一段距离，第一表面上铺设有暴露凹槽A及芯片的厚胶层，厚胶层的厚度与凹槽A的深度之和接近或等于芯片的厚度，芯片的焊盘的电性通过金属布线层扇出至厚胶层上方。本发明通过在硅基体表面引入厚胶层，该厚胶层与硅基体一起作为芯片扇出的载体，降低了芯片埋入硅基体时对凹槽刻蚀深度和凹槽底部刻蚀均匀性的要求，达到了节省硅基体上刻蚀工艺时间，降低刻蚀和封装成本，减小翘曲度的目的。

Description

芯片嵌入硅基式扇出型封装结构及其制作方法
技术领域
本发明涉及半导体封装技术领域，具体涉及一种芯片嵌入硅基式扇出型封装结构及其制作方法。
背景技术
扇出型圆片级封装技术目前有使用硅基来代替塑封料，采用硅基体取代模塑料作为扇出的基体，能够充分利用硅基体的优势，制作精细布线，且利用成熟的硅刻蚀工艺，可以精确刻蚀孔、槽等结构，且散热性能好，但是也存在一定的不足，例如，放入硅基体上凹槽中的芯片较厚时，需要在硅基体上对应刻蚀形成较深的凹槽，这样，芯片恰好能够完全放置在较深凹槽内，但是，这样，对硅基体进行较深刻蚀时，保证刻蚀硅基体均一性难度大，硅基体刻蚀成本及工艺难度大，晶圆翘曲也大。
发明内容
为了解决上述技术问题，本发明提出一种芯片嵌入硅基式扇出型封装结构及其制作方法，采用胶层来降低硅基体凹槽刻蚀深度从而实现Fan-out的封装方案，降低了芯片埋入硅基体时对凹槽刻蚀深度和凹槽底部刻蚀均匀性的要求，降低了刻蚀和封装成本，减小了翘曲度。
本发明的技术方案是这样实现的：
一种芯片嵌入硅基式扇出型封装结构，包括一硅基体，所述硅基体具有第一表面和第二表面，所述硅基体的第一表面上形成有至少一向所述第二表面延伸的凹槽A，所述凹槽A内设有至少一颗焊盘面向上的芯片，且所述芯片的焊盘面高出所述硅基体第一表面一段距离，所述第一表面上铺设有暴露所述凹槽A及所述芯片的胶层，所述胶层的厚度与所述凹槽A的深度之和接近或等于所述芯片的厚度，所述芯片的焊盘的电性通过金属布线层扇出至所述胶层上方。
进一步的，所述芯片的焊盘面高出所述硅基体第一表面5微米以上。
进一步的，所述硅基体的第一表面上形成有凹槽B，所述胶层填充入所述凹槽B。
进一步的，所述胶层为可光刻胶，所述胶层及所述芯片的焊盘面上铺设有介质层，且该介质层填充入所述芯片侧面与所述凹槽A之间以及所述芯片侧面与所述胶层之间的间隙内；所述介质层上依次设置有金属布线层、钝化层及导电凸点，且至少有部分导电凸点扇出至所述胶层上方，所述金属布线层通过所述介质层上形成的开口与所述芯片的焊垫电连接，所述导电凸点通过所述钝化层上形成的开口与所述金属布线层电连接。
进一步的，所述胶层为不可光刻胶，且该胶层包覆所述芯片侧面并填充入所述芯片侧面与所述凹槽A之间的间隙内；所述胶层及所述芯片的焊盘面上铺设有介质层，所述介质层上依次设置有金属布线层、钝化层及导电凸点，且至少有部分导电凸点扇出至所述胶层上方，所述金属布线层通过所述介质层上形成的开口与所述芯片的焊垫电连接，所述导电凸点通过所述钝化层上形成的开口与所述金属布线层电连接。
进一步的，所述胶层为不可光刻胶，且该胶层包覆所述芯片的焊盘面及侧面，并填充入所述芯片侧面与所述凹槽A之间的间隙内；所述胶层上依次设置有金属布线层、钝化层及导电凸点，且至少有部分导电凸点扇出至所述胶层上方，所述金属布线层通过所述胶层上形成的开口与所述芯片的焊垫电连接，所述导电凸点通过所述钝化层上形成的开口与所述金属布线层电连接。
进一步的，所述芯片的焊盘面相对的非焊盘面通过黏结胶结合于所述凹槽A的底部。
一种芯片嵌入硅基式扇出型封装结构的制作方法，包括以下步骤：
A.提供一硅基体圆片，所述硅基体圆片具有第一表面和与其相对的第二表面；
B.在所述硅基体圆片的第一表面上用旋涂或涂布的方式涂布一层可光刻胶；
C.在所述可光刻胶上进行光刻、显影工艺，形成胶层，在胶层上形成至少两个第一开口；
D.对所述硅基体圆片的第一表面对应第一开口的部分进行刻蚀，形成具有设定形状和深度的凹槽A，步骤C的胶层不去除；
E.通过贴片工艺，在所述凹槽A内放置至少一颗待封装的芯片，使所述芯片的焊盘面朝上，所述芯片的焊盘面高于硅基体的第一表面，所述芯片侧面与所述凹槽A的侧壁之间具有间隙；
F.通过涂布工艺，在所述凹槽A的侧壁与所述芯片侧面之间的间隙内填充聚合物胶，并在所述芯片的焊盘面以及所述胶层上表面覆盖一层该聚合物胶，形成介质层，并在所述芯片的焊盘正上方相应位置通过刻蚀工艺开设第三开口；
G.在完成步骤F之后的介质层上依次形成金属布线层、钝化层以及作为导电凸点的球栅阵列，且至少有部分导电凸点扇出至所述胶层上方；
H.将硅基体圆片切割成单个芯片埋入式扇出型封装体。
进一步的，步骤C改为：在所述可光刻胶上进行光刻、显影工艺，形成临时胶层，在临时胶层上形成至少两个第一开口；
步骤D改为：对所述硅基体圆片的第一表面对应第一开口的部分进行刻蚀，形成具有设定形状和深度的凹槽A，然后，去除所述临时胶层；
步骤F改为：通过晶圆级Molding工艺，将不可被光刻的聚合物胶填充满所述凹槽A侧壁与所述芯片侧面之间的间隙，且该聚合物胶包覆在所述芯片侧面的四周，形成胶层；然后通过涂布工艺在所述芯片的焊盘面及所述胶层上铺设一层介质层，并在所述芯片的焊盘正上方相应位置通过刻蚀工艺开设第三开口。
进一步的，步骤F改为：通过晶圆级Molding工艺，将不可被光刻的聚合物胶填充满所述芯片侧面与所述凹槽A侧壁之间的间隙，并完全覆盖住所述芯片的焊盘面，形成胶层；然后，在芯片的焊盘正上方相应位置通过激光划片技术开设第三开口。
本发明的有益效果是：本发明提供一种芯片嵌入硅基式扇出型封装结构，采用晶体硅作为扇出型结构的基体，并利用成熟的硅刻蚀工艺在硅基体上精确刻蚀孔、槽等结构，将芯片嵌入浅凹槽内并把部分焊球扇出到硅基体表面，以实现芯片嵌入硅基式扇出型封装。由于采用晶体硅作为封装的基体材料，因此本发明保留了硅基体散热性好、硅基体圆片翘曲小、适于高密度封装、降低封装成本等优点；并且本发明中在硅基体的上表面引入了不用去除的胶层，该胶层直接作为芯片扇出的载体，其上设有对应于硅基体浅凹槽的开口，不仅在工艺上降低了硅基体上凹槽刻蚀的深度，节省了硅基体上刻蚀工艺的时间，降低了刻蚀和封装成本，减小了翘曲度；较佳的，本发明方案中芯片侧面的密封填充材料和芯片的焊盘面上方的密封覆盖材料可以采用同种密封材料(不可被光刻的聚合物胶)，从而提高芯片封装的可靠性。
附图说明
图1.1为本发明一实施例步骤A中硅基体圆片结构示意图；
图1.2为本发明一实施例步骤B涂布光刻胶后结构示意图；
图1.3为本发明一实施例步骤C形成胶层及第一开口后结构示意图；
图1.4为本发明一实施例步骤D刻蚀凹槽A后结构示意图；
图1.5为本发明一实施例步骤E在凹槽A中贴装芯片后结构示意图；
图1.6为本发明一实施例步骤F在胶层及芯片焊盘面形成介质层并形成第三开口后结构示意图；
图1.7为本发明一实施例步骤G在介质层上形成金属布线层后结构示意图；
图1.8为本发明一实施例步骤G在金属布线层上形成钝化层并开口后结构示意图；
图1.9为本发明一实施例步骤G在钝化层上形成导电凸点后结构示意图；
图1.10为本发明一实施例步骤H后形成的芯片嵌入硅基式扇出型封装结构示意图；
图2.1为本发明另一实施例步骤A中硅基体圆片结构示意图；
图2.2为本发明另一实施例步骤B涂布光刻胶后结构示意图；
图2.3为本发明另一实施例步骤C形成第一开口后结构示意图；
图2.4为本发明另一实施例步骤D形成凹槽A后结构示意图；
图2.5为本发明另一实施例步骤E在凹槽A中贴装芯片后结构示意图；
图2.6为本发明另一实施例步骤F在硅基体及芯片侧面形成胶层后结构示意图；
图2.7为本发明另一实施例步骤F在胶层及芯片焊盘面形成介质层并开口后结构示意图；
图2.8为本发明另一实施例步骤G在介质层上形成金属布线层后结构示意图；
图2.9为本发明另一实施例步骤G在金属布线层上形成钝化层并开口后结构示意图；
图2.10为本发明另一实施例步骤G在钝化层上形成导电凸点后结构示意图；
图2.11为本发明另一实施例步骤H后形成的芯片嵌入硅基式扇出型封装结构示意图；
图3为本发明另一实施例形成的带凹槽B的芯片嵌入硅基式扇出型封装结构示意图；
图4为本发明又一实施例形成的芯片嵌入硅基式扇出型封装结构示意图；
图5为本发明又一实施例形成的带凹槽B的芯片嵌入硅基式扇出型封装结构示意图。
具体实施方式
为了能够更清楚地理解本发明的技术内容，特举以下实施例详细说明，其目的仅在于更好理解本发明的内容而非限制本发明的保护范围。实施例附图的结构中各组成部分未按正常比例缩放，故不代表实施例中各结构的实际相对大小。
实施例1
如图1.1-图1.10所示，本发明一实施例的芯片埋入式扇出型封装结构的剖面图。该实施例1中封装结构，包括一硅基体1，所述硅基体1具有第一表面102和与其相对的第二表面101，所述硅基体的第一表面102上形成至少一个向所述第二表面延伸的凹槽A103，该凹槽A103深度较浅，也就是说置于其内的芯片的焊盘面将高出硅基体第一表面一段距离，且该凹槽A最好为直槽或侧壁与底面的夹角在80～120°的斜槽，本实施例结构图中为直槽形状；硅基体的第一表面上铺设有胶层3，即胶层3位于硅基体第一表面102上，胶层上表面302与硅基体第一表面102平行，其下表面与第一表面102在同一平面，所述胶层与凹槽A相对的位置形成第一开口300，第一开口的侧壁301垂直于硅基体第一表面102，且侧壁301与位于第一表面102内的凹槽A侧壁尽量保持在同一平面内，所述第一开口300与位于所述硅基体上的凹槽A共同形成第二开口130。
第二开口内设有至少一颗焊盘面向上的芯片2，该芯片2放置于所述第二开口130内后，芯片与第二开口130之间留有较小空隙，所述芯片2上表面分布有焊盘201，即焊盘面朝上，所述芯片的焊盘面高出第一平面102一段距离，且所述芯片焊盘面接近所述胶层3的上表面，即胶层的厚度与所述凹槽A的深度之和接近或等于所述芯片的厚度。本实施例结构图中芯片的焊盘面与胶层3的上表面位于同一平面内。
优选的，芯片2通过黏结胶4结合到凹槽A的底部，也就是说，芯片2通过黏结胶4与凹槽A底部紧密黏结，这样，黏结胶4固化后可以更好的固定芯片，防止芯片在凹槽A内滑动而产生偏移，所述黏结胶为聚合物胶；
所述胶层为可光刻胶，所述胶层及所述芯片的焊盘面上铺设有介质层7，且该介质层填充入所述芯片侧面与所述凹槽A之间以及所述芯片侧面与所述胶层之间的间隙内；所述介质层上依次设置有金属布线层5、钝化层8及导电凸点6，且至少有部分导电凸点扇出至所述胶层上方，所述金属布线层通过所述介质层上形成的开口与所述芯片的焊垫电连接，所述导电凸点通过所述钝化层上形成的开口与所述金属布线层电连接。具体结构为：
所述介质层7填充在所述芯片2与所述第二开口130的侧壁之间的间隙内，具有固定和绝缘作用，同样，介质层7覆盖在芯片2上表面(焊盘面)及胶层3上表面，具有保护和绝缘作用，位于所述芯片焊盘201正上方的所述介质层7上设有暴露该焊盘的第三开口107结构；
所述金属布线层5位于所述介质层7上方，形成至少一层通过所述介质层7上的开口结构与所述芯片焊盘201连接的金属布线层5，本实施例结构图中为一层金属布线层，所述金属布线层5上形成有与预设导电凸点6(焊球)位置相对应的金属焊盘(UBM)；
所述钝化层8完全覆盖在所述金属布线层5上方，所述钝化层上开设与金属布线层上预设金属焊盘(UBM)相对应的开口；
所述导电凸点6通过钝化层上开口与金属布线层上的金属焊盘电性连通。
优选的，所述凹槽A的侧壁与所述芯片之间的距离大于1微米，以方便芯片放入凹槽A槽底。
优选的，所述凹槽A的槽底与所述硅基体的第二表面101之间的距离大于1微米，以利于硅基体对芯片的支撑。
优选的，所述胶层3的厚度小于100微米，以便于后制中的光刻、显影等制成的顺利进行。
优选的，所述胶层3的材料为聚合物胶，在本实施例中，所述胶层为可光刻的聚合物胶。
优选的，所述芯片2的焊盘面比所述硅基体第一表面102高出5微米，且凹槽的深度不大于胶层的厚度，以减少硅基体上凹槽A的刻蚀深度，节约刻蚀时间和成本。
优选的，所述芯片2的焊盘面和所述胶层3的上表面之间的高度差小于50微米，以保证封装体表面材料的均一性。
优选的，所述介质层7为绝缘性良好并能被光刻的聚合物胶，附加真空涂布，使凹槽A间隙内填充满该聚合物胶，以固定芯片，同时保证绝缘性能。
优选的，所述介质层7的形成可以分两步来实现，首先采用真空涂布的方法，使凹槽A内填充满一种聚合物胶，然后在芯片的焊盘面上方再覆盖另一种聚合物胶，两种聚合物胶可以是同一种聚合物胶，以提高封装体的可靠性；
优选的，所述介质层7的形成可通过一步来实现，即采用真空涂布的方法一次性完成凹槽A空隙填充和完全覆盖整个芯片焊盘面。
优选的，所述黏结胶4为非导电聚合物胶或薄膜，黏结芯片与凹槽A底面，保证在接下来的工艺中，芯片位置不发生偏移，以便于获得较好的对准精度，获得更细的再布线分布。聚合物胶可以通过在芯片晶圆背面涂布的方式获得，薄膜可以通过在芯片晶圆背面压膜的方式制备。
优选的，所述金属布线层5的材质为铜或铝。
优选的，所述钝化层8为绝缘性良好并且能被光刻的聚合物胶。
优选的，所述导电凸点6为铜柱焊料凸点或焊料球。
优选的，所述金属布线层5上与所述导电凸点6电性连接的UBM为Ni/Au、CrW/Cu、Ti/W/Cu/Ni/Au、Ti/Cu中的一种，本实施例结构图中未画出。
本实施例1中芯片埋入式扇出型封装结构的制作工艺步骤如下：
步骤A，参见图1.1，提供一硅基体圆片1，所述硅基体圆片具有第一表面102和与其相对的第二表面101；
步骤B，参见图1.2，在所述硅基体圆片1的第一表面102上涂布一层厚度较厚的可光刻胶，形成胶层3，所述可光刻胶涂布方式可以是旋涂或喷涂，所述胶层的上表面平行于第一表面102。
优选的，所述胶层3的厚度小于100微米，以便于后制成中的光刻、显影等工艺制程的顺利进行。
步骤C，参见图1.3，在所述胶层3上进行光刻、显影工艺，在胶层3上形成至少两个第一开口300；优选的，所述第一开口的侧壁301垂直或近似于垂直所述硅基体的第一表面102，以便后续步骤D中硅基体上凹槽A的刻蚀。
步骤D，参见图1.4，对所述硅基体圆片的第一表面102进行刻蚀，形成对应所述第一开口的至少两个具有设定形状和深度的凹槽A103，本实施例工艺流程步骤图中为2个结构，凹槽A103刻蚀完成后，保留胶层不被去除。所述凹槽A103最好为直槽结构或侧壁与底面的夹角在80～120°的斜槽结构，本实施例图中为直槽结构；所述开口300的侧壁301与所述硅基体圆片1上的凹槽A103侧壁尽量保持在一个平面内，两者共同组成第二开口130。
步骤E，参见图1.5，通过贴片工艺，在所述凹槽A103内放置至少一颗焊盘面向上待封装的芯片2，所述芯片2的焊盘面接近所述胶层的上表面302，且所述芯片2与所述凹槽A103的侧壁之间具有间隙。
步骤F，参见图1.6，通过涂布工艺，在所述第二开口130的侧壁与所述芯片2之间的间隙内填充聚合物胶，并在所述芯片的焊盘面以及所述胶层上表面302上方覆盖一层聚合物胶，形成介质层7；在所述芯片焊盘201正上方的介质层7的相应位置上通过刻蚀工艺开设第三开口107。
步骤G，参见图1.7，在所述介质层7上面，制作至少一层电性连接所述芯片焊盘201的金属布线层5，本实施例中为一层金属布线层，在其他实施例中可以为多层；在与所述芯片焊盘201连接金属布线层5上通过化镀工艺制作用于与预设导电凸点6连接的金属焊盘(UBM)，本实施例的结构图和工艺流程步骤图中没有标出。
参见图1.8，在所述金属布线层5上面覆盖一层钝化层8，在该钝化层需要设导电凸点的位置上开设与所述UBM相对应的开口。
参见图1.9，在上述钝化层开口的位置上通过钢网印刷工艺或植球工艺、回流焊工艺形成导电凸点6，并通过UBM与所述金属布线层电性连通，本实施例的结构图和工艺流程步骤图中显示了两个导电凸点。
步骤H.参见图1.10，将所述硅基体圆片1上述封装结构，通过划片技术沿切割线9切割成单个芯片嵌入硅基式扇出型封装结构。
较佳的，步骤B中所述胶层3与步骤D中所述介质层7可以为同一种聚合物胶，其好处是提高封装体的可靠性。
优选的，所述芯片2的非焊盘面涂有黏结胶4，通过黏结胶4与所述凹槽A103的底部黏结。
优选的，在步骤D后，将待封装的芯片晶圆减薄至设定厚度，然后在所述芯片晶圆的非焊盘面通过压膜的方式制备一层所述黏结胶4，划片后形成单颗芯片，通过贴片设备将带有黏结胶的所述芯片2放置于所述硅基体上的凹槽A103内。
优选的，所述凹槽A103的侧壁与所述芯片2之间的空隙内胶体的填充是在真空环境下实施的，其好处是可以减少气泡，确保间隙填充效果好。
优选的，所述介质层7为可光刻的聚合物胶，所述钝化层8为可光刻的聚合物胶，以便通过光刻、显影工艺在其上形成开口，暴露出所述芯片2的焊盘201以及所述金属布线层5上的金属焊盘UBM。
优选的，在封装工艺流程步骤H(切割成单颗封装体)之前，可以根据实施例的需求，在所述导电凸点制备前后，将所述硅基体圆片的第二表面101减薄至所需要的厚度。
实施例2
如图2.1-图2.11所示，本发明另一实施例的芯片埋入式扇出型封装结构的剖面图所示，本发明实施例2基本上包含实施例1的技术特征，其区别在于：所述胶层为不可光刻胶，且该胶层包覆所述芯片侧面并填充入所述芯片侧面与所述凹槽A之间的间隙内；所述胶层及所述芯片的焊盘面上铺设有介质层，所述介质层上依次设置有金属布线层、钝化层及导电凸点，且至少有部分导电凸点扇出至所述胶层上方，所述金属布线层通过所述介质层上形成的开口与所述芯片的焊垫电连接，所述导电凸点通过所述钝化层上形成的开口与所述金属布线层电连接。这样，硅基体第一表面102上的胶层3由原来的可光刻的聚合物胶变成了不可光刻、可用于填充或塑封的聚合物胶，其优点是可以提高芯片封装的稳定性和可靠性。该实施例可实现封装体可靠性提高的目的。
由于本实施例2中将所述胶层3由实施例1中的可光刻的聚合物胶换成了不可光刻、可用于填充或塑封的聚合物胶，导致了本实施例2和实施例1在个别实施步骤上存在差别。参见图4，本实施例2中芯片埋入式扇出型封装结构的实施方法步骤如下：
步骤A.参见图2.1，提供一硅基体圆片1，所述硅基体圆片具有第一表面102和与其相对的第二表面101。
步骤B.参见图2.2，在所述硅基体圆片的第一表面102上经涂布一层可光刻胶，其与实施例1中不同的是可光刻胶的厚度变薄且在后续的实施步骤中可光刻胶要被去除。
步骤C.参见图2.3，在所述可光刻胶上进行光刻、显影工艺，形成临时胶层，在临时胶层上形成至少两个第一开口；
步骤D：参见图2.4，对所述硅基体圆片的第一表面对应第一开口的部分进行刻蚀，形成具有设定形状和深度的凹槽A，然后，去除所述临时胶层；
步骤E.参见图2.5，通过贴片工艺，在所述凹槽103内放置至少一个待封装的芯片2，使所述芯片的焊盘面朝上，所述芯片2的焊盘面高出所述硅基体圆片第二表面102一段距离，且所述芯片2与所述凹槽103的侧壁之间具有间隙。
优选的，在步骤E后，将待封装的芯片晶圆减薄至设定厚度，然后在所述芯片晶圆的非焊盘面通过压膜的方式制备一层所述黏结胶4，划片后形成单颗芯片，通过贴片设备将带有黏结胶的所述芯片2放置于所述硅基体上的凹槽A103内。
优选的，所述芯片2的非焊盘面比所述硅基体第一表面高出5微米。
步骤F：参见图2.6，通过晶圆级Molding工艺，将不可被光刻的聚合物胶填充满所述凹槽A侧壁与所述芯片侧面之间的间隙，且该聚合物胶包覆在所述芯片侧面的四周，形成胶层；参见图2.7，然后通过涂布工艺在所述芯片的焊盘面及所述胶层上铺设一层介质层，并在所述芯片的焊盘正上方相应位置通过刻蚀工艺开设第三开口。所述芯片2的焊盘面与胶层可以平齐或者稍微高出胶层，本实施例中所述芯片2的焊盘面与胶层平齐。
优选的，所述凹槽A103的侧壁与所述芯片2之间的空隙内胶体的填充是在真空环境下实施的，其好处是可以减少气泡，确保间隙填充效果好。
优选的，所述介质层7为可光刻的聚合物胶，以便通过光刻工艺在所述芯片焊盘201的正上方所对应的介质层位置上制作开口。
步骤G，参见图2.8，在所述介质层7上面，制作至少一层电性连接所述芯片焊盘201的金属布线层5，本实施例中为一层金属布线层，在其他实施例中可以为多层；在与所述芯片焊盘201连接金属布线层5上通过化镀工艺制作用于与预设导电凸点6连接的金属焊盘(UBM)，本实施例的结构图和工艺流程步骤图中没有标出。
参见图2.9，在所述金属布线层5上面覆盖一层钝化层8，在该钝化层需要设导电凸点的位置上开设与所述UBM相对应的开口。
参见图2.10，在上述钝化层开口的位置上通过钢网印刷工艺或植球工艺、回流焊工艺形成导电凸点6，并通过UBM与所述金属布线层电性连通，本实施例的结构图和工艺流程步骤图中显示了两个导电凸点。
步骤H.参见图2.11，将所述硅基体圆片1上述封装结构，通过划片技术沿切割线9切割成单个芯片嵌入硅基式扇出型封装结构。
较佳的，步骤B中所述胶层3与步骤D中所述介质层7可以为同一种聚合物胶，其好处是提高封装体的可靠性。
优选的，所述芯片2的非焊盘面涂有黏结胶4，通过黏结胶4与所述凹槽A103的底部黏结。
优选的，在步骤D后，将待封装的芯片晶圆减薄至设定厚度，然后在所述芯片晶圆的非焊盘面通过压膜的方式制备一层所述黏结胶4，划片后形成单颗芯片，通过贴片设备将带有黏结胶的所述芯片2放置于所述硅基体上的凹槽A103内。
优选的，所述凹槽A103的侧壁与所述芯片2之间的空隙内胶体的填充是在真空环境下实施的，其好处是可以减少气泡，确保间隙填充效果好。
优选的，所述介质层7为可光刻的聚合物胶，所述钝化层8为可光刻的聚合物胶，以便通过光刻、显影工艺在其上形成开口，暴露出所述芯片2的焊盘201以及所述金属布线层5上的金属焊盘UBM。
优选的，在封装工艺流程步骤H(切割成单颗封装体)之前，可以根据实施例的需求，在所述导电凸点制备前后，将所述硅基体圆片的第二表面101减薄至所需要的厚度。
参见图4，是实施例2的另一种封装结构形式，在该封装结构中，胶层3完全填充所述芯片与所述硅基体凹槽A103侧壁之间的空隙并完全覆盖住所述芯片2的焊盘面。所述胶层3是不可光刻的聚合物胶，该胶层可通过真空晶圆级塑封工艺一次性塑封完成。位于所述胶层上且暴露出所述芯片焊盘201的开口，是通过激光划片技术制备的。
该封装结构的优点是：1.用同一种聚合物胶对所述芯片2形成的5面包封，进一步提高了芯片封装的可靠性；2.省去了实施方案中中的G步骤，降低了封装成本。
图3和图5，是带凹槽B的芯片嵌入硅基式扇出型封装结构的剖面图。从图3和图5可以看到该封装结构不仅包含了本实施例2中所有的技术要素，而且在所述硅基体的第一表面102上通过刻蚀工艺或激光划片技术引入了一种凹槽B104。即所述硅基体的第一表面上形成有凹槽B，所述胶层填充入所述凹槽B，通过引入凹槽B，增加所述胶层3与所述硅基体第一表面102黏结面积，增加了所述胶层与所述硅基体第一表面102的结合力，进一步消除了封装体中胶层与硅基体的分层的可能性，提高了封装的可靠性和稳定性。
优选的，凹槽B结构最好是开口小于底部的到梯形结构，也可是直槽形状或一些其他的斜槽形状。该封装结构图中为梯形。
综上，本发明提供一种芯片嵌入硅基式扇出型封装结构及制作方法，采用晶体硅作为扇出型结构的基体，并利用成熟的硅刻蚀工艺在硅基体上精确刻蚀孔、槽等结构，将芯片嵌入浅凹槽内并把部分焊球扇出到硅基体表面，以实现芯片嵌入硅基式扇出型封装。由于采用晶体硅作为封装的基体材料，因此本发明保留了硅基体散热性好、硅基体圆片翘曲小、适于高密度封装、降低封装成本等优点；并且本发明中在硅基体的上表面引入了不用去除的胶层，该胶层直接作为芯片扇出的载体，其上设有对应于硅基体浅凹槽的开口，不仅在工艺上降低了硅基体上凹槽刻蚀的深度，节省了硅基体上刻蚀工艺的时间，降低了刻蚀和封装成本，减小了翘曲度；较佳的，本发明方案中芯片侧面的密封填充材料和芯片的焊盘面上方的密封覆盖材料可以采用同种密封材料(不可被光刻的聚合物胶)，从而提高芯片封装的可靠性。
以上实施例是参照附图，对本发明的优选实施例进行详细说明。本领域的技术人员通过对上述实施例进行各种形式上的修改或变更，但不背离本发明的实质的情况下，都落在本发明的保护范围之内。

Claims (7)

1.一种芯片嵌入硅基式扇出型封装结构，其特征在于，包括一硅基体，所述硅基体具有第一表面和第二表面，所述硅基体的第一表面上形成有至少一向所述第二表面延伸的凹槽A，所述凹槽A内设有至少一颗焊盘面向上的芯片，且所述芯片的焊盘面高出所述硅基体第一表面一段距离，所述第一表面上铺设有暴露所述凹槽A及所述芯片的胶层，所述胶层的厚度与所述凹槽A的深度之和等于所述芯片的厚度或与所述芯片的厚度相差小于50微米，所述芯片的焊盘的电性通过金属布线层扇出至所述胶层上方；所述芯片的焊盘面高出所述硅基体第一表面5微米以上。
2.根据权利要求1所述的芯片嵌入硅基式扇出型封装结构，其特征在于，所述硅基体的第一表面上形成有凹槽B，所述胶层填充入所述凹槽B。
3.根据权利要求1或2所述的芯片嵌入硅基式扇出型封装结构，其特征在于，所述胶层为可光刻胶，所述胶层及所述芯片的焊盘面上铺设有介质层，且该介质层填充入所述芯片侧面与所述凹槽A之间以及所述芯片侧面与所述胶层之间的间隙内；所述介质层上依次设置有金属布线层、钝化层及导电凸点，且至少有部分导电凸点扇出至所述胶层上方，所述金属布线层通过所述介质层上形成的开口与所述芯片的焊垫电连接，所述导电凸点通过所述钝化层上形成的开口与所述金属布线层电连接。
4.根据权利要求1所述的一种芯片嵌入硅基式扇出型封装结构，其特征在于，所述芯片的焊盘面相对的非焊盘面通过黏结胶结合于所述凹槽A的底部。
5.一种芯片嵌入硅基式扇出型封装结构的制作方法，其特征在于，包括以下步骤：
A.提供一硅基体圆片，所述硅基体圆片具有第一表面和与其相对的第二表面；
B.在所述硅基体圆片的第一表面上用旋涂或涂布的方式涂布一层可光刻胶；
C.在所述可光刻胶上进行光刻、显影工艺，形成胶层，在胶层上形成至少两个第一开口；
D.对所述硅基体圆片的第一表面对应第一开口的部分进行刻蚀，形成具有设定形状和深度的凹槽A，步骤C的胶层不去除；
E.通过贴片工艺，在所述凹槽A内放置至少一颗待封装的芯片，使所述芯片的焊盘面朝上，所述芯片的焊盘面高于硅基体的第一表面，所述芯片侧面与所述凹槽A的侧壁之间具有间隙；
F.通过涂布工艺，在所述凹槽A的侧壁与所述芯片侧面之间的间隙内填充聚合物胶，并在所述芯片的焊盘面以及所述胶层上表面覆盖一层该聚合物胶，形成介质层，并在所述芯片的焊盘正上方相应位置通过刻蚀工艺开设第三开口；
G.在完成步骤F之后的介质层上依次形成金属布线层、钝化层以及作为导电凸点的球栅阵列，且至少有部分导电凸点扇出至所述胶层上方；
H.将硅基体圆片切割成单个芯片埋入式扇出型封装体。
6.根据权利要求5所述的芯片嵌入硅基式扇出型封装结构的制作方法，其特征在于，步骤C改为：在所述可光刻胶上进行光刻、显影工艺，形成临时胶层，在临时胶层上形成至少两个第一开口；
步骤D改为：对所述硅基体圆片的第一表面对应第一开口的部分进行刻蚀，形成具有设定形状和深度的凹槽A，然后，去除所述临时胶层；
步骤F改为：通过晶圆级Molding工艺，将不可被光刻的聚合物胶填充满所述凹槽A侧壁与所述芯片侧面之间的间隙，且该聚合物胶包覆在所述芯片侧面的四周，形成胶层；然后通过涂布工艺在所述芯片的焊盘面及所述胶层上铺设一层介质层，并在所述芯片的焊盘正上方相应位置通过刻蚀工艺开设第三开口。
7.根据权利要求6所述的芯片嵌入硅基式扇出型封装结构的制作方法，其特征在于，步骤F改为：通过晶圆级Molding工艺，将不可被光刻的聚合物胶填充满所述芯片侧面与所述凹槽A侧壁之间的间隙，并完全覆盖住所述芯片的焊盘面，形成胶层；然后，在芯片的焊盘正上方相应位置通过激光划片技术开设第三开口。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113922205B (zh) * 2018-01-05 2023-02-14 深圳市绎立锐光科技开发有限公司 基板、利用基板形成封装结构的方法和封装结构
CN108963035B (zh) * 2018-07-30 2020-04-03 安徽科技学院 一种带侧面保护的cob封装光电芯片的制作方法
US10998361B2 (en) 2018-09-22 2021-05-04 Omnivision Technologies, Inc. Image-sensor package and associated method
CN109659267B (zh) * 2018-12-21 2021-04-23 中芯集成电路（宁波）有限公司 半导体器件制作方法
US11049844B2 (en) 2019-07-01 2021-06-29 International Business Machines Corporation Semiconductor wafer having trenches with varied dimensions for multi-chip modules
US10943883B1 (en) 2019-09-19 2021-03-09 International Business Machines Corporation Planar wafer level fan-out of multi-chip modules having different size chips
CN111341667B (zh) * 2020-02-28 2023-11-17 浙江集迈科微电子有限公司 一种芯片表面覆盖硅材质的六面体封装方式
CN111952198B (zh) * 2020-08-25 2022-09-13 嘉兴启创科技咨询有限公司 一种半导体封装及其制备方法
CN111816626B (zh) * 2020-09-03 2020-12-15 苏州科阳半导体有限公司 一种晶圆级芯片封装结构以及封装方法
CN112234053B (zh) * 2020-10-15 2022-10-04 联合微电子中心有限责任公司 晶圆堆叠方法、晶圆堆叠结构和半导体封装
CN112331617B (zh) * 2020-11-05 2023-06-09 联合微电子中心有限责任公司 一种埋入式键合工艺三维集成方法
CN113517240A (zh) * 2021-05-21 2021-10-19 华天科技（昆山）电子有限公司 晶圆扇出型倒置封装结构及其制造方法
CN113594106B (zh) * 2021-09-28 2021-12-17 江苏长晶科技有限公司 晶片尺寸封装
CN118315270B (zh) * 2024-06-07 2024-08-23 北京大学 一种芯片基板及其制备方法、功能芯片
CN118315347A (zh) * 2024-06-13 2024-07-09 荣耀终端有限公司 芯片封装结构、电子器件及芯片封装结构的制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376588A (en) * 1992-12-10 1994-12-27 Pendse; Rajendra D. Method for making high pin count package for semiconductor device
CN1802746A (zh) * 2003-06-12 2006-07-12 皇家飞利浦电子股份有限公司 高频电子器件的封装
CN102099911A (zh) * 2008-07-17 2011-06-15 飞兆半导体公司 使用预模制载体的嵌入式裸片封装及工艺流程
CN105990269A (zh) * 2015-03-06 2016-10-05 吴勇军 一种指纹识别芯片封装结构及其封装方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080157316A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
CN105023900A (zh) * 2015-08-11 2015-11-04 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构及其制造方法
CN206558495U (zh) * 2017-03-09 2017-10-13 华天科技（昆山）电子有限公司 芯片嵌入硅基式扇出型封装结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376588A (en) * 1992-12-10 1994-12-27 Pendse; Rajendra D. Method for making high pin count package for semiconductor device
CN1802746A (zh) * 2003-06-12 2006-07-12 皇家飞利浦电子股份有限公司 高频电子器件的封装
CN102099911A (zh) * 2008-07-17 2011-06-15 飞兆半导体公司 使用预模制载体的嵌入式裸片封装及工艺流程
CN105990269A (zh) * 2015-03-06 2016-10-05 吴勇军 一种指纹识别芯片封装结构及其封装方法

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