KR20210020198A - 반도체 패키지 및 그의 제조 방법 - Google Patents

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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

패키지 기판, 상기 패키지 기판 상에 배치되고, 내부에 캐비티를 갖는 지지 구조체, 및 상기 캐비티 내부에서 상기 패키지 기판에 실장되는 적어도 하나의 제 1 반도체 칩을 포함하는 반도체 패키지를 제공하되, 상기 지지 구조체는 상기 캐비티를 향하는 제 1 내측면, 제 1 상면 및 상기 제 1 내측면과 상기 제 1 상면을 연결하는 제 1 경사면을 갖고, 상기 제 1 경사면은 상기 적어도 하나의 제 1 반도체 칩의 상면에 대해 경사질 수 있다.

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 공정의 효율을 위하여, 대면적의 기판에 복수의 집적회로 칩을 실장하여 복수의 반도체 패키지를 동시에 제조하고, 이후에 몰딩 및 기판을 쏘잉(sawing)하여 반도체 패키지들을 개별화(singulation)하는 공정이 이용되고 있다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 집적회로 칩 및 인쇄회로기판의 두께가 지속적으로 감소하고 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 패키지 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 불량 발생이 적은 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 배치되고, 내부에 캐비티를 갖는 지지 구조체, 및 상기 캐비티 내부에서 상기 패키지 기판에 실장되는 적어도 하나의 제 1 반도체 칩을 포함할 수 있다. 상기 지지 구조체는 상기 캐비티를 향하는 제 1 내측면, 제 1 상면 및 상기 제 1 내측면과 상기 제 1 상면을 연결하는 제 1 경사면을 가질 수 있다. 상기 제 1 경사면은 상기 적어도 하나의 제 1 반도체 칩의 상면에 대해 경사질 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 기판 상에 상호 이격되는 희생 구조체들을 형성하는 것, 상기 기판 상에서 상기 희생 구조체들을 덮는 지지막을 형성하는 것, 상기 지지막 상에 이방성 식각을 수행하여 상기 희생 구조체들의 상면들을 노출시키는 리세스들을 형성하는것, 상기 희생 구조체들을 제거하여 상기 지지막 내부에 캐비티들을 형성하는 것, 상기 희생 구조체들이 제거되어 형성되는 캐비티들에 반도체 칩들을 각각 배치하는 것, 및 상기 반도체 칩들 상에 몰딩막을 형성하는 것을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 중심 영역 및 상기 중심 영역을 둘러싸는 주변 영역을 갖는 패키지 기판, 상기 중심 영역 상에서 상기 패키지 기판에 실장되는 반도체 칩, 상기 패키지 기판의 상기 주변 영역 상에 배치되고, 상기 반도체 칩의 적어도 두 개의 측면들을 둘러싸는 지지 구조체, 상기 패키지 기판 상에서 상기 반도체 칩 및 상기 지지 구조체를 덮고, 상기 반도체 칩과 상기 지지 구조체 사이를 채우는 몰딩막, 및 상기 패키지 기판의 하면 상에 배치되는 외부 단자들을 포함할 수 있다. 상기 반도체 칩의 상기 측면들은 기판의 상면에 수직할 수 있다. 상기 반도체 칩과 상기 지지 구조체 사이의 간격은 상기 기판의 상기 상면으로부터 일 높이까지 일정하고, 상기 일 높이로부터 상기 지지 구조체의 상면을 향할수록 점차 증가할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 지지 구조체가 패키지 기판이 변형되지 않도록 지지할 수 있으며, 반도체 패키지의 구조적 안정성이 향상될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 지지막 및 지지막을 이용하여 형성된 지지 구조체가 기판 상에서 기판을 지지할 수 있으며, 얇은 두께를 갖는 기판이 반도체 패키지를 형성하는 다양한 공정에서 휘어지거나 뒤틀리는 것을 방지할 수 있다. 이에 따라, 반도체 패키지의 형성 공정 중 발생하는 불량이 적을 수 있다.
더하여, 캐비티를 형성하는 식각 공정에서 잔여물이 형성되지 않을 수 있고, 기판이 손상되지 않을 수 있다. 또한, 희생 구조체들의 형상에 따라 지지 구조체의 캐비티가 형성될 수 있으며, 캐비티의 형상을 공정에서 요구되는 다양한 형상으로 형성하기 용이할 수 있다. 또한, 몰딩 물질이 지지 구조체와 반도체 칩들 사이의 공간으로 유입되기 용이할 수 있으며, 반도체 패키지의 불량이 적을 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1b는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 2a는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2b 및 도 2c는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도들이다.
도 3a는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3b는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 4a는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4b는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 5 및 도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 7 내지 도 15는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1a는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 1b는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도로, 도 1a는 도 1b의 A-A'선에 따른 단면에 해당한다.
도 1a 및 도 1b를 참조하여, 반도체 패키지(10)는 패키지 기판(100), 제 1 반도체 칩(200), 지지 구조체(300) 및 몰딩막(400)을 포함할 수 있다.
패키지 기판(100)이 제공될 수 있다. 패키지 기판(100)은 인쇄 회로 기판(print circuit board: PCB)를 포함할 수 있다. 또는, 패키지 기판(100)은 회로패턴을 갖는 재배선 기판(redistribution substrate)일 수 있다. 패키지 기판(100)은 절연층들(110)과 배선층들(120)이 교차로 적층된 구조일 수 있다. 예를 들어, 적층된 배선층들(120)은 그들 사이의 절연층(110)을 관통하는 비아(via)를 통해 연결될 수 있다. 배선층들(120)은 절연층들(110)에 둘러싸일 수 있다. 절연층들(110)은 폴리머 물질을 포함하거나, 또는 실리콘 산화물 또는 실리콘 질화물과 같은 무기절연층을 포함할 수 있다. 일 예로, 절연층들(110)은 프리프레그(prepreg) 또는 솔더 레지스트(solder resist)를 포함할 수 있다. 배선층들(120)은 금속과 같은 도전 물질을 포함할 수 있다. 배선층들(120) 및 절연층들(110)을 포함하는 패키지 기판(100) 전체의 두께는 80um보다 작고, 10um보다 클 수 있다.
반도체 패키지(10)는 패키지 기판(100)에 의해 팬-아웃(fan-out) 구조를 가질 수 있다. 배선층들(120)의 일부는 패키지 기판(100)의 상면(100a) 상에서 절연층(110)에 형성되는 오프닝(OP)에 의해 노출될 수 있으며, 제 1 반도체 칩(200)이 실장되는 기판 패드(122)의 역할을 할 수 있다. 배선층들(120)의 다른 일부는 패키지 기판(100)의 하면(100b) 상에서 절연층(110)으로부터 노출될 수 있으며, 외부 단자(130)가 접속되는 단자 패드(124)의 역할을 할 수 있다.
패키지 기판(100)은 중심 영역(CR) 및 주변 영역(PR)을 가질 수 있다. 주변 영역(PR)은 중심 영역(CR)을 둘러쌀 수 있다. 여기서 중심 영역(CR)은 패키지 기판(100) 상에서 제 1 반도체 칩(200)이 실장되는 영역일 수 있다. 예를 들어, 패키지 기판(100)의 기판 패드들(122)은 중심 영역(CR) 내에 위치할 수 있다.
패키지 기판(100)의 하면(100b) 상에는 외부 단자(130)가 제공될 수 있다. 외부 단자(130)는 솔더 볼 또는 솔더 패드를 포함할 수 있고, 외부 단자(130)의 종류에 따라 반도체 패키지(10)는 볼 그리드 어레이(ball grid array, BGA), 파인 볼 그리드 어레이(fine ball-grid array, FBGA) 또는 랜드 그리드 어레이(land grid array, LGA) 형태를 포함할 수 있다. 외부 단자들(130)은 패키지 기판(100)의 배선층들(120)과 전기적으로 연결될 수 있다. 이하에서, 전기적으로 연결된다는 것은 직접 또는 간접적으로 연결되는 것을 포함할 수 있다.
패키지 기판(100) 상에 제 1 반도체 칩(200)이 배치될 수 있다. 패키지 기판(100)을 향한 제 1 반도체 칩(200)의 하면은 후면일 수 있고, 제 1 반도체 칩(200)의 상면(200a)은 전면일 수 있다. 이하 본 명세서에서, 전면이라 함은 반도체 칩 내의 집적 소자의 활성면(active surface) 측의 일면으로, 반도체 칩의 패드들이 형성되는 면으로 정의되고, 후면이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다. 제 1 반도체 칩(200)은 패키지 기판(100)의 중심 영역(CR) 상에서 패키지 기판(100)에 실장될 수 있다. 제 1 반도체 칩(200)은 와이어 본딩(wire bonding) 방식으로 실장될 수 있다. 제 1 반도체 칩(200)은 제 1 본딩 와이어(210)를 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 제 1 본딩 와이어(210)는 제 1 반도체 칩(200)의 전면(200a)에 배치되는 칩 패드들에 접속될 수 있고, 상기 오프닝(OP)을 통해 패키지 기판(100)의 절연층(110)을 관통하여 패키지 기판(100)의 기판 패드들(122)에 접속될 수 있다. 제 1 반도체 칩(200)은 패키지 기판(100)을 통해 외부 단자들(130)과 전기적으로 연결될 수 있다. 제 1 반도체 칩(200)은 제 1 접착층(220)을 통해 패키지 기판(100)의 절연층(110)에 접착될 수 있다.
다른 실시예들에 따르면, 제 1 반도체 칩(200)은 플립 칩(flip chip) 방식으로 실장될 수 있다. 제 1 반도체 칩(200)의 하면은 전면일 수 있고, 제 1 반도체 칩(200)의 상면은 전면일 수 있다. 제 1 반도체 칩(200)은 솔더 볼(solder ball)과 같은 칩 단자들을 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 상기 칩 단자들은 제 1 반도체 칩(200)과 패키지 기판(100) 사이에 제공되어, 제 1 반도체 칩(200)의 전면에 배치되는 칩 패드들과 패키지 기판(100)의 기판 패드들에 각각 접속될 수 있다.
제 1 반도체 칩(200)은 로직 칩(logic chip) 또는 메모리 칩(memory chip)일 수 있다. 예를 들어, 메모리 칩은 DRAM, NAND flash, NOR flash, PRAM, ReRAM 또는 MRAM일 수 있다. 또는, 제 1 반도체 칩(200)은 어플리케이션 프로세서(application processor)와 같은 비메모리 칩으로 기능할 수 있다.
패키지 기판(100) 상에 지지 구조체(300)가 배치될 수 있다. 지지 구조체(300)는 주변 영역(PR) 상에 배치될 수 있다. 지지 구조체(300)는 주변 영역(PR)을 따라 중심 영역(CR)을 둘러쌀 수 있다. 예를 들어, 지지 구조체(300)는 중심 영역(CR)을 노출하는 캐비티(CA)를 가질 수 있다. 지지 구조체(300)의 하면은 패키지 기판(100)의 절연층(110)과 접할 수 있다. 지지 구조체(300)는 패키지 기판(100)이 변형되지 않도록 지지할 수 있다. 예를 들어, 지지 구조체(300)는 반도체 패키지(10)의 형성 공정 중, 패키지 기판(100)을 위에서부터 지지하여 얇은 두께의 패키지 기판(100)이 휘어지거나 뒤틀림을 방지할 수 있다. 이에 따라, 반도체 패키지(10)의 구조적 안정성이 향상될 수 있다. 이에 대해서는, 후에 반도체 패키지(10)의 제조 방법에서 보다 상세히 설명하도록 한다. 지지 구조체(300)는 절연 물질을 포함할 수 있다. 예를 들어, 지지 구조체(300)는 ABF(Ajinomoto Build-up Film) 또는 RCC(resin coated copper)를 포함할 수 있다.
지지 구조체(300)는 제 1 반도체 칩(200)의 측면들(200b) 일측에 위치할 수 있다. 예를 들어, 제 1 반도체 칩(200)은 지지 구조체(300)의 캐비티(CA) 내에 제공될 수 있으며, 평면적 관점에서 지지 구조체(300)는 제 1 반도체 칩(200)을 둘러쌀 수 있다. 지지 구조체(300)는 제 1 반도체 칩(200)으로부터 이격될 수 있다. 제 1 반도체 칩(200)이 와이어 본딩 방식으로 기판(100)에 실장되는 경우, 제 1 반도체 칩(200)의 제 1 본딩 와이어(210)는 상기 제 1 반도체 칩(200)과 지지 구조체(300) 사이에서 지지 구조체(300)로부터 이격될 수 있다. 지지 구조체(300)의 내측면(300b)과 제 1 반도체 칩(200)이 이격된 거리는 1um 내지 10um일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 지지 구조체(300)의 내측면(300b)과 제 1 반도체 칩(200)이 이격된 거리는 1um보다 작거나 또는 10um보다 클 수 있다. 지지 구조체(300)의 상면(300a)은 제 1 반도체 칩(200)의 상면(200a)과 동일한 레벨에 위치할 수 있다. 도 1a 에 도시된 바와는 다르게, 지지 구조체(300)의 상면(300a)은 제 1 반도체 칩(200)의 상면(200a)보다 높게 제공되거나, 낮게 제공될 수 있다.
지지 구조체(300)는 제 1 반도체 칩(200)을 향하는 내측면(300b)과 상면(300a) 사이에 배치되는 제 1 경사면(300c)을 가질 수 있다. 제 1 경사면(300c)은 지지 구조체(300)의 상면(300a) 및 내측면(300b)을 연결할 수 있다. 지지 구조체(300)의 내측면(300b)은 패키지 기판(100)의 상면(100a)에 수직할 수 있고, 제 1 경사면(300c)은 지지 구조체(300)의 내측면(300b)에 대해 기울어질 수 있다. 일 예로, 제 1 경사면(300c)은 패키지 기판(100)의 상면(100a) 및 제 1 반도체 칩(200)의 상면(200a)에 대해 경사질 수 있다. 지지 구조체(300)의 내측면(300b)과 제 1 경사면(300c)의 접점(CP)은 제 1 반도체 칩(200)의 상면(200a)보다 낮은 레벨에 위치할 수 있다. 즉, 지지 구조체(300)의 내측면(300b)과 제 1 경사면(300c)의 접점(CP)이 위치하는 제 1 높이는 제 1 반도체 칩(200)의 상면(200a)과 하면 사이일 수 있다. 이에 따라, 제 1 반도체 칩(200)과 지지 구조체(300) 사이의 간격은 기판(100)의 상면(100a)으로부터 상기 제 1 높이까지 일정할 수 있으며, 상기 제 1 높이로부터 지지 구조체(300)의 상면(300a)을 향할수록 점차 증가할 수 있다. 도 1a 에 도시된 바와는 다르게, 지지 구조체(300)의 상면(300a)이 제 1 반도체 칩(200)의 상면(200a)보다 높게 제공되는 경우, 지지 구조체(300)의 내측면(300b)과 제 1 경사면(300c)의 접점(CP)은 제 1 반도체 칩(200)의 상면(200a)보다 높은 레벨에 위치할 수도 있다. 평면적 관점에서 지지 구조체(300)의 제 1 경사면(300c)은 제 1 반도체 칩(200)을 둘러쌀 수 있다.
패키지 기판(100) 상에 몰딩막(400)이 배치될 수 있다. 몰딩막(400)은 패키지 기판(100)의 중심 영역(CR) 및 주변 영역(PR) 상에서 제 1 반도체 칩(200) 및 지지 구조체(300)를 덮을 수 있다. 이때, 몰딩막(400)은 제 1 반도체 칩(200)과 지지 구조체(300) 사이의 공간을 채울 수 있다. 몰딩막(400)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연성 고분자 물질을 포함할 수 있다. 또는, 몰딩막(400)은 에폭시(epoxy)계 폴리머와 같은 절연성 폴리머, 유기물질 또는 무기물질을 포함할 수 있다.
도 2a는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2b 및 도 2c는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도들로, 도 2a는 도 2b 및 도 2c의 B-B'선에 따른 단면에 해당한다. 설명의 편의를 위하여, 이하의 실시예들에서 도 1a 및 도 1b의 실시예에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1a 및 도 1b의 실시예와 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 2a, 도 2b 및 2c를 참조하여, 패키지 기판(100) 상에 지지 구조체(300')가 배치될 수 있다. 지지 구조체(300')는 주변 영역(PR) 상에 배치될 수 있다. 지지 구조체(300')는 주변 영역(PR)의 일부 상에 배치될 수 있다. 지지 구조체(300')는 패키지 기판(100)이 변형되지 않도록 지지할 수 있다. 지지 구조체(300')는 제 1 반도체 칩(200)의 적어도 하나의 측면(200b)을 덮을 수 있다.
도 2b에 도시된 바와 같이, 지지 구조체(300')는 제 1 반도체 칩(200)의 하나의 측면(200b) 상에 위치할 수 있다. 평면적 관점에서 지지 구조체(300')는 제 1 반도체 칩(200)의 일측에 배치될 수 있으며, 제 1 반도체 칩(200)의 상기 하나의 측면(200b)과 평행한 라인 형상을 가질 수 있다. 지지 구조체(300')는 제 1 반도체 칩(200)으로부터 이격될 수 있다. 지지 구조체(300')의 제 1 경사면(300c)은 평면적으로 제 1 반도체 칩(200)의 상기 하나의 측면(200b)과 평행한 라인 형상을 가질 수 있다.
이와는 다르게, 도 2c에 도시된 바와 같이, 지지 구조체(300')는 제 1 반도체 칩(200)의 인접한 두 개의 측면들(200b) 상에 위치할 수 있다. 평면적 관점에서 지지 구조체(300')는 L형상을 가질 수 있으며, 제 1 반도체 칩(200)은 지지 구조체(300')의 내측에 위치할 수 있다. 지지 구조체(300')는 제 1 반도체 칩(200)으로부터 이격될 수 있다. 지지 구조체(300')의 제 1 경사면(300c)은 지지 구조체(300')는 제 1 반도체 칩(200)의 상기 인접한 두 개의 측면들(200b)을 둘러싸는 L형상을 가질 수 있으며,
지지 구조체(300')는 제 1 반도체 칩(200)을 향하는 내측면(300b)과 상면(300a) 사이에 배치되는 제 1 경사면(300c)을 가질 수 있다. 제 1 경사면(300c)은 지지 구조체(300')의 상면(300a) 및 내측면(300b)을 연결할 수 있다. 지지 구조체(300')의 내측면(300b)은 패키지 기판(100)의 상면에 수직할 수 있고, 제 1 경사면(300c)은 지지 구조체(300)의 내측면(300b)에 대해 기울어질 수 있다.
도 3a는 본 발명의 실시예들에 따른 반도체 패키지(20)를 설명하기 위한 단면도이다. 도 3b는 본 발명의 실시예들에 따른 반도체 패키지(20)를 설명하기 위한 평면도로, 도 3a는 도 3b의 C-C'선에 따른 단면에 해당한다.
도 3a 및 도 3b를 참조하여, 패키지 기판(100) 상에 복수의 반도체 칩(200, 500)이 배치될 수 있다. 예를 들어, 제 1 반도체 칩(200) 및 제 2 반도체 칩(500)이 패키지 기판(100)의 중심 영역(CR) 상에서 패키지 기판(100)에 실장될 수 있다. 제 1 반도체 칩(200) 및 제 2 반도체 칩(500)은 서로 이격될 수 있다. 제 1 반도체 칩(200) 및 제 2 반도체 칩(500)은 와이어 본딩(wire bonding) 방식으로 실장될 수 있다. 예를 들어, 제 1 반도체 칩(200)은 제 1 본딩 와이어(210)을 통해 패키지 기판(100)과 전기적으로 연결되고, 제 2 반도체 칩(500)은 제 2 본딩 와이어(510)를 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 제 1 반도체 칩(200) 및 제 2 반도체 칩(500)은 각각 제 1 접착층(220) 및 제 2 접착층(520)을 통해 패키지 기판(100)의 절연층(110)에 접착될 수 있다.
제 1 반도체 칩(200) 및 제 2 반도체 칩(500)은 로직 칩(logic chip) 또는 메모리 칩(memory chip)일 수 있다. 예를 들어, 제 1 반도체 칩(200)은 로직 칩이고, 제 2 반도체 칩(500)은 메모리 칩일 수 있다. 또는, 제 1 반도체 칩(200)과 제 2 반도체 칩(500)은 동일한 종류의 칩들일 수 있다.
제 1 반도체 칩(200) 및 제 2 반도체 칩(500) 각각은 복수로 제공될 수 있다. 도 3a에 도시된 바와 같이, 복수의 제 1 반도체 칩들(200)은 수직으로 적층되어 제 1 칩 스택(230)을 구성할 수 있고, 복수의 제 2 반도체 칩들(500)은 수직으로 적층되어 제 2 칩 스택(530)을 구성할 수 있다. 실시예들에 따르면, 제 1 반도체 칩(200)과 제 2 반도체 칩(500) 중 어느 하나만 복수로 제공될 수도 있다. 또는, 제 1 반도체 칩(200)과 제 2 반도체 칩(500) 모두 하나씩만 제공될 수 있다.
패키지 기판(100) 상에 지지 구조체(300)가 배치될 수 있다. 지지 구조체(300)는 주변 영역(PR) 상에 배치될 수 있다. 지지 구조체(300)는 주변 영역(PR)을 따라 중심 영역(CR)을 둘러쌀 수 있다. 제 1 칩 스택(230) 및 제 2 칩 스택(530)은 지지 구조체(300)의 캐비티(CA) 내에 제공될 수 있으며, 평면적 관점에서 지지 구조체(300)는 제 1 칩 스택(230) 및 제 2 칩 스택(530)을 둘러쌀 수 있다. 지지 구조체(300)의 상면(300a)은 제 1 칩 스택(230)의 상면(230a) 및 제 2 칩 스택(530)의 상면(530a)과 동일한 레벨에 위치할 수 있다. 또는, 지지 구조체(300)의 상면(300a)은 제 1 칩 스택(230)의 상면(230a) 및 제 2 칩 스택(530)의 상면(530a)보다 높게 제공되거나, 낮게 제공될 수 있다.
지지 구조체(300)는 내측면(300b)과 상면(300a) 사이에 배치되는 제 1 경사면(300c)을 가질 수 있다. 제 1 경사면(300c)은 지지 구조체(300)의 상면(300a) 및 내측면(300b)을 연결할 수 있다. 지지 구조체(300)의 내측면(300b)은 패키지 기판(100)의 상면(100a)에 수직할 수 있고, 제 1 경사면(300c)은 지지 구조체(300)의 내측면(300b)에 대해 기울어질 수 있다.
패키지 기판(100) 상에 몰딩막(400)이 배치될 수 있다. 몰딩막(400)은 패키지 기판(100)의 중심 영역(CR) 및 주변 영역(PR) 상에서 제 1 칩 스택(230), 제 2 칩 스택(530) 및 지지 구조체(300)를 덮을 수 있다. 이때, 몰딩막(400)은 제 1 칩 스택(230)과 지지 구조체(300)의 사이, 제 2 칩 스택(530)과 지지 구조체(300) 사이, 및 제 1 칩 스택(230)과 제 2 칩 스택(530) 사이의 공간을 채울 수 있다.
도 4a는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 4b는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도로, 도 4a는 도 4b의 D-D'선에 따른 단면에 해당한다.
도 4a 및 도 4b를 참조하여, 패키지 기판(100)은 중심 영역(CR), 주변 영역(PR) 및 격리 영역(SR)을 가질 수 있다. 주변 영역(PR)은 중심 영역(CR)을 둘러쌀 수 있다. 격리 영역(SR)은 중심 영역(CR)을 가로지를 수 있다. 즉, 격리 영역(SR)은 주변 영역(PR) 내에 위치하는 중심 영역(CR)을 두 개의 서브 영역(SCR1, SCR2)으로 분리할 수 있다.
패키지 기판(100) 상에 복수의 반도체 칩(200, 500)이 배치될 수 있다. 예를 들어, 제 1 반도체 칩(200) 및 제 2 반도체 칩(500)이 패키지 기판(100)의 중심 영역(CR) 상에서 패키지 기판(100)에 실장될 수 있다. 제 1 반도체 칩(200) 및 제 2 반도체 칩(500)은 서브 영역(SCR1, SCR2)에 각각 배치될 수 있다. 제 1 반도체 칩(200) 및 제 2 반도체 칩(500)은 와이어 본딩(wire bonding) 방식으로 실장될 수 있다. 제 1 반도체 칩(200) 및 제 2 반도체 칩(500)은 로직 칩(logic chip) 또는 메모리 칩(memory chip)일 수 있다.
패키지 기판(100) 상에 지지 구조체(300)가 배치될 수 있다. 지지 구조체(300)는 주변 영역(PR) 상에 배치될 수 있다. 지지 구조체(300)는 주변 영역(PR)을 따라 중심 영역(CR)을 둘러쌀 수 있다. 제 1 반도체 칩(200) 및 제 2 반도체 칩(500)은 지지 구조체(300)의 캐비티(CA) 내에 제공될 수 있으며, 평면적 관점에서 지지 구조체(300)는 제 1 반도체 칩(200) 및 제 2 반도체 칩(500)을 둘러쌀 수 있다. 지지 구조체(300)의 상면(300a)은 제 1 반도체 칩(200)의 상면(200a) 및 제 2 반도체 칩(500)의 상면(500a)과 동일한 레벨에 위치할 수 있다. 또는, 지지 구조체(300)의 상면(300a)은 제 1 반도체 칩(200)의 상면(200a) 및 제 2 반도체 칩(500)의 상면(500a)보다 높게 제공되거나, 낮게 제공될 수 있다.
지지 구조체(300)는 격리 구조체(600)를 더 포함할 수 있다. 격리 구조체(600)는 패키지 기판(100)의 격리 영역(SR) 상에 배치될 수 있다. 격리 구조체(600)는 캐비티(CA)를 가로지를 수 있다. 즉, 격리 구조체(600)은 지지 구조체(300) 내에 위치하는 캐비티(CA)를 두 개의 서브 캐비티(SCA1, SCA2)로 분리할 수 있다. 격리 구조체(600)는 서브 영역들(SCR1, SCR2)을 격리시킬 수 있으며, 격리 구조체(600)는 제 1 반도체 칩(200) 및 제 2 반도체 칩(500) 사이를 가로지를 수 있다. 즉, 지지 구조체(300)와 격리 구조체(600)는 제 1 반도체 칩(200) 및 제 2 반도체 칩(500)이 실장되는 각각의 영역을 정의할 수 있다. 격리 구조체(600)는 제 1 반도체 칩(200) 및 제 2 반도체 칩(500)으로부터 이격되어 배치될 수 있다. 격리 구조체(600)의 상면(600a)은 제 1 반도체 칩(200)의 상면(200a) 및 제 2 반도체 칩(500)의 상면(500a)과 동일한 레벨에 위치할 수 있다. 또는, 격리 구조체(600)의 상면(600a)은 제 1 반도체 칩(200)의 상면(200a) 및 제 2 반도체 칩(500)의 상면(500a)보다 높게 제공되거나, 낮게 제공될 수 있다. 또한, 격리 구조체(600)의 상면(600a)은 지지 구조체(300)의 상면(300a)과 동일한 레벨에 위치할 수 있다.
격리 구조체(600)는 서브 캐비티들(SCA1, SCA2)을 향하는 내측면들(600b)과 상면(600a) 사이에 배치되는 제 2 경사면들(600c)을 가질 수 있다. 제 2 경사면들(600c)은 격리 구조체(600)의 상면(600a) 및 내측면들(600b)을 연결할 수 있다. 격리 구조체(600)의 내측면들(600b)은 패키지 기판(100)의 상면(100)에 수직할 수 있고, 제 2 경사면들(600c)은 격리 구조체(600)의 내측면들(600b)에 대해 기울어질 수 있다. 일 예로, 제 2 경사면들(600c)은 패키지 기판(100)의 상면(100a)에 대해 경사질 수 있다. 격리 구조체(600)의 제 2 경사면들(600c)은 지지 구조체(300)의 제 1 경사면(300c)과 동일한 레벨에 위치할 수 있으며, 제 1 경사면(300c)과 연결될 수 있다.
다른 실시예들에 따르면, 격리 구조체(600)의 상면(600a)은 지지 구조체(300)의 상면(300a)보다 낮은 레벨에 위치할 수 있다. 일 예로, 지지 구조체(300)의 상면(300a)이 제 1 반도체 칩(200)의 상면(200a) 및 제 2 반도체 칩(500)의 상면(500a)과 같거나 또는 높게 형성되고, 격리 구조체(500)의 상면(500a)이 제 1 반도체 칩(200)의 상면(200a) 및 제 2 반도체 칩(500)의 상면(500a)과 같거나 또는 낮은 레벨에 형성될 수 있다. 이때, 격리 구조체(600)의 제 2 경사면들(600c)은 지지 구조체(300)의 제 1 경사면들(300c)과 연결되지 않을 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5를 참조하여, 패키지 기판(100) 상에 제 1 반도체 칩(200)이 배치될 수 있다. 제 1 반도체 칩(200)은 패키지 기판(100)의 중심 영역(CR) 상에서 패키지 기판(100)에 실장될 수 있다. 제 1 반도체 칩(200)은 와이어 본딩(wire bonding) 방식으로 실장될 수 있다. 제 1 반도체 칩(200)은 제 1 접착층(220)을 통해 패키지 기판(100)의 절연층(110)에 접착될 수 있다. 제 1 반도체 칩(200)은 제 1 본딩 와이어(210)를 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 제 1 반도체 칩(200)은 로직 칩(logic chip)일 수 있다.
패키지 기판(100) 상에 스페이서 칩들(SPC)이 배치될 수 있다. 스페이서 칩들(SPC)은 패키지 기판(100)의 중심 영역(CR) 상에서 제 1 반도체 칩(200)과 이격되어 배치될 수 있다. 스페이서 칩들(SPC)의 상면들은 제 1 반도체 칩(200)의 상면과 동일한 레벨에 위치할 수 있다. 스페이서 칩들(SPC)은 더미 칩(dummy chip)일 수 있다.
제 1 반도체 칩(200) 상에 제 3 반도체 칩(700)이 배치될 수 있다. 제 3 반도체 칩(700)은 제 1 반도체 칩(200) 및 스페이서 칩들(SPC) 상에 배치될 수 있다. 제 3 반도체 칩(700)은 제 1 반도체 칩(200) 및 스페이서 칩들(SPC)에 의해 지지될 수 있다. 제 3 반도체 칩(700)은 복수로 제공될 수 있다. 예를 들어, 복수로 제공되는 제 3 반도체 칩들(700)은 수직으로 적층되어 제 3 칩 스택(730)을 구성할 수 있다. 제 3 반도체 칩들(700)은 와이어 본딩(wire bonding) 방식으로 실장될 수 있다. 제 3 반도체 칩들(700)은 제 3 본딩 와이어들(710)을 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 제 3 반도체 칩들(700)은 메모리 칩(memory chip)일 수 있다.
패키지 기판(100) 상에 지지 구조체(300)가 배치될 수 있다. 지지 구조체(300)는 주변 영역(PR) 상에 배치될 수 있다. 지지 구조체(300)는 주변 영역(PR)을 따라 중심 영역(CR)을 둘러쌀 수 있다. 제 1 반도체 칩(200), 스페이서 칩들(SPC) 및 제 3 칩 스택(730)은 지지 구조체(300)의 캐비티(CA) 내에 제공될 수 있으며, 평면적 관점에서 지지 구조체(300)는 제 1 반도체 칩(200), 스페이서 칩들(SPC) 및 제 3 칩 스택(730)을 둘러쌀 수 있다. 지지 구조체(300)의 상면(300a)은 제 3 칩 스택(730)의 상면(730a)과 동일한 레벨에 위치할 수 있다. 또는, 지지 구조체(300)의 상면(300a)은 제 3 칩 스택(730)의 상면(730a)보다 높게 제공되거나, 낮게 제공될 수 있다.
패키지 기판(100) 상에 몰딩막(400)이 배치될 수 있다. 몰딩막(400)은 패키지 기판(100)의 중심 영역(CR) 및 주변 영역(PR) 상에서 제 1 반도체 칩(200), 스페이서 칩들(SPC), 제 3 칩 스택(730) 및 지지 구조체(300)를 덮을 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6을 참조하여, 패키지 기판(100) 상에 제 1 반도체 칩(200)이 배치될 수 있다. 제 1 반도체 칩(200)은 패키지 기판(100)의 중심 영역(CR) 상에서 패키지 기판(100)에 실장될 수 있다. 제 1 반도체 칩(200)은 와이어 본딩(wire bonding) 방식으로 실장될 수 있다. 제 1 반도체 칩(200)은 로직 칩(logic chip)일 수 있다.
패키지 기판(100) 상에 지지 구조체(300)가 배치될 수 있다. 지지 구조체(300)는 주변 영역(PR) 상에 배치될 수 있다. 지지 구조체(300)는 주변 영역(PR)을 따라 중심 영역(CR)을 둘러쌀 수 있다. 제 1 반도체 칩(200)은 지지 구조체(300)의 캐비티(CA) 내에 제공될 수 있으며, 평면적 관점에서 지지 구조체(300)는 제 1 반도체 칩(200)을 둘러쌀 수 있다. 지지 구조체(300)의 상면(300a)은 제 1 반도체 칩(200)의 상면(200a)과 동일한 레벨에 위치할 수 있다.
제 1 반도체 칩(200) 상에 제 4 반도체 칩(800)이 배치될 수 있다. 제 4 반도체 칩(800)은 제 1 반도체 칩(200) 및 지지 구조체(300) 상에 배치될 수 있다. 즉, 제 4 반도체 칩(800)은 중심 영역(CR)을 덮고, 주변 영역(PR)의 일부와 오버랩(overlap)될 수 있다. 제 4 반도체 칩(800)은 제 1 반도체 칩(200) 및 지지 구조체(300)에 의해 지지될 수 있다. 제 4 반도체 칩(800)은 복수로 제공될 수 있다. 예를 들어, 복수로 제공되는 제 4 반도체 칩들(800)은 수직으로 적층되어 제 4 칩 스택(830)을 구성할 수 있다. 제 4 반도체 칩(800)은 와이어 본딩(wire bonding) 방식으로 실장될 수 있다. 제 4 반도체 칩들(800)은 제 4 본딩 와이어(810)를 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 제 4 본딩 와이어(810)는 지지 구조체(300) 및 패키지 기판(100)의 절연층(110)을 관통하여 패키지 기판(100)의 배선층(120)에 접속될 수 있다. 제 4 반도체 칩들(800)은 메모리 칩(memory chip)일 수 있다.
패키지 기판(100) 상에 몰딩막(400)이 배치될 수 있다. 몰딩막(400)은 패키지 기판(100)의 중심 영역(CR) 및 주변 영역(PR) 상에서 제 1 반도체 칩(200), 제 4 칩 스택(830) 및 지지 구조체(300)를 덮을 수 있다.
도 7 내지 도 15는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들로, 이중 도 7, 도 10 및 도 13은 평면도들이고, 도 8, 도 9, 도 11, 도 12, 도 14 및 도 15는 단면도들이다. 도 8은 도 7의 E-E'선에 따른 단면에 해당하고, 도 14는 도 15의 F-F'선에 따른 단면에 해당한다.
도 7 및 도 8을 참조하여, 기판(100')이 제공될 수 있다. 기판(100')은 중심 영역(CR) 및 중심 영역(CR)을 둘러싸는 주변 영역(PR)을 가질 수 있다. 기판(100')은 복수의 패키지를 동시에 형성하기 위한 기판일 수 있다. 상세하게는, 도 7에 도시된 바와 같이, 기판(100')은 복수의 중심 영역(CR)을 가질 수 있고, 주변 영역(PR)은 각각의 중심 영역들(CR)을 둘러쌀 수 있다. 기판(100')은 후공정에서 쏘잉 공정에 의해 분리되어 각각의 패키지 기판들(100, 도 1a 참조)을 형성할 수 있다. 기판(100')은 인쇄 회로 기판(print circuit board: PCB)를 포함할 수 있다. 기판(100')은 절연층들(110)과 배선층들(120)이 교차로 적층된 구조일 수 있다. 배선층들(120) 및 절연층들(110)을 포함하는 기판(100') 전체의 두께는 80um보다 작고, 10um보다 클 수 있다.
기판(100')의 아래에 캐리어 기판(140)이 제공될 수 있다. 캐리어 기판(140)은 캐리어 접착층을 통해 기판(100')의 하면에 부착될 수 있다. 캐리어 기판(140)은 기판(100')을 아래에서부터 지지할 수 있다.
도 9를 참조하여, 기판(100') 상에 희생 구조체들(900)이 형성될 수 있다. 희생 구조체들(900)은 각각 기판(100')의 중심 영역들(CR) 상에 제공될 수 있다. 예를 들어, 기판(100')을 덮는 희생막을 형성한 후, 상기 희생막을 패터닝하여 희생 구조체들(900)이 형성될 수 있다. 이때, 희생 구조체들(900)의 측면들(900b)은 기판(100')의 상면에 대해 수직할 수 있다. 희생 구조체들(900)의 평면 형상은 후에 기판(100') 상에 실장될 반도체 칩들(200, 도 1 또는 도 15 참조)의 평면 형상에 대응될 수 있으며, 희생 구조체들(900)의 높이는 상기 반도체 칩들(200)의 높이보다 낮거나, 또는 동일할 수 있다. 희생 구조체들(900)은 감광성 물질을 포함할 수 있다. 예를 들어, 희생 구조체들(900)은 DFR(dry film resist) 및 PID(photo imageable dielectric)를 포함할 수 있다.
다른 실시예들에 따르면, 기판(100') 상에 하나의 희생 구조체(900')가 형성될 수 있다. 도 10에 도시된 바와 같이, 하나의 희생 구조체(900')는 복수의 중심 영역들(CR)과 오버랩(overlap)될 수 있다. 즉, 희생 구조체(900')는 복수의 중심 영역들(CR)과 중심 영역들(CR) 사이에 위치하는 주변 영역(PR)의 일부를 덮을 수 있다. 이하 도 9의 실시예를 기준으로 계속 설명하도록 한다.
도 11을 참조하여, 기판(100') 상에 지지막(310)이 형성될 수 있다. 지지막(310)은 기판(100')의 중심 영역들(CR) 및 주변 영역(PR) 상에 형성될 수 있다. 지지막(310)은 희생 구조체들(900)을 덮을 수 있다. 예를 들어, 지지막(310)은 희생 구조체들(900)의 상면들(900a) 및 측면들(900b)과 접할 수 있다. 지지막(310)의 높이는 후에 기판(100') 상에 실장될 반도체 칩들(200, 도 1 또는 도 15 참조)의 높이와 같을 수 있다. 또는 지지막(310)의 높이는 상기 반도체 칩들(200)의 높이보다 높거나 또는 낮을 수 있다. 지지막(310)은 기판(100') 상에 절연 물질을 도포하여 형성될 수 있다. 상기 절연 물질은 희생 구조체(900)와 식각 선택성을 가질 수 있다. 상기 절연 물질은 ABF(Ajinomoto Build-up Film) 또는 RCC(resin coated copper)를 포함할 수 있다.
얇은 두께를 갖는 기판(100')은 반도체 패키지를 형성하는 다양한 공정(일 예로, 기판의 이송이나, 기판 상에 수행되는 식각 공정, 증착 공정 또는 칩 실장 공정 등)에서 휘어지거나 뒤틀릴 수 있다. 지지막(310)은 기판(100') 상에서 기판(100')을 지지할 수 있다. 일 예로, 지지막(310)은 기판(100')이 상기와 같은 공정 중에 휘어지거나 뒤틀리는 것을 방지할 수 있다. 이에 따라, 반도체 패키지의 형성 공정 중 발생하는 불량이 적을 수 있다.
이후, 지지 기판(140)이 제거될 수 있다.
도 12를 참조하여, 지지막(310, 도 11 참조) 상에 마스크 패턴(MP)이 형성될 수 있다. 마스크 패턴(MP)은 주변 영역(PR) 상에 형성되어, 중심 영역들(CR)을 노출시킬 수 있다. 이때, 후술되는 식각 공정에서의 공정 산포 또는 공정 오차를 고려하여, 마스크 패턴(MP)에 의해 노출되는 노출 영역들(ER)은 중심 영역들(CR)보다 클 수 있다. 일 예로, 평면적 관점에서 중심 영역들(CR)은 상기 노출 영역들(ER) 내에 위치할 수 있다. 즉, 마스크 패턴(MP)은 중심 영역들(CR)과 인접한 주변 영역(PR)의 일부를 함께 노출시킬 수 있다. 마스크 패턴(MP)의 내측면은 중심 영역들(CR)로부터 수평적으로 이격될 수 있다.
지지막(310, 도 11 참조) 상에 식각 공정이 수행되어 지지 구조체(300)가 형성될 수 있다. 상기 식각 공정은 마스크 패턴(MP)을 식각 마스크로 수행될 수 있다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다. 예를 들어, 상기 식각 공정은 샌드 블라스트(sand blast) 공정을 포함할 수 있다. 상기 식각 공정에 의해 지지막(310)이 식각되어 노출 영역들(ER)에 리세스들(RS)이 형성될 수 있다. 상기 리세스(RS)는 희생 구조체들(900) 상에 위치하는 지지막(310)의 제 1 부분(312) 및 희생 구조체들(900)과 마스크 패턴(MP) 사이에 위치하는 제 2 부분(314)이 제거되어 형성될 수 있다. 이에 따라, 희생 구조체들(900)의 상면들(900a)이 노출될 수 있다. 이때, 식각 공정의 공정 산포 또는 오차에 의해, 제 2 부분(314)에 대한 식각은 마스크 패턴(MP)에 가까워질수록 식각 깊이가 얕아질 수 있다. 이에 따라, 상기 리세스들(RS)의 내측면들(즉, 제 2 부분(314)이 제거되어 형성된 지지 구조체(300)의 경사면(300c))은 희생 구조체들(900)의 상면들(900a) 및 마스크 패턴(MP)의 측면에 대해 경사지도록 형성될 수 있다.
다른 실시예들에 따르면, 도 10에 도시된 바와 같이, 하나의 희생 구조체(900')가 중심 영역들(CR)을 덮도록 형성될 수 있으며, 이후 희생 구조체(900')를 덮는 지지막의 일부가 식각될 수 있다. 상기 식각 공정에 의해 상기 지지막이 식각되어 지지 구조체(300'')가 형성될 수 있으며, 상기 희생 구조체가 노출될 수 있다. 평면적 관점에서, 상기 지지 구조체(300'')는 복수의 중심 영역들(CR)을 모두 둘러쌀 수 있다. 이하, 도 12의 실시예를 기준으로 계속 설명하도록 한다.
도 13 및 도 14를 참조하여, 마스크 패턴(MP)이 제거될 수 있다. 이에 따라 지지 구조체(300)의 상면(300a)이 노출될 수 있다.
희생 구조체들(900, 도 12 참조)이 제거될 수 있다. 희생 구조체들(900)은 습식 식각을 이용하여 제거될 수 있다. 희생 구조체들(900)은 지지 구조체(300) 및 기판(100')과 식각 선택성을 가질 수 있으며, 이에 따라 상기 습식 식각 공정 중 지지 구조체(300)는 제거되지 않을 수 있다. 상세하게는, 도 13 및 도 14에 도시된 바와 같이, 희생 구조체들(900)이 제거되어 지지 구조체(300)의 내부에 캐비티들(CA)이 형성될 수 있다. 캐비티들(CA)은 중심 영역들(CR) 상에 위치할 수 있다. 각각의 캐비티들(CA)은 후술되는 공정에서 반도체 칩들(200, 도 15 참조)이 각각 실장되는 영역들일 수 있다. 희생 구조체들(900)의 측면들(900b)은 기판(100')의 상면에 대해 수직하기 때문에, 캐비티들(CA)의 내측면, 즉 지지 구조체(300)의 내측면(300b)은 기판(100')의 상면에 대해 수직할 수 있다.
지지 구조체의 캐비티는 기판 상에 절연 물질(일 예로, 지지막)을 형성한 후, 지지막을 식각하여 형성될 수 있다. 이 경우, 상기 캐비티의 내측면이 경사지도록 형성되거나, 잔여물이 형성되어 상기 기판 및 상기 캐비티에 축적되거나, 또는 상기 캐비티의 내측면이 오목하도록 형성될 수 있다. 일 예로, 샌드 블라스트(sand blast) 공정으로 상기 지지막을 식각하는 경우, 캐비티의 내측면이 경사지도록 형성될 수 있다. 또는, 샌드 블라스트 공정 또는 레이저 그루빙(laser grooving) 공정으로 상기 지지막을 식각하는 경우, 식각 공정 시 발생하는 잔여물들이 캐비티의 내측면 및 기판의 상면에 부착될 수 있다. 또는, 습식 식각(wet etching) 공정으로 상기 지지막을 식각하는 경우, 캐비티의 내측면이 오목하도록 형성(즉, 라운드 에칭(round etching))될 수 있으며, 식각액에 의해 기판이 손상될 수 있다.
본 발명의 실시예들에 따르면, 기판(100')의 상면에 수직한 측면(900b)을 갖는 희생 구조체들(900)을 형성하고, 희생 구조체(900)를 둘러싸도록 지지막(310)을 형성한 후, 희생 구조체들(900)를 제거하여 지지 구조체(300)가 형성될 수 있다. 이에 따라, 캐비티(CA')의 내측면(즉, 지지 구조체의 내측면(300b)에 해당)이 기판(100')의 상면에 수직하도록 형성될 수 있다.
또한, 기판(100')을 지지하기 위하여 강도가 높은 물질로 형성되어야 하는 지지 구조체(300)와는 다르게, 희생 구조체들(900)은 물질에 대한 제약이 적을 수 있으며, 기판(100')과 식각 선택성이 큰 물질로 형성될 수 있다. 지지 구조체(300)의 캐비티(CA)는 희생 구조체들(900)을 습식 식각하여 형성될 수 있으며, 이에 따라 식각 공정에서 잔여물이 형성되지 않을 수 있고, 기판(100')이 손상되지 않을 수 있다.
더하여, 희생 구조체들(900)의 형상에 따라 지지 구조체(300)의 캐비티(CA)가 형성될 수 있으며, 캐비티(CA)의 형상을 공정에서 요구되는 다양한 형상으로 형성하기 용이할 수 있다.
도 15를 참조하여, 기판(100') 상에 반도체 칩들(200)이 실장될 수 있다. 반도체 칩들(200)은 지지 구조체(300)의 캐비티들(CA) 내에 배치될 수 있다. 반도체 칩들(200)은 중심 영역들(CR) 상에서 접착층들(220)을 이용하여 기판(100') 상에 접착될 수 있다. 반도체 칩들(200)은 본딩 와이어(210)를 통해 기판(100')에 실장될 수 있다. 지지 구조체(300)의 내측면(300b)과 반도체 칩들(200)이 이격된 거리는 1um 내지 10um일 수 있다. 지지 구조체(300)와 반도체 칩들(200) 간의 이격 거리가 1um보다 작을 경우, 후술되는 공정에서 지지 구조체(30)와 반도체 칩들(200) 사이의 공간에 몰딩 물질이 유입되기 어려울 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 지지 구조체(300)의 내측면(300b)과 반도체 칩들(200)이 이격된 거리는 10um보다 클 수 있다.
도 15에서는 하나의 중심 영역(CR) 상에 하나의 반도체 칩(200)이 실장되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 하나의 중심 영역 상에 복수의 반도체 칩들이 실장될 수 있다. 이 경우, 도 3a 및 도 3b의 실시예에 따른 반도체 패키지(20)가 제조될 수 있다. 이하, 도 15의 실시예를 기준으로 계속 설명하도록 한다.
기판(100') 상에 몰딩막(400)이 형성될 수 있다. 몰딩막(400)은 기판(100') 상에 몰딩 물질을 도포하여 형성될 수 있다. 이때, 몰딩 물질은 지지 구조체(300)와 반도체 칩들(200) 사이의 공간을 채울 수 있다.
일반적으로, 지지 구조체의 캐비티를 형성하는 공정에서 잔여물이 형성되어 상기 기판 및 상기 캐비티에 축적되거나, 또는 상기 캐비티의 내측면이 오목하도록 형성되는 경우, 몰딩 물질이 지지 구조체와 반도체 칩들 사이의 공간으로 유입되기 어려울 수 있다. 이 경우, 기판과 몰딩막 사이에 에어 갭(air gap)과 같은 공동이 형성되거나, 몰딩막 내에 불순물(일 예로, 상기의 잔여물)이 잔여할 수 있으며, 반도체 패키지의 불량을 야기할 수 있다.
본 발명의 실시예들에 따르면, 캐비티의 내측면(즉, 지지 구조체(300)의 내측면(300b))이 기판(100')의 상면에 수직하도록 형성될 수 있으며, 지지 구조체(300)와 반도체 칩(200) 사이의 공간은 균일한 폭을 가질 수 있다. 이에 따라, 몰딩 물질이 지지 구조체와 반도체 칩들 사이의 공간으로 유입되기 용이할 수 있으며, 반도체 패키지의 불량이 적을 수 있다.
도 1 및 도 15를 함께 참조하여, 도 15의 결과물 상에 싱귤레이션(singulation) 공정이 수행될 수 있다. 예를 들어, 몰딩막(400), 지지 구조체(300) 및 기판(100)이 절단되어, 반도체 패키지들(10)이 개별적으로 분리될 수 있다. 즉, 반도체 칩들(200)의 사이에 위치하는 쏘잉 라인(SL)을 따라, 몰딩막(400), 지지 구조체(300) 및 기판(100')이 쏘잉(sawing)되어, 복수의 반도체 칩들(200)이 서로 분리될 수 있다. 상기와 같이 도 1의 반도체 패키지(10)가 제조될 수 있다.
다른 실시예들에 따르면, 도 10에 도시된 바와 같이, 지지 구조체(300'')가 복수의 중심 영역들(CR)을 모두 둘러싸도록 형성될 수 있다. 지지 구조체(300')는 복수의 중심 영역들(CR) 상에 형성된 하나의 희생 구조체(900')를 둘러쌀 수 있다. 희생 구조체(900')가 제거되어 하나의 캐비티(CA')가 형성될 수 있다. 기판 상에 반도체 칩들이 실장될 수 있다. 반도체 칩들은 지지 구조체(300'')의 캐비티(CA') 내에 배치될 수 있으며, 각각의 반도체 칩이 하나의 중심 영역(CR) 상에 배치될 수 있다. 기판 상에 몰딩막이 형성될 수 있다. 몰딩막은 지지 구조체(300'')와 반도체 칩들 사이의 공간 및 반도체 칩들 사이의 공간을 채울 수 있다. 몰딩막, 지지 구조체(300'') 및 기판이 절단되어, 반도체 패키지들이 개별적으로 분리될 수 있다. 이때, 도 10의 A영역의 반도체 패키지는 도 2a 및 도 2b의 반도체 패키지일 수 있고, 도 10의 B영역의 반도체 패키지는 도 2a 및 도 2c의 반도체 패키지일 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20: 반도체 패키지 100: 패키지 기판
200, 500, 700, 800: 반도체 칩 300: 지지 구조체
400: 몰딩막 600: 격리 구조체
900: 희생 구조체

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 내부에 캐비티를 갖는 지지 구조체; 및
    상기 캐비티 내부에서 상기 패키지 기판에 실장되는 적어도 하나의 제 1 반도체 칩을 포함하되,
    상기 지지 구조체는 상기 캐비티를 향하는 제 1 내측면, 제 1 상면 및 상기 제 1 내측면과 상기 제 1 상면을 연결하는 제 1 경사면을 갖되,
    상기 제 1 경사면은 상기 적어도 하나의 제 1 반도체 칩의 상면에 대해 경사진 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 지지 구조체의 상기 제 1 내측면과 상기 제 1 경사면의 접점은 상기 적어도 하나의 제 1 반도체 칩의 상기 상면보다 낮은 레벨에 위치하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 지지 구조체의 상기 제 1 상면은 상기 적어도 하나의 제 1 반도체 칩의 상기 상면과 동일한 레벨에 위치하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 지지 구조체의 상기 제 1 내측면은 상기 패키지 기판의 상면에 대해 수직한 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 지지 구조체는 상기 패키지 기판 상에 배치되어, 상기 캐비티를 복수의 서브 캐비티들로 분리하는 격리 구조체를 더 포함하되,
    상기 적어도 하나의 제 1 반도체 칩은 복수로 제공되고,
    상기 복수의 제 1 반도체 칩들은 상기 복수의 서브 캐비티들 내에 각각 위치하고,
    상기 격리 구조체는 상기 서브 캐비티들을 향하는 제 2 내측면, 제 2 상면 및 상기 제 2 내측면과 상기 제 2 상면을 연결하는 제 2 경사면을 갖되,
    상기 제 2 경사면은 상기 복수의 제 1 반도체 칩들의 상면들에 대해 경사진 반도체 패키지.
  6. 기판 상에 상호 이격되는 희생 구조체들을 형성하는 것;
    상기 기판 상에서 상기 희생 구조체들을 덮는 지지막을 형성하는 것;
    상기 지지막 상에 이방성 식각을 수행하여 상기 희생 구조체들의 상면들을 노출시키는 리세스들을 형성하는것;
    상기 희생 구조체들을 제거하여 상기 지지막 내부에 캐비티들을 형성하는 것;
    상기 희생 구조체들이 제거되어 형성되는 캐비티들에 반도체 칩들을 각각 배치하는 것; 및
    상기 반도체 칩들 상에 몰딩막을 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
  7. 제 6 항에 있어서,
    상기 희생 구조체들의 측면들은 상기 기판의 상면에 수직한 반도체 패키지의 제조 방법.
  8. 제 6 항에 있어서,
    상기 이방성 식각 공정이 수행된 후,
    상기 리세스들의 내측면은 상기 희생 구조체들의 상면들 및 상기 희생 구조체들의 측면들 모두에 대해 경사진 반도체 패키지의 제조 방법.
  9. 중심 영역 및 상기 중심 영역을 둘러싸는 주변 영역을 갖는 패키지 기판;
    상기 중심 영역 상에서 상기 패키지 기판에 실장되는 반도체 칩;
    상기 패키지 기판의 상기 주변 영역 상에 배치되고, 상기 반도체 칩의 적어도 두 개의 측면들을 둘러싸는 지지 구조체;
    상기 패키지 기판 상에서 상기 반도체 칩 및 상기 지지 구조체를 덮고, 상기 반도체 칩과 상기 지지 구조체 사이를 채우는 몰딩막; 및
    상기 패키지 기판의 하면 상에 배치되는 외부 단자들을 포함하되,
    상기 반도체 칩의 상기 측면들은 기판의 상면에 수직하고,
    상기 반도체 칩과 상기 지지 구조체 사이의 간격은 상기 기판의 상기 상면으로부터 일 높이까지 일정하고, 상기 일 높이로부터 상기 지지 구조체의 상면을 향할수록 점차 증가하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 지지 구조체는 상기 반도체 칩을 향하는 내측면, 상면 및 상기 내측면과 상기 상면을 연결하는 경사면을 갖되,
    상기 경사면은 상기 반도체 칩의 상기 상면에 대해 경사진 반도체 패키지.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220022917A (ko) * 2020-08-19 2022-03-02 삼성전자주식회사 반도체 패키지
KR20220048129A (ko) * 2020-10-12 2022-04-19 에스케이하이닉스 주식회사 서포터를 포함한 스택 패키지

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6214640B1 (en) * 1999-02-10 2001-04-10 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages
CN102646628B (zh) * 2006-11-06 2014-08-06 瑞萨电子株式会社 用于制造半导体装置的方法
US8030761B2 (en) * 2007-05-23 2011-10-04 United Test And Assembly Center Ltd. Mold design and semiconductor package
JP5394625B2 (ja) 2007-10-05 2014-01-22 新光電気工業株式会社 配線基板及びその製造方法
US8129828B2 (en) 2008-09-29 2012-03-06 Ngk Spark Plug Co., Ltd. Wiring substrate with reinforcement
US8895358B2 (en) 2009-09-11 2014-11-25 Stats Chippac, Ltd. Semiconductor device and method of forming cavity in PCB containing encapsulant or dummy die having CTE similar to CTE of large array WLCSP
KR101319808B1 (ko) 2012-02-24 2013-10-17 삼성전기주식회사 경연성 인쇄회로기판 제조 방법
US9385102B2 (en) * 2012-09-28 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming supporting layer over semiconductor die in thin fan-out wafer level chip scale package
US9085826B2 (en) 2013-09-27 2015-07-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Method of fabricating printed circuit board (PCB) substrate having a cavity
JP2016004888A (ja) 2014-06-17 2016-01-12 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US9992880B2 (en) 2015-11-12 2018-06-05 Multek Technologies Limited Rigid-bend printed circuit board fabrication
KR20170140849A (ko) * 2016-06-13 2017-12-22 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN109494202B (zh) * 2017-09-12 2023-01-31 Pep创新私人有限公司 一种半导体芯片封装方法及封装结构
KR101939046B1 (ko) 2017-10-31 2019-01-16 삼성전기 주식회사 팬-아웃 반도체 패키지

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