CN102646628B - 用于制造半导体装置的方法 - Google Patents

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Abstract

一种用于制造半导体装置的方法，包括：在金属基材的一个表面上形成金属图案；形成覆盖金属图案的树脂层；通过从金属基材的另一表面侧在金属基材中形成开口，使得金属图案被保留来得到金属框架；在半导体芯片的电路形成表面面朝上的情况下，将半导体芯片安装在开口内；形成覆盖金属框架和半导体芯片的绝缘层；形成连接到半导体芯片的上表面的导电部分的通孔导体；形成电连接到通孔导体的互连层；以及去除树脂层，使得金属图案被暴露。

Description

用于制造半导体装置的方法
本申请是国家申请号为200780041277.7(国际申请号PCT/JP2007/069672，国际申请日2007年10月9日，发明名称“半导体装置及其制造方法”)之申请的分案申请。
技术领域
本发明涉及一种包含半导体芯片的半导体装置和该半导体装置的制造方法。
背景技术
近年来，在诸如便携式装置的电子设备的尺寸减小、薄型化和高密度化方面已经取得了快速发展。此外，由于半导体装置的加速和功能化升级，导致端子的数目增加。因此，对装配有半导体芯片的封装的薄型化、小型化和高密度化存在需求。
通常，诸如积层基板的包括穿通孔的基板已经称为布线基板。然而，由于基板厚并且其穿通孔节距大，因此难以将基板薄型化、小型化和高密度化。另外，穿通孔的存在使得基板不适合高速信号传输。
虽然一致地使用诸如带式基板的薄基板，但是由于基板的制造方法，导致基板限于单个或者两个互连层。另外，带的基材显著地膨胀和收缩，并且因此，图案的位置精度比积层基板的位置精度差。因而，难以使带式基板密度增加。
当安装半导体芯片时，使用利用焊料球的倒装芯片互连、利用金线的引线接合互连等。然而，在这些互连方法的任一情况下，都难以将节距变窄。
在倒装芯片互连中，半导体芯片和布线基板通过使用极小的焊料球等形成的凸块来互连。然而，随着半导体芯片的端子数目增加或者其节距变窄，越来越难以实现基于凸块的互连。另外，由于凸块本身的强度减小，所以连接点容易断开。此外，在连接部分处，电阻值增大。因此，由于根据电流方向导致金属原子的迁移而趋于出现空隙，并且因此可能发生连接故障。
在引线接合互连中，以金线为代表的引线如果为了使节距变窄而减小其直径则变得易于断裂。另外，连接条件的余量减小，因而使得难以实现稳定的互连。
作为上述倒装芯片互连的示例，专利文献1(日本专利特开No.2001-185653)公开了一种半导体装置，在该半导体装置中，在其中心具有开口并由金属等制成的框架提供在包括互连层和通孔的多层有机绝缘基板上，并利用凸块将半导体芯片安装在开口中。另外，专利文献2(日本专利特开No.2001-144245)公开了一种半导体封装，在该半导体封装中，具有开口的框架型的金属板提供在多层树脂布线基板上，并且利用凸块将半导体芯片安装在开口中。
近来，已经提出了一种根据适于半导体芯片的连接节距的设计规则在半导体芯片上直接形成多层互连结构的技术，作为能够高密度化的封装技术。
专利文献3(日本专利特开No.2002-16173)公开了一种半导体装置，该半导体装置包括基板，其具有凹部并且由底板和树脂框架材料组成；半导体芯片，其安装在该凹部内；以及多层互连结构，其包括有机绝缘层、金属通孔以及互连层，并且所述多层互连结构被提供为覆盖半导体芯片和基板的表面。
专利文献4(日本专利特开No.2002-246506)公开了一种多层印刷布线板，该多层印刷布线板包括树脂基板，其具有凹部；IC芯片，其安装在该凹部内；以及多层互连结构，其被提供成覆盖该IC芯片和基板的表面。该专利文献还公开了一种多层印刷布线板，在该多层印刷布线板中，基板由板型的热沉和具有贯通的开口的树脂层组成，IC芯片安装在该基板的开口中，以及多层互连结构提供在基板上。
专利文献5(日本专利特开No.2004-335641)公开了一种制造包含半导体元件的基板的方法，该方法包括：将半导体芯片接合到第一片(sheet)；准备具有开口并且由绝缘树脂组成的第二片，并放置第二片使得半导体芯片被容纳在开口中；层压由树脂层和导电层组成的第三片，树脂层位于导电层下方；将第一片、第二片和第三片一起热压接合；将半导体芯片的电极部分和第三片的导电层彼此电连接；以及对第三片的导电层进行图案加工以形成互连。
专利文献6(日本专利特开No.2005-311249)公开了一种包含多个部分的多层基板，该基板包括：芯层，在该芯层中通过树脂层层压金属层，并形成具有不同高度的开口；电子组件，其安装在该芯层的开口中；以及互连结构，其形成在芯层的两个表面上。
发明内容
然而，上述的相关技术具有下述的问题。
在专利文献1和2描述的技术中，如上所述，难以安装具有窄的端子节距的半导体芯片。另外，由于连接部分容易断开，因此难以提供高良率、高可靠性以及高密度的半导体装置。
在专利文献3、4和5描述的技术中，树脂用作位于半导体芯片周围的框架材料。在如上所述的这样的结构中，如果特别为了变薄的目的包含树脂绝缘层的互连结构只提供在一侧表面上，则由于树脂材料的收缩率的差，导致容易出现扭曲。如果发生扭曲，在半导体芯片和互连之间的连接部分中趋于出现缺陷。另外，变得难以将半导体芯片装配的基板安装到另一基板上。此外，在半导体芯片中，应力产生，因此可能造成装置特性的劣化。如果为了试图抑制这样的扭曲将框架材料或具有凹部的基板加厚或者提供加固板，则变得难以将半导体芯片变薄。
除了如上所述的这样的扭曲问题之外，具有由树脂制成的框架材料的结构还具有如下问题：由于作为热产生源的半导体芯片由组成多层互连结构的树脂和组成框架材料的树脂围绕，所以热辐射性能差。
专利文献6中描述的技术趋于将尺寸(高度)不同的电子组件构建到基板中，并且因此，用于容纳电子组件的芯层被形成为由树脂层和多个金属层组成的层压结构。因而，该技术不趋于实现变薄。此外，该技术具有的问题是：由于在形成芯层的过程中需要层压工艺，所以制造步骤的数目增加。
本发明的目的在于提供一种装置特性和可靠性优良的高密度、薄型的半导体装置以及制造该半导体装置的简化方法。
根据本发明，提供了下述的半导体装置和制造该半导体装置的方法。
(1)一种半导体装置，包括：
金属框架，其包括贯通的开口；
半导体芯片，其提供在开口内；
绝缘层，其提供在金属框架的上表面上，使得绝缘层覆盖半导体芯片的上表面，所述上表面是所述半导体芯片的电路形成表面；
互连层，其在插入所述绝缘层的绝缘材料的情况下只提供在所述金属框架的上表面侧，所述互连层电连接到所述半导体芯片的电路；
通孔导体，其提供在半导体芯片的上表面上，以将半导体芯片的电路与互连层彼此电连接；
树脂层，其提供在金属框架的下表面上。
(2)根据项(1)所述的半导体装置，还包括由填充贯通树脂层的开口的金属制成的金属图案，其中，金属图案至少提供在半导体芯片的下表面的正下方的区域中。
(3)根据项(2)所述的半导体装置，其中，树脂层从金属框架的下表面延伸到半导体芯片的下表面的正下方的区域，以及金属图案只提供在半导体芯片的下表面的正下方的区域中。
(4)根据项(2)所述的半导体装置，其中，金属图案具有从半导体芯片的下表面的正下方的区域延伸到金属框架的下表面上的图案部分。
(5)根据项(4)所述的半导体装置，其中，树脂层从金属框架的下表面延伸到半导体芯片的下表面的正下方的区域，以及金属图案包括在半导体芯片的下表面的正下方的区域内提供的图案部分以及连接到所述图案部分并延伸到所述金属框架的下表面上的线性图案部分。
(6)根据项(4)所述的半导体装置，其中，所述金属图案覆盖在半导体芯片的下表面的正下方的整个区域以及在金属框架的下表面中围绕半导体芯片的周边区域。
(7)根据项(1)至(5)中的任何一项所述的半导体装置，其中，树脂层提供金属框架的下表面以及半导体芯片的下表面的正下方的区域中，以及半导体装置包括在半导体芯片和树脂层之间提供的粘附层，以将半导体芯片和树脂层彼此接合。
(8)根据项(1)至(7)中的任何一项所述的半导体装置，包括填充层，所述填充层由在半导体芯片的侧表面和金属框架的开口内的侧表面之间的间隙中填充的绝缘材料制成。
(9)根据项(8)所述的半导体装置，其中，填充层的上表面、半导体芯片的上表面以及金属框架的上表面相互齐平。
(10)根据项(8)所述的半导体装置，其中，填充层的上表面突出到半导体芯片的上表面和金属框架的上表面上方。
(11)根据项(8)所述的半导体装置，其中，填充层的上表面凹进到半导体芯片的上表面和金属框架的上表面下方。
(12)根据项(1)至(11)中的任何一项所述的半导体装置，还包括：
第一导电体，其提供在绝缘层内并且具有与半导体芯片的上表面的接触；
第二导电体，其提供在绝缘层内并且具有与金属框架的上表面的接触；以及
导热路径，其包括位于绝缘层上的导电体层，以将第一导电体和第二导电体彼此连接。
(13)根据项(12)所述的半导体装置，其中，用于导热路径的导电体层由与互连层相同的材料制成。
(14)根据项(1)至(13)中的任何一项所述的半导体装置，还包括电连接到金属框架的互连层。
(15)根据项(14)所述的半导体装置，其中，金属框架通过互连层电连接到电源线或地线。
(16)根据项(1)至(15)中的任何一项所述的半导体装置，其中，半导体芯片的上表面和金属框架的上表面彼此齐平。
(17)根据项(1)至(15)中的任何一项所述的半导体装置，其中，半导体芯片的上表面突出到金属框架的上表面上方。
(18)根据项(1)至(15)中的任何一项所述的半导体装置，其中，半导体芯片的上表面凹进到所述金属框架的上表面下方。
(19)根据项(1)至(18)中的任何一项所述的半导体装置，包括一个或多个互连结构层，所述互连结构层包括：
上层侧绝缘层，其提供在绝缘层的上表面侧；
通孔导体，其提供在上层侧绝缘层中；以及
互连层，其提供在上层侧绝缘层的上表面上并且通过通孔导体电连接到下互连层，以及
其中，所述半导体装置还包括：
最上绝缘层，其构成最上层；
通孔导体，其提供在最上绝缘层中；以及
外部端子，其提供在最上绝缘层的上表面上并且通过通孔导体电连接到下互连层。
(20)一种制造如项(1)所述的半导体装置的方法，包括：
在金属基材的一个表面上形成树脂层；
通过从金属基材的另一表面侧的金属基材中形成开口，使得树脂层被暴露来得到金属框架；
在半导体芯片的电路形成表面面朝上的情况下，将半导体芯片安装在开口内；
形成覆盖金属框架和半导体芯片的绝缘层；
形成与半导体芯片的上表面的导电部分连接的通孔导体；以及
形成电连接到通孔导体的互连层。
(21)一种用于制造如项(2)所述的半导体装置的方法，包括：
在金属基材的一个表面上形成金属图案；
形成覆盖金属图案的树脂层；
通过在从金属基材的另一表面侧的金属基材中形成开口，使得金属图案保留来得到金属框架；
在半导体芯片的电路形成表面面朝上的情况下，将半导体芯片安装在开口内；
形成覆盖金属框架和半导体芯片的绝缘层；
形成连接到半导体芯片的上表面的导电部分的通孔导体；
形成电连接到通孔导体的互连层；以及
去除树脂层，使得金属图案被暴露。
(22)一种用于制造如项(1)所述的半导体装置的方法，包括：
在插入树脂层的情况下，将支撑基板和金属基材彼此接合；
通过在金属基材中形成开口，使得树脂层被暴露来得到金属框架；
在半导体芯片的电路形成表面面朝上的情况下，将半导体芯片安装在开口内；
形成绝缘层，以便覆盖金属框架和半导体芯片；
形成要被连接到半导体芯片的上表面的导电部分的通孔导体；
形成要被电连接到通孔导体的互连层；以及
将树脂层和支撑基板彼此分离。
(23)一种用于制造如项(1)所述的半导体装置的方法，包括：
在支撑基板上形成树脂层和包括开口的金属框架；
在半导体芯片的电路形成表面面朝上的情况下，将半导体芯片安装在金属框架的开口内；
形成覆盖金属框架和半导体芯片的绝缘层；
形成连接到半导体芯片的上表面的导电部分的通孔导体；
形成电连接到通孔导体的互连层；以及
将树脂层和支撑基板彼此分离。
(24)根据项(22)或(23)所述的用于制造半导体装置的方法，包括在支撑基板上或者在树脂层上提供分离层，使得支撑基板通过分离层接合到树脂层。
(25)根据项(20)至(24)中的任何一项所述的用于制造半导体装置的方法，其中，在安装半导体芯片时，在插入粘附层的情况下安装半导体芯片。
(26)根据项(20)至(25)中的任何一项所述的用于制造半导体装置的方法，包括在开口内安装的半导体芯片的侧表面和金属框架的开口内的侧表面之间的间隙中填充绝缘材料。
根据本发明，可以提供了一种装置特性和稳定性优良的高密度、薄型半导体装置以及用于制造该半导体装置的简易方法。
附图说明
图1是示出本发明的半导体装置的第一示例性实施例的一个示例的示意性横截面图；
图2是示出本发明的半导体装置的第一示例性实施例的另一示例的示意性横截面图；
图3是示出本发明的半导体装置的第一示例性实施例的又一示例的示意性横截面图；
图4是示出本发明的半导体装置的第一示例性实施例的又一示例的示意性横截面图；
图5是示出本发明的半导体装置的第一示例性实施例的又一示例的示意性横截面图；
图6是示出本发明的半导体装置的第一示例性实施例的又一示例的示意性横截面图；
图7是示出本发明的半导体装置的第二示例性实施例的一个示例的示意性横截面图；
图8A是示出本发明的半导体装置的第三示例性实施例的一个示例的示意性横截面图；
图8B是示出本发明的半导体装置的第三示例性实施例的示例的示意性立体图；
图9A是示出本发明的半导体装置的第三示例性实施例的另一示例的示意性横截面图；
图9B是示出本发明的半导体装置的第三示例性实施例的示例的示意性立体图；
图9C是示出本发明的半导体装置的第三示例性实施例的另一示例的示意性立体图；
图10A是示出本发明的半导体装置的第四示例性实施例的一个示例的示意性横截面图；
图10B是示出本发明的半导体装置的第四示例性实施例的示例的示意性立体图；
图10C是示出本发明的半导体装置的第四示例性实施例的另一示例的示意性立体图；
图10D是示出本发明的半导体装置的第四示例性实施例的又一示例的示意性立体图；
图10E是示出本发明的半导体装置的第四示例性实施例的又一示例的示意性立体图；
图11是示出用于制造本发明的半导体装置的方法的一个示例的横截面工艺图；
图12是示出用于制造本发明的半导体装置的方法的另一示例的横截面工艺图；
图13是示出用于制造本发明的半导体装置的方法的又一示例的横截面工艺图；
图14是示出用于制造本发明的半导体装置的方法的又一示例的横截面工艺图；以及
图15是示出用于制造本发明的半导体装置的方法的又一示例的横截面工艺图。
具体实施方式
下文中，将参照附图来描述本发明的示例性实施例。
第一示例性实施例
图1是示出本发明的半导体装置的构造的一个示例的示意性横截面图。在图1中所示的构造中，半导体芯片14通过粘附层15安装在由金属框架11和树脂层12组成的基材13的凹部内。在该半导体芯片14和金属框架11之间的沟槽中填充绝缘材料，并且因而形成填充层16。另外，在其中安装半导体芯片14的基材13上提供互连结构21。
在该互连结构21中，通过插入绝缘层18来形成互连层17，以及上层侧互连和下层侧互连通过通孔彼此电连接。半导体芯片的外部端子1通过通孔19a电连接到上层侧互连层17。外部端子20提供在互连结构21的最上表面上。该外部端子20通过在绝缘层18内提供的通孔19和互连层17，电连接到半导体芯片14。
在该构造中，组成半导体芯片14的外围的框架11只由刚性方面优于树脂的金属构成。另外，在金属框架的下表面侧提供的树脂层能够减轻由于在金属框架的上表面侧上提供的绝缘层18的收缩所导致的应力。这抑制了在制造的过程中或者完成了制造之后半导体装置的扭曲和波动。由于在制造过程中可以抑制扭曲和波动，所以可以精确地形成要被提供在绝缘层中的互连层和通孔。另外，由于可以抑制完成后的半导体装置的扭曲和波动，所以能够提高可靠性。还可以将半导体芯片精确地安装在另一基板等上。结果，可以将半导体装置变薄。
另外，由于框架11由金属组成，所以可以改进热辐射性能，由此稳定元件的操作。
此外，半导体装置具有的结构为：半导体芯片14的导电部分(外部端子1)和通孔19a直接彼此连接而不使用诸如焊料的任何连接材料，由此将半导体芯片14电连接到互连层17。因此，可以容易地安装具有窄的端子节距、高密度电路的半导体芯片。另外，可以抑制连接电阻并且防止连接故障。
用于制成金属框架11的金属的示例包括铜、镍、铝、金、银、钯、铂、铁、不锈钢、锌、镁、钛、42-合金、铬、钒、铑、钼和钴。根据需要，可以使用从这些金属中选择的仅一种金属或者多个材料，并且金属框架可以具有单层结构或者由多个金属构成的层压结构。在这些金属之中，从成本、可加工性等观点看，优选铜或铜合金。如果担心在半导体元件中会造成性能劣化的金属污染，可以使用诸如镍的具有阻挡特性的材料。可替选地，可以提供具有阻挡特性的这样材料制成的覆盖层。
根据将要安装的半导体芯片14的厚度，可以适当地选择金属框架11的厚度。如果如图1中所示半导体芯片14的电路形成表面(上表面)和金属框架11的上表面几乎彼此齐平，则在提供互连结构21时的稳定性得以提高，因而使得容易形成微小的连接和互连。如果如图2所示的半导体芯片14的上表面突出到金属框架11的上表面上方，则可以形成极小的电连接，由此满足将节距变窄的需要。另外，当将半导体芯片14安装在基材13中时所使用的工具对金属框架11没有干涉。因而，可以改进安装精度。如果如图3所示半导体芯片14的上表面凹进到金属框架11的上表面下方，则容易防止半导体芯片14的边缘的破片和分离。
通过将有机树脂层12提供在金属板上，然后通过蚀刻形成开口，可以得到金属框架11。
在本示例中，通过插入15μm厚的粘附层15来将110μm厚的半导体芯片14安装在由125μm厚的铜膜制成的金属框架11的开口中。
使用例如感光或非感光的有机材料，可以形成在金属框架的下表面侧上提供的有机树脂层12。可以使用例如环氧树脂、环氧丙烯酸酯树脂、氨基甲酸酯丙烯酸酯树脂、聚酯树脂、酚醛树脂、聚酰亚胺树脂、BCB(苯并环丁烯)、PBO(聚苯并唑)、聚降冰片烯树脂或者通过用这些树脂中的任何树脂浸渍由玻璃布或芳纶纤维形成的织物或非织物中而制成的材料，来作为有机材料。具体来说，由于聚酰亚胺树脂、PBO或者通过用树脂浸渍织物或非织物中制成的材料在诸如膜强度、拉伸模量和断裂时的拉伸百分比的机械性能方面优良，并且因此可以获得高的可靠性，所以这些材料是可优选的。
虽然在图1中，有机树脂层12被提供成覆盖金属框架11的整个下表面，但是本示例性实施例不限于此。可替选地，根据期望的效果，金属框架11的下表面可以不被完全覆盖。在本示例中，使用10μm厚的聚酰亚胺树脂，并且有机树脂层被提供成与金属框架11的尺寸相同的尺寸。
在本示例性实施例中，与半导体芯片14的电路形成表面(上表面)相反的半导体芯片14的相反表面(下表面)通过插入粘附层15而接合到有机树脂层12。根据需要，通过研磨半导体芯片14的后表面，半导体芯片14在使用之前可以变薄。在本示例中，使用110μm厚的半导体芯片14。
粘附层15用于将半导体芯片14和有机树脂层12接合在一起。对于粘附层，可以使用诸如环氧基、聚酰亚胺基、丙烯酸基、氨基甲酸酯基或环氧丙烯酸酯基材料的有机材料或者包含银膏或焊料材料作为主要组份的材料。如图4中所示，如果有机树脂层12本身具有接合能力，则半导体芯片14可以直接接合到有机树脂层12上。可以使用具有热塑性的有机材料或者在还没有经受硬化反应的状态中的有机树脂作为具有接合能力的有机树脂层12。在本示例中，形成由聚酰亚胺基材料制成的15μm厚的粘附层。
填充层16由在半导体芯片14的侧表面与金属框架11的开口的内表面之间存在的间隙中填充的绝缘材料制成。形成该间隙，以便避免当将半导体芯片14安装在金属框架11的开口内时受到工具干涉。可以使用诸如环氧基、聚酰亚胺基、丙烯酸基、氨基甲酸酯基或环氧丙烯酸酯基树脂的有机材料或者通过将以二氧化硅、氧化铝、氧化钛等作为代表的无机填充剂添加到这些有机材料中任意的有机材料中制成的材料作为该绝缘材料。如果可以用用于互连结构21的绝缘层18的材料来填充该间隙，则可以利用该材料来形成填充层。
在图1中，填充层16的上表面与半导体芯片14的上表面齐平。可替选地，如图6中所示，填充层16的上表面可以突出到半导体芯片的上表面上方，或者如图5中所示，填充层16的上表面可以凹进到半导体芯片的上表面下方。如果填充层16的上表面突出，则可以保护半导体芯片14的边缘，从而防止边缘的破片或分离。还可以减轻由互连结构21施加到半导体芯片14的应力，从而提高了可靠性。另一方面，如果填充层16的上表面凹进到半导体芯片14的上表面下方，则变得容易控制将要填充的绝缘材料的量。因而，可以以稳定的方式来制造半导体装置。在图2和图3中所示的结构中，可以具有如下结构：填充层16的上表面突出到半导体芯片和金属框架的上表面上方，以及填充层16的上表面凹进到半导体芯片和金属框架的上表面下方。在这些情况下，可以得到合并各个结构的优点的效果。在本示例中，不含填充剂的环氧基有机材料用作绝缘材料以形成填充层，该填充层的上表面位于比半导体芯片的上表面低大致3μm。
互连结构21由绝缘层、绝缘层上的互连层、绝缘层中提供的通孔以及互连结构的最上表面上提供的外部端子20组成，其中，互连层17和绝缘层18交替地层压。半导体芯片14的端子1到外部端子20通过在绝缘层18内提供的通孔和互连层相互电连接。半导体芯片的端子1直接连接到绝缘层内的通孔19a而不用通过凸块。
可以提及诸如铜、金、镍、铝、银、钯等的导电材料作为用于互连层17的材料。可以单独使用这些材料中的一种或者使用组合的多种材料。从电阻值和成本的观点来看，铜或铜合金是可优选的。另外，镍能够防止诸如绝缘材料的其他材料与互连材料的界面反应。镍通过利用其作为磁性物质的特性的优点还可以用作阻性互连或来用作感应器。在本示例中，利用下述的半添加法(利用溅射法来形成供电层)来形成10μm厚的铜互连。
对于绝缘层18，可以使用与上述的有机树脂层12的有机材料相同的材料。具体来说，由于聚酰亚胺树脂、PBO或者通过用树脂浸渍织物或非织物中制成的材料的诸如膜强度、拉伸模量和断裂时的拉伸百分比的机械特性方面优良并且因此可以获得高的可靠性，所以这些材料是可优选的。在本示例中，由聚酰亚胺树脂制成的10μm厚的绝缘层形成在金属框架和互连层之间、半导体芯片和互连层之间、下层侧互连层和上层侧互连层之间以及互连层和外部端子之间。
通孔19和19a提供在绝缘层18内，以将半导体芯片的端子1连接到互连层、将下层侧互连层连接到上层侧互连层以及将互连层连接到外部端子20。通过在绝缘层中形成通路孔，然后当形成用于形成互连层的导电膜时在通路孔中填充导电材料，可以形成通孔。通过在通路孔中填充导电材料或通过沿着通路孔的内壁表面形成导电材料来也可以形成通孔，从而与互连层的形成分开。作为另一方法，在将要形成通孔的位置中先形成电镀柱(plated post)，然后在其上方形成绝缘膜。然后，通过抛光的方式来研磨绝缘膜的表面，以便暴露出电镀柱。因而可以得到通孔。根据该电镀柱方法，不需要在绝缘层中先形成通路孔。可替选地，可以应用如下结构：通过采用电感性耦合、电容性耦合等进行电连接，作为用于通孔的替代方式。还可替选地，开口可以形成在将要提供有互连层的绝缘层中，其中，绝缘层是倾斜的，然后可以在上互连层和下互连层之间以及在半导体芯片和互连层之间进行直接连接。还可替选地，半导体芯片14和互连层之间的部分连接可以通过光耦合的方式来进行。在这种情况下，光学互连可以用作互连层。在本示例中，利用电镀柱方法来形成由铜制成的通孔。
外部端子20提供在互连结构的最上表面上，并且通过通孔和互连层而电连接到半导体芯片14。
外部端子20可以由层压了多个层的层压体来形成。考虑到例如在外部端子20的表面上提供的焊料球的可湿性或与接合引线的连接性，外部端子的表面可优选地由从金、银、铜、锡和焊料材料组成的组中选择的至少一种类型的金属或其合金形成。
虽然在图1中，在互连结构上没有提供任何的阻焊剂，但是在互连结构上可以提供阻焊剂，使得在互连结构中暴露外部端子20的至少一部分。如果提供阻焊剂，则只有阻焊剂的开口内的外部端子20的表面可以由从金、银、铜、锡和焊料材料组成的组中选择的至少一种类型的金属或其合金形成。
外部端子可以形成为如下结构：形成阻焊剂的图案，然后将外部端子提供成覆盖阻焊剂的开口。
在本示例中，10μm厚的铜图案被形成为外部端子20，然后形成阻焊剂(未示出)。然后，只在阻焊剂的开口内的铜膜上沉积3μm厚的镍膜(未示出)和0.5μm厚的金膜(未示出)，使得最上表面由金形成。
如图中所示出的，本示例性实施例示出其中提供有两个互连层和三个绝缘层的情况。然而，本示例性实施例不限于此。互连层的数目和绝缘层的数目可以被适当地设定。另外，互连层可以提供在其上提供有外部端子20的绝缘层上。可以在形成外部端子的同时，形成该互连层。
根据本示例性实施例的结构，可以得到抑制扭曲和波动的稳定构造。因此，可以密集地提供极小的互连，并且由此得到薄的半导体装置。另外，由于半导体芯片由金属框架、有机树脂层以及互连结构覆盖，所以当半导体装置安装在另一基板等上时出现的应力没有直接施加到半导体芯片。因此，提高了二次封装的可靠性。此外，半导体芯片和互连结构彼此连接，而在其问没有插入诸如焊料的任何连接材料。因此，与被称为一次封装的条件不同，可以得到稳定的耦合结构。由于连接部分的电阻小并且连接故障被抑制，所以可以稳定用于半导体元件的电源供应。
第二示例性实施例
图7是示出本发明的半导体装置的构造的另一示例性实施例的示意性横截面图。本示例性实施例与第一示例性实施例的不同之处在于，金属框架11电连接到互连结构21的互连层。构造的剩余部分与第一示例性实施例的相同。另外，如在第一示例性实施例中所描述的，该构造可以与图2至图6中所示的构造中的任意构造组合。
在互连结构21中，金属框架11、半导体芯片14的电路和外部端子20通过在绝缘层18内提供的通孔19和19b以及互连层相互电连接。
例如以下面的方式，可以形成用于电连接金属框架11和互连结构21的通孔19b。即，通过执行电镀法、蚀刻法、机械加工法、印刷法、形成具有接合引线的立柱凸块的方法和转印膏材料的方法等，在金属框架11上，以期望的位置和期望的形状来提供导电体。此后，提供绝缘层，并且通过加工绝缘层来暴露导电体。可替选地，通过在形成绝缘层后形成通路孔，然后在通路孔中提供导电体，可以形成通孔。如果此时感光材料用于绝缘层，则通过光刻的方式可以形成通孔。如果此时非感光材料(或者具有低的图案分辨率的感光材料)用于绝缘层，则可以利用激光加工法、干蚀刻法或喷砂法来形成通孔。除了这些方法之外，可以采用与第一示例性实施例的互连结构的通孔的构造和形成方法相同的构造和形成方法。
根据本示例性实施例的构造，除了第一示例性实施例的优点之外，可以向金属框架11增加诸如电源和接地的电功能。因而，可以改善半导体装置的电特性。此外，由于在互连结构21中提供的电源电路和接地电路等的面积可以减小，所以可以减小互连结构21的互连层的数目。结果，可以实现低成本和高良率。
第三示例性实施例
图8A、8B、9A、9B和9C是示出本发明的半导体装置的另一示例性实施例的示意性说明图。图8A和图9A是横截面图，而图8B、图9B和图9C是从半导体装置的下表面侧看的立体图。本示例性实施例与第一示例性实施例的不同之处在于，在有机树脂层12中提供贯通的金属图案22。对于本示例性实施例的剩余部分，可以应用与第一示例性实施例和第二示例性实施例的构造相同的构造。另外，如第一示例性实施例中所描述的，该构造可以与图2至图6中所示的构造中的任意构造组合。
在图8A和图8B中，提供了由单个正方形或矩形图案构成的金属图案22。在图9A、9B和9C中，提供了由多个正方形或矩形图案构成的金属图案22。
金属图案22被提供为处于如下状态：金属图案22的至少一部分在其膜厚度方向上贯通有机树脂层12。因而，半导体装置具有在有机绝缘层12的两个表面处暴露金属图案22的结构。该金属图案22能够改善半导体装置14的热辐射性能。
用于制成金属图案的金属的示例包括铜、镍、铝、金、银、钯、铂、铁、不锈钢、锌、镁、钛、42-合金、铬、钒、铑、钼和钴。根据需要，可以使用从这些金属中选择的仅一种金属或者多个材料，并且金属框架可以具有单层结构或者由多个金属构成的层压结构。在这些金属之中，从成本、可加工性等观点看，铜或铜合金是可优选的。如果担心在半导体元件中会造成性能劣化的金属污染，金属图案可以由诸如镍的具有阻挡特性的材料形成。可替选地，暴露于半导体芯片的金属图案22的表面可以由具有阻挡特性的材料覆盖。
通过在被机器制造成金属框架11之前首先在金属板的下表面上的期望位置形成期望形状的金属图案，然后提供有机树脂层12并加工该有机树脂层以暴露金属图案，可以形成该金属图案22。可替选地，通过在形成有机树脂层18之后形成开口图案，然后在开口图案内提供导电体，可以形成金属图案。
如图8A和图8B中所示，根据热辐射性能的需要，金属图案可以被形成为具有适于半导体芯片14的安装区域的形状的单个图案。可替选地，如图9B和图9C中所示，金属图案可以被形成为由多个图案部分的组合构成的图案。
从防止在制造时的缺陷的观点看，如金属图案的局部缺乏，半导体装置可以具有金属图案的一部分被有机树脂层12覆盖的结构。另外，可以提供由金属或有机树脂制成的停止层，使得有机树脂层12和金属图案22之间的边界的至少一部分被停止层覆盖。
在本示例中，形成由镍制成的10μm厚的金属图案22，以及金属图案22被用作有机树脂层22的聚酰亚胺树脂覆盖，然后，利用抛光法来暴露金属图案22。
为了进一步增强热辐射性能，可以将散热器板或热沉提供成与金属图案22接触。
如果在半导体芯片14和有机树脂层12之间提供粘附层15，则除了先前提及的诸如环氧基、聚酰亚胺基、丙烯酸基、氨基甲酸酯基或环氧丙烯酸酯基材料的有机材料以及包含银膏或焊料材料作为主要组份的材料之外，可以使用通过将由金属材料或无机材料制成的填充剂添加到诸如环氧基、聚酰亚胺基、丙烯酸基、氨基甲酸酯基或环氧丙烯酸酯基材料的有机材料来改善热辐射性能的材料。
根据本示例性实施例的结构，除了第一示例性实施例的优点和/或第二示例性实施例的优点之外，还可以改善半导体装置的热辐射性能，从而稳定元件的操作。此外，由于半导体芯片的安装区没有完全被有机树脂层覆盖，所以可以减小由于有机树脂层的收缩导致的应力，从而提高元件的可靠性。
第四示例性实施例
图10A至图10E是示出本发明的半导体装置的另一示例性实施例的示意性说明图。图10A是横截面图，而图10B至图10E是从半导体装置的下表面侧看的立体图。本示例性实施例与第三示例性实施例的不同之处在于金属图案22的形状和布局。对于本示例性实施例的剩余部分，可以应用与第三示例性实施例的构造相同的构造。
在上述的第三示例性实施例中，只在半导体芯片的安装区内提供金属图案。与此不同，在本示例性实施例中，金属图案被提供为其范围从半导体芯片的安装区到金属框架。根据该结构，可以有效地将半导体芯片的热释放到金属框架，从而进一步改善热辐射性能。
在图10A至图10C中，在半导体芯片的安装区内，提供了多个小的多边形(矩形、正方形等)图案或者多个小的圆形图案，并且多个线性图案连接到这些小图案并延伸到金属框架上。在这些图中，多个小图案以矩阵形式的方式来布置，以及线性图案连接到最外周的小图案。具体在图10C中，相邻的小图案相互连接，因而形成从内部小图案通过外部小图案导向金属框架的热辐射路径，从而增强热辐射的效果。
在图10D中，在半导体芯片的安装区内，提供具有适于半导体芯片的安装区的形状的单个图案部分，以及多个线性图案连接到该图案部分并延伸到金属框架上。
在图10E中，提供单个图案来覆盖半导体芯片的整个安装区以及在半导体芯片的安装区的外围的金属框架的一部分。
在图10A至图10D所示的金属图案中，从半导体芯片到金属框架的热辐射路径由线性图案构成。另外，在半导体芯片的外周和金属框架的开口的内周之间的边界没有完全被金属图案覆盖。因而，可以减小在该边界周围引起的应力。
图10E中所示的金属图案具有大面积的、从半导体芯片到金属框架的热辐射路径。因此，可以得到甚至更大的热辐射效果。
第五示例性实施例
在本示例性实施例中，除了在互连结构21中半导体装置包括要被连接到半导体芯片的上表面的第一通孔、要被连接到金属框架的上表面的第二通孔以及要被连接到这些通孔的导电体层之外，可以应用与第一示例性实施例至第四示例性实施例的构造相同的构造。
可以以与第一示例性实施例中说明的要被连接到半导体芯片的端子的通孔相同的方式来形成第一通孔。同样，可以以与第二示例性实施例中说明的要被连接到金属框架的通孔相同的方式来形成第二通孔。可以以与互连层相同的方式来形成将连接到第一通孔和第二通孔的导电体层。
根据本示例性实施例的结构，由于形成了由第一通孔、导电体层和第二通孔构成的热辐射路径，所以可以改善半导体装置的热辐射性能。
在此前描述的每个示例性实施例中，用作电路噪声滤波器的电容器可以提供在金属框架11或互连结构21的期望位置处。用于构成电容器的电介质材料的示例包括诸如氧化钛、氧化钽、Al2O3、SiO2、ZrO2、HfO2或Nb2O5的金属氧化物、诸如BST(BaxSr1-xTiO3)、PZT(PbZrxTi1-xO3)或PLZT(Pb1-yLayZrxTi1-xO3)的钙钛矿基材料(0≤x≤1，0＜y＜1)以及诸如SrBi2Ta2O9的Bi基层形式的化合物。可替选地，可以使用通过将这些无机材料或磁性材料中的任意材料与有机材料混合来制成的材料。另外，可以利用具有9或更大的介电常数的材料来形成单个绝缘层18或多个绝缘层，可以在与金属框架11、互连层17或外部端子20相对的位置来形成相对电极，从而提供用作电路噪声滤波器的电容器。可以使用上述电介质材料中的一种来作为用于构成这样的电容器的电介质材料。
制造的示例1
图11(a)至图11(f)示出了用于说明制造图1中所示的半导体装置的方法的横截面工艺图。
首先，如图11(a)中所示，准备用作金属框架11的金属板23，以及金属板23的表面根据需要经受诸如湿法清洗、干法清洗、平坦化或粗糙化的处理。可以使用上述用于金属框架的金属材料中的一种来作为金属板23的材料。在本示例中，125μm厚的铜板用作该金属板。
接着，如图11(b)中所示，在金属板23的一个表面上形成有机树脂层12。可以使用上述有机材料中的一种作为用于有机树脂层12的材料。如果使用液态有机材料，则可以使用旋涂法、管芯涂敷法、落帘涂敷法、阿尔法涂敷法和印刷法等来形成有机树脂层。如果干膜、树脂涂敷的铜箔以及预浸材料等用作有机材料，则可以利用层压法、按压法、真空气氛下的层压法和真空气氛下的按压法等来形成有机树脂层。如果使用热固材料或含溶剂的材料，则在形成树脂的过程中或者在该过程后执行用于固化和干燥的热处理。在本示例中，形成由10μm厚的聚酰亚胺树脂制成的有机树脂层。
接着，如图11(c)中所示，在金属板23中提供开口以形成金属板11。可以使用湿蚀刻法、干蚀刻法、机械加工法、激光加工法或其组合来形成开口。在湿蚀刻法或干蚀刻法中，使用具有适于要被形成开口的开口图案的蚀刻掩模(未示出)以选择性地蚀刻金属板的、没有被掩模覆盖的开口部分。在完成蚀刻之后，蚀刻掩模可以被去除或者可以被留下。当需要去除蚀刻掩模时，使用蚀刻液体来去除蚀刻掩模，而没有蚀刻金属框架11和有机树脂层12。如果难以通过蚀刻去除蚀刻掩模，则可以通过抛光的方式去除蚀刻掩模。
如果担心会造成半导体芯片14的性能劣化的金属污染，则可以使用诸如镍的具有阻挡特性的材料来作为金属框架的材料。可替选地，在形成开口之后，可以用阻挡材料来覆盖金属框架11的表面。用于形成涂层的方法的示例包括电解电镀法、非电解电镀法、溅射法、溶胶-凝胶法、气相沉积法以及CVD(化学气相沉积)法。
在本示例中，通过利用环氧基抗蚀剂材料作为蚀刻掩模来湿蚀刻金属板23，然后去除该蚀刻掩模，形成金属框架11。
注意的是，在将金属框架固定到支撑基体或支撑构件的情况下可优选地执行在从形成开口的步骤到安装半导体芯片的步骤的各个步骤中的处理，使得对开口的底部没有造成损害。
接着，如图11(d)中所示，在插入粘附层15的情况下，半导体芯片14在金属框架11的开口内接合到有机树脂层12上。如果当安装半导体芯片14时需要对准标记，则可以利用蚀刻法、印刷法、电镀法、激光加工法、喷砂法、机械加工法、溅射法、气相沉积法或其组合，在金属框架11和有机树脂层12的一个或这两者中形成对准标记。在图11中，半导体芯片14的电路形成表面和金属框架11的表面基本上彼此齐平。可替选地，通过适当地选择半导体芯片14和粘附层15的厚度，可以形成其中半导体芯片14的电路形成表面突出到金属框架11的表面上方的结构(图2)，或者可以形成其中半导体芯片14的电路形成表面凹进到金属框架11的表面下方的结构(图3)。
形成粘附层15，以便将半导体芯片14和有机树脂层12彼此接合。在安装半导体芯片14之前，可以在与半导体芯片14的电路形成表面相反的半导体芯片14的表面(下表面)上或者在基材13的开口内形成粘附层15。当在半导体芯片14上形成粘附层15时，可以使用其中在晶圆级在下表面上形成粘合剂层，然后将晶圆切割成多个芯片的方法。当在基材13内形成粘附层15时，可以提供粘性的膏状或片状的材料。可以使用诸如环氧基、聚酰亚胺基、丙烯酸基、氨基甲酸酯基或环氧丙烯酸酯基材料的有机材料或者主要包含银膏或焊料材料作为主要组份的材料，来作为粘附层15的材料。可以通过加压、热处理或其组合的方式，利用粘附层15，将半导体芯片14和有机树脂层12接合在一起。另外，根据需要，可以进行湿法清洗或干法清洗。
如图4中所示，如果有机树脂层12本身具有接合能力，则半导体芯片14可以直接接合到有机树脂层12上。为了使有机树脂层本身具有接合能力，可以使用具有热塑性的有机材料或者处于还没有经受热固化反应的状态下的有机树脂作为有机树脂层的材料。通过将半导体芯片提供在如上所述的这样的有机树脂层上，然后进行加压、热处理或者其组合，可以执行接合步骤。另外，根据需要，可以进行湿法清洗或干法清洗。
在本示例中，使用110μm厚的半导体芯片14，并且形成由聚酰亚胺基材料制成的15μm厚的粘附层15。
接着，如图11(e)中所示，在金属框架11的开口内的侧表面和半导体芯片14的侧表面之间的间隙中填充绝缘材料，以形成填充层15。形成该间隙，以便避免当将半导体芯片14安装在金属框架11的开口内时的工具干扰。可以使用将粘性绝缘材料从喷嘴注入的方法、喷墨法、印刷法、转印法和灌注法等来填充绝缘材料。可以使用诸如环氧基、聚酰亚胺基、丙烯酸基、氨基甲酸酯基或环氧丙烯酸酯基材料的有机材料或者通过将以二氧化硅、氧化铝和氧化钛等作为典型的无机填充剂添加到这些有机材料中的任何一种中制成的材料，来作为绝缘材料。
在图11中，填充层16的上表面与半导体芯片14的上表面齐平。可替选地，如图6中所示，填充层的上表面可以突出到半导体芯片14的上表面上方，或者如图5中所示，填充层的上表面可以凹进到半导体元件14的上表面下方。
在本示例中，利用不含填充剂的环氧基有机材料作为绝缘材料，形成其上表面比半导体芯片的上表面低大致3μm的填充层。
接着，如图11(f)中所示地形成互连结构21。互连结构21由绝缘层18、被提供有插入有绝缘层的互连层17、通孔1和19以及在互连结构的最上表面上提供的外部端子20构成，其中，互连层17和绝缘层18交替地层压。互连层17或者绝缘层18可以根据需要首先形成在半导体芯片14的暴露表面上。当提供互连结构21时，在半导体芯片14上可以先形成用于对准的图案，以进行与互连结构的对准。如果半导体芯片14和金属框架11之间的对准精度令人满意，则可以在金属框架11中形成用于对准的图案。利用蚀刻法、印刷法、电镀法、激光加工法、喷砂法、机械加工法、溅射法、气相沉积法或其组合，可以形成这些用于对准的图案。
用于互连层17的材料的示例包括诸如铜、金、镍、铝、银和钯的导电材料。可以组合地使用从这些材料中选择的仅一个材料或者多个材料。从电阻值和成本的观点来看，铜或铜合金是可优选的。另外，镍能够防止诸如绝缘材料的其他材料与互连材料的界面反应。镍通过利用其作为磁性物质的特性的优点还可以用作电阻互连或电感器。在本示例中，利用下述的半添加法(利用溅射法来形成供电层)来形成10μm厚的铜互连。
可以使用减数法、半添加法、全添加法等作为形成互连层17的方法。减数法是一种如下的方法：在基板上提供的铜箔上形成具有预定图案的抗蚀剂，然后在使用该抗蚀剂作为掩模蚀刻掉不需要的铜箔之后去除抗蚀剂，从而形成预定的互连图案。半添加法是一种如下的方法：在使用非电解电镀法、溅射法、CVD(化学气相沉积)法等形成供电层之后，形成具有预定图案的抗蚀剂，使用电解电镀法在供电层中没有被该抗蚀剂覆盖的部分上沉淀金属，以及去除抗蚀剂和其下的供电层，从而得到预定的互连图案。全添加法是一种如下的方法：在将非电解电镀催化剂吸附到基板上之后形成抗蚀剂图案，利用该抗蚀剂作为掩模来活化催化剂，使用非电解电镀法在没有被该抗蚀剂覆盖的区域中沉淀金属，以及去除抗蚀剂，从而得到预定的互连图案。作为另一方法，在绝缘层中提供具有与预定互连图案相对应的图案的凹部，以及在使用非电解电镀法、溅射法、CVD法等形成供电层之后，使用非电解电镀法或电解电镀法形成金属膜以便覆盖凹部，以及将金属膜的表面抛光以去除凹部外部的金属。因而，可以得到在凹部中掩埋的互连层。
可以利用与上述有机树脂层12的有机材料相同的材料，以通常的方式形成绝缘层18。具体来说，由于聚酰亚胺树脂、PBO或者通过用树脂浸渍织物或非织物而制成的材料的诸如膜强度、拉伸模量和断裂时的拉伸百分比的机械特性优良并且因而可以获得高的可靠性，因此这些材料是可优选的。在本示例中，由聚酰亚胺树脂制成的10μm厚的绝缘层形成在金属框架和互连层之间、半导体芯片和互连层之间、下层侧互连层和上层侧互连层之间以及互连层和外部端子之间。
通过在绝缘层18中形成通路孔，然后在通路孔中填充导电材料，可以形成通孔19和19a。即，通过使用电解电镀法、非电解电镀法、喷墨法、印刷法等来在通路孔中填充导电材料，可以形成通孔。可替选地，通过沿着通路孔的内壁表面形成导电材料，可以形成通孔。可以与形成互连层17同时地形成通孔，或者可以单独地形成通孔。可以使用铜、金、银、锡、镍、焊料材料或其合金来作为用于通孔19的导电材料。在通路孔中形成导电材料之前，为了去除通路孔底部的残余物，可以使用湿蚀刻法、干蚀刻法或其组合来进行清洁。如果感光材料用于绝缘层，则可以通过光刻的方式来形成通孔。如果使用非感光材料(或具有低的图案分辨率的感光材料)，则可以使用激光加工法、干蚀刻法或喷砂法来形成通路孔。作为通孔形成的另一方法，在要被形成通孔的位置中先形成电镀柱，然后形成绝缘膜。然后，通过抛光的方式研磨绝缘膜的表面，以暴露电镀柱。因而，可以得到通孔。根据该电镀柱方法，不需用在绝缘层中先形成通路孔。当形成用于连接金属框架11和互连层17的通孔时，可以以单独的步骤或者可以以相同的步骤来执行该通孔的形成以及用于连接半导体芯片14的端子和互连层17的通孔的形成。当为了形成热辐射路径而形成用于连接半导体芯片的上表面和互连层(通过通孔连接到金属框架的导电体层)的通孔时，可以以分开的步骤或者可以以相同的步骤来执行该通孔的形成以及用于连接半导体芯片14的端子和互连层17的通孔的形成。
在本示例中，利用电镀柱的方法来形成由铜制成的通孔。
外部端子20提供在互连结构的最上表面上，并且通过通孔和互连层电连接到半导体芯片14。
虽然在图11中，在互连结构上没有提供阻焊剂，但是阻焊剂可以被提供成使得半导体装置具有其中外部端子20的至少一部分被暴露的结构。用于阻焊剂的材料的示例包括环氧基、丙烯酸基、氨基甲酸酯基和聚酰亚胺基有机材料。根据期望，可以将由无机材料或有机材料制成的填充剂添加到这些材料的任何一种中。如果阻焊剂的材料处于液态，则能够使用旋涂法、管芯涂敷法、落帘涂敷法、阿尔法涂敷法、印刷法等来涂敷材料。如果阻焊剂的材料处于诸如干膜的膜状态，则可以使用层压法、按压法、真空气氛下的层压法、真空气氛下的按压法等来层压阻焊剂。如果使用热固材料或含溶剂的材料，则在形成阻焊剂的过程中或者在该过程后进行用于固化和干燥的热处理。如果使用感光有机材料，则可以使用光刻方法来形成阻焊剂的开口。如果使用非感光材料(或者具有低的图案分辨率的感光材料)，则可以使用激光加工法、干蚀刻法或喷砂法来形成开口。另外，如果提供阻焊剂，则只有在阻焊剂的开口内的外部端子20的表面可以由从金、银、铜、锡和焊料材料组成的组中选择的至少一种金属或其合金形成。另外，半导体装置可以具有如下结构：形成阻焊剂图案，然后外部端子20的图案被提供成覆盖阻焊剂图案的开口。
在其上提供外部端子20的绝缘层上可以提供互连层。可以与形成外部端子同时地形成该互连层。
在本示例中，采用溅射膜作为供电层，使用半添加法，将10μm厚的铜图案形成为外部端子20。接着，形成阻焊剂(未示出)，以及只在阻焊剂的开口内的铜膜上依次层压3μm厚的镍膜(未示出)和0.5μm厚的金膜(未示出)，使得外部端子的最上表面由金形成。
在制造的本示例中，已经示出其中只形成一个半导体装置的情况。可替选地，可以一起形成多个半导体装置，以及可以使用切片法、按压法、激光加工法、水刀法等来切割和最终地分离半导体装置。在该情况下，可优选的是：在多个金属板组合的条件下，构造出与各个金属板相对应的提供有金属板的半导体装置，使得金属框架11没有存在于切割区中，然后切掉这些组合的金属板的边界，以便抑制在分隔时的损害。多个金属板23通过使其侧表面纵向和横向地相互接触可以形成为大尺寸的板。可替选地，金属板可以组合成单行或者多行，以便形成为长轴。通过用组合的多个金属板进行制造，可以提高产量。
另外，在制造的本示例中，在一个半导体装置上安装一个半导体芯片。可替选地，半导体装置可以被构造成使得在一个金属板中提供多个开口且每个开口中提供半导体芯片。
制造的示例2
图12(a)至图12(h)示出用于说明制造图8A和图8B中所示的半导体装置的方法的横截面工艺图。除了其与形成金属图案22相关的制造工艺外，可以以与制造的示例1的方式相同的方式来执行制造的本示例。可以以与制造的示例1相同的方式来执行与制造的示例1中制造的半导体装置共同的组成元件的制造。
首先，如图12(a)中所示，准备用作金属框架11的金属板23。在本示例中，125μm厚的铜板用作金属板。
接着，如图12(b)中所示，在金属板23的一个表面上，在预定的位置中形成具有预定形状的金属图案22。
作为用于形成金属图案22的第一方法，通过使用湿蚀刻法、干蚀刻法、机械加工法、激光加工法或其组合加工金属板23，可以形成金属图案。在湿蚀刻法和干蚀刻法中，使用具有开口图案的掩模，选择性地蚀刻金属板23。在完成蚀刻之后，可以去除或者可以留下掩模。当需要去除掩模时，使用蚀刻液体来去除掩模，由此不蚀刻金属板23和金属图案22。可以通过抛光的方式来去除掩模，以替代通过蚀刻的去除。
作为形成金属图案的第二方法，使用电解电镀法、非电解电镀法、气相沉积法、溅射法、CVD(化学气相沉积)法、通过加热和增压的按压-焊接金属的方法、印刷法、形成具有接合引线的立柱凸块的方法、转印膏体材料的方法等，可以形成金属图案。通过在形成有机树脂层18之后形成开口图案，然后在开口图案中提供导电体，也可以形成金属图案。如果在形成有机树脂层的过程中感光材料用于有机树脂层，则可以通过光刻的方式来形成开口图案。如果使用非感光材料(或者具有低的图案分辨率的感光材料)，则可以利用激光加工法、干蚀刻法或喷砂法来形成开口图案。
如果担心由于归因于当在金属板23中形成用于安装半导体芯片的开口时暴露在该开口内的金属图案22的金属污染导致的元件性能劣化，则可以使用诸如镍的阻挡材料来形成金属图案。可替选地，可以用阻挡材料来涂敷金属图案22的暴露表面。可以使用电解电镀法、非电解电镀法、溅射法、溶胶-凝胶法、气相沉积法或CVD(化学气相沉积)法来形成涂层。
在本示例中，通过利用电镀抗蚀剂的电解镍电镀法，将10μm厚的镍图案用作金属图案22。
接着，如图12(c)中所示，在其上形成有金属图案22的金属板23的表面上，形成有机树脂层12，以便覆盖金属图案22。在本示例中，形成由10μm厚的聚酰亚胺树脂制成的有机树脂层。
接着，如图12(d)中所示，金属图案22暴露在有机树脂层12外部。在本示例中，使用抛光法去除金属图案上的有机树脂层22，以暴露金属图案22。
如果感光材料用于有机树脂层12，则可以根据需要被暴露的金属图案22处的有机树脂层12的部分应用光刻，作为暴露金属图案的方法。如果有机树脂层12由非感光材料(或者具有低的图案分辨率的感光材料)制成，则通过使用激光加工法、干蚀刻法、抛光法、切割法、机械加工法、喷砂法等去除金属图案上的有机树脂层，可以暴露金属图案。
在图12(a)至图12(h)中所示的本示例性实施例中，在形成有机树脂层12之前，在金属板23上形成金属图案22。可替选地，首先可以形成有机树脂层12，以及在形成预定的开口图案之后，可以在开口图案的开口内提供导电材料，由此形成金属图案22。此时，如果感光材料用于有机树脂层，则可以通过光刻的方式来形成开口图案。可替选地，如果非感光材料(或者具有低的图案分辨率的感光材料)用于有机树脂层，则可以通过激光加工方法、干蚀刻法、喷砂法等形成开口图案。
在图12(a)至图12(h)中所示的本示例性实施例中，形成图8A和图8B中所示的金属图案。以与此相同的方式，可以形成图9A至图9C和图10A至图10D中所示的金属图案22。
接着，如图12(e)中所示，在金属板23中提供开口以形成金属框架11。在本示例中，使用环氧基抗蚀剂材料作为蚀刻掩模来湿法蚀刻金属板23，然后去除蚀刻掩模，由此形成金属框架11。
注意的是，在将金属框架固定到支撑基体或支撑构件的情况下可优选地执行在从形成开口的步骤到安装半导体芯片的步骤的各个步骤中的处理，使得对开口的底部没有造成损害。
接着，如图12(f)中所示，在插入粘附层15的情况下，半导体芯片14接合到金属框架11的开口内的有机树脂层12和金属图案22。在本示例中，使用110μm厚的半导体芯片14，以及形成由聚酰亚胺基材料制成的15μm厚的粘附层15。
接着，如图12(g)中所示，在金属框架11的开口内的侧表面与半导体芯片14的侧表面之间的间隙中填充绝缘材料，以形成填充层15。在本示例中，使用不含填充剂的环氧基有机材料作为绝缘材料来形成填充层，该填充层的上表面被定位成比半导体芯片的上表面低大致3μm。
接着，如图12(h)中所示，形成互连结构21。在本示例中，使用半添加法(使用溅射法形成供电层)来形成10μm厚的铜互连。此外，在本示例中，由聚酰亚胺树脂制成的10μm厚的绝缘层形成在金属框架和互连层之间、半导体芯片和互连层之间、下层侧互连层和上层侧互连层之间以及互连层和外部端子之间。另外，在本示例中，使用电镀柱的方法来形成由铜制成的通孔。以下面的方式来形成外部端子20。首先，采用用作供电层的溅射膜，使用半添加法来形成10μm厚的铜图案。接着，形成阻焊剂(未示出)，以及只在阻焊剂的开口内的铜膜上依次层压3μm厚的镍膜(未示出)以及0.5μm厚的金膜(未示出)，使得外部端子的最上表面由金形成。
制造的示例3
图13(a)至图13(h)示出用于说明制造图8A和图8B中所示的半导体装置的方法的横截面工艺图。除了暴露金属图案22的步骤的次序与制造的示例2的不同之外，可以以与制造的示例2的方式相同的方式，执行制造的示例3的制造工艺。另外，可以以与制造的示例1的方式相同的方式，执行与制造的示例1中制造的半导体装置共同的组成元件的制造。
首先，如图13(a)中所示，准备用作金属框架11的金属板23。在本示例中，125μm厚的铜板用作该金属板。
接着，如图13(b)中所示，在金属板23的一个表面上，在预定的位置中形成具有预定形状的金属图案22。在本示例中，通过使用电镀抗蚀剂的电解镍电镀法，将10μm厚的镍图案用作金属图案22。
接着，如图13(c)中所示，在其上形成有金属图案22的金属板23的表面上形成有机树脂层12，以覆盖金属图案22。在本示例中，形成了由10μm厚的聚酰亚胺树脂制成的有机树脂层。
接着，如图13(d)中所示，在金属板23中提供开口，以形成金属框架11。在本示例中，使用环氧基抗蚀剂材料作为蚀刻掩模来湿法蚀刻金属板23，然后去除蚀刻掩模，由此形成金属框架11。
接着，如图13(e)中所示，在插入粘附层15的情况下，半导体芯片14接合到金属框架11的开口内的有机树脂层12和金属图案22。在本示例中，使用110μm厚的半导体芯片14，以及形成由聚酰亚胺基材料制成的15μm厚的粘附层15。
接着，如图13(f)中所示，在金属框架11的开口内的侧表面与半导体芯片14的侧表面之间的间隙中填充绝缘材料，以形成填充层15。在本示例中，使用不含填充剂的环氧基有机材料作为绝缘材料来形成填充层，该填充层的上表面被定位成比半导体芯片的上表面低大致3μm。
接着，如图13(g)中所示，形成互连结构21。在本示例性实施例中，使用半添加法(使用溅射法来形成供电层)来形成10μm厚的铜互连。此外，在本示例中，由聚酰亚胺树脂制成的10μm厚的绝缘层形成在金属框架与互连层之间、半导体芯片与互连层之间、下层侧互连层与上层侧互连层之间以及互连层与外部端子之间。另外，在本示例中，使用电镀柱的方法来形成由铜制成的通孔。以下面的方式来形成外部端子20。首先，采用用作供电层的溅射膜，使用半添加法来形成10μm厚的铜图案。接着，形成阻焊剂(未示出)，以及只在阻焊剂的开口内的铜膜上依次层压3μm厚的镍膜(未示出)以及0.5μm厚的金膜(未示出)，使得外部端子的最上表面由金形成。
接着，如图13(h)中所示，金属图案22暴露在有机树脂层12外部。在本示例中，使用抛光法去除金属图案上的有机树脂层22，以暴露金属图案22。本示例性实施例不限于该方法，而是可以执行制造的示例2中说明的各种方法。
在本示例性实施例中，由于在最后的步骤中暴露金属图案，所以在从形成金属图案的步骤到暴露金属图案的步骤的工艺中，金属图案由有机树脂层保护。
制造的示例4
图14(a)至图14(g)示出用于说明制造图1中所示的半导体装置的方法的另一示例的横截面工艺图。本制造的示例的特征在于使用了支撑基板24。除了与使用该支撑基板相关的制造工艺之外，可以以与制造的示例1的方式相同的方式，执行本制造的示例。可以以与制造的示例1的方式相同的方式，执行与制造的示例1中制造的半导体装置共同的组成元件的制造。
首先，如图14(a)中所示，准备支撑基板24，以及根据需要，支撑基板24的表面经受诸如湿法清洗、干法清洗、平坦化或粗糙化的处理。可以使用诸如硅、蓝宝石或GaAs的半导体晶圆材料或者金属、石英、玻璃、陶瓷、印刷板等，作为能够保证支撑基板24的足够刚性的材料。在本示例中，提供有热氧化膜的0.725μm厚的硅晶圆用作支撑基板24。
接着，如图14(b)中所示，在支撑基板24的一个表面上形成有机树脂层12。除了有机树脂层提供在支撑基板中之外，可以以与制造的示例1的方式相同的方式来形成有机树脂层。在本示例中，形成由10μm厚的聚酰亚胺树脂制成的有机树脂层。
当在制造的本示例中形成金属图案22时，可以在支撑基板24的一个表面上，在预定的位置中形成具有预定形状的金属图案22，然后提供有机树脂层。可替选地，可以在形成有机树脂层12之后提供金属图案。
使用电解电镀法、非电解电镀法、气相沉积法、溅射法、CVD法、通过加热和增压的按压-焊接金属的方法、印刷法、形成具有接合引线的立柱凸块方法、转印膏材料的方法等，可以在形成有机树脂层12之前形成金属图案22。如果担心由于归因于在金属框架11的开口内暴露的金属图案22的金属污染，则可以使用诸如镍的阻挡材料来形成金属图案。可替选地，可以用阻挡材料涂敷金属图案22的暴露表面。可以使用电解电镀法、非电解电镀法、溅射法、溶胶-凝胶法、气相沉积法或CVD法来形成涂层。
在形成了有机树脂层12之后形成金属图案22的情况下，如果感光材料用于有机树脂层12，则可以通过光刻的方式来形成金属图案22。如果使用非感光材料(或者具有低的图案分辨率的感光材料)，则通过利用激光加工法、干蚀刻法或喷砂法形成开口图案，然后在开口图案的开口中提供导电体，可以形成金属图案22。
具体来说，可以例如以下面的方式形成金属图案。首先，利用溅射法，在支撑基板24的表面上形成供电层。此后，利用电解电镀法，形成由10μm厚的镍膜制成的金属图案22。接着，10μm厚的聚酰亚胺树脂层被形成为有机树脂层12，以便覆盖金属图案22，然后进行CMP(化学机械抛光)以暴露金属图案22。
接着，如图14(c)中所示，在有机树脂层12上，形成将用作金属框架11的金属层25。可以使用电解电镀法、非电解电镀法、溅射法、溶胶-凝胶法、气相沉积法、CVD法或其组合作为形成金属层25的方法。可替选地，与支撑基板24相对应的板型金属层25可以被分开地准备并且接合到有机树脂层12上。当接合板型金属层时，在有机树脂层12本身具有粘附性的条件下，金属层可以直接接合到有机树脂层12，或者可以利用粘合剂接合金属层。在形成金属层25之前，根据需要，可以在有机树脂层12的表面上进行诸如湿法清洗、干法清洗、平坦化或粗糙化的处理。
用于金属层25的材料的示例包括铜、镍、铝、金、银、钯、铂、铁、不锈钢、锌、镁、钛、42-合金、铬、钒、铑、钼和钴。根据需要，可以使用从这些金属中选择的仅一种金属或者多个材料，以及金属层可以具有单层结构或者由多个金属构成的层压结构。在这些金属之中，从成本、可加工性等观点看，可优选的是铜或铜合金。在本示例中，使用电解电镀法，形成由铜制成的125μm厚的金属层。
接着，如图14(d)中所示，在金属层25中提供开口，以形成金属框架11。在本示例中，使用环氧基抗蚀剂材料作为蚀刻掩模来湿法蚀刻金属层25，然后去除蚀刻掩模，由此形成金属框架11。在制造的本示例中，提供不具有开口的金属层25，然后加工该金属层以形成金属框架11。可替选地，在形成金属层25的步骤中，可以使用电镀抗蚀剂来形成具有开口的金属框架11(图14(c))。
接着，如图14(e)中所示，在插入粘附层15的情况下，半导体芯片14接合到金属框架11的开口内的有机树脂层12。在本示例中，使用110μm厚的半导体芯片14，以及形成由聚酰亚胺基材料制成的15μm厚的粘附层15。
接着，如图14(f)中所示，在金属框架11的开口内的侧表面与半导体芯片14的侧表面之间的间隙中填充绝缘材料，以形成填充层15。在本示例中，使用不含填充剂的环氧基有机材料作为绝缘材料来形成填充层，该填充层的上表面被定位成比半导体芯片的上表面低大致3μm。
接着，如图14(g)中所示，形成互连结构21。在本示例中，使用半添加法(使用溅射法形成供电层)来形成10μm厚的铜互连。此外，在本示例中，由聚酰亚胺树脂制成的10μm厚的绝缘层形成在金属框架与互连层之间、半导体芯片与互连层之间、下层侧互连层与上层侧互连层之间以及互连层与外部端子之间。另外，在本示例中，使用电镀柱的方法来形成由铜制成的通孔。以下面的方式来形成外部端子20。首先，采用用作供电层的溅射膜，使用半添加法来形成10μm厚的铜图案。接着，形成阻焊剂(未示出)，以及只在阻焊剂的开口内的铜膜上依次层压3μm厚的镍膜(未示出)和0.5μm厚的金膜(未示出)，使得外部端子的最上表面由金形成。
在完成了上述步骤之后，去除支撑基板24。用于去除支撑基板24的方法的示例包括：使用提供有分离层的支撑基板以及通过利用分离层的粘附度低来分离支撑基板的分离法；透明基板用作支撑基板并且激光或紫外光使与支撑基板接触的材料变质以降低其粘附度，由此分离支撑基板的方法；蚀刻支撑基板的方法；抛光支撑基板的方法；使用诸如水刀或切片机的切割装置的分离方法；以及使用以上方法的组合的方法。在本示例中，通过利用硅的热氧化膜和铜之间的粘附度低来分离支撑基板。
如图15中所示，可以在有机树脂层和支撑基板24之间，通过利用分离层的粘附度低来用于分离支撑基板的分离层26被形成。如在本示例性实施例中，分离层可以提供在支撑基板24上，或者分离层可以形成在有机树脂层上。
虽然在本示例中在支撑基板24的一个表面上形成半导体装置，但是可以在支撑基板24的两侧上形成半导体装置。
虽然参照本发明的示例性实施例已经具体示出并且描述了本发明，但是本发明不限于这些实施例。本领域的普通技术人员将理解的是，在不脱离由权利要求限定的本发明的精神和范围的情况下，可以在本发明中做形式和细节上的各种改变。
该申请基于并要求2006年11月6日提交的日本专利申请No.2006-300681的优先权的权益，其公开的全部内容通过引用结合于此。

Claims (18)

1.一种用于制造半导体装置的方法，所述半导体装置包括：
金属框架，包括贯通的开口；
半导体芯片，提供在所述开口内；
绝缘层，提供在所述金属框架的上表面上，使得绝缘层覆盖所述半导体芯片的上表面，该上表面是所述半导体芯片的电路形成表面；
互连层，在插入所述绝缘层的绝缘材料的情况下，只提供在所述金属框架的上表面侧，所述互连层电连接到所述半导体芯片的电路；
通孔导体，提供在所述半导体芯片的上表面上，以将所述半导体芯片的所述电路与所述互连层彼此电连接；
树脂层，提供在所述金属框架的下表面上；以及
金属图案，所述金属图案由填充贯通所述树脂层的开口的金属制成，所述金属图案至少提供在所述半导体芯片的下表面的正下方的区域中，
所述方法包括：
在金属基材的一个表面上形成金属图案；
形成覆盖所述金属图案的树脂层；
通过从所述金属基材的另一表面侧在所述金属基材中形成开口，使得所述金属图案被保留来得到金属框架；
在所述半导体芯片的电路形成表面面朝上的情况下，将半导体芯片安装在所述开口内；
形成覆盖所述金属框架和所述半导体芯片的绝缘层；
形成连接到所述半导体芯片的上表面的导电部分的通孔导体；
形成电连接到所述通孔导体的互连层；以及
去除所述树脂层，使得所述金属图案被暴露。
2.根据权利要求1所述的用于制造半导体装置的方法，其中在安装所述半导体芯片中，在插入粘附层的情况下，将所述半导体芯片接合到金属框架的开口内的树脂层和金属图案上。
3.根据权利要求1所述的用于制造半导体装置的方法，进一步包括在所述开口内安装的所述半导体芯片的侧表面与所述金属框架的所述开口内的侧表面之间的间隙中填充绝缘材料。
4.根据权利要求1所述的用于制造半导体装置的方法，其中：
所述树脂层从所述金属框架的下表面延伸到所述半导体芯片的下表面的正下方的区域；以及
所述金属图案包括在所述半导体芯片的下表面的正下方的区域内提供的图案部分以及连接到所述图案部分并且延伸到所述金属框架的下表面上的线性图案部分。
5.一种用于制造半导体装置的方法，所述半导体装置包括：
金属框架，包括贯通的开口；
半导体芯片，提供在所述开口内；
绝缘层，提供在所述金属框架的上表面上，使得绝缘层覆盖所述半导体芯片的上表面，该上表面是所述半导体芯片的电路形成表面；
互连层，在插入所述绝缘层的绝缘材料的情况下，只提供在所述金属框架的上表面侧，所述互连层电连接到所述半导体芯片的电路；
通孔导体，提供在所述半导体芯片的上表面上，以将所述半导体芯片的所述电路与所述互连层彼此电连接；
树脂层，提供在所述金属框架的下表面上；以及
金属图案，所述金属图案由填充贯通所述树脂层的开口的金属制成，所述金属图案至少提供在所述半导体芯片的下表面的正下方的区域中，
所述方法包括：
在支撑基板上形成金属图案；
在插入树脂层的情况下，将支撑基板和金属基材彼此接合；
通过在所述金属基材中形成开口，使得所述树脂层被暴露来得到金属框架；
在所述半导体芯片的电路形成表面面朝上的情况下，将半导体芯片安装在所述开口内；
形成绝缘层，以便覆盖所述金属框架和所述半导体芯片；
形成连接到所述半导体芯片的上表面的导电部分的通孔导体；
形成电连接到所述通孔导体的互连层；以及
将所述树脂层和所述支撑基板彼此分离。
6.根据权利要求5所述的用于制造半导体装置的方法，其中：
在形成金属图案之后形成树脂层；以及
在将支撑基板和金属基材接合之前，通过去除在金属图案上的树脂层的一部分，来暴露金属图案。
7.根据权利要求5所述的用于制造半导体装置的方法，其中：
在形成金属图案之前，在支撑基板上形成树脂层；以及
通过在树脂层中形成开口图案并且在开口图案的开口中提供导电体来得到金属图案。
8.根据权利要求5至7中的任何一项所述的用于制造半导体装置的方法，进一步包括在所述支撑基板上或者在所述树脂层上提供分离层，使得在插入所述分离层的情况下所述支撑基板接合到所述树脂层。
9.根据权利要求5至7中的任何一项所述的用于制造半导体装置的方法，其中在安装所述半导体芯片中，在插入粘附层的情况下，将所述半导体芯片接合到金属框架的开口内的树脂层和金属图案上。
10.根据权利要求5至7中的任何一项所述的用于制造半导体装置的方法，进一步包括在所述开口内安装的所述半导体芯片的侧表面与所述金属框架的所述开口内的侧表面之间的间隙中填充绝缘材料。
11.根据权利要求5至7中的任何一项所述的用于制造半导体装置的方法，其中：
所述树脂层从所述金属框架的下表面延伸到所述半导体芯片的下表面的正下方的区域；以及
所述金属图案包括在所述半导体芯片的下表面的正下方的区域内提供的图案部分以及连接到所述图案部分并且延伸到所述金属框架的下表面上的线性图案部分。
12.一种用于制造半导体装置的方法，所述半导体装置包括：
金属框架，包括贯通的开口；
半导体芯片，提供在所述开口内；
绝缘层，提供在所述金属框架的上表面上，使得绝缘层覆盖所述半导体芯片的上表面，该上表面是所述半导体芯片的电路形成表面；
互连层，在插入所述绝缘层的绝缘材料的情况下，只提供在所述金属框架的上表面侧，所述互连层电连接到所述半导体芯片的电路；
通孔导体，提供在所述半导体芯片的上表面上，以将所述半导体芯片的所述电路与所述互连层彼此电连接；
树脂层，提供在所述金属框架的下表面上；以及
金属图案，所述金属图案由填充贯通所述树脂层的开口的金属制成，所述金属图案至少提供在所述半导体芯片的下表面的正下方的区域中，
所述方法包括：
在支撑基板上形成金属图案；
在支撑基板上形成树脂层和包括开口的金属框架；
在所述半导体芯片的电路形成表面面朝上的情况下，将半导体芯片安装在所述金属框架的所述开口内；
形成覆盖所述金属框架和所述半导体芯片的绝缘层；
形成连接到所述半导体芯片的上表面的导电部分的通孔导体；
形成电连接到所述通孔导体的互连层；以及
将所述树脂层和所述支撑基板彼此分离。
13.根据权利要求12所述的用于制造半导体装置的方法，其中：
在形成金属图案之后形成树脂层；以及
在形成金属框架之前，通过去除在金属图案上的树脂层的一部分，来暴露金属图案。
14.根据权利要求12所述的用于制造半导体装置的方法，其中：
在形成金属图案之前，在支撑基板上形成树脂层；以及
通过在所述树脂层中形成开口图案并且在开口图案的开口中提供导电体来得到金属图案。
15.根据权利要求12至14中的任何一项所述的用于制造半导体装置的方法，进一步包括在所述支撑基板上或者在所述树脂层上提供分离层，使得在插入所述分离层的情况下所述支撑基板接合到所述树脂层。
16.根据权利要求12至14中的任何一项所述的用于制造半导体装置的方法，其中在安装所述半导体芯片中，在插入粘附层的情况下，将所述半导体芯片接合到金属框架的开口内的树脂层和金属图案上。
17.根据权利要求12至14中的任何一项所述的用于制造半导体装置的方法，进一步包括在所述开口内安装的所述半导体芯片的侧表面与所述金属框架的所述开口内的侧表面之间的间隙中填充绝缘材料。
18.根据权利要求12至14中的任何一项所述的用于制造半导体装置的方法，其中：
所述树脂层从所述金属框架的下表面延伸到所述半导体芯片的下表面的正下方的区域；以及
所述金属图案包括在所述半导体芯片的下表面的正下方的区域内提供的图案部分以及连接到所述图案部分并且延伸到所述金属框架的下表面上的线性图案部分。
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4627775B2 (ja) * 2007-12-27 2011-02-09 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法。
KR101193291B1 (ko) * 2008-02-07 2012-10-19 스미토모 베이클리트 컴퍼니 리미티드 반도체용 필름, 반도체 장치의 제조 방법 및 반도체 장치
US8093704B2 (en) * 2008-06-03 2012-01-10 Intel Corporation Package on package using a bump-less build up layer (BBUL) package
JP5673673B2 (ja) * 2010-04-06 2015-02-18 日本電気株式会社 機能素子内蔵基板
JP2011253879A (ja) * 2010-06-01 2011-12-15 Nec Corp 半導体素子及び半導体内蔵基板
JP2011253911A (ja) * 2010-06-01 2011-12-15 Shinko Electric Ind Co Ltd 配線基板
CN102376674B (zh) * 2010-08-04 2013-06-26 欣兴电子股份有限公司 嵌埋有半导体元件的封装结构
KR20140001210A (ko) * 2010-10-06 2014-01-06 더 차레스 스타크 드레이퍼 래보레이토리, 인코포레이티드 인터포저, 전자 모듈 및 그의 제조 방법
JP2012119597A (ja) * 2010-12-03 2012-06-21 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2012146963A (ja) * 2010-12-20 2012-08-02 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法及び半導体パッケージ
US9269685B2 (en) 2011-05-09 2016-02-23 Infineon Technologies Ag Integrated circuit package and packaging methods
US9425116B2 (en) 2011-05-09 2016-08-23 Infineon Technologies Ag Integrated circuit package and a method for manufacturing an integrated circuit package
US9105562B2 (en) 2011-05-09 2015-08-11 Infineon Technologies Ag Integrated circuit package and packaging methods
US9142426B2 (en) * 2011-06-20 2015-09-22 Cyntec Co., Ltd. Stack frame for electrical connections and the method to fabricate thereof
EP2555039B1 (en) * 2011-08-05 2017-08-23 Samsung Electronics Co., Ltd. Electrofluidic chromatophore (EFC) display apparatus
US8686556B2 (en) * 2011-10-05 2014-04-01 Flipchip International, Llc Wafer level applied thermal heat sink
WO2013057867A1 (ja) * 2011-10-21 2013-04-25 パナソニック株式会社 半導体装置
DE102012112328A1 (de) * 2011-12-15 2013-06-20 Infineon Technologies Ag Integrierter-Schaltkreis-Gehäuse und Häusungsverfahren
JP5729290B2 (ja) * 2011-12-16 2015-06-03 富士通株式会社 半導体装置の製造方法、電子装置の製造方法及び基板
US10373930B2 (en) * 2012-08-10 2019-08-06 Cyntec Co., Ltd Package structure and the method to fabricate thereof
US9735087B2 (en) * 2012-09-20 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level embedded heat spreader
JP2014072279A (ja) * 2012-09-28 2014-04-21 Dainippon Printing Co Ltd 部品内蔵配線基板の製造方法
US9171794B2 (en) 2012-10-09 2015-10-27 Mc10, Inc. Embedding thin chips in polymer
US9320149B2 (en) * 2012-12-21 2016-04-19 Intel Corporation Bumpless build-up layer package including a release layer
US9059130B2 (en) * 2012-12-31 2015-06-16 International Business Machines Corporation Phase changing on-chip thermal heat sink
JP2014158010A (ja) * 2013-01-15 2014-08-28 Ngk Spark Plug Co Ltd 配線基板の製造方法
US10134689B1 (en) 2013-02-28 2018-11-20 Maxim Integrated Products, Inc. Warpage compensation metal for wafer level packaging technology
US20140284040A1 (en) * 2013-03-22 2014-09-25 International Business Machines Corporation Heat spreading layer with high thermal conductivity
CN108601247A (zh) * 2013-05-22 2018-09-28 株式会社村田制作所 树脂多层基板
CN104283403A (zh) * 2013-07-12 2015-01-14 Tdk株式会社 电源装置
CN103489858A (zh) * 2013-09-30 2014-01-01 南通富士通微电子股份有限公司 晶圆封装方法
DE102014104819A1 (de) * 2014-03-26 2015-10-01 Heraeus Deutschland GmbH & Co. KG Träger und/oder Clip für Halbleiterelemente, Halbleiterbauelement und Verfahren zur Herstellung
JP6230124B2 (ja) * 2014-12-05 2017-11-15 太陽誘電株式会社 撮像素子内蔵基板及びその製造方法、並びに撮像装置
KR102139755B1 (ko) * 2015-01-22 2020-07-31 삼성전기주식회사 인쇄회로기판 및 그 제조방법
DE102015104956A1 (de) * 2015-03-31 2016-10-06 Infineon Technologies Ag Gedruckte Leiterplatte mit einem Leiterrahmen mit eingefügten gehäusten Halbleiterchips
JP6517629B2 (ja) * 2015-08-20 2019-05-22 株式会社東芝 平面型アンテナ装置
JP2017050313A (ja) * 2015-08-31 2017-03-09 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2017050315A (ja) * 2015-08-31 2017-03-09 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP6716363B2 (ja) * 2016-06-28 2020-07-01 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージ及びその製造方法
CN106793483A (zh) * 2016-12-30 2017-05-31 广州市铭基电子实业有限公司 一种复合基板及其制备方法
IT201700000518A1 (it) * 2017-01-03 2018-07-03 St Microelectronics Srl Dispositivo a semiconduttore, circuito e procedimento corrispondenti
EP3355347A1 (de) * 2017-01-31 2018-08-01 Siemens Aktiengesellschaft Kontaktierungsvorrichtung eines leistungshalbleiter
JP6928896B2 (ja) * 2017-07-05 2021-09-01 大日本印刷株式会社 実装基板及び実装基板の製造方法
US10510595B2 (en) 2018-04-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages and methods of forming the same
JP7085908B2 (ja) * 2018-06-13 2022-06-17 住友電工デバイス・イノベーション株式会社 半導体装置
TWI677949B (zh) 2018-11-21 2019-11-21 華邦電子股份有限公司 半導體元件
KR20210020198A (ko) * 2019-08-13 2021-02-24 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US11670563B2 (en) * 2021-06-24 2023-06-06 STATS ChipPAC Pte. Ltd. Thermally enhanced FCBGA package
WO2023149133A1 (ja) * 2022-02-02 2023-08-10 株式会社レゾナック 半導体パッケージ及び半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2613046Y (zh) * 2003-04-17 2004-04-21 威盛电子股份有限公司 芯片封装结构

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2950290B2 (ja) 1997-06-27 1999-09-20 日本電気株式会社 高周波集積回路装置およびその製造方法
JP3277997B2 (ja) 1999-06-29 2002-04-22 日本電気株式会社 ボールグリッドアレイパッケージとその製造方法
JP2001185653A (ja) 1999-10-12 2001-07-06 Fujitsu Ltd 半導体装置及び基板の製造方法
JP3691995B2 (ja) 1999-11-12 2005-09-07 新光電気工業株式会社 半導体パッケージ及びその製造方法並びに半導体装置
JP2002016173A (ja) 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体装置
JP4883843B2 (ja) 2000-12-15 2012-02-22 イビデン株式会社 プリント配線板
JP4033639B2 (ja) 2000-12-15 2008-01-16 イビデン株式会社 多層プリント配線板
JP4052955B2 (ja) 2003-02-06 2008-02-27 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2004335641A (ja) 2003-05-06 2004-11-25 Canon Inc 半導体素子内蔵基板の製造方法
JP4339739B2 (ja) 2004-04-26 2009-10-07 太陽誘電株式会社 部品内蔵型多層基板
TWI301660B (en) * 2004-11-26 2008-10-01 Phoenix Prec Technology Corp Structure of embedding chip in substrate and method for fabricating the same
TWI245388B (en) * 2005-01-06 2005-12-11 Phoenix Prec Technology Corp Three dimensional package structure of semiconductor chip embedded in substrate and method for fabricating the same
TWI269423B (en) * 2005-02-02 2006-12-21 Phoenix Prec Technology Corp Substrate assembly with direct electrical connection as a semiconductor package
TWI293202B (en) * 2005-11-23 2008-02-01 Phoenix Prec Technology Corp Carrier board structure with semiconductor component embedded therein

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2613046Y (zh) * 2003-04-17 2004-04-21 威盛电子股份有限公司 芯片封装结构

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CN101536181B (zh) 2012-06-06
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