WO2008056499A1 - Semiconductor device and method for manufacturing same - Google Patents

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layer
semiconductor device
metal frame
metal
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Katsumi Kikuchi
Shintaro Yamamichi
Hideya Murai
Katsumi Maeda
Takuo Funaya
Kentaro Mori
Takehiko Maeda
Masaya Kawano
Yuuji Kayashima
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Nec Corporation
Nec Electronics Corporation
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Definitions

  • the present invention relates to a semiconductor device incorporating a semiconductor chip and a method for manufacturing the same.
  • a board having a through-hole such as a build-up board is generally used.
  • the through-hole is thick and the pitch of the through-hole is large, it is difficult to reduce the thickness, miniaturize, and increase the density. Furthermore, it is not suitable for high-speed signal transmission due to the presence of through-holes.
  • a thin substrate such as a tape substrate is also used, but the wiring layer is limited to a single layer or two layers due to the manufacturing method, and the tape base material is greatly expanded and contracted. Since it is inferior to the yield-up substrate, it is difficult to increase the density.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-185653 describes a metal isotropic force having an opening in the center on a multilayer organic insulating substrate having a wiring layer and a via. There is disclosed a semiconductor device in which a frame body is provided and a semiconductor chip is mounted on the opening using bumps.
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-144245
  • a frame-shaped metal plate having an opening is provided on a multilayer resin wiring board, and a semiconductor chip is mounted using bumps in the opening.
  • An improved semiconductor package is disclosed.
  • Patent Document 3 Japanese Patent Laid-Open No. 2002-161773 discloses a substrate having a recess made of a bottom plate and a resin frame material, a semiconductor chip mounted in the recess, and the semiconductor chip and the substrate.
  • a semiconductor device including an organic insulating layer, a metal via, and a multilayer wiring structure provided so as to cover the surface is disclosed.
  • Patent Document 4 Japanese Patent Application Laid-Open No. 2002-246506 discloses a resin substrate having a recess, an IC chip mounted in the recess, and a multi-layer provided so as to cover the IC chip and the substrate surface.
  • a multilayer printed wiring board having a layer wiring structure is disclosed.
  • a multilayer printed wiring board comprising a board-shaped heat sink and a resin layer having an opening therethrough, an IC chip mounted on the opening of the board, and a multilayer wiring structure thereon. ing.
  • Patent Document 5 Japanese Patent Laid-Open No. 2004-335641
  • a step of placing the second sheet so that the semiconductor chip is accommodated in the opening a step of laminating a third sheet comprising a resin layer and a conductive layer with the resin layer facing down, and the first and second layers
  • thermocompression bonding the third sheet the step of electrically connecting the electrode portion of the semiconductor chip and the conductive layer of the third sheet, and the patterning of the conductive layer of the third sheet
  • a method for manufacturing a semiconductor element built-in substrate having a step of forming a wiring is disclosed.
  • Patent Document 6 Japanese Patent Laid-Open No. 2005-31124 describes a core layer in which metal layers are laminated via a resin layer and openings having different heights are formed, and the inside of the opening of the core layer.
  • a multi-layer board with built-in components that includes electronic components mounted on the board and wiring structures formed on both sides of the core layer It is disclosed.
  • a resin is used for the frame material around the semiconductor chip.
  • a wiring structure including a resin insulating layer is provided only on one side in order to reduce the thickness, warping is likely to occur due to the difference in thermal contraction rate of the resin material.
  • warping occurs, defects in the connection portion between the semiconductor chip and the wiring tend to occur, and it becomes difficult to mount the semiconductor chip mounting substrate on another substrate.
  • stress is generated in the semiconductor chip, which may cause deterioration of element characteristics.
  • it is difficult to reduce the thickness of the semiconductor device by increasing the thickness of the frame member or the substrate having the recesses or providing a reinforcing plate.
  • the semiconductor chip that is a heat source is surrounded by the resin that forms the multilayer wiring structure and the resin that forms the frame material. In rare cases, there is a problem with low heat dissipation!
  • Patent Document 6 aims to incorporate electronic components of different sizes (heights) into a substrate, and the core layer that accommodates the electronic components has a laminated structure of a resin layer and a plurality of metal layers. However, it is not intended to reduce the thickness. In addition, there is a problem that the number of manufacturing processes increases because a lamination process is required in forming the core layer.
  • An object of the present invention is to provide a high-density and thin semiconductor device having excellent element characteristics and reliability, and a simple manufacturing method thereof.
  • a semiconductor chip provided in the opening
  • An insulating layer provided on the upper surface of the metal frame so as to cover an upper surface which is a circuit forming surface of the semiconductor chip;
  • a wiring layer that is provided only on the upper surface side of the metal frame through the insulating material of the insulating layer and is electrically connected to the circuit of the semiconductor chip;
  • a via conductor provided on an upper surface of the semiconductor chip and electrically connecting a circuit of the semiconductor chip and the wiring layer;
  • a semiconductor device having a resin layer provided on a lower surface of the metal frame.
  • the resin layer is provided from the lower surface of the metal frame to a region immediately below the lower surface of the semiconductor chip,
  • the metal pattern is provided only in a region immediately below the lower surface of the semiconductor chip.
  • the resin layer is provided from the lower surface of the metal frame to a region immediately below the lower surface of the semiconductor chip,
  • the metal pattern has a pattern portion provided in a region immediately below the lower surface of the semiconductor chip, and a line pattern portion connected to the pattern portion and extending to the lower surface of the metal frame.
  • the resin layer is provided in a region directly below the lower surface of the metal frame and the lower surface of the semiconductor chip,
  • a heat conductor comprising a second conductor provided in the insulating layer and contacting the upper surface of the metal frame; and a conductor layer on the insulating layer connected to the first conductor and the second conductor.
  • An upper insulating layer provided on the upper surface side of the insulating layer, a via conductor provided in the upper insulating layer, and a lower wiring layer via the via conductor One or a plurality of wiring structure layers including a wiring layer provided on the upper surface of the upper insulating layer to be connected, and an uppermost insulating layer constituting the uppermost layer and a via conductor provided in the uppermost insulating layer And provided on the upper surface of the uppermost insulating layer electrically connected to the lower wiring layer through this via conductor. 19.
  • the semiconductor device according to any one of items 1 to 18, which has an external terminal.
  • an opening is provided so that the resin layer is exposed from the other surface side to form a metal frame
  • a semiconductor chip is mounted in the opening with the circuit forming surface facing up,
  • a method of manufacturing a semiconductor device wherein a wiring layer electrically connected to the via conductor is formed.
  • Forming a metal frame by providing an opening in the metal base so as to leave the metal pattern from the other surface side,
  • a semiconductor chip is mounted in the opening with the circuit forming surface facing up,
  • a method of manufacturing a semiconductor device wherein the resin layer is removed so that the metal pattern is exposed.
  • a support substrate and a metal substrate are bonded through a resin layer
  • An opening is provided in the metal base so that the resin layer is exposed to form a metal frame, and a semiconductor chip is mounted in the opening with a circuit forming surface facing up,
  • a semiconductor chip is mounted with the circuit forming surface facing up, and an insulating layer is formed so as to cover the metal frame and the semiconductor chip,
  • a method for manufacturing a semiconductor device wherein the resin layer and the support substrate are separated.
  • the present invention it is possible to provide a high-density and thin semiconductor device excellent in element characteristics and reliability, and a simple manufacturing method thereof.
  • FIG. 1 is a schematic cross-sectional view of a first embodiment of a semiconductor device of the present invention.
  • FIG. 2 is a schematic cross-sectional view of another example of the first embodiment of the semiconductor device of the present invention.
  • FIG. 3 is a schematic cross-sectional view of another example of the first embodiment of the semiconductor device of the present invention.
  • FIG. 4 is a schematic cross-sectional view of another example of the first embodiment of the semiconductor device of the present invention.
  • FIG. 5 is a schematic cross-sectional view of another example of the first embodiment of the semiconductor device of the present invention.
  • FIG. 6 is a schematic cross-sectional view of another example of the first embodiment of the semiconductor device of the present invention.
  • FIG. 7 is a schematic cross-sectional view of a second embodiment of a semiconductor device of the present invention.
  • FIG. 8A is a schematic cross-sectional view of a third embodiment of a semiconductor device of the present invention.
  • FIG. 8B is a schematic perspective view of the third embodiment of the semiconductor device of the present invention.
  • FIG. 9A is a schematic cross-sectional view of another example of the third embodiment of the semiconductor device of the present invention.
  • FIG. 9B is a schematic perspective view of another example of the third embodiment of the semiconductor device of the present invention.
  • FIG. 9C is a schematic perspective view of another example of the third embodiment of the semiconductor device of the present invention.
  • FIG. 10A is a schematic cross-sectional view of a fourth embodiment of a semiconductor device of the present invention.
  • FIG. 10B is a schematic perspective view of the fourth embodiment of the semiconductor device of the present invention.
  • FIG. 10C is a schematic perspective view of another example of the fourth embodiment of the semiconductor device of the present invention.
  • FIG. 10D is a schematic perspective view of another example of the fourth embodiment of the semiconductor device of the present invention.
  • FIG. 10E is a schematic perspective view of another example of the fourth embodiment of the semiconductor device of the present invention.
  • FIG. 11 is a process cross-sectional view illustrating the method for manufacturing a semiconductor device of the present invention.
  • FIG. 12 is a process cross-sectional view illustrating another example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 13 is a process cross-sectional view illustrating another example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 14 is a process cross-sectional view illustrating another example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 15 is a process cross-sectional view illustrating another example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 1 is a schematic cross-sectional view showing an example of the configuration of the semiconductor device of the present invention.
  • a semiconductor chip 14 is mounted via a bonding layer 15 in a recess of a base substrate 13 composed of a metal frame 11 and an organic resin layer 12.
  • a groove between the semiconductor chip 14 and the metal frame 11 is filled with an insulating material, and a filling layer 16 is formed.
  • a wiring structure 21 is provided on the base substrate 13 on which the semiconductor chip 14 is mounted.
  • the wiring layer 17 is formed via the insulating layer 18, and the upper layer side wiring and the lower layer side wiring are electrically connected via vias.
  • the external terminal 1 of the semiconductor chip is electrically connected to the upper wiring layer 17 through the via 19a.
  • An external terminal 20 is provided on the uppermost surface of the wiring structure 21, and the external terminal 20 is electrically connected to the semiconductor chip 14 via a via 19 and a wiring layer 17 provided in the insulating layer 18.
  • the frame body 11 that forms the periphery of the semiconductor chip 14 is made of only a metal that is more rigid than the resin, and the resin layer provided on the lower surface side of the metal frame body is made of metal. Since stress due to shrinkage of the insulating layer 18 provided on the upper surface side of the frame can be relieved, warping and undulation of the semiconductor device during and after the manufacturing process can be suppressed. Since warpage and undulation can be suppressed in the manufacturing process, it is possible to accurately form wiring layers and vias provided in the insulating layer. Further, since warping and undulation of the completed semiconductor device can be suppressed, reliability can be improved and mounting on another substrate or the like can be performed with high accuracy. As a result, the semiconductor device can be thinned.
  • the frame 11 is made of metal, heat dissipation can be improved, and the operation of the element can be stabilized.
  • Examples of the metal constituting the metal frame 11 include copper, nickel, aluminum, gold, silver, noradium, platinum, iron, stainless steel, zinc, magnesium, titanium, 42 alloy, chromium, vanadium, rhodium, Molybdenum and cobalt can be used, and these single materials or a plurality of materials may be used, and a single layer or a laminated structure of a plurality of metals may be used as necessary.
  • copper or a copper alloy is suitable in terms of cost, workability, and the like.
  • a barrier material such as nickel can be used, and a coating layer made of such a barrier material may be provided.
  • the thickness of the metal body frame 11 may be appropriately selected according to the thickness of the semiconductor chip 14 to be mounted.
  • FIG. 1 when the circuit formation surface (upper surface) of the semiconductor chip 14 and the upper surface of the metal frame 11 are substantially at the same position, the stability when the wiring structure 21 is provided is improved and fine connection is made. And it becomes easy to form wiring.
  • FIG. 2 when the upper surface of the semiconductor chip 14 protrudes from the upper surface of the metal frame 11, fine electrical connection is facilitated, and it is possible to cope with a narrow pitch. Interference between the tool and the metal frame 11 when mounting on the base substrate 13 is reduced, and mounting accuracy can be improved.
  • FIG. 3 when the upper surface of the semiconductor chip 14 is in a position recessed from the upper surface of the metal frame 11, it is easy to prevent chipping and peeling at the end of the semiconductor chip 14. Become.
  • the metal frame 11 is obtained by the force S obtained by forming an opening by etching after providing the organic resin layer 12 on the metal plate.
  • the semiconductor chip 14 having a thickness of 110 m is mounted via the adhesive layer 15 having a thickness of 15 m on the opening of the metal frame 11 made of copper having a thickness of 125 m.
  • the organic resin layer 12 provided on the lower surface side of the metal frame can be formed of, for example, a photosensitive or non-photosensitive organic material.
  • the organic material include epoxy resin, epoxide acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocyclobutene), PBO (polybenzoxazole), polynorbornene resin, and glass cloth.
  • a material obtained by impregnating these resins into a woven fabric or non-woven fabric formed of aramid fibers or the like can be used.
  • materials obtained by impregnating polyimide resin, cocoon, and woven fabric with nonwoven fabric have excellent mechanical properties such as film strength, tensile elastic modulus, and elongation at break, and high reliability is obtained. It is preferred because it can.
  • the force with which the organic resin layer 12 is provided so as to completely cover the metal frame 11 is not limited to this, and the entire lower surface of the metal frame 11 is not limited to this. You don't have to cover it.
  • a polyimide resin having a thickness of 10 ⁇ is used and has the same size as the metal frame 11.
  • the semiconductor chip 14 has the opposite surface (lower surface) to the circuit forming surface (upper surface) bonded to the organic resin layer 12 via the adhesive layer 15.
  • a semiconductor chip 14 whose thickness is reduced by back grinding can be used as necessary.
  • a semiconductor chip I 4 having a thickness of 110 m is used.
  • the adhesive layer 15 is used to join the semiconductor chip 14 and the organic resin layer 12, for example, an organic material such as epoxy, polyimide, acrylic, urethane, epoxy acrylate, A material mainly composed of silver paste or solder material can be used.
  • the organic resin layer 12 itself has adhesive performance, the semiconductor chip 14 may be directly bonded onto the organic resin layer 12 as shown in FIG.
  • the organic resin layer 12 having adhesiveness it is possible to use an organic material having thermoplasticity or an organic resin in a state where the curing reaction is completed. In this embodiment, a 15 m thick adhesive layer made of polyimide material is formed. did.
  • the filling layer 16 is made of an insulating material embedded in a gap existing between the side surface of the semiconductor chip 14 and the inner side surface of the opening of the metal frame 11. This gap is formed in order to avoid tool interference when mounting the semiconductor chip 14 in the opening of the metal frame 11.
  • the insulating material include organic materials such as epoxy-based, polyimide-based, acrylic-based, urethane-based, and epoxide acrylate resins, and inorganic materials such as silica, alumina, and titanium oxide.
  • a material to which a filler is added can be used.
  • the filling layer can be formed with this material.
  • the filling layer 16 has an upper surface at the same position as the upper surface of the semiconductor chip 14 1S may protrude from the upper surface of the semiconductor chip as shown in FIG. 6, or as shown in FIG. It may be in a position recessed from the upper surface of the semiconductor chip.
  • the upper surface of the filling layer 16 protrudes, the end portion of the semiconductor chip 14 can be protected, and the end portion can be prevented from chipping and peeling. Further, the stress applied to the semiconductor chip 14 by the wiring structure 21 can be relaxed, and the reliability can be improved.
  • the upper surface of the filling layer 16 exists at a position recessed from the upper surface of the semiconductor chip 14, the filling amount of the insulating material can be easily controlled, and the semiconductor device can be manufactured stably.
  • the upper surface of the filling layer 16 has a structure protruding from the upper surface of the semiconductor chip and the upper surface of the metal frame, and a structure recessed from the upper surface of the semiconductor chip and the upper surface of the metal frame. You can also. In these cases, effects obtained by combining the respective advantages can be obtained.
  • a filler is included as an insulating material! /, Na! /, An epoxy organic material is used, and a filling layer is formed in which the top surface of the filling layer is about 3 inches lower than the top surface of the semiconductor chip.
  • the wiring structure 21 includes an insulating layer, a wiring layer on the insulating layer, a via provided in the insulating layer, and an external terminal 20 provided on the uppermost surface.
  • the wiring layer 17 and the insulating layer 18 Are stacked alternately.
  • the terminal 1 to the external terminal 20 of the semiconductor chip 14 are electrically connected via a via layer and a wiring layer provided in the insulating layer 18.
  • the terminal 1 of the semiconductor chip is directly connected to the via 19a in the insulating layer without passing through the bump.
  • Examples of the material of the wiring layer 17 include conductive materials such as copper, gold, nickel, aluminum, silver, and palladium. These are used alone! / Is a combination of a plurality of types of materials. Can do.
  • Copper or copper alloy is preferable in terms of resistance and cost.
  • Nickel can prevent interfacial reaction between the wiring material and other materials such as an insulating material, and can be used as an inductor or a resistance wiring utilizing the characteristics as a magnetic material.
  • a copper wiring having a thickness of 10 m was formed by using a semi-additive method (a feeding layer is formed by a sputtering method) described later.
  • a material similar to the organic material of the organic resin layer 12 described above can be used.
  • a material obtained by impregnating a resin with polyimide resin, PBO, or woven fabric or nonwoven fabric is preferable because it has excellent mechanical properties such as film strength, tensile elastic modulus, and elongation at break and can provide high reliability.
  • an insulating layer made of polyimide resin having a thickness of 10 inches is provided between the metal frame and the semiconductor chip and the wiring layer, between the lower wiring layer and the upper wiring layer, and between the wiring layer and the external terminal. Formed between.
  • the vias 19 and 19a are provided in the insulating layer 18, and connect the terminal 1 and the wiring layer of the semiconductor chip, connect the lower wiring layer and the upper wiring layer, and connect the wiring layer and the external terminal 20 to each other. Is connected.
  • a method for forming the via it is possible to form the via by forming a via hole in the insulating layer, and then filling the via hole with the conductive material when forming the conductive film for forming the wiring layer.
  • the via hole may be filled with a conductive material or may be formed by following the inner wall surface of the via hole.
  • a via can be obtained by forming an insulating film in advance after forming a contact post at a via formation position, and then grinding the surface of the insulating film by polishing to expose the plating post.
  • this Mekpost method there is no need to provide a via hole in the insulating layer in advance.
  • the insulating layer on which the wiring layer is provided may be provided with an opening in an inclined shape to directly connect the upper and lower wiring layers or between the semiconductor chip and the wiring layer. Further, in this case, a part of the connection between the semiconductor chip 14 and the wiring layer may be performed by optical coupling.
  • an optical wiring may be used as the wiring layer.
  • the via made of copper is formed by the plating post method.
  • the external terminal 20 is provided on the uppermost surface of the wiring structure, and is electrically connected to the semiconductor chip 14 via a via and a wiring layer.
  • the external terminal 20 can be formed of a laminated body in which a plurality of layers are laminated. For example, the wettability of solder balls provided on the surface of the external terminal 20 or the connectivity with a bonding wire is taken into consideration.
  • the surface of the external terminal is preferably formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin and solder materials.
  • a solder resist is not provided on the wiring structure, but a structure may be provided in which at least a part of the external terminal 20 is exposed by providing a solder resist. Further, when the solder resist is provided, only the surface of the external terminal 20 inside the opening of the solder resist may be formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin, and a solder material. .
  • the external terminal may be formed by forming a solder resist pattern and then providing an external terminal so as to cover the opening.
  • a solder resist (not shown) is formed, and a nickel layer having a thickness of 3 am is formed on the copper film only in the opening ( (Not shown) and 0.5 m thick gold (not shown) were laminated in the order of gold on the outermost surface.
  • a wiring layer may be provided on the insulating layer on which the external terminal 20 is provided. This wiring layer may be formed simultaneously with the formation of the external terminal.
  • a stable shape with reduced warpage and undulation can be obtained, so that fine wiring can be provided at a high density, and a thin semiconductor device can be obtained. wear.
  • the semiconductor chip is covered with the metal frame, organic resin layer, and wiring structure, the stress applied when the semiconductor device is mounted on another substrate or the like is not directly transmitted to the semiconductor chip, so that secondary mounting is possible. Reliability is improved.
  • the connection between the semiconductor chip and the wiring structure is not via a connecting material such as solder, a stable connection structure can be obtained unlike the state called primary mounting, and the connection portion has a low resistance. Since defects are also suppressed, power supply to the semiconductor element can be stabilized.
  • FIG. 7 is a schematic cross-sectional view showing another embodiment of the configuration of the semiconductor device of the present invention. This embodiment is different from the first embodiment in that the metal frame 11 is electrically connected to the wiring layer of the wiring structure 21. The other parts are the same as in the first embodiment. Further, as described in the first embodiment, the configuration shown in FIGS. 2 to 6 may be combined.
  • the metal frame 11, the circuit of the semiconductor chip 14, and the external terminal 20 are electrically connected via vias 19 and 19 b provided in the insulating layer 18 and the wiring layer. .
  • the via 19b that electrically connects the metal frame 11 and the wiring structure 21 can be formed, for example, as follows.
  • a metal frame 11 is provided with a conductor in a desired shape at a desired position by plating, etching, machining, printing, stud bump formation with bonding wires, transfer of paste material, etc. It can be formed by providing an insulating layer and processing the insulating layer to expose the conductor. Alternatively, via holes can be formed after the insulating layer is formed, and vias can be formed by providing a conductor therein.
  • a photosensitive material is used for the insulating layer, it is determined by photolithography, and if a non-photosensitive material (or a photosensitive material having a low pattern resolution) is used, a laser processing method or a dry etching method is used. Alternatively, via holes can be formed by blasting. In addition, it is possible to apply the same configuration and formation method as the via of the wiring structure of the first embodiment.
  • the metal frame 11 can be provided with electrical functions such as a power source and a ground, so that the electrical characteristics of the semiconductor device can be improved. Power to improve S Furthermore, since the circuit area such as the power supply and ground provided in the wiring structure 21 can be reduced, the number of wiring layers of the wiring structure 21 can be reduced, resulting in a reduction in cost and a high yield. it can.
  • FIG. 8A, FIG. 8B, FIG. 9A, FIG. 9B, and FIG. 9C are schematic explanatory views showing other embodiments of the semiconductor device of the present invention.
  • 8A and 9A are cross-sectional views
  • FIGS. 8B, 9B, and 9C are perspective views as seen from the lower surface side.
  • This embodiment is different from the first embodiment in that the organic resin layer 12 There is a metal pattern 22 penetrating through! /, Which is different.
  • Other parts can have the same configuration as the first and second embodiments. Further, as described in the first embodiment, the configuration shown in FIGS. 2 to 6 may be combined.
  • FIGS. 9A, 9B and 9C are metal patterns consisting of a plurality of square or rectangular patterns. 22 is set up!
  • the metal pattern 22 is provided in a state where at least a part penetrates the organic resin layer 12 in the film thickness direction, and has a structure exposed on both surfaces of the organic resin layer 12. This metal pattern 22 can enhance the heat dissipation of the semiconductor chip 14.
  • Examples of the material of the metal pattern include copper, nickel, anorium, gold, silver, palladium, platinum, iron, stainless steel, zinc, magnesium, titanium, 42 alloy, chromium, vanadium, rhodium, Molybdenum and cobalt can be used, and these single or plural materials may be used. If necessary, a single layer or a laminated structure of plural metals may be used. Among these, copper or a copper alloy is suitable from the viewpoint of cost and workability. In addition, when there is a concern about metal contamination that causes deterioration in device performance, a metal pattern can be formed with a barrier material such as nickel, or the exposed surface of the metal pattern 22 with respect to the semiconductor chip is a barrier material. Can be covered with! / !.
  • the metal pattern 22 is formed by forming a metal pattern having a desired shape at a desired position on the lower surface of the metal plate before processing on the metal frame 11, and then providing an organic resin layer 12, and this organic resin layer. Can be formed by exposing the metal pattern. In some cases, after forming the organic resin layer 18, an opening pattern is formed, and a metal pattern can be formed by providing a conductor therein.
  • the shape of the metal pattern may be a single pattern having a shape corresponding to the installation area of the semiconductor chip 14 as shown in FIGS. 8A and 8B in accordance with the requirement for heat dissipation. As shown in Fig. 4, a pattern composed of a combination of a plurality of pattern portions may be used.
  • organic resin layer 12 may be employed. Also, organic resin layer 12 and metal pattern 22 A stopper made of metal or organic resin may be provided so that at least a part of the boundary is covered.
  • a metal pattern 22 made of nickel and having a thickness of 10 Hm is formed, covered with a polyimide resin as the organic resin layer 22, and then the metal pattern 22 is exposed by a puff polishing method.
  • a heat sink or a heat sink may be provided so as to be in contact with the metal pattern 22 in order to further improve heat dissipation.
  • organic materials such as epoxy, polyimide, acrylic, urethane, epoxy acrylate, and the like described above
  • heat is released by adding fillers made of metal or inorganic materials to organic materials such as epoxy, polyimide, acrylic, urethane, and epoxy acrylate. You can use materials with improved properties!
  • the heat dissipation of the semiconductor device can be improved and the element operation can be stabilized.
  • the entire surface of the semiconductor chip installation region is not covered with the organic resin layer, stress due to the shrinkage of the organic resin layer can be reduced, and the reliability of the element can be improved.
  • FIGS. 10B to 10E are schematic explanatory views showing other embodiments of the semiconductor device of the present invention.
  • 10A is a cross-sectional view
  • FIGS. 10B to 10E are perspective views as seen from the lower surface side.
  • the shape and layout of the metal pattern 22 are different from those of the third embodiment.
  • Other parts can have the same configuration as that of the third embodiment.
  • the metal pattern is provided only in the semiconductor chip installation region, whereas in this embodiment, the metal pattern is formed from above the semiconductor chip installation region into the metal frame. It is provided over the top. According to this structure, heat from the semiconductor chip can be effectively released to the metal frame, and heat dissipation can be further enhanced.
  • FIGS. 10A to 10C a plurality of polygonal (rectangular, square, etc.) or circular small patterns provided in the semiconductor chip installation region and a small metal pattern connected to the small pattern A plurality of line-shaped patterns extending upward are provided.
  • a plurality of small patterns are arranged in a matrix, and a line pattern is connected to the small pattern on the outermost periphery.
  • adjacent small patterns are connected to each other, and a heat dissipation path is formed from the inner small pattern to the outer small pattern and the metal frame, enhancing the heat dissipation effect.
  • FIG. 10D a single pattern portion having a shape corresponding to the semiconductor chip installation region in the semiconductor chip installation region, and a plurality of pieces connected to the pattern portion and extending into the metal frame shape A line pattern is provided.
  • a single pattern is provided so as to cover the entire surface of the semiconductor chip installation region and the periphery of the semiconductor chip installation region of the metal frame.
  • the heat radiation path from the semiconductor chip to the metal frame is configured by a line pattern, and the entire boundary between the outer periphery of the semiconductor chip and the inner periphery of the opening of the metal frame is formed. Since it is not covered with a metal pattern, the force S reduces the stress generated near this boundary.
  • the metal pattern shown in FIG. 10E has a large heat dissipation path area from the semiconductor chip to the metal frame, so that a higher heat dissipation effect can be obtained.
  • the wiring structure 21 has a first via connected to the upper surface of the semiconductor chip, a second via connected to the upper surface of the metal frame, and a conductor layer connected to these vias.
  • the same configuration as in the first to fourth embodiments can be adopted.
  • the first via can be formed in the same manner as the via connected to the terminal of the semiconductor chip described in the first embodiment, and the second via is a via connected to the metal frame described in the second embodiment. It can be formed in the same way as S.
  • the conductor layer connected to the first via and the second via is formed in the same manner as the wiring layer with the force S.
  • the heat dissipation path including the first via, the conductor layer, and the second via is formed, the heat dissipation of the semiconductor device can be improved.
  • a capacitor that functions as a noise filter for a circuit may be provided at a desired position of the metal frame 11 or the wiring structure 21.
  • Co Dielectric materials that make up the capacitor include titanium oxide, tantalum oxide, Al 2 O 3, SiO 2,
  • Metal oxides such as ZrO, HfO or NbO, BST (Ba Sr TiO), PZT (PbZr Ti
  • perovskite materials such as ⁇ ⁇ ( ⁇ — La Zr T — 0 3 ) (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ l), and Bi-based layered compounds such as SrBi Ta O Also, such inorganic materials and
  • a material in which a magnetic material and an organic material are mixed may be used. Furthermore, one or more layers of the insulating layer 18 are made of a material having a dielectric constant of 9 or more, and a counter electrode is formed at a position facing the metal frame 11, the wiring layer 17 or the external terminal 20 to reduce circuit noise. You can install a capacitor that acts as a filter! As the dielectric material constituting such a capacitor, the above-described dielectric material can be used.
  • FIGS. 11 (a) to 11 (f) show process sectional views for explaining a method of manufacturing the semiconductor device shown in FIG.
  • a metal plate 23 to be a metal frame 11 is prepared, and the surface is subjected to treatment such as wet cleaning, dry cleaning, flattening, and roughening as necessary.
  • the material of the metal plate 23 the above-described metal material for the metal frame can be used. In this embodiment, a 125 m thick copper plate was used as the metal plate.
  • the organic resin layer 12 is formed on one side of the metal plate 23.
  • the organic materials described above can be used.
  • a liquid organic material it can be formed by spin coating, die coating, curtain coating, alpha coating, printing, or the like.
  • a dry film, a resin-coated copper foil, a prepreg, or the like is used as the organic material, it can be laminated by a laminating method, a pressing method, a laminating method under a vacuum atmosphere, or a pressing method.
  • a thermosetting material or a material containing a solvent heat treatment for curing or drying is performed during or after the resin layer is formed.
  • an organic resin layer made of a polyimide resin having a thickness of 10 m was formed.
  • an opening is provided in the metal plate 23 to form the metal frame 11.
  • the opening can be formed by a wet etching method, a dry etching method, a machining method, a laser processing method, or a combination thereof.
  • wet etching and dry etching methods ethtin having an opening pattern corresponding to the opening to be formed is used.
  • Use a mask (not shown) to selectively etch the openings covered by the mask! /, NA! /.
  • the etching mask may be removed or left.
  • the metal frame 11 and the organic resin layer 12 are removed using an etching solution that is not etched. If removal by etching is difficult, it may be removed by polishing.
  • the metal frame Eleven surfaces can be coated with a noorious material.
  • the method for forming the coating include an electrolytic plating method, an electroless plating method, a sputtering method, a sol-gel method, a vapor deposition method, and a CVD (Chemical Vap or Deposition) method.
  • a metal plate is obtained using an epoxy resist material as an etching mask.
  • the metal frame 11 was formed by wet etching 23 and then removing the etching mask.
  • the semiconductor chip 14 is adhered to the adhesive layer in the opening of the metal frame 11.
  • an etching method, a printing method, a plating method, or the like can be applied to either the metal frame 11 or the organic resin layer 12, or both.
  • the circuit formation surface of the semiconductor chip 14 and the surface of the metal frame 11 are substantially at the same position.
  • a form in which the circuit forming surface protrudes from the surface of the metal frame 11 (FIG. 2) or a form in which the circuit forming surface of the semiconductor chip 14 is recessed from the surface of the metal frame 11 (FIG. 3) can be formed. .
  • the adhesive layer 15 is formed to join the semiconductor chip 14 and the organic resin layer 12, and may be formed on the surface (lower surface) opposite to the circuit formation surface before the semiconductor chip 14 is mounted. Yo! / You may form in the opening part of the base material 13.
  • a method of forming an adhesive layer on the lower surface in a wafer state and dicing into chip pieces can be used.
  • the adhesive layer 15 is formed in the opening of the base substrate 13, a viscous paste-like material or a sheet-like material can be provided.
  • an organic material such as epoxy, polyimide, acrylic, urethane, epoxy acrylate, or a material mainly composed of silver paste or solder material can be used. Bonding of the semiconductor chip 14 and the organic resin layer 12 via the bonding layer 15 can be performed by pressurization, heat treatment, or a combination thereof, and wet cleaning or dry cleaning may be performed as necessary.
  • the semiconductor chip 14 may be bonded directly on the organic resin layer 12 as shown in FIG.
  • an organic material having thermoplasticity or an organic resin in which the curing reaction has not been completed can be used. After providing a semiconductor chip on such an organic resin layer, it can be bonded by pressurization, heat treatment or a combination thereof, and wet cleaning or dry cleaning may be performed as necessary.
  • a semiconductor chip 14 having a thickness of 110 m is used, and an adhesive layer 15 having a thickness of 15 m made of a polyimide-based material is formed.
  • the filling layer 15 is formed by filling the gap between the inner surface of the opening of the metal frame 11 and the side surface of the semiconductor chip 14 with an insulating material. .
  • This gap is formed in order to avoid tool interference when the semiconductor chip 14 is mounted in the opening of the metal frame 11.
  • the insulating material can be filled by a method of ejecting a viscous insulating material from a nozzle, an ink jet method, a printing method, a transfer method, a potting method, or the like.
  • Insulating materials include organic materials such as epoxy-based, polyimide-based, acrylic-based, urethane-based, and epoxy acrylate resins, and inorganic fillers typified by silica, alumina, titanium oxide, etc. are added to these organic materials. Materials can be used.
  • the force that the upper surface of the filling layer 16 is at the same position as the upper surface of the semiconductor chip 14 may protrude from the upper surface of the semiconductor chip 14 as shown in FIG. It may be in a position that is recessed from the upper surface.
  • an epoxy organic material that does not contain a filler is used as the insulating material, and the filling layer is formed such that the upper surface of the filling layer is approximately 3 inches lower than the upper surface of the semiconductor chip.
  • the wiring structure 21 includes an insulating layer 18, a wiring layer 17 provided via the insulating layer, vias 1 and 19, and an external terminal 20 provided on the uppermost surface.
  • the wiring layer 17 and the insulating layer 18 Are stacked alternately.
  • An insulating layer 18 may be formed on the exposed surface of the semiconductor chip 14 from the wiring layer 17 as necessary.
  • an alignment pattern may be formed on the semiconductor chip 14 in advance in order to align with the semiconductor chip 14. If the positional accuracy between the semiconductor chip 14 and the metal frame 11 1 is good, an alignment pattern may be formed on the metal frame 11.
  • These alignment patterns can be formed by an etching method, a printing method, a plating method, a laser processing method, a blast method, a machining method, a sputtering method, a vapor deposition method, or a combination thereof.
  • Examples of the material of the wiring layer 17 include conductive materials such as copper, gold, nickel, aluminum, silver, and palladium, and these are used alone! / Is a combination of a plurality of types of materials. Can do. Copper or copper alloy is preferable in terms of resistance and cost. Nickel can prevent interfacial reaction between the wiring material and other materials such as an insulating material, and can be used as an inductor or a resistance wiring utilizing the characteristics as a magnetic material. In the present embodiment, a copper wiring having a thickness of 10 m is formed by using a semi-additive method (a feeding layer is formed by a sputtering method) described later.
  • a subtractive method for example, a subtractive method, a semi-additive method, or a full additive method can be used.
  • the subtractive method a resist having a predetermined pattern is formed on a copper foil provided on a substrate, and unnecessary copper foil is etched using the resist as a mask, and then the resist is removed to form a predetermined wiring pattern.
  • Semi-additive methods include electroless plating, sputtering, and CVD (Chemical Vapor
  • a resist with a predetermined pattern is formed, and a metal is deposited on the power supply layer not covered with this resist by the electrolytic plating method.
  • a predetermined wiring pattern is obtained by removing the layer.
  • an electroless plating catalyst is adsorbed on a substrate, a resist pattern is formed, the catalyst is activated using this resist as a mask, and a metal is formed in an area not covered with the resist by an electroless plating method. This is a method of obtaining a predetermined wiring pattern by depositing and removing the resist.
  • a recess having a pattern corresponding to a predetermined wiring pattern is provided in the insulating layer, and after forming a power supply layer by an electroless plating method, a sputtering method, a CVD method, etc., an electroless plating is performed.
  • a metal film is formed so as to fill the concave portion by a method or an electrolytic plating method, and the surface is polished to remove the metal outside the concave portion, thereby obtaining a wiring layer embedded in the concave portion.
  • the insulating layer 18 can be formed by a usual method using a material similar to the organic material of the organic resin layer 12 described above.
  • a material obtained by impregnating a resin into polyimide resin, PBO, or woven fabric or nonwoven fabric is preferable because it has excellent mechanical properties such as film strength, tensile elastic modulus, and elongation at break, and can provide high reliability.
  • an insulating layer made of polyimide resin having a thickness of lO ⁇ m is provided between the metal frame and the semiconductor chip and the wiring layer, between the lower wiring layer and the upper wiring layer, between the wiring layer and the outside. Formed between terminals.
  • the vias 19 and 19a can be formed by providing a via hole in the insulating layer 18 and filling the inside with a conductive material.
  • the via hole can be formed so as to be filled with a conductive material by an electrolytic plating method, an electroless plating method, an ink jet method, and a printing method, or may be formed in a state of following the wall surface of the via hole. .
  • the via may be formed simultaneously with the formation of the wiring layer 17 or may be performed separately.
  • the conductive material of the via 19 it is possible to use copper, gold, silver, tin, Eckenole, a solder material, or an alloy thereof.
  • tallying may be performed by a wet etching method, a dry etching method, or a combination thereof in order to remove residues at the bottom of the via hole.
  • the via hole can be formed by photolithography when a photosensitive material is used for the insulating layer.
  • a via hole can be formed by laser processing, dry etching, or blasting.
  • a via post can be obtained by forming an insulating film in advance after forming a contact post at a via formation position, and grinding the surface of the insulating film by polishing to expose the plating post.
  • the via made of copper is formed by the plating post method.
  • the external terminal 20 is provided on the uppermost surface of the wiring structure, and is electrically connected to the semiconductor chip 14 via a via and a wiring layer.
  • solder resist examples include epoxy, acrylic, urethane, and polyimide organic materials. If necessary, inorganic or organic fillers may be added! /, Or even! /.
  • solder resist material is liquid, it can be applied by spin coating, die coating, curtain coating, alpha coating, or printing. If the material of the solder resist is a film such as a dry film, it can be laminated by a laminating method, a pressing method, a laminating method under a vacuum atmosphere or a pressing method.
  • thermosetting material or a material containing a solvent heat treatment for curing or drying is performed during or after the formation of the solder resist.
  • the opening of the solder resist can be formed by a photolithography method when using a photosensitive organic material.
  • the opening can be formed by a laser processing method, a dry etching method, or a blast method.
  • the solder resist is provided, only the surface of the external terminal 20 inside the opening of the solder resist is formed of at least one metal or alloy selected from the group consisting of gold, silver, copper, tin and solder material. Also good.
  • the external terminal 20 pattern may be provided so as to cover the opening.
  • a wiring layer may be provided on the insulating layer on which the external terminal 20 is provided. This wiring layer may be formed simultaneously with the formation of the external terminal.
  • a copper pattern having a thickness of 10 m is formed by a semi-additive method using a sputtered film as a power feeding layer, and then a solder resist (not shown) is formed, and only in the opening thereof.
  • nickel (not shown) having a thickness of 3 m and gold (not shown) having a thickness of 0 ⁇ 5 111 were stacked in the order in which the outermost surface was gold.
  • the plurality of metal plates 23 may be formed into a large plate shape by bringing the side surfaces into contact with each other in the vertical and horizontal directions, or may be combined in a single row or a plurality of rows into a long reel shape. The ability to increase productivity by combining a plurality of metal plates is used.
  • one semiconductor chip is mounted on one semiconductor device! /, But a plurality of openings are provided in one metal plate, and a semiconductor chip is provided in each opening. It's time to make a configuration.
  • FIGS. 8A and 8B are process cross-sectional views for explaining a method of manufacturing the semiconductor device shown in FIGS. 8A and 8B.
  • This production example can be carried out in the same manner as in Production Example 1 except for the production process related to the formation of the metal pattern 22.
  • Manufacture of a configuration common to the semiconductor device manufactured in Manufacturing Example 1 can be performed in the same manner as Manufacturing Example 1.
  • a metal plate 23 to be the metal frame 11 is prepared.
  • a 125 m thick copper plate was used as the metal plate.
  • a metal pattern 22 having a predetermined shape is formed at a predetermined position on one surface of the metal plate 23.
  • the metal plate 23 is wet etched. It can be processed and formed by a lie etching method, a machining method, a laser processing method, or a combination of these. In the wet etching method and the dry etching method, etching is selectively performed using a mask having an opening pattern. The mask may be removed or left after the etching is completed. When removing the mask, the metal plate 23 and the metal pattern 22 are removed using an etching solution that is not etched. Instead of removal by etching, it may be removed by polishing.
  • the second method for forming a metal pattern includes an electrolytic plating method, an electroless plating method, a vapor deposition method, a sputtering method, a CVD (Chemical Vapor Deposition) method, a metal pressure method by heating and pressing, and printing. It can be formed by the method, the formation of stud bumps with bonding wires, or the transfer of paste material. After the organic resin layer 18 is formed, an opening pattern can be formed, and a metal pattern can be formed by providing a conductor therein.
  • a photosensitive material is used for the organic resin layer in the formation process of the organic resin layer. If a photosensitive material is used for the organic resin layer in the formation process of the organic resin layer, photolithography is used. If a non-photosensitive material (or a photosensitive material with a low pattern resolution) is used, the laser processing method is used. Then, use force S to form an opening pattern by dry etching or blasting.
  • the The metal pattern can be formed of the barrier material, or the exposed surface of the metal pattern 22 may be covered with the barrier material.
  • the film can be formed by an electrolytic plating method, an electroless plating method, a sputtering method, a sol-gel method, a vapor deposition method, a CVD method, or the like.
  • a nickel pattern having a thickness of 10 ⁇ m was formed by electrolytic nickel plating using a plating resist.
  • the organic resin layer 12 is formed on the surface of the metal plate 23 on which the metal pattern 22 is formed so as to cover the metal pattern 22.
  • an organic resin layer made of a polyimide resin having a thickness of ⁇ is formed.
  • the metal pattern 22 is exposed from the organic resin layer 12.
  • the organic resin layer 22 on the metal pattern is removed by a puff polishing method to remove the metal pattern. Turn 22 was exposed.
  • a photosensitive material when used for the organic resin layer 12, it can be formed by photolithography according to the portion where the metal pattern 22 is to be exposed.
  • the organic resin layer 12 is made of a non-photosensitive material (or a photosensitive material with a low pattern resolution)
  • the laser patterning method dry etching method, polishing method, cutting method, machining method, blasting method, etc. Remove the organic resin layer and expose it with force S.
  • the metal pattern 22 is formed on the metal plate 23 before the organic resin layer 12 is formed, but the organic resin layer 12 is first formed.
  • a conductive material may be provided in the opening to form the metal pattern 22.
  • the opening pattern can be formed by photolithography when using a photosensitive material for the organic resin layer, and when using a non-photosensitive material (or a photosensitive material with a low pattern resolution), a laser is used.
  • the opening pattern can be formed by a processing method, a dry etching method, a blast method, or the like.
  • FIGS. 12 (a) to (!) The forces forming the metal pattern shown in FIGS. 8A and 8B are shown in FIGS. 9A to C and FIGS. 10A to D in the same manner.
  • the power to form the metal pattern 22 is used.
  • the metal frame 11 is formed by wet etching the metal plate 23 using an epoxy resist material as an etching mask and then removing the etching mask.
  • the semiconductor chip 14 is attached to the adhesive layer in the opening of the metal frame 11.
  • the organic resin layer 12 and the metal pattern 22 are bonded via 15.
  • a semiconductor chip 14 having a thickness of ll O ⁇ rn is used, and an adhesive layer 15 having a thickness of 15 m made of a polyimide material is formed.
  • the filling layer 15 is formed by filling the gap between the inner surface of the opening of the metal frame 11 and the side surface of the semiconductor chip 14 with an insulating material.
  • an epoxy organic material that does not contain a filler is used as the insulating material, and the filling layer is formed such that the upper surface of the filling layer is about 3 m lower than the upper surface of the semiconductor chip.
  • a wiring structure 21 is formed.
  • a copper wiring having a thickness of 10 m is formed by using a semi-additive method (the power feeding layer is formed by sputtering).
  • an insulating layer made of polyimide resin having a thickness of 10 inches is provided between the metal frame and the semiconductor chip and the wiring layer, between the lower wiring layer and the upper wiring layer, and between the wiring layer and the outside. Formed between terminals.
  • the via made of copper is formed by a plating post method.
  • the external terminal 20 is formed by forming a copper pattern having a thickness of 10 m by a semi-additive method using a sputtered film as a power feeding layer, then forming a solder resist (not shown), and forming a 3 m thickness on the copper film only in the opening.
  • Nickel (not shown) and gold (not shown) having a thickness of 0 ⁇ 5 111 were stacked in the order that the outermost surface was gold.
  • 13 (a) to 13 (h) are process sectional views for explaining a method of manufacturing the semiconductor device shown in FIGS. 8A and 8B.
  • the manufacturing process can be performed in the same manner as in Manufacturing Example 2 except that the order of the steps for exposing the metal pattern 22 is different from Manufacturing Example 2.
  • the manufacturing of the same configuration as that of the semiconductor device manufactured in Manufacturing Example 1 is performed in the same manner as in Manufacturing Example 1 with the force S.
  • a metal plate 23 to be the metal frame 11 is prepared.
  • a 125 m thick copper plate was used as the metal plate.
  • a metal pattern 22 having a predetermined shape is formed on one surface of the metal plate 23 at a predetermined position.
  • a nickel pattern having a thickness of 10 ⁇ m was formed as the metal pattern 22 by electrolytic nickel plating using a plating resist.
  • the organic resin layer 12 is formed on the surface of the metal plate 23 on which the metal pattern 22 is formed so as to cover the metal pattern 22.
  • an organic resin layer made of a polyimide resin having a thickness of ⁇ is formed.
  • the metal frame 11 is formed by providing an opening in the metal plate 23.
  • the metal frame 11 is formed by wet etching the metal plate 23 using an epoxy resist material as an etching mask and then removing the etching mask.
  • the semiconductor chip 14 is attached to the adhesive layer in the opening of the metal frame 11.
  • the organic resin layer 12 and the metal pattern 22 are bonded via 15.
  • a semiconductor chip 14 having a thickness of l l O ⁇ rn is used to form an adhesive layer 15 having a thickness of 15 m made of a polyimide material.
  • a filling layer 15 is formed by filling the gap between the inner side surface of the opening of the metal frame 11 and the side surface of the semiconductor chip 14 with an insulating material.
  • an epoxy organic material that does not contain a filler is used as the insulating material, and the filling layer is formed such that the upper surface of the filling layer is about 3 m lower than the upper surface of the semiconductor chip.
  • the wiring structure 21 is formed.
  • a copper wiring having a thickness of 10 m is formed by using a semi-additive method (the power feeding layer is formed by sputtering).
  • an insulating layer made of polyimide resin having a thickness of 10 inches is provided between the metal frame and the semiconductor chip and the wiring layer, between the lower wiring layer and the upper wiring layer, and between the wiring layer and the outside. Formed between terminals.
  • the via made of copper is formed by a plating post method.
  • the external terminal 20 is formed by forming a copper pattern having a thickness of 10 m by a semi-additive method using a sputtered film as a power feeding layer, then forming a solder resist (not shown), and forming a 3 m thickness on the copper film only in the opening.
  • Nickel (not shown) and gold (not shown) having a thickness of 0 ⁇ 5 111 were stacked in the order that the outermost surface was gold.
  • the metal pattern 22 is exposed from the organic resin layer 12.
  • the organic resin layer 22 on the metal pattern is removed by the puff polishing method to expose the metal pattern 22. It is not limited to this method, and the force S can be used to implement the various methods described in Production Example 2.
  • the metal pattern since the metal pattern is exposed in the final step, the metal pattern is protected by the organic resin layer in the process from the metal pattern formation step to the exposure step, and damage to the metal pattern can be prevented. .
  • Production Example 4 14 (a) to 14 (g) are process cross-sectional views for explaining another example of the method for manufacturing the semiconductor device shown in FIG.
  • This production example is characterized in that a support substrate 24 is used, and can be carried out in the same manner as in Production Example 1 except for a production process related to the use of this support substrate.
  • manufacturing with the same configuration as the semiconductor device manufactured in Manufacturing Example 1 is performed with the force of fi.
  • a support substrate 24 is prepared, and surface wet cleaning, dry cleaning, flattening, roughening, and the like are performed as necessary.
  • semiconductor wafer materials such as silicon, sapphire, and GaAs, metals, quartz, glass, ceramics, printed boards, and the like can be used as those that provide sufficient rigidity.
  • a silicon wafer with a thermal oxide film having a thickness of 0 ⁇ 725 mm was used as the support substrate 24.
  • the organic resin layer 12 is formed on one side of the support substrate 24.
  • the organic resin layer can be formed in the same manner as in Production Example 1 except that it is provided on the support substrate.
  • an organic resin layer made of polyimide resin having a thickness of 10 m is formed.
  • the metal pattern 22 having a predetermined shape can be formed on one side of the support substrate 24 at a predetermined position, and then an organic resin layer can be provided.
  • the metal pattern can be provided after the organic resin layer 12 is formed.
  • an electrolytic plating method, an electroless plating method, a vapor deposition method, a sputtering method, a CVD method, a metal pressure welding method by heating and pressing, printing It can be formed by the method, stud bump formation with bonding wire, paste material transfer, etc.
  • the metal pattern can be formed with a noble material such as nickel, or the metal pattern 22 can be exposed.
  • the surface may be covered with a barrier material.
  • the film can be formed by an electrolytic plating method, an electroless plating method, a sputtering method, a sol-gel method, a vapor deposition method, a CVD method, or the like.
  • the metal pattern 22 is formed after the organic resin layer 12 is formed, if a photosensitive material is used for the organic resin layer 12, a non-photosensitive material (or low pattern resolution) is obtained by photolithography. When using photosensitive materials), laser processing, dry etching
  • the metal pattern 22 can be formed by forming an opening pattern by a plating method or a blasting method and providing a conductor in the opening.
  • the metal pattern can be formed by the following method, for example. First, a power feeding layer is formed on the surface of the support substrate 24 by sputtering, and then a metal pattern 22 made of a nickel film having a thickness of 10 m is formed by electrolytic plating. Next, a polyimide resin layer having a thickness of 10 ⁇ is formed as the organic resin layer 12 so as to cover the metal pattern 22, and then CMP (Chemical Mechanical Porishing) is performed to expose the metal pattern 22.
  • CMP Chemical Mechanical Porishing
  • a metal layer 25 to be the metal frame 11 is formed on the organic resin layer 12.
  • the metal layer 25 can be formed by an electrolytic plating method, an electroless plating method, a sputtering method, a sol-gel method, a vapor deposition method, a CVD method, or a combination thereof.
  • a plate-like metal layer 25 corresponding to the support substrate 24 may be separately prepared and bonded onto the organic resin layer 12.
  • the organic resin layer 12 itself may be bonded directly or may be bonded using an adhesive.
  • the surface of the organic resin layer 12 may be subjected to treatments such as wet cleaning, dry cleaning, flattening, and roughening as necessary.
  • Examples of the material of the metal layer 25 include copper, nickel, aluminum, gold, silver, palladium, platinum, iron, stainless steel, zinc, magnesium, titanium, 42 alloy, chromium, vanadium, rhodium, molybdenum, and cobalt. These materials may be used singly or in combination, and if necessary, a single layer or a laminated structure of a plurality of metals may be used. Among these, copper or copper alloy is suitable from the viewpoint of cost and workability. In the present embodiment, a metal layer made of copper having a thickness of 125 m was formed by an electrolytic plating method.
  • an opening is provided in the metal layer 25 to form the metal frame 11.
  • the metal frame 11 is formed by wet etching the metal layer 25 using an epoxy resist material as an etching mask and then removing the etching mask.
  • the metal frame 11 having an opening may be formed by using a strike.
  • the semiconductor chip 14 is bonded onto the organic resin layer 12 through the adhesive layer 15 in the opening of the metal frame 11.
  • a semiconductor chip 14 having a thickness of ⁇ is used, and an adhesive layer 15 having a thickness of 15 m made of a polyimide material is formed.
  • the filling layer 15 is formed by filling the gap between the inner surface of the opening of the metal frame 11 and the side surface of the semiconductor chip 14 with an insulating material.
  • an epoxy organic material that does not contain a filler is used as the insulating material material, and the filling layer is formed such that the upper surface of the filling layer is about 3 m lower than the upper surface of the semiconductor chip.
  • a wiring structure 21 is formed.
  • a copper wiring having a thickness of 10 m is formed by using a semi-additive method (the power feeding layer is formed by sputtering).
  • an insulating layer made of polyimide resin having a thickness of 10 inches is provided between the metal frame and the semiconductor chip and the wiring layer, between the lower wiring layer and the upper wiring layer, and between the wiring layer and the outside. Formed between terminals.
  • the via made of copper is formed by a plating post method.
  • the external terminal 20 is formed by forming a copper pattern having a thickness of 10 m by a semi-additive method using a sputtered film as a power feeding layer, then forming a solder resist (not shown), and forming a 3 m thickness on the copper film only in the opening.
  • Nickel (not shown) and gold (not shown) having a thickness of 0 ⁇ 5 111 were stacked in the order that the outermost surface was gold.
  • the support substrate 24 is removed.
  • a peeling method in which a support substrate provided with a release layer is used and the support substrate is peeled off using its low adhesion, a transparent substrate is used as the support substrate, and the support substrate is contacted.
  • a method that peels the supporting substrate by changing the quality of the existing material with laser light or ultraviolet rays to reduce adhesion a method of etching the supporting substrate, a method of polishing the supporting substrate, or a cutting method such as a water cutter or a slider.
  • a method of dividing and a method combining these methods can be mentioned.
  • the peeling is performed by utilizing the low adhesion between the thermal oxide film of silicon and copper.
  • the release layer 26 for peeling the support substrate using low adhesion can be formed between the organic resin layer and the support substrate 24.
  • the release layer may be provided on the support substrate 24 as in this embodiment, or may be formed on the organic resin layer.
  • the semiconductor device is formed on one side of the support substrate 24.
  • a semiconductor device may be formed on both sides.

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は半導体チップを内蔵した半導体装置およびその製造方法に関する。
背景技術
[0002] 近年、携帯機器をはじめ電子機器の急激な小型化、薄型化、高密度化が進み、ま た半導体装置の高速化、高機能化に伴う端子数増加により、半導体チップを搭載し たパッケージに対して薄型化や微細化、高密度化が求められている。
[0003] 従来、配線基板としてはビルドアップ基板等のスルーホールを有する基板が一般 的であるが、基板が厚ぐスルーホールのピッチが大きいため、薄型化や微細化、高 密度化が困難であり、さらにスルーホールの存在により高速信号伝送に不向きである
[0004] 一方、テープ基板等の薄型基板も使用されているが、配線層がその製法から単層 また 2層に限定されること、またテープ基材の伸縮が大きいためパターンの位置精度 力 'ルドアップ基板より劣ることから、高密度化が困難である。
[0005] 半導体チップの実装においては、半田ボールを用いるフリップチップ接続や金線な どを用いるワイヤーボンディング接続が用いられて!/、るが、!/、ずれの接続も狭ピッチ 化が困難である。
[0006] フリップチップ接続では、微小な半田ボール等を用いたバンプにより半導体チップ と配線基板を接続するが、半導体チップの端子数増加や狭ピッチ化が進むと、バン プによる接続が困難になり、またバンプ自体の強度が低くなるために接続箇所が破 断しやすくなる。さらに、接続部分において抵抗値が高くなり、電流方向に依存した 金属原子の移動に起因するボイドが発生しやすくなり、接続不良が発生しやすくなる
[0007] ワイヤーボンディング接続では、狭ピッチ化のために、金線を代表とするワイヤーの 径を小さくすると、ワイヤーが切れやすなり、また接続条件のマージンが狭くなるため 、安定した接続が困難になる。 [0008] 上記のフリップリップ接続の例として、特許文献 1 (特開 2001— 185653号公報）に は、配線層およびビアを備えた多層の有機絶縁基板上に、中央に開口をもつ金属等 力、らなる枠体が設けられ、その開口部に半導体チップがバンプを用いて実装された 半導体装置が開示されている。また、特許文献 2 (特開 2001— 144245号公報）に は、多層の樹脂配線板上に、開口をもつ枠状金属板が設けられ、その開口部に半導 体チップがバンプを用いて実装された半導体パッケージが開示されている。
[0009] 近年、高密度化が可能な実装技術として、半導体チップの接続ピッチに対応した デザインルールに従って半導体チップ上に直接、多層配線構造を形成する技術が 提案されている。
[0010] 特許文献 3 (特開 2002— 16173号公報）には、底板および樹脂製の枠材からなる 凹部を有する基板と、この凹部内に搭載された半導体チップと、この半導体チップお よび基板表面を覆うように設けられた、有機絶縁層、金属ビア及び配線層を有する多 層配線構造とを備えた半導体装置が開示されている。
[0011] 特許文献 4 (特開 2002— 246506号公報）には、凹部を有する樹脂基板と、この凹 部内に搭載された ICチップと、この ICチップ及び基板表面を覆うように設けられた多 層配線構造とを備えた多層プリント配線板が開示されている。また、板状のヒートシン クと貫通する開口をもつ樹脂層とで基板が構成され、この基板の開口部に ICチップ が搭載され、その上に多層配線構造を備えた多層プリント配線板が開示されている。
[0012] 特許文献 5 (特開 2004— 335641号公報）には、第 1のシートに半導体チップを接 着する工程と、開口部を有する絶縁性樹脂からなる第 2のシートを用意し、その開口 部に半導体チップが収容されるように第 2のシートを載置する工程と、樹脂層と導電 層からなる第 3のシートを樹脂層を下にして積層する工程と、第 1、第 2及び第 3のシ ートを一括して熱圧着する工程と、半導体チップの電極部と第 3のシートの導電層と を電気的に接続する工程と、第 3のシートの導電層をパターン加工して配線を形成 する工程を有する半導体素子内蔵基板の製造方法が開示されている。
[0013] 特許文献 6 (特開 2005— 311249号公報）には、金属層が樹脂層を介して積層さ れ、高さの異なる開口部が形成されたコア層と、このコア層の開口内に搭載された電 子部品と、コア層の両面側に形成された配線構造とを備えた部品内蔵型多層基板が 開示されている。
発明の開示
[0014] しかしながら上記の従来技術には以下のような問題がある。
[0015] 特許文献 1及び 2に記載の技術では、前述の通り、端子ピッチが狭い半導体チップ の搭載が困難であり、また接続部が破断しやすくなるため、歩留まりや信頼性の高い 高密度の半導体装置を提供することが困難である。
[0016] 特許文献 3、 4及び 5に記載の技術では、半導体チップ周囲の枠材に樹脂が用いら れている。このような構造においては、特に薄型化のために片面側のみに樹脂絶縁 層を含む配線構造を設けると、樹脂材料の熱収縮率の違いにより、反りが発生しや すくなる。反りが発生すると、半導体チップと配線との接続部の不良が発生しやすく なり、またこの半導体チップ搭載基板の他の基板への搭載が困難になる。さらに、半 導体チップに応力が生じ、素子特性の低下を招くおそれもある。このような反りを抑え るために、枠材あるいは凹部を持つ基板の厚みを厚くしたり、補強板を設けたりすると 、半導体装置の薄型化が困難になる。
[0017] このような反りの問題に加えて、枠材が樹脂で形成されている構造では、発熱源で ある半導体チップが、多層配線構造を構成する樹脂と枠材を構成する樹脂で取り囲 まれて!/、るため、放熱性が低レ、と!/、う問題がある。
[0018] 特許文献 6に記載の技術は、サイズ (高さ）の異なる電子部品の基板内蔵化を目的 とし、電子部品を収容するコア層を樹脂層と複数の金属層との積層構造にするもの であり、薄型化を図るものではない。また、コア層の形成において積層工程が必要で あるため製造工程数が多くなる問題がある。
[0019] 本発明の目的は、素子特性および信頼性に優れ、高密度で薄型の半導体装置お よびその簡易な製造方法を提供するものである。
[0020] 本発明によれば、以下の半導体装置およびその製造方法が提供される。
[0021] (1)貫通する開孔を有する金属枠体と、
この開孔内に設けられた半導体チップと、
この半導体チップの回路形成面である上面を覆うように前記金属枠体上面に設け られた絶縁層と、 前記金属枠体の上面側にのみ前記絶縁層の絶縁材料を介して設けられ、前記半 導体チップの回路と電気的に接続された配線層と、
前記半導体チップの上面に設けられ、この半導体チップの回路と前記配線層とを 電気的に接続するビア導体と、
前記金属枠体の下面に設けられた樹脂層を有する半導体装置。
[0022] (2)前記樹脂層を貫通する開孔内を満たす金属からなる金属パターンをさらに有し この金属パターンは、少なくとも前記半導体チップ下面の直下領域に設けられてい る 1項に記載の半導体装置。
[0023] (3)前記樹脂層は、前記金属枠体の下面から前記半導体チップ下面の直下領域 にわたつて設けられ、
前記金属パターンは、前記半導体チップ下面の直下領域内のみに設けられている
2項に記載の半導体装置。
[0024] (4)前記金属パターンは、前記半導体チップ下面の直下領域から前記金属枠体下 面上へ延在するパターン部を有する 2項に記載の半導体装置。
[0025] (5)前記樹脂層は、前記金属枠体の下面から前記半導体チップ下面の直下領域 にわたつて設けられ、
前記金属パターンは、前記半導体チップ下面の直下領域内に設けられたパターン 部と、このパターン部に接続された、前記金属枠体下面上へ延在するライン状パター ン部を有する 4項に記載の半導体装置。
[0026] (6)前記金属パターンは、前記半導体チップ下面の直下領域の全部と、金属枠体 下面の半導体チップ周辺領域部分とを覆うように設けられている 4項に記載の半導体 装置。
[0027] (7)前記樹脂層は、前記金属枠体の下面および前記半導体チップ下面の直下領 域に設けられ、
前記半導体チップと前記樹脂層との間にこれらを接合する接着層を有する 1項から 5項の!/、ずれかに記載の半導体装置。
[0028] (8)前記半導体チップの側面と前記金属枠体の開孔内側面との間隙に充填された 絶縁材料からなる充填層を有する 1項から 7項のいずれかに記載の半導体装置。
[0029] (9)前記充填層の上面と、前記半導体チップの上面と、前記金属枠体の上面が同 一面にある 8項に記載の半導体装置。
[0030] (10)前記充填層の上面が、前記半導体チップの上面および前記金属枠体の上面 に対して突出している 8項に記載の半導体装置。
[0031] (11)前記充填層の上面が、前記半導体チップの上面および前記金属枠体の上面 に対して窪んで!/、る 8項に記載の半導体装置。
[0032] (12)前記絶縁層内に設けられ、前記半導体チップ上面に接触する第 1の導電体と
、前記絶縁層内に設けられ、前記金属枠体上面に接触する第 2の導電体と、第 1の 導電体および第 2の導電体と接続する前記絶縁層上の導電体層からなる熱伝導路 をさらに有する 1項から 11項のいずれかに記載の半導体装置。
[0033] (13)前記熱伝導路を構成する導電体層は、前記配線層と同じ材料からなる 12項 に記載の半導体装置。
[0034] (14)前記金属枠体と電気的に接続されている配線層をさらに有する 1項から 13項 の!/、ずれかに記載の半導体装置。
[0035] (15)前記金属枠体は、前記配線層を介して電源線またはグランド線と電気的に接 続されている 14項に記載の半導体装置。
[0036] (16)前記半導体チップの上面と前記金属枠体の上面が同一面にある 1項から 15 項の!/、ずれかに記載の半導体装置。
[0037] (17)前記半導体チップの上面が前記金属枠体の上面に対して突出している 1項 から 15項のいずれかに記載の半導体装置。
[0038] (18)前記半導体チップの上面が前記金属枠体の上面に対して窪んでいる 1項か ら 15項のいずれかに記載の半導体装置。
[0039] (19)前記絶縁層の上面側に設けられた上層側絶縁層と、この上層側絶縁層に設 けられたビア導体と、このビア導体を介して下方の配線層と電気的に接続される上層 側絶縁層上面に設けられた配線層とを含む配線構造層を一つ又は複数有し、さらに 、最上層を構成する最上絶縁層と、この最上絶縁層に設けられたビア導体と、このビ ァ導体を介して下方の配線層と電気的に接続される最上絶縁層上面に設けられた 外部端子を有する 1項から 18項のいずれかに記載の半導体装置。
[0040] (20)上記 1項に記載の半導体装置の製造方法であって、
金属基材の一方の面に樹脂層を形成し、
前記金属基材に、他方の面側から前記樹脂層が露出するように開口を設けて金属 枠体を形成し、
前記開口内に、回路形成面を上にして半導体チップを搭載し、
前記金属枠体と前記半導体チップを覆うように絶縁層を形成し、
前記半導体チップ上面の導電部に接続するビア導体を形成し、
前記ビア導体に電気的に接続される配線層を形成する半導体装置の製造方法。
[0041] (21)上記 2項に記載の半導体装置の製造方法であって、
金属基材の一方の面に金属パターンを形成し、
前記金属パターンを覆うように樹脂層を形成し、
前記金属基材に、他方の面側から前記金属パターンを残すように開口を設けて金 属枠体を形成し、
前記開口内に、回路形成面を上にして半導体チップを搭載し、
前記金属枠体と前記半導体チップを覆うように絶縁層を形成し、
前記半導体チップ上面の導電部に接続するビア導体を形成し、
前記ビア導体に電気的に接続される配線層を形成し、
前記金属パターンが露出するように前記樹脂層を除去する半導体装置の製造方 法。
[0042] (22)上記 1項に記載の半導体装置の製造方法であって、
樹脂層を介して支持基板と金属基材を貼り合わせ、
前記金属基材に、前記樹脂層が露出するように開口を設けて金属枠体を形成し、 前記開口内に、回路形成面を上にして半導体チップを搭載し、
前記金属枠体と前記半導体チップを覆うように絶縁層を形成し、
前記半導体チップ上面の導電部に接続するビア導体を形成し、
前記ビア導体に電気的に接続される配線層を形成し、
前記樹脂層と前記支持基板を分離する半導体装置の製造方法。 [0043] (23)上記 1項に記載の半導体装置の製造方法であって、
支持基板上に樹脂層と開口を持つ金属枠体を形成し、
前記金属枠体の開口内に、回路形成面を上にして半導体チップを搭載し、 前記金属枠体と前記半導体チップを覆うように絶縁層を形成し、
前記半導体チップ上面の導電部に接続するビア導体を形成し、
前記ビア導体に電気的に接続される配線層を形成し、
前記樹脂層と前記支持基板を分離する半導体装置の製造方法。
[0044] (24)前記支持基板が剥離層を介して前記樹脂層と貼り合わされるように、その支 持基板上または樹脂層上に剥離層を設ける工程を有する 22項又は 23項に記載の 半導体装置の製造方法。
[0045] (25)半導体チップの搭載工程にお!/、て、半導体チップを接着層を介して搭載する
20項から 24項のいずれかに記載の半導体装置の製造方法。
[0046] (26)前記開口内に搭載された半導体チップの側面と、前記金属枠体の開口内側 面との間隙に絶縁材料を充填する工程を有する 20項から 25項のいずれかに記載の 半導体装置の製造方法。
[0047] 本発明によれば、素子特性および信頼性に優れ、高密度で薄型の半導体装置お よびその簡易な製造方法を提供することができる。
図面の簡単な説明
[0048] [図 1]本発明の半導体装置の第 1実施形態の模式的断面図である。
[図 2]本発明の半導体装置の第 1実施形態の他の例の模式的断面図である。
[図 3]本発明の半導体装置の第 1実施形態の他の例の模式的断面図である。
[図 4]本発明の半導体装置の第 1実施形態の他の例の模式的断面図である。
[図 5]本発明の半導体装置の第 1実施形態の他の例の模式的断面図である。
[図 6]本発明の半導体装置の第 1実施形態の他の例の模式的断面図である。
[図 7]本発明の半導体装置の第 2実施形態の模式的断面図である。
[図 8A]本発明の半導体装置の第 3実施形態の模式的断面図である。
[図 8B]本発明の半導体装置の第 3実施形態の模式的な斜視図である。
[図 9A]本発明の半導体装置の第 3実施形態の他の例の模式的断面図である。 [図 9B]本発明の半導体装置の第 3実施形態の他の例の模式的な斜視図である。
[図 9C]本発明の半導体装置の第 3実施形態の他の例の模式的な斜視図である。
[図 10A]本発明の半導体装置の第 4実施形態の模式的断面図である。
[図 10B]本発明の半導体装置の第 4実施形態の模式的な斜視図である。
[図 10C]本発明の半導体装置の第 4実施形態の他の例の模式的な斜視図である。
[図 10D]本発明の半導体装置の第 4実施形態の他の例の模式的斜視図である。
[図 10E]本発明の半導体装置の第 4実施形態の他の例の模式的斜視図である。
[図 11]本発明の半導体装置の製造方法を示す工程断面図である。
[図 12]本発明の半導体装置の製造方法の他の例を示す工程断面図である。
[図 13]本発明の半導体装置の製造方法の他の例を示す工程断面図である。
[図 14]本発明の半導体装置の製造方法の他の例を示す工程断面図である。
[図 15]本発明の半導体装置の製造方法の他の例を示す工程断面図である。
発明を実施するための最良の形態
[0049] 以下、本発明の実施の形態について図面を参照して説明する。
[0050] 第 1の実施形態
図 1は、本発明の半導体装置の構成の一例を示す模式的断面図である。図 1に示 す構成において、金属枠体 11と有機樹脂層 12からなるベース基材 13の凹部内に 半導体チップ 14が接着層 15を介して搭載されている。この半導体チップ 14と金属枠 体 11との間の溝には絶縁材料が充填され、充填層 16が形成されている。そして、半 導体チップ 14が搭載されたベース基材 13上には配線構造体 21が設けられている。
[0051] この配線構造体 21においては、絶縁層 18を介して配線層 17が形成され、上層側 の配線と下層側の配線はビアを介して電気的に接続されて!/、る。半導体チップの外 部端子 1は、ビア 19aを介して上層側の配線層 17と電気的に接続されている。配線 構造体 21の最上面には外部端子 20が設けられ、この外部端子 20は、絶縁層 18内 に設けられたビア 19と配線層 17とを介して半導体チップ 14と電気的に接続されてい
[0052] この構成では、半導体チップ 14の周囲を構成する枠体 11が樹脂に比較して剛性 に優れる金属のみで構成され、また、金属枠体の下面側に設けられた樹脂層が金属 枠体の上面側に設けられた絶縁層 18の収縮による応力を緩和することができるため 、製造工程中や完成後の半導体装置の反りやうねりが抑制される。製造工程におい て反りやうねりを抑制できることから、絶縁層に設けられる配線層やビアを精度よく形 成すること力 Sできる。また、完成後の半導体装置の反りやうねりを抑制できることから、 信頼性を高めることができ、また、他の基板等への実装を精度よく行うことができる。 結果、半導体装置の薄型化を図ることができる。
[0053] また、枠体 11が金属で構成されているため放熱性を高めることができ、素子の動作 を安定化することができる。
[0054] また、半田等の接続材料を用いないで半導体チップ 14の導電部（外部端子 1)とビ ァ 19aとを直接接続し、半導体チップ 14と配線層 17を電気的に接続する構造を有す るため、端子ピッチが狭い高密度な回路を有する半導体チップの搭載を精度よく容 易に行うことができ、また、接続抵抗や接続不良を抑えることができる。
[0055] 金属枠体 11を構成する金属としては、例えば銅、ニッケル、アルミニウム、金、銀、 ノ ラジウム、白金、鉄、ステンレス鋼、亜鉛、マグネシウム、チタン、 42ァロイ、クロム、 バナジウム、ロジウム、モリブデン、コバルトが挙げられ、これらの単独もしくは複数の 材料を用いてもよぐ必要に応じて単層もしくは複数金属による積層構造としてよい。 これらの中でも、コストや加工性等の点から銅または銅合金が適している。半導体素 子の性能劣化の原因となる金属汚染が懸念されるときは、ニッケルなどのバリア性材 料を用いることができ、このようなバリア性材料からなる被覆層を設けてもよい。
[0056] 金属体枠 11の厚みは、搭載される半導体チップ 14の厚みに応じて適宜選択すれ ばよい。図 1に示すように、半導体チップ 14の回路形成面（上面）と金属枠体 11の上 面がほぼ同じ位置にある場合、配線構造体 21を設ける際の安定性が向上し、微細 な接続および配線を形成することが容易となる。図 2に示すように、半導体チップ 14 の上面が金属枠体 11の上面より突出している場合は、微細な電気的接続が容易に なり、狭ピッチ化に対応できることに加えて、半導体チップ 14をベース基材 13に搭載 する際のツールと金属枠体 11との干渉が少なくなり、搭載精度を向上させることがで きる。図 3に示すように、半導体チップ 14の上面が金属枠体 11の上面より窪んだ位 置にある場合は、半導体チップ 14端部のチッビングや剥離を防止することが容易と なる。
[0057] 金属枠体 11は、金属板に有機樹脂層 12を設けた後にエッチングにより開口部を 形成して得ること力 Sでさる。
[0058] 本実施形態では、厚み 125 mの銅からなる金属枠体 11の開口部に、厚み 110 m厚の半導体チップ 14を厚み 15 mの接着層 15を介して搭載した。
[0059] 金属枠体の下面側に設けられる有機樹脂層 12は、例えば感光性又は非感光性の 有機材料で形成することができる。有機材料としては、例えば、エポキシ樹脂、ェポ キシアタリレート樹脂、ウレタンアタリレート樹脂、ポリエステル樹脂、フエノール樹脂、 ポリイミド樹脂、 BCB (benzocyclobutene) , PBO (polybenzoxazole) ,ポリノルボ ルネン樹脂等や、ガラスクロスゃァラミド繊維などで形成された織布ゃ不織布にこれ らの樹脂を含浸させた材料を用いることができる。特に、ポリイミド樹脂、 ΡΒΟ、およ び織布ゃ不織布に樹脂を含浸させた材料は、膜強度、引張弾性率及び破断伸び率 等の機械的特性が優れ、高!/、信頼性を得ることができるため好ましレ、。
[0060] 図 1では、金属枠体 11をすベて覆うように有機樹脂層 12が設けられている力 これ に限定されることなぐ所望の効果に応じて金属枠体 1 1の下面すべてを覆っていなく ても構わない。本実施形態では、 10 πι厚みのポリイミド樹脂を用い、金属枠体 11と 同じサイズとした。
[0061] 本実施形態において、半導体チップ 14は、回路形成面（上面）に対する反対面（下 面）が接着層 15を介して有機樹脂層 12に接合されている。半導体チップ 14は、必 要に応じて裏面研削により厚みを薄くしたものを用いることができる。本実施形態で は、厚み 110 mの半導体チップ I4を用いた。
[0062] 接着層 15は、半導体チップ 14と有機樹脂層 12とを接合させるために用いられ、例 えば、エポキシ系、ポリイミド系、アクリル系、ウレタン系、エポキシアタリレート系など の有機材料や、銀ペーストや半田材料を主成分とする材料を用いることができる。有 機樹脂層 12自体に接着性能がある場合には、図 4に示す通り、有機樹脂層 12上に 直接半導体チップ 14を接合してもよい。接着性を有する有機樹脂層 12としては、熱 可塑性を有する有機材料や、硬化反応が完了してレ、な!/、状態の有機樹脂を用いる こと力 Sできる。本実施形態ではポリイミド系材料からなる厚み 15 mの接着層を形成 した。
[0063] 充填層 16は、半導体チップ 14の側面と金属枠体 11の開口部の内側面との間に存 在するギャップに埋め込まれた絶縁材料からなる。このギャップは、金属枠体 11の開 口部内に半導体チップ 14を搭載する際のツール干渉を回避するために形成される。 この絶縁材料としては、例えばエポキシ系、ポリイミド系、アクリル系、ウレタン系、ェポ キシアタリレート系樹脂などの有機材料や、これらの有機材料にシリカ、アルミナ、酸 化チタンなどに代表される無機フィラーが添加された材料などを用いることができる。 配線構造体 21の絶縁層 18の材料でギャップを充填できる場合は、この材料により充 填層を形成することができる。
[0064] 図 1において、充填層 16は、その上面が半導体チップ 14の上面と同じ位置にある 1S 図 6に示すように半導体チップの上面より突出していてもよいし、図 5に示すように 半導体チップの上面よりも窪んだ位置にあってもよい。充填層 16の上面が突出して いる場合は、半導体チップ 14の端部を保護することができ、端部のチッビングや剥離 を防止すること力できる。また、配線構造体 21による半導体チップ 14にかかる応力を 緩和することができ、信頼性を向上させることができる。一方、充填層 16の上面が半 導体チップ 14の上面より窪んだ位置に存在する場合は、絶縁材料の充填量の制御 が容易となり、安定して半導体装置を製造できる。図 2及び図 3に示す構造において 、充填層 16の上面位置が、半導体チップ上面および金属枠体上面より突出した構 造、ならびに半導体チップ上面および金属枠体上面より窪んだ位置にある構造をと ることもできる。これらの場合、それぞれの利点が複合した効果を得ることができる。 本実施形態では、絶縁材料としてフィラーが含まれて!/、な!/、エポキシ系の有機材料 を用い、充填層上面が半導体チップ上面より 3 in程度低い位置にある充填層を形 成した。
[0065] 配線構造体 21は、絶縁層と、絶縁層上の配線層と、絶縁層に設けられたビアと、最 上面に設けられた外部端子 20から構成され、配線層 17と絶縁層 18が交互に積層さ れている。半導体チップ 14の端子 1から外部端子 20までは、絶縁層 18内に設けられ たビアと配線層を介して電気的に接続されている。半導体チップの端子 1は、バンプ を介しないで、絶縁層内のビア 19aと直接に接続されている。 [0066] 配線層 17の材料としては、銅、金、ニッケル、アルミニウム、銀、パラジウム等の導 電性材料が挙げられ、これらの単独ある!/、は複数種の材料を組み合わせて用いるこ とができる。抵抗値やコストの面で銅あるいは銅合金が好適である。また、ニッケルは 、絶縁材料等の他の材料と配線材料との界面反応を防止でき、磁性体としての特性 を活用したインダクタ又は抵抗配線として使用できる。本実施形態においては、後述 のセミアディティブ法（給電層はスパッタ法により形成）を用いて厚み 10 mの銅配 線を形成した。
[0067] 絶縁層 18は、前述の有機樹脂層 12の有機材料と同様な材料を用いることができる 。特に、ポリイミド樹脂、 PBO、および織布ゃ不織布に樹脂を含浸させた材料は、膜 強度、引張弾性率及び破断伸び率等の機械的特性が優れ、高い信頼性を得ること ができるため好ましい。本実施形態では、ポリイミド樹脂からなる厚み 10 inの絶縁 層を、金属枠体および半導体チップと配線層との間、下層側の配線層と上層側の配 線層の間、配線層と外部端子の間に形成した。
[0068] ビア 19、 19aは、絶縁層 18内に設けられ、半導体チップの端子 1と配線層との接続 、下層側の配線層と上層側の配線層との接続、配線層と外部端子 20との接続を行つ ている。ビアの形成方法としては、絶縁層にビアホールを設け、次いで配線層形成用 の導電膜を形成する際にその導電材料をビアホールに充填することにより形成する こと力 Sできる。また、配線層の形成とは別途に、ビアホール内に導電性材料を充填も しくはビアホールの内壁面に追従させることにより形成することもできる。その他の方 法として、ビアの形成位置に予めめつきポストを形成した後に絶縁膜を形成し、研磨 により絶縁膜表面を削ってめっきポストを露出させてビアを得ることができる。このメッ キポスト法によれば、絶縁層に予めビアホールを設ける必要がない。また、インダクタ 結合やキャパシタ結合などの無線で電気的に接続を行う構造により、ビアに代えるこ と力 Sできる。さらに、配線層を設ける絶縁層が傾斜を持った形状で開口部を設け、上 下の配線層間や半導体チップと配線層との間を直接接続してもよい。また、半導体 チップ 14と配線層との接続において、一部が光結合により行われていてもよぐこの 場合は、配線層として光配線を用いても良い。本実施形態では、銅からなるビアを、 めっきポスト法により形成した。 [0069] 外部端子 20は、配線構造体の最上面に設けられ、ビアと配線層を介して半導体チ ップ 14に電気的に接続されている。
[0070] 外部端子 20は、複数の層が積層された積層体で形成することができ、例えば、外 部端子 20の表面に設けられる半田ボールの濡れ性又はボンディングワイヤーとの接 続性を考慮して、外部端子の表面は、金、銀、銅、錫及び半田材料からなる群から選 ばれる少なくとも一種の金属又は合金で形成することが好ましい。
[0071] 図 1では、配線構造体上にソルダーレジストを設けていないが、ソルダーレジストを 設けて外部端子 20の少なくとも一部を露出させる構造としてもよい。また、ソルダーレ ジストを設けた場合、ソルダーレジストの開口内部の外部端子 20表面のみが金、銀、 銅、錫及び半田材料からなる群からばれる少なくとも一種の金属又は合金で形成さ れていてもよい。
[0072] 外部端子の形成は、ソルダーレジストのパターンを形成した後に、その開口部を覆 うように外部端子が設けられた構造としてもよい。
[0073] 本実施形態では、外部端子 20として厚み 10 mの銅パターンを形成した後、ソル ダーレジスト（不図示）を形成し、その開口部内のみの銅膜上に厚み 3 a mのニッケ ノレ (不図示）および厚み 0· 5 mの金（不図示）を最表面が金になる順に積層した。
[0074] 図に示すように本実施形態では、配線層が 2層、絶縁層が 3層の場合を示したが、 これに限定されることはなぐ適宜必要に応じて配線層および絶縁層の層数を設定 すること力 Sできる。また、外部端子 20が設けられている絶縁層上に配線層を設けても よぐこの配線層は、外部端子の形成と同時に形成してもよい。
[0075] 本実施形態の構造によれば、反りやうねりが抑えられた安定した形状が得られるた め、微細配線を高密度に設けることが可能になり、薄型の半導体装置を得ることがで きる。また、半導体チップが金属枠体と有機樹脂層と配線構造体により覆われている ため、半導体装置を別の基板などに搭載した際にかかる応力が半導体チップに直接 伝わることがないため二次実装信頼性が向上する。また、半導体チップと配線構造 体との接続が半田などの接続材料を介していないため、一次実装と呼ばれる状態と は異なり安定した接続構造を得ることができ、その接続部分の抵抗が小さぐ接続不 良も抑えられるため、半導体素子への電力供給を安定化することができる。 [0076] 第 2の実施形態
図 7は、本発明の半導体装置の構成の他の実施形態を示す模式的断面図である。 本実施形態は、第 1実施形態に対して、金属枠体 11が配線構造体 21の配線層に電 気的に接続されていることが異なっている。それ以外の部分は第 1実施形態と同じで ある。また、第 1実施形態に記載したように、図 2から 6に示す構成と組み合わせても よい。
[0077] 配線構造体 21において、絶縁層 18内に設けられたビア 19、 19bと配線層を介して 金属枠体 11と半導体チップ 14の回路と外部端子 20とが電気的に接続されている。
[0078] 金属枠体 11と配線構造体 21とを電気的に接続するビア 19bは、例えば次のように して形成すること力できる。金属枠体 11に対して、めっき法、エッチング法、機械加工 法、印刷法、ボンディングワイヤーによるスタッドバンプの形成、ペースト材料の転写 などにより所望の位置に所望の形状で導電体を設け、その後に絶縁層を設け、この 絶縁層を加工して導電体を露出させることにより形成することができる。あるいは、絶 縁層形成後に、ビアホールを形成し、その内部に導電体を設けてビアを形成すること もできる。その際、絶縁層に感光性の材料を使用する場合はフォトリソグラフィ一によ り、非感光性の材料 (あるいはパターン解像度が低い感光性材料)を使用する場合 は、レーザ加工法、ドライエッチング法又はブラスト法によりビアホールを形成すること ができる。その他、第 1の実施形態の配線構造体のビアと同様な構成、形成方法を 採用すること力でさる。
[0079] 本実施形態の構成によれば、第 1実施形態の効果に加えて、金属枠体 11に電源 やグランドなどの電気的な機能を付与することができるため、半導体装置の電気特性 を向上させること力 Sできる。さらに、配線構造体 21に設けられる電源やグランドなどの 回路面積を低減できるため、配線構造体 21の配線層数を少なくすることができ、結 果、低コスト化や高歩留まり化を図ることができる。
[0080] 第 3の実施形態
図 8A、図 8B、図 9A、図 9B、図 9Cは、本発明の半導体装置の他の実施形態を示 す模式的な説明図である。図 8A及び図 9Aは断面図、図 8B、図 9B及び図 9Cは下 面側からみた斜視図である。本実施形態は、第 1実施形態に対して、有機樹脂層 12 に貫通する金属パターン 22が設けられて!/、ることが異なってレ、る。それ以外の部分 は第 1実施形態および第 2実施形態と同様な構成をとることができる。また、第 1実施 形態に記載したように、図 2から 6に示す構成と組み合わせてもよい。
[0081] 図 8A及び図 8Bには、正方形あるいは矩形の単一パターンからなる金属パターン 2 2が設けられ、図 9A、図 9B及び図 9Cには、複数の正方形あるいは矩形パターンか らなる金属パターン 22が設けられて!/、る。
[0082] 金属パターン 22は、少なくとも一部が有機樹脂層 12を膜厚方向に貫通している状 態で設けられており、有機樹脂層 12の両表面に露出する構造を有する。この金属パ ターン 22は、半導体チップ 14の放熱性を高めることができる。
[0083] 金属パターンの材料としては、例えば、銅、ニッケル、ァノレミニゥム、金、銀、パラジ ゥム、白金、鉄、ステンレス鋼、亜鉛、マグネシウム、チタン、 42ァロイ、クロム、バナジ ゥム、ロジウム、モリブデン、コバルトが挙げられ、これらの単独もしくは複数の材料を 用いてもよぐ必要に応じて単層もしくは複数金属による積層構造としてよい。これら の中でも、コストや加工性等の点から銅または銅合金が適している。また、素子性能 劣化の原因となる金属汚染が懸念されるときは、ニッケルなどのバリア性材料により 金属パターンを形成することができ、あるいは金属パターン 22の半導体チップに対 する露出面をバリア性材料で被覆してもよ!/ヽ。
[0084] この金属パターン 22は、金属枠体 11に加工前の金属板の下面の所望の位置に所 望の形状の金属パターンを形成し、その後に有機樹脂層 12を設け、この有機樹脂 層を加工して金属パターンを露出させることにより形成することができる。ある!/、は、 有機樹脂層 18の形成後に、開口パターンを形成し、その内部に導電体を設けて金 属パターンを形成することもできる。
[0085] 金属パターンの形状は、放熱性の要求にあわせて、図 8A及び図 8Bに示すように 半導体チップ 14の設置領域に対応した形状をもつ単一パターンとしてもよぐ図 9B 及び図 9Cに示すように複数のパターン部分の組み合わせからなるパターンとしても よい。
[0086] 製造時の金属パターンの抜け落ち等の欠陥を防止する点から、金属パターンの一 部を有機樹脂層 12が覆う構造としてもよい。また、有機樹脂層 12と金属パターン 22 との境界の少なくとも一部が覆われるように金属や有機樹脂からなるストッパーを設け てもよい。
[0087] 本実施形態では、ニッケルからなる厚み 10 H mの金属パターン 22を形成し、有機 樹脂層 22としてポリイミド樹脂にて覆った後、パフ研磨法にて金属パターン 22を露出 させた。
[0088] 放熱性をより高めるために金属パターン 22と接するように放熱板やヒートシンクを設 けてもよい。
[0089] 半導体チップ 14と有機樹脂層 12との間に接着層 15を設けた場合、先に記載のェ ポキシ系、ポリイミド系、アクリル系、ウレタン系、エポキシアタリレート系などの有機材 料や、銀ペーストや半田材料を主成分とする材料に加えて、エポキシ系、ポリイミド系 、アクリル系、ウレタン系、エポキシアタリレート系などの有機材料に金属材料や無機 材料からなるフィラーを添加して放熱性を向上させた材料を用いても構わな!/、。
[0090] 本実施形態の構造によれば、第 1実施形態あるいはさらに第 2実施形態の効果に 加えて、半導体装置の放熱性を向上することができ、素子動作を安定化できる。また 、半導体チップの設置領域の全面が有機樹脂層で覆われていないため、有機樹脂 層の収縮に起因する応力を低減することができ、素子の信頼性を向上できる。
[0091] 第 4の実施形態
図 10A〜Eは、本発明の半導体装置の他の実施形態を示す模式的な説明図であ る。図 10Aは断面図、図 10B〜Eは下面側からみた斜視図である。本実施形態は、 第 3実施形態に対して金属パターン 22の形状およびレイアウトが異なっている。それ 以外の部分は第 3実施形態と同様な構成をとることができる。
[0092] 前述の第 3の実施形態では、金属パターンが半導体チップの設置領域内にのみ設 けられているに対して、本実施形態では、金属パターンが半導体チップの設置領域 上から金属枠体上にわたって設けられている。この構造によれば、半導体チップから の熱を金属枠体へ効果的に逃がすことができ、放熱性をより一層高めることができる
〇
[0093] 図 10A〜Cでは、半導体チップ設置領域内に設けられた複数の多角形（矩形や正 方形など）あるいは円形の複数の小パターンと、この小パターンに接続し、金属枠体 上へ延在する複数のライン状パターンが設けられている。これらの図では、複数の小 ノ ターンがマトリクス状に配置され、最外周の小パターンにライン状パターンが接続さ れている。特に、図 10Cでは、隣接する小パターン同士が接続され、内側の小パター ンから外側の小パターンそして金属枠体へつながる放熱経路が形成され、放熱効果 が高められている。
[0094] 図 10Dでは、半導体チップ設置領域内に、半導体チップの設置領域に対応した形 状をもつ単一のパターン部分と、このパターン部分に接続し、金属枠体状へ延在す る複数のライン状パターンが設けられてレ、る。
[0095] 図 10Eでは、半導体チップ設置領域の全面と、金属枠体の半導体チップ設置領域 周囲部分を覆うように単一のパターンが設けられて!/、る。
[0096] 図 10A〜Dに示す金属パターンは、半導体チップから金属枠体への放熱経路がラ イン状パターンで構成され、半導体チップの外周と金属枠体の開口内周との境界の 全部が金属パターンで覆われていないため、この境界付近に発生する応力を低減 すること力 Sでさる。
[0097] 図 10Eに示す金属パターンは、半導体チップから金属枠体への放熱経路の面積 が大きレ、ため、より高!/、放熱効果を得ることができる。
[0098] 第 5の実施形態
本実施形態では、配線構造体 21に、半導体チップの上面に接続する第 1ビアと、 金属枠体上面に接続する第 2ビアと、これらのビアに接続する導電体層を有する以 外は、第 1から第 4の実施形態と同様な構成をとることができる。
[0099] 第 1ビアは、第 1実施形態で説明した半導体チップの端子に接続するビアと同様に して形成でき、第 2ビアは、第 2実施形態で説明した金属枠体に接続するビアと同様 にして形成すること力 Sできる。また、第 1ビアと第 2ビアに接続する導電体層は配線層 と同様にして形成すること力 Sでさる。
[0100] 本実施形態の構造によれば、第 1ビア、導電体層、第 2ビアからなる放熱経路が形 成されるため、半導体装置の放熱性を高めることができる。
[0101] 以上に説明した各実施形態において、金属枠体 11や配線構造体 21の所望の位 置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コ ンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、 Al O 、 SiO 、
2 3 2
ZrO 、 HfO又は Nb O等の金属酸化物、 BST (Ba Sr TiO )、 PZT (PbZr Ti
2 2 2 5 x 1 x 3 x 1
―〇3)又は Ρ ΖΤ (Ρ — La Zr T — 03)等のぺロブスカイト系材料（0≤x≤ 1、 0 < y< l)、 SrBi Ta O等の Bi系層状化合物が挙げられ、また、このような無機材料や
2 2 9
磁性材料と有機材料を混合した材料を使用してもよい。更に、絶縁層 18の一層もしく は複数層を誘電率 9以上の材料により構成し、金属枠体 11、配線層 17または外部 端子 20に対向する位置に対向電極を形成することで回路のノイズフィルターの役割 を果たすコンデンサを設けてもよ!/、。このようなコンデンサを構成する誘電体材料とし ては、上記の誘電体材料を用いることができる。
[0102] 製造例 1
図 11 (a)から（f )に、図 1に示す半導体装置の製造方法を説明するための工程断 面図を示す。
[0103] まず、図 11 (a)に示すように、金属枠体 11となる金属板 23を用意し、必要に応じて 表面のウエット洗浄、ドライ洗浄、平坦化、粗化などの処理を施す。金属板 23の材料 としては、金属枠体用の前述の金属材料を用いることができる。本実施形態では、こ の金属板として、厚み 125 mの銅板を用いた。
[0104] 次に、図 11 (b)に示すように、金属板 23の片面に有機樹脂層 12を形成する。有機 樹脂層 12の材料としては前述の有機材料を用いることができる。液状の有機材料を 用いる場合は、スピンコート法や、ダイコート法、カーテンコート法、アルファコート法、 印刷法等により形成できる。有機材料として、ドライフィルム、樹脂付き銅箔、プリプレ グなどを用いる場合は、ラミネート法やプレス法、真空雰囲気下でのラミネート法ゃプ レス法等により積層できる。熱硬化性の材料や溶剤を含む材料を用いた場合は、樹 脂層の形成中あるいはその後に硬化や乾燥のための熱処理を行う。本実施形態で は、厚み 10 mのポリイミド樹脂からなる有機樹脂層を形成した。
[0105] 次に、図 11 (c)に示すように、金属板 23に開口部を設けて金属枠体 11を形成する 。開口部は、ウエットエッチング法、ドライエッチング法、機械加工法、レーザ加工法、 又はこれらの組み合わせにより形成することができる。ウエットエッチング法やドライエ ツチング法では、形成しょうとする開口部に対応する開口パターンを有するエツチン グマスク（図示せず）を用いてマスクに覆われて!/、な!/、開口部分を選択的にエツチン グする。エッチング終了後は、エッチングマスクを除去してもよいし、残してもよい。ェ ツチングマスクを除去する場合は、金属枠体 11及び有機樹脂層 12がエッチングされ ないエッチング液を用いて除去する。エッチングによる除去が困難である場合は、研 磨により除去してもよい。
[0106] 半導体チップ 14の性能劣化の原因となる金属汚染が懸念されるときは、金属枠体 の材料としてニッケルなどのバリア性をもつ材料を用いるか、開口部を設けた後に金 属枠体 11の表面をノ リア材料で被膜することができる。被膜の形成方法は、電解め つき法、無電解めつき法、スパッタ法、ゾルゲル法、蒸着法、 CVD (Chemical Vap or Deposition)法などがあげられる。
[0107] 本実施形態では、エポキシ系のレジスト材料をエッチングマスクとして用いて金属板
23をウエットエッチングし、その後エッチングマスクを除去することで金属枠体 1 1を形 成した。
[0108] なお、開口部の形成工程から半導体チップ搭載工程までは、開口部底部が損傷し ないように支持台や支持部材に固定された状態で各工程の処理が実施されることが 望ましい。
[0109] 次に、図 11 (d)に示すように、金属枠体 11の開口部内に半導体チップ 14を接着層
15を介して有機樹脂層 12上に接合する。半導体チップ 14を搭載する際に、位置合 わせ用のマークが必要である場合は、金属枠体 11や有機樹脂層 12のいずれ力、もし くは両方に、エッチング法、印刷法、めっき法、レーザ加工法、ブラスト法、機械加工 法、スパッタ法、蒸着法、又はそれらの組み合わせにより位置合わせマークを形成す ること力 Sできる。図 11では、半導体チップ 14の回路形成面と金属枠体 11の表面がほ ぼ同じ位置にあるが、半導体チップ 14の厚みや接着層 15の厚みを適宜選択するこ とで、半導体チップ 14の回路形成面が金属枠体 11表面より突出している形態（図 2) や、半導体チップ 14の回路形成面が金属枠体 11表面より窪んだ位置にある形態（ 図 3)を形成することができる。
[0110] 接着層 15は、半導体チップ 14と有機樹脂層 12とを接合させるために形成され、半 導体チップ 14の搭載前に、その回路形成面と反対の面（下面）に形成してもよ!/、し、 ベース基材 13の開口部内に形成してもよい。半導体チップ 14に形成する場合は、ゥ ェハ状態で下面に接着剤層を形成し、チップ個片にダイシングする方法を用いること ができる。ベース基材 13の開口部内に接着層 15を形成する場合は、粘性のあるぺ 一スト状材料、またはシート状の材料を設けることができる。接着層 15の材料は、例 えば、エポキシ系、ポリイミド系、アクリル系、ウレタン系、エポキシアタリレート系など の有機材料や、銀ペーストや半田材料を主成分とする材料を用いることができる。接 着層 15を介する半導体チップ 14と有機樹脂層 12との接合は、加圧や熱処理もしく はこれらの組み合わせにより行うことができ、必要に応じてウエット洗浄やドライ洗浄を 行ってもよい。
[0111] 有機樹脂層 12自体に接着性能がある場合には、図 4に示すように、有機樹脂層 12 上に直接半導体チップ 14を接合してもよい。有機樹脂層自体に接着性能が存在す るためには、その材料として熱可塑性を有する有機材料や、硬化反応が完了してい ない状態の有機樹脂を用いることができる。このような有機樹脂層上に半導体チップ を設けた後、加圧や熱処理もしくはこれらの組み合わせにより接着することができ、必 要に応じてウエット洗浄やドライ洗浄を行ってもよい。
[0112] 本実施形態では、厚み 110 mの半導体チップ 14を用い、ポリイミド系材料からな る厚み 15 mの接着層 15を形成した。
[0113] 次に、図 11 (e)に示すように、金属枠体 11の開口部の内側面と半導体チップ 14の 側面との間のギャップに絶縁材料を充填して充填層 15を形成する。このギャップは、 金属枠体 11の開口部内に半導体チップ 14を搭載する際のツール干渉を回避する ために形成される。絶縁材料の充填は、粘性のある絶縁材料をノズルから射出する 方法、インクジェット法、印刷法、転写法、ポッティング法などで行うことができる。絶縁 材料は、例えばエポキシ系、ポリイミド系、アクリル系、ウレタン系、エポキシアタリレー ト系樹脂などの有機材料や、これらの有機材料にシリカ、アルミナ、酸化チタンなどに 代表される無機フィラーが添加された材料などを用いることができる。
[0114] 図 11では充填層 16の上面が半導体チップ 14の上面と同じ位置にある力 図 6に 示すように半導体チップ 14の上面より突出していてもよぐ図 5示すように半導体素 子 14の上面よりも窪んだ位置にあってもよい。 [0115] 本実施形態では、絶縁材料としてフィラーが含まれていないエポキシ系の有機材料 を用い、充填層の上面が半導体チップ上面より 3 in程度低い位置にある充填層を 形成した。
[0116] 次に、図 11 (f)に示すように、配線構造体 21を形成する。配線構造体 21は、絶縁 層 18と、絶縁層を介して設けられた配線層 17と、ビア 1、 19と、最上面に設けられた 外部端子 20から構成され、配線層 17と絶縁層 18が交互に積層されている。半導体 チップ 14の露出面に対して、必要に応じて配線層 17から形成してもよぐ絶縁層 18 力も形成してもよい。配線構造体 21を設ける際に、半導体チップ 14に対して位置あ わせを行うために、半導体チップ 14上にあらかじめ位置合わせ用のパターンを形成 しておいてもよい。半導体チップ 14と金属枠体 1 1との位置精度が良好であれば、金 属枠体 11に位置合わせ用のパターンを形成してもよレ、。これらの位置合わせ用のパ ターンは、エッチング法、印刷法、めっき法、レーザ加工法、ブラスト法、機械加工法 、スパッタ法、蒸着法、又はそれらの組み合わせにより形成することができる。
[0117] 配線層 17の材料としては、銅、金、ニッケル、アルミニウム、銀、パラジウム等の導 電性材料が挙げられ、これらの単独ある!/、は複数種の材料を組み合わせて用いるこ とができる。抵抗値やコストの面で銅あるいは銅合金が好適である。また、ニッケルは 、絶縁材料等の他の材料と配線材料との界面反応を防止でき、磁性体としての特性 を活用したインダクタ又は抵抗配線として使用できる。本実施形態では、後述のセミ アディティブ法（給電層はスパッタ法により形成）を用いて厚み 10 mの銅配線を形 成した。
[0118] 配線層 17の形成方法としては、例えばサブトラクティブ法、セミアディティブ法又は フルアディティブ法を用いることができる。サブトラクティブ法は、基板上に設けられた 銅箔上に所定のパターンのレジストを形成し、このレジストをマスクとして不要な銅箔 をエッチングした後に、レジストを剥離して所定の配線パターンを形成する方法であ る。セミアディティブ法は、無電解めつき法や、スパッタ法、 CVD (Chemical Vapor
Deposition)法等で給電層を形成した後、所定のパターンのレジストを形成し、こ のレジストに覆われていない給電層上に電解めつき法により金属を析出させ、レジス ト及びその下の給電層を除去して所定の配線パターンを得る方法である。フルアディ ティブ法は、基板上に無電解めつき触媒を吸着させた後に、レジストパターンを形成 し、このレジストをマスクとして触媒を活性化し、このレジストに覆われていない領域に 無電解めつき法により金属を析出させ、そのレジストを除去することで所定の配線パ ターンを得る方法である。その他の方法として、絶縁層に、所定の配線パターンに対 応するパターンを持つ凹部を設け、無電解めつき法や、スパッタ法、 CVD法等で給 電層を形成した後、無電解めつき法や電解めつき法により凹部を埋め込むように金属 膜を形成し、その表面を研磨して凹部外部の金属を除去して、凹部内に埋め込まれ た配線層を得ることができる。
[0119] 絶縁層 18は、前述の有機樹脂層 12の有機材料と同様な材料を用いて通常の方法 で形成すること力できる。特に、ポリイミド樹脂、 PBO、および織布ゃ不織布に樹脂を 含浸させた材料は、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れ、 高い信頼性を得ることができるため好ましい。本実施形態では、ポリイミド樹脂からな る厚み lO ^ mの絶縁層を、金属枠体および半導体チップと配線層との間、下層側の 配線層と上層側の配線層の間、配線層と外部端子の間に形成した。
[0120] ビア 19、 19aは、絶縁層 18にビアホールを設け、その内部に導電性材料を充填す ることにより形成すること力 Sできる。電解めつき法、無電解めつき法、インクジェット法及 び印刷法などによりビアホール内に導電性材料を充填するように形成することができ 、あるいはビアホールの壁面に追従する状態で形成してもよい。ビアの形成は配線 層 17の形成と同時に行ってもよいし、別途に行ってよい。ビア 19の導電性材料として は、銅、金、銀、錫、エッケノレ、半田材料、もしくはそれらの合金を用いること力 Sできる 。ビアホール内に導電性材料を形成する前に、ビアホールの底部の残渣除去のため 、ウエットエッチング法、ドライエッチング法もしくはこれらの組み合わせによるタリー二 ングを行ってもよい。ビアホールの形成は、絶縁層に感光性の材料を使用する場合、 フォトリソグラフィ一により形成することができる。非感光性の材料 (あるいはパターン 解像度が低い感光性材料)を使用する場合は、レーザ加工法、ドライエッチング法又 はブラスト法によりビアホールを形成することができる。その他のビアの形成方法とし て、ビアの形成位置に予めめつきポストを形成した後に絶縁膜を形成し、研磨により 絶縁膜表面を削ってめっきポストを露出させてビアを得ることができる。このメツキボス ト法によれば、絶縁層に予めビアホールを設ける必要がない。金属枠体 1 1と配線層 17とを接続するためのビアを形成する場合、そのビアの形成と、半導体チップ 14の 端子と配線層 17とを接続するためのビアの形成とは、別の工程において行ってもよく 、同じ工程において行ってもよい。放熱経路を形成するために、半導体体チップの上 面と配線層（金属枠体にビアを介して接続される導電体層）とを接続するためのビア を形成する場合、そのビアの形成と、半導体チップ 14の端子と配線層 17とを接続す るためのビアの形成とは、別の工程において行ってもよぐ同じ工程において行って あよい。
[0121] 本実施形態では、銅からなるビアを、めっきポスト法により形成した。
[0122] 外部端子 20は、配線構造体の最上面に設けられ、ビアと配線層を介して半導体チ ップ 14に電気的に接続されている。
[0123] 図 1 1では、配線構造体上にソルダーレジストを設けていないが、ソルダーレジストを 設けて外部端子 20の少なくとも一部を露出させる構造としてもよい。ソルダーレジスト の材料は、エポキシ系、アクリル系、ウレタン系、ポリイミド系の有機材料が挙げられ、 必要に応じて無機材料や有機材料のフィラーが添加されて!/、てもよ!/、。ソルダーレジ ストの材料が液状である場合はスピンコート法、ダイコート法、カーテンコート法、アル ファコート法又は印刷法等で塗布できる。ソルダーレジストの材料がドライフィルム等 のフィルム状であればラミネート法やプレス法、真空雰囲気下でのラミネート法ゃプレ ス法等により積層できる。熱硬化性の材料や溶剤を含む材料を用いた場合は、ソル ダーレジストの形成中あるいはその後に硬化や乾燥のための熱処理を行う。ソルダー レジストの開口部は、感光性の有機材料を使用する場合、フォトリソグラフィ一法によ り形成すること力できる。非感光性の有機材料 (あるいはパターン解像度が低い感光 性材料)を使用する場合は、レーザ加工法、ドライエッチング法又はブラスト法により 開口部を形成すること力できる。また、ソルダーレジストを設けた場合、ソルダーレジス トの開口内部の外部端子 20表面のみが金、銀、銅、錫及び半田材料からなる群から 選択された少なくとも一種の金属又は合金で形成されていてもよい。また、ソルダー レジストのパターンを形成した後に、その開口部を覆うように外部端子 20のパターン を設けた構造としてもよい。 [0124] 外部端子 20が設けられている絶縁層上に配線層を設けてもよぐこの配線層は、 外部端子の形成と同時に形成してもよい。
[0125] 本実施形態では、外部端子 20として、スパッタ膜を給電層としたセミアディティブ法 により厚み 10 mの銅パターンを形成し、次いでソルダーレジスト（不図示）を形成し 、その開口部内のみの銅膜上に厚み 3 mのニッケル（不図示）および厚み 0· 5 111 の金（不図示）を最表面が金になる順に積層した。
[0126] 本製造例では、一つの半導体装置を形成する場合を示したが、複数の半導体装置 を一体に形成し、最終的にダイシング法、プレス法、レーザ加工法、ウォーターカツタ 一法などにより切断し、分離してもよい。この場合、分離時のダメージを抑えるため、 切断部分に金属枠体 11が存在しないように、複数の金属板を組み合わせた状態で 各金属板に対応する金属枠体を備えた半導体装置を作製し、その組み合わせの境 界部分で切断することが好ましい。複数の金属板 23は、縦横方向に側面同士を接 触させて大判の板状としてもよぐまた、一列あるいは複数列に組み合わせて長尺の リール形状としてもよい。複数の金属板を組み合わせて製造を行うことにより生産性を 高めること力 Sでさる。
[0127] また、本製造例では、一つの半導体装置に一つの半導体チップを搭載して!/、るが 、一つの金属板に複数の開口部を設け、各開口部に半導体チップを設けた構成に することあでさる。
[0128] 製造例 2
図 12 (a)から (h)に、図 8A及び図 8Bに示す半導体装置の製造方法を説明するた めの工程断面図を示す。本製造例は、金属パターン 22の形成に関係する製造プロ セスを除いて、製造例 1と同様にして実施することができる。製造例 1で製造した半導 体装置と共通する構成の製造は、製造例 1と同様にして行うことができる。
[0129] まず、図 12 (a)に示すように、金属枠体 11となる金属板 23を用意する。本実施形 態では、この金属板として、厚み 125 mの銅板を用いた。
[0130] 次に、図 12 (b)に示すように、金属板 23の片面に所定の形状の金属パターン 22を 所定の位置に形成する。
[0131] 金属パターン 22の形成は、第 1の方法として、金属板 23をウエットエッチング法ゃド ライエッチング法、機械加工法、レーザ加工法、これらの組み合わせにより加工して 形成すること力できる。ウエットエッチング法やドライエッチング法では、開口パターン を持つマスクを用いて選択的にエッチングする。エッチング終了後にマスクを除去し てもよいし、残してもよい。マスクを除去する場合は、金属板 23や金属パターン 22が エッチングされないエッチング液を用いて除去する。エッチングによる除去に代えて 研磨により除去してもよい。
[0132] 金属パターンの第 2の形成方法としては、電解めつき法、無電解めつき法、蒸着法 、スパッタ法、 CVD (Chemical Vapor Deposition)法、加熱加圧による金属の圧 接法、印刷法、ボンディングワイヤーによるスタッドバンプの形成、ペースト材料の転 写などにより形成することができる。有機樹脂層 18の形成後に、開口パターンを形成 し、その内部に導電体を設けて金属パターンを形成することもできる。有機樹脂層の 形成工程において、有機樹脂層に感光性の材料を使用する場合はフォトリソグラフィ 一により、非感光性の材料 (あるいはパターン解像度が低い感光性材料)を使用する 場合は、レーザ加工法、ドライエッチング法又はブラスト法により開口パターンを形成 すること力 Sでさる。
[0133] 金属板 23に半導体チップ搭載用の開口部を形成した際に、開口内に露出する金 属パターン 22に起因する金属汚染により素子性能の劣化が懸念されるときは、ニッ ケルなどのバリア性材料により金属パターンを形成することができ、あるいは金属バタ ーン 22の露出面をバリア性材料で被覆してもよい。被膜の形成方法は、電解めつき 法、無電解めつき法、スパッタ法、ゾルゲル法、蒸着法、 CVD法などにより行うことが できる。
[0134] 本実施形態では、金属パターン 22として、めっきレジストを用いて電解ニッケルめつ き法により厚み 10 μ mのニッケルパターンを形成した。
[0135] 次に、図 12 (c)に示すように、金属板 23の金属パターン 22を形成した面に、金属 ノ ターン 22を覆うように有機樹脂層 12を形成する。本実施形態では、厚み ΙΟ πιの ポリイミド樹脂からなる有機樹脂層を形成した。
[0136] 次に、図 12 (d)に示すように、金属パターン 22を有機樹脂層 12から露出させる。本 実施形態では、金属パターン上の有機樹脂層 22をパフ研磨法にて除去して金属パ ターン 22を露出させた。
[0137] 金属パターンを露出させる方法としては、有機樹脂層 12に感光性の材料を使用す る場合、金属パターン 22を露出させたい部分に応じてフォトリソグラフィ一により形成 すること力 Sできる。有機樹脂層 12が非感光性の材料 (あるいはパターン解像度が低 い感光性材料)からなる場合、レーザ加工法、ドライエッチング法、研磨法、切削法、 機械加工法又はブラスト法等により金属パターン上の有機樹脂層を除去して露出さ せること力 Sでさる。
[0138] 図 12 (a)〜（！ )に示す本実施形態では有機樹脂層 12を形成する前に金属パター ン 22を金属板 23上に形成しているが、有機樹脂層 12を先に形成し、所定の開口パ ターンを形成した後に、その開口内に導電性材料を設けて金属パターン 22を形成し てもよい。その際、開口パターンは、有機樹脂層に感光性の材料を使用する場合は フォトリソグラフィ一により形成でき、非感光性の材料 (あるいはパターン解像度が低 い感光性材料)を使用する場合は、レーザ加工法、ドライエッチング法又はブラスト法 等により開口パターンを形成することができる。
[0139] 図 12 (a)〜（！ )に示す本実施形態では図 8A及び図 8Bに示す金属パターンを形 成している力 同様な方法で、図 9A〜C及び図 10A〜Dに示す金属パターン 22を 形成すること力でさる。
[0140] 次に、図 12 (e)に示すように、金属板 23に開口部を設けて金属枠体 11を形成する 。本実施形態では、エポキシ系のレジスト材料をエッチングマスクとして用いて金属板 23をウエットエッチングし、その後エッチングマスクを除去することで金属枠体 1 1を形 成した。
[0141] なお、開口部の形成工程から半導体チップ搭載工程までは、開口部底部が損傷し ないように支持台や支持部材に固定された状態で各工程の処理が実施されることが 望ましい。
[0142] 次に、図 12 (f)に示すように、金属枠体 11の開口部内に半導体チップ 14を接着層
15を介して有機樹脂層 12及び金属パターン 22上に接合する。本実施形態では、厚 み l l O ^ rnの半導体チップ 14を用い、ポリイミド系材料からなる厚み 15 mの接着 層 15を形成した。 [0143] 次に、図 12 (g)に示すように、金属枠体 1 1の開口部の内側面と半導体チップ 14の 側面との間のギャップに絶縁材料を充填して充填層 15を形成する。本実施形態では 、絶縁材料としてフィラーが含まれていないエポキシ系の有機材料を用い、充填層の 上面が半導体チップ上面より 3 m程度低い位置にある充填層を形成した。
[0144] 次に、図 12 (h)に示すように、配線構造体 21を形成する。本実施形態では、セミア ディティブ法（給電層はスパッタ法により形成）を用いて厚み 10 mの銅配線を形成 した。また本実施形態では、ポリイミド樹脂からなる厚み 10 inの絶縁層を、金属枠 体および半導体チップと配線層との間、下層側の配線層と上層側の配線層の間、配 線層と外部端子の間に形成した。また本実施形態では、銅からなるビアを、めっきポ スト法により形成した。外部端子 20は、スパッタ膜を給電層としたセミアディティブ法 により厚み 10 mの銅パターンを形成し、次いでソルダーレジスト（不図示）を形成し 、その開口部内のみの銅膜上に厚み 3 mのニッケル（不図示）および厚み 0· 5 111 の金（不図示）を最表面が金になる順に積層した。
[0145] 製造例 3
図 13 (a)から (h)は、図 8A及び図 8Bに示す半導体装置の製造方法を説明するた めの工程断面図を示す。製造例 2に対して、金属パターン 22を露出させる工程の順 番が異なる以外は製造例 2と同様にして製造プロセスを実施することができる。また、 製造例 1で製造した半導体装置と共通する構成の製造は、製造例 1と同様にして行う こと力 Sでさる。
[0146] まず、図 13 (a)に示すように、金属枠体 11となる金属板 23を用意する。本実施形 態では、この金属板として、厚み 125 mの銅板を用いた。
[0147] 次に、図 13 (b)に示すように、金属板 23の片面に所定の形状の金属パターン 22を 所定の位置に形成する。本実施形態では、金属パターン 22として、めっきレジストを 用いて電解ニッケルめっき法により厚み 10 μ mのニッケルパターンを形成した。
[0148] 次に、図 13 (c)に示すように、金属板 23の金属パターン 22を形成した面に、金属 ノ ターン 22を覆うように有機樹脂層 12を形成する。本実施形態では、厚み ΙΟ πιの ポリイミド樹脂からなる有機樹脂層を形成した。
[0149] 次に、図 13 (d)に示すように、金属板 23に開口部を設けて金属枠体 11を形成する 。本実施形態では、エポキシ系のレジスト材料をエッチングマスクとして用いて金属板 23をウエットエッチングし、その後エッチングマスクを除去することで金属枠体 1 1を形 成した。
[0150] 次に、図 13 (e)に示すように、金属枠体 11の開口部内に半導体チップ 14を接着層
15を介して有機樹脂層 12及び金属パターン 22上に接合する。本実施形態では、厚 み l l O ^ rnの半導体チップ 14を用い、ポリイミド系材料からなる厚み 15 mの接着 層 15を形成した。
[0151] 次に、図 13 (f)に示すように、金属枠体 11の開口部の内側面と半導体チップ 14の 側面との間のギャップに絶縁材料を充填して充填層 15を形成する。本実施形態では 、絶縁材料としてフィラーが含まれていないエポキシ系の有機材料を用い、充填層の 上面が半導体チップ上面より 3 m程度低い位置にある充填層を形成した。
[0152] 次に、図 13 (g)に示すように、配線構造体 21を形成する。本実施形態では、セミア ディティブ法（給電層はスパッタ法により形成）を用いて厚み 10 mの銅配線を形成 した。また本実施形態では、ポリイミド樹脂からなる厚み 10 inの絶縁層を、金属枠 体および半導体チップと配線層との間、下層側の配線層と上層側の配線層の間、配 線層と外部端子の間に形成した。また本実施形態では、銅からなるビアを、めっきポ スト法により形成した。外部端子 20は、スパッタ膜を給電層としたセミアディティブ法 により厚み 10 mの銅パターンを形成し、次いでソルダーレジスト（不図示）を形成し 、その開口部内のみの銅膜上に厚み 3 mのニッケル（不図示）および厚み 0· 5 111 の金（不図示）を最表面が金になる順に積層した。
[0153] 次に、図 13 (h)に示すように、金属パターン 22を有機樹脂層 12から露出させる。
本実施形態では、金属パターン上の有機樹脂層 22をパフ研磨法にて除去して金属 ノ ターン 22を露出させた。この方法に限られず、製造例 2で説明した各種の方法を 実施すること力 Sでさる。
[0154] 本実施形態では、最終工程において金属パターンを露出させるため、金属パター ン形成工程から露出工程にいたるプロセスにおいて金属パターンが有機樹脂層で 保護され、金属パターンの損傷を防止することができる。
[0155] 製造例 4 図 14 (a)から（g)に、図 1に示す半導体装置の製造方法の他の例を説明するため の工程断面図を示す。本製造例は、支持基板 24を用いる点に特徴があり、この支持 基板の使用に関係する製造プロセスを除いて、製造例 1と同様にして実施することが できる。製造例 1で製造した半導体装置と共通する構成の製造は、製造例 1と同様に して fiうこと力でさる。
[0156] 先ず、図 14 (a)に示すように、支持基板 24を用意し、必要に応じて表面のウエット 洗浄、ドライ洗浄、平坦化、粗化など処理を施す。支持基板 24の材料は、十分な剛 性が得られるものとして、シリコン、サファイア、 GaAs等の半導体ウェハ材料、金属、 石英、ガラス、セラミック、プリント板などを用いることができる。本実施形態では、支持 基板 24として、厚み 0· 725mmの熱酸化膜付きシリコンウェハを用いた。
[0157] 次に、図 14 (b)に示すように、支持基板 24の片面に有機樹脂層 12を形成する。支 持基板に設ける以外は、製造例 1と同様にして有機樹脂層を形成することができる。 本実施形態では、厚み 10 mのポリイミド樹脂からなる有機樹脂層を形成した。
[0158] 本製造例において、金属パターン 22を形成する場合は、支持基板 24の片面に所 定の形状の金属パターン 22を所定の位置に形成し、その後に有機樹脂層を設ける ことができる。あるいは、有機樹脂層 12を形成した後に金属パターンを設けることもで きる。
[0159] 有機樹脂層 12の形成前に金属パターン 22を形成する場合は、電解めつき法、無 電解めつき法、蒸着法、スパッタ法、 CVD法、加熱加圧による金属の圧接法、印刷 法、ボンディングワイヤーによるスタッドバンプの形成、ペースト材料の転写などにより 形成すること力できる。金属枠体 11の開口内に露出する金属パターン 22に起因する 金属汚染が懸念されるときは、ニッケルなどのノ リア性材料により金属パターンを形 成すること力 Sでき、あるいは金属パターン 22の露出面をバリア性材料で被覆してもよ い。被膜の形成方法は、電解めつき法、無電解めつき法、スパッタ法、ゾルゲル法、 蒸着法、 CVD法などにより行うことができる。
[0160] 有機樹脂層 12を形成後に金属パターン 22を形成する場合は、有機樹脂層 12に 感光性の材料を使用するときはフォトリソグラフィ一により、非感光性の材料 (あるいは ノ ターン解像度が低い感光性材料)を使用する場合は、レーザ加工法、ドライエッチ ング法又はブラスト法により開口パターンを形成し、開口内に導電体を設けて金属パ ターン 22を形成することができる。
[0161] 具体的には、例えば以下のような方法で金属パターンを形成することができる。ま ず、スパッタ法により支持基板 24の表面に給電層を形成し、その後、電解めつき法に より厚み 10 mのニッケル膜からなる金属パターン 22を形成する。次に、この金属パ ターン 22を覆うように有機樹脂層 12として厚み 10 πιのポリイミド樹脂層を形成し、 次いで CMP (Chemical Mechanical Porishing)を行って金属パターン 22を露 出させる。
[0162] 次に、図 14 (c)に示すように、金属枠体 11となる金属層 25を有機樹脂層 12上に形 成する。金属層 25の形成方法としては、電解めつき法、無電解めつき法、スパッタ法 、ゾルゲル法、蒸着法、 CVD法、又はこれらの組み合わせによりで行うことができる。 また、支持基板 24に対応する板状の金属層 25を別途用意して、有機樹脂層 12上に 貼り合わせてもよい。板状の金属層を貼り合わせる場合は、有機樹脂層 12自体に接 着性がある状態で直接接合してもよぐまた接着剤を用いて接合してもよい。金属層 25を形成する前に、必要に応じて、有機樹脂層 12の表面に対してウエット洗浄、ドラ ィ洗浄、平坦化、粗化などの処理を施してもよい。
[0163] 金属層 25の材料としては、例えば、銅、ニッケル、アルミニウム、金、銀、パラジウム 、白金、鉄、ステンレス鋼、亜鉛、マグネシウム、チタン、 42ァロイ、クロム、バナジウム 、ロジウム、モリブデン、コバルトが挙げられ、これらの単独もしくは複数の材料を用い てもよく、必要に応じて単層もしくは複数金属による積層構造としてよい。これらの中 でも、コストや加工性等の点から銅又は銅合金が適している。本実施形態では、電解 めっき法により、厚み 125 mの銅からなる金属層を形成した。
[0164] 次に、図 14 (d)に示すように、金属層 25に開口部を設けて金属枠体 11を形成する 。本実施形態では、エポキシ系のレジスト材料をエッチングマスクとして用いて金属層 25をウエットエッチングし、その後エッチングマスクを除去することで金属枠体 1 1を形 成した。本製造例では、開口部のない金属層 25を設けた後にこの金属層を加工して 金属枠体 11を形成した力 s、金属層 25の形成工程（図 14 (c) )において、めっきレジ ストを用いることで開口部を持つ金属枠体 1 1を形成しても構わない。 [0165] 次に、図 14 (e)に示すように、金属枠体 11の開口部内に半導体チップ 14を接着層 15を介して有機樹脂層 12上に接合する。本実施形態では、厚み Ι ΙΟ πιの半導体 チップ 14を用い、ポリイミド系材料からなる厚み 15 mの接着層 15を形成した。
[0166] 次に、図 14 (f)に示すように、金属枠体 11の開口部の内側面と半導体チップ 14の 側面との間のギャップに絶縁材料を充填して充填層 15を形成する。本実施形態では 、絶縁材料料としてフィラーが含まれていないエポキシ系の有機材料を用い、充填層 の上面が半導体チップ上面より 3 m程度低い位置にある充填層を形成した。
[0167] 次に、図 14 (g)に示すように、配線構造体 21を形成する。本実施形態では、セミア ディティブ法（給電層はスパッタ法により形成）を用いて厚み 10 mの銅配線を形成 した。また本実施形態では、ポリイミド樹脂からなる厚み 10 inの絶縁層を、金属枠 体および半導体チップと配線層との間、下層側の配線層と上層側の配線層の間、配 線層と外部端子の間に形成した。また本実施形態では、銅からなるビアを、めっきポ スト法により形成した。外部端子 20は、スパッタ膜を給電層としたセミアディティブ法 により厚み 10 mの銅パターンを形成し、次いでソルダーレジスト（不図示）を形成し 、その開口部内のみの銅膜上に厚み 3 mのニッケル（不図示）および厚み 0· 5 111 の金（不図示）を最表面が金になる順に積層した。
[0168] 以上に説明した工程後に、支持基板 24を除去する。支持基板 24を除去する方法 としては、剥離層を設けた支持基板を用いてその低い密着性を利用して支持基板を 剥離する剥離法、支持基板として透明基板を用いて支持基板と接触している材料を レーザ光や紫外線により変質させ密着性を低下させて支持基板を剥離する方法、支 持基板をエッチングする方法、支持基板を研磨する方法、ウォーターカッターゃスラ ィサ一等の切断法により分割する方法、これらの方法を組み合わせた方法が挙げら れる。本実施形態では、シリコンの熱酸化膜と銅との間の低い密着性を利用して剥離 した。
[0169] 図 15に示すように、低い密着性を利用して支持基板を剥離するための剥離層 26 は、有機樹脂層と支持基板 24の間に形成することができる。剥離層は、本実施形態 のように支持基板 24に設けてもよいし、有機樹脂層上に形成してもよい。
[0170] 本実施形態では支持基板 24の片面に半導体装置を形成したが、支持基板 24の 両面に半導体装置を形成してもよい。
[0171] 以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定さ れものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し 得る様々な変更をすることができる。
[0172] この出願 (ま、 2006年 11月 6曰 ίこ出願された曰本出願特願 2006— 300681を基 礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims

請求の範囲
[1] 貫通する開孔を有する金属枠体と、
この開孔内に設けられた半導体チップと、
この半導体チップの回路形成面である上面を覆うように前記金属枠体上面に設け られた絶縁層と、
前記金属枠体の上面側にのみ前記絶縁層の絶縁材料を介して設けられ、前記半 導体チップの回路と電気的に接続された配線層と、
前記半導体チップの上面に設けられ、この半導体チップの回路と前記配線層とを 電気的に接続するビア導体と、
前記金属枠体の下面に設けられた樹脂層を有する半導体装置。
[2] 前記樹脂層を貫通する開孔内を満たす金属からなる金属パターンをさらに有し、
この金属パターンは、少なくとも前記半導体チップ下面の直下領域に設けられてい る請求項 1に記載の半導体装置。
[3] 前記樹脂層は、前記金属枠体の下面から前記半導体チップ下面の直下領域にわ たって設けられ、
前記金属パターンは、前記半導体チップ下面の直下領域内のみに設けられている 請求項 2に記載の半導体装置。
[4] 前記金属パターンは、前記半導体チップ下面の直下領域から前記金属枠体下面 上へ延在するパターン部を有する請求項 2に記載の半導体装置。
[5] 前記樹脂層は、前記金属枠体の下面から前記半導体チップ下面の直下領域にわ たって設けられ、
前記金属パターンは、前記半導体チップ下面の直下領域内に設けられたパターン 部と、このパターン部に接続された、前記金属枠体下面上へ延在するライン状パター ン部を有する請求項 4に記載の半導体装置。
[6] 前記金属パターンは、前記半導体チップ下面の直下領域の全部と、金属枠体下面 の半導体チップ周辺領域部分とを覆うように設けられている請求項 4に記載の半導体 装置。
[7] 前記樹脂層は、前記金属枠体の下面および前記半導体チップ下面の直下領域に 設けられ、
前記半導体チップと前記樹脂層との間にこれらを接合する接着層を有する請求項
1から 5のレ、ずれかに記載の半導体装置。
[8] 前記半導体チップの側面と前記金属枠体の開孔内側面との間隙に充填された絶 縁材料からなる充填層を有する請求項 1から 7のいずれかに記載の半導体装置。
[9] 前記充填層の上面と、前記半導体チップの上面と、前記金属枠体の上面が同一面 にある請求項 8に記載の半導体装置。
[10] 前記充填層の上面が、前記半導体チップの上面および前記金属枠体の上面に対 して突出している請求項 8に記載の半導体装置。
[11] 前記充填層の上面が、前記半導体チップの上面および前記金属枠体の上面に対 して窪んでいる請求項 8に記載の半導体装置。
[12] 前記絶縁層内に設けられ、前記半導体チップ上面に接触する第 1の導電体と、前 記絶縁層内に設けられ、前記金属枠体上面に接触する第 2の導電体と、第 1の導電 体および第 2の導電体と接続する前記絶縁層上の導電体層からなる熱伝導路をさら に有する請求項 1から 11のいずれかに記載の半導体装置。
[13] 前記熱伝導路を構成する導電体層は、前記配線層と同じ材料からなる請求項 12 に記載の半導体装置。
[14] 前記金属枠体と電気的に接続されている配線層をさらに有する請求項 1から 13の
V、ずれかに記載の半導体装置。
[15] 前記金属枠体は、前記配線層を介して電源線またはグランド線と電気的に接続さ れている請求項 14に記載の半導体装置。
[16] 前記半導体チップの上面と前記金属枠体の上面が同一面にある請求項 1から 15 の!/、ずれかに記載の半導体装置。
[17] 前記半導体チップの上面が前記金属枠体の上面に対して突出している請求項 1か ら 15のレ、ずれかに記載の半導体装置。
[18] 前記半導体チップの上面が前記金属枠体の上面に対して窪んでいる請求項 1から
15のいずれかに記載の半導体装置。
[19] 前記絶縁層の上面側に設けられた上層側絶縁層と、この上層側絶縁層に設けられ たビア導体と、このビア導体を介して下方の配線層と電気的に接続される上層側絶 縁層上面に設けられた配線層とを含む配線構造層を一つ又は複数有し、さらに、最 上層を構成する最上絶縁層と、この最上絶縁層に設けられたビア導体と、このビア導 体を介して下方の配線層と電気的に接続される最上絶縁層上面に設けられた外部 端子を有する請求項 1から 18のいずれかに記載の半導体装置。
[20] 請求項 1に記載の半導体装置の製造方法であって、
金属基材の一方の面に樹脂層を形成し、
前記金属基材に、他方の面側から前記樹脂層が露出するように開口を設けて金属 枠体を形成し、
前記開口内に、回路形成面を上にして半導体チップを搭載し、
前記金属枠体と前記半導体チップを覆うように絶縁層を形成し、
前記半導体チップ上面の導電部に接続するビア導体を形成し、
前記ビア導体に電気的に接続される配線層を形成する半導体装置の製造方法。
[21] 請求項 2に記載の半導体装置の製造方法であって、
金属基材の一方の面に金属パターンを形成し、
前記金属パターンを覆うように樹脂層を形成し、
前記金属基材に、他方の面側から前記金属パターンを残すように開口を設けて金 属枠体を形成し、
前記開口内に、回路形成面を上にして半導体チップを搭載し、
前記金属枠体と前記半導体チップを覆うように絶縁層を形成し、
前記半導体チップ上面の導電部に接続するビア導体を形成し、
前記ビア導体に電気的に接続される配線層を形成し、
前記金属パターンが露出するように前記樹脂層を除去する半導体装置の製造方 法。
[22] 請求項 1に記載の半導体装置の製造方法であって、
樹脂層を介して支持基板と金属基材を貼り合わせ、
前記金属基材に、前記樹脂層が露出するように開口を設けて金属枠体を形成し、 前記開口内に、回路形成面を上にして半導体チップを搭載し、 前記金属枠体と前記半導体チップを覆うように絶縁層を形成し、
前記半導体チップ上面の導電部に接続するビア導体を形成し、
前記ビア導体に電気的に接続される配線層を形成し、
前記樹脂層と前記支持基板を分離する半導体装置の製造方法。
[23] 請求項 1に記載の半導体装置の製造方法であって、
支持基板上に樹脂層と開口を持つ金属枠体を形成し、
前記金属枠体の開口内に、回路形成面を上にして半導体チップを搭載し、 前記金属枠体と前記半導体チップを覆うように絶縁層を形成し、
前記半導体チップ上面の導電部に接続するビア導体を形成し、
前記ビア導体に電気的に接続される配線層を形成し、
前記樹脂層と前記支持基板を分離する半導体装置の製造方法。
[24] 前記支持基板が剥離層を介して前記樹脂層と貼り合わされるように、その支持基板 上または樹脂層上に剥離層を設ける工程を有する請求項 22又は 23に記載の半導 体装置の製造方法。
[25] 半導体チップの搭載工程にお!/、て、半導体チップを接着層を介して搭載する請求 項 20から 24のいずれかに記載の半導体装置の製造方法。
[26] 前記開口内に搭載された半導体チップの側面と、前記金属枠体の開口内側面との 間隙に絶縁材料を充填する工程を有する請求項 20から 25のいずれかに記載の半 導体装置の製造方法。
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