WO2011125354A1 - 機能素子内蔵基板 - Google Patents

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wiring
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大輔 大島
森　健太郎
中島　嘉樹
菊池　克
山道　新太郎
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日本電気株式会社
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    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Definitions

  • the present invention relates to a functional element built-in substrate that incorporates one or more functional elements such as a semiconductor chip, and an electronic device including the functional element built-in substrate.
  • the wiring structure of the signal wiring is a strip line structure, and a large-area ground layer is formed above and below the signal wiring via insulating layers.
  • a package technology incorporating a functional element such as a semiconductor element a so-called functional element built-in technology has been proposed.
  • the functional element built-in substrate can suppress the mounting area of the functional element by incorporating the functional element in the substrate.
  • This technology is expected as a high-density mounting technology that realizes further higher integration and higher functionality of a semiconductor device, and realizes package thinning, cost reduction, high frequency compatibility, low stress connection, and the like.
  • Patent Document 2 a semiconductor chip 1002 is placed on a metal plate 1001 serving as a support body with a circuit surface facing upward via an adhesive 1003, and the semiconductor chip is embedded in an insulating layer 1004.
  • a semiconductor element-embedded substrate in which a wiring layer 1005 is laminated thereon is disclosed (see FIG. 20).
  • Patent Document 2 by using the metal plate 1001 as a support for the semiconductor chip 1002, it is possible to reduce the warpage of the semiconductor chip and provide a semiconductor element-embedded substrate having excellent heat dissipation characteristics.
  • JP 2008-263239 A Japanese Patent No. 3277997
  • the functional element built-in substrate is advantageous from the viewpoint of high integration and high functionality, and a functional element such as a semiconductor chip is arranged on a support plate made of metal as described in Patent Document 2, and is built in.
  • This technique is also excellent from the viewpoints of warping and heat dissipation characteristics of the functional element and the substrate itself.
  • the present invention provides a functional element-embedded substrate that can reduce crosstalk noise between signal wirings and achieve further matching of characteristic impedance in a functional element-embedded substrate having a functional element on a metal plate. Objective.
  • the first aspect of the present invention is A metal plate having a recess and serving as a ground; A functional element disposed in the recess and having an electrode terminal; A first insulating layer covering the functional element and disposed in contact with the metal plate; A first wiring layer including a first signal wiring facing the metal plate with the first insulating layer in between; A second insulating layer covering the first wiring layer; A ground layer composed of a ground plane facing the first wiring layer with the second insulating layer interposed therebetween; It is a functional element built-in board
  • the second aspect of the present invention A functional element having an electrode terminal; A metal plate that supports the functional element and serves as a ground; A first insulating layer covering the functional element and disposed in contact with the metal plate; A first wiring layer including a first signal wiring facing the metal plate with the first insulating layer in between; A second insulating layer covering the first wiring layer; A ground layer composed of a ground plane facing the first wiring layer with the second insulating layer interposed therebetween; Including The shortest distance between the metal plate and the first signal wiring is d1, the distance between the first signal wiring and the ground layer is d2, the dielectric constant of the first insulating layer is ⁇ 1, and the second insulation is When the dielectric constant of the layer is ⁇ 2, ⁇ 1 / d1 is a substrate with a built-in functional element, which is ⁇ 2 / d2 or more.
  • a functional element-embedded substrate having a functional element on a metal plate, which can reduce crosstalk noise between signal wirings and match characteristic impedance.
  • FIG. 2 is a schematic diagram of a horizontal section taken along arrow A in the functional element-embedded substrate shown in FIG. 1.
  • FIG. 2 is a schematic diagram of a horizontal section taken along an arrow B in the functional element built-in substrate shown in FIG. 1.
  • FIG. 2 is a schematic diagram of a horizontal section taken along arrow C in the functional element-embedded substrate shown in FIG. 1.
  • FIG. 2 is a schematic diagram of a horizontal section taken along an arrow D in the functional element built-in substrate shown in FIG. 1.
  • FIG. 5 is a schematic diagram of a horizontal section taken along an arrow E in the functional element-embedded substrate shown in FIG. 4. It is a schematic sectional drawing which shows the structural example of the conventional functional element built-in board
  • FIG. 1 shows a configuration example of the functional element built-in substrate of the present embodiment.
  • FIG. 1 is a schematic cross-sectional view schematically showing the structure of the functional element-embedded substrate of this embodiment.
  • the metal plate 1 that functions as a ground and a support is provided with a recess, and a functional element 2 such as a semiconductor chip is disposed in the recess via an adhesive 3.
  • the functional element 2 has a plurality of electrode terminals (not shown) on the circuit surface side (upper side in FIG. 1), and is disposed on the metal plate 1 with the circuit surface facing up.
  • the metal plate 1 supports the functional element 2 and is bonded to the back surface side (lower side in FIG. 1) of the functional element 2 via the adhesive layer 3.
  • the functional element 2 is covered with the first insulating layer 4 and is built in the concave portion of the metal plate 1 and the first insulating layer 4.
  • a first wiring layer having a first signal wiring 7 is provided on the first insulating layer 4, and element vias 6 that electrically connect the first signal wiring 7 and the functional elements 2 are first.
  • the insulating layer 4 is provided.
  • the first wiring layer is a wiring layer mainly including the first signal wiring 7.
  • the first signal wiring is provided on an element via in contact with the electrode terminal of the functional element, has a role of carrying an input / output signal to the functional element, and is expanded in the surface direction. Therefore, the first signal wiring 7 faces the metal plate 1 with the first insulating layer 4 in between. Further, the first wiring layer can include a power supply wiring in addition to the first signal wiring.
  • the first wiring layer is covered with the second insulating layer 8, and the second insulating layer 8 includes a ground layer 10 including a ground plane which is a solid ground wiring and a second signal wiring 11. 2 wiring layers are provided.
  • the ground layer 10 is provided over almost the entire surface of the second insulating layer 8 except for the region where the second wiring layer is provided.
  • a second layer via 9 is provided in the second insulating layer 8.
  • the second layer via 9 includes a second layer signal via 9a and a second layer ground via 9b.
  • the second-layer signal via 9 a is a via that electrically connects the second signal wiring 11 and the first signal wiring 7.
  • the metal plate 1 also functions as a ground.
  • a first layer via 5 as a ground via is provided in the first insulating layer 4, and the ground layer 10 and the metal plate 1 are at least the first layer via 5 and the second layer ground. It is electrically connected via the via 9b for the purpose and constitutes the ground of the same potential.
  • the first signal wiring 7 is arranged between the metal plate 1 serving as the ground and the ground layer 10. Moreover, in this invention, it is set as the structure which provides a recessed part in the metal plate 1 and arrange
  • the distance between the metal plate 1 and the first signal wiring 7 can be adjusted by the depth of the concave portion. Therefore, the electrostatic capacitance between the metal plate 1 serving as the ground and the first signal wiring 7 can be adjusted, and the characteristic impedance matching of the first signal wiring 7 can be achieved.
  • a ground layer in the wiring board is provided to achieve characteristic impedance matching.
  • the first signal is obtained by effectively using the metal plate by providing the metal plate with a recess. It is possible to match the characteristic impedance of the wiring. In addition, the area of the ground layer provided in the substrate can be reduced while maintaining the matching of the characteristic impedance of the first signal wiring. Further, according to the present invention, further characteristic impedance matching is achieved by adjusting the depth of the recess so that the metal plate 1 serving as the ground, the first signal wiring 7 and the ground layer 10 constitute a stripline structure. Can do. For example, the characteristic impedance can be matched to about 50 ⁇ by adjusting the depth of the recess.
  • the distance between the first signal wiring 7 and the metal plate 1 can be controlled by the shape of the recess.
  • the depth of the first insulating layer 24, that is, the distance between the first signal wiring 7 and the metal plate 1 is compared with FIG. Can be made smaller.
  • the distance between the ground layer 10 and the first signal wiring 7 and the distance between the first signal wiring 7 and the metal plate 1 are formed by adjusting the thickness of the second insulating layer 28.
  • the distance can be made comparable, and a stripline structure can be easily formed. Therefore, the present invention is particularly effective when the functional element is thick because the distance between the metal plate 1 and the first signal wiring 7 can be adjusted.
  • the distance between the metal plate 1 and the first signal wiring 7 refers to the shortest distance between the first signal wiring 7 and the metal plate plane portion in a region other than the concave portion in FIG.
  • the distance between the first signal wiring 7 and the ground layer 10 is the shortest distance between the upper surface of the first signal wiring 7 and the lower surface of the ground layer 10.
  • the ground layer 10 is disposed so as to surround the second signal wiring 11, and has a flat plate shape extending over almost the entire surface of the second insulating layer 8.
  • the second signal wiring 11 of the second wiring layer is mainly a land that connects vias disposed above and below, but is not particularly limited thereto, and may have a wiring line portion. .
  • the metal plate 1 functions as a ground, the characteristic impedance matching of the first signal wiring 7 can be effectively achieved using the metal plate, so that the arrangement region of the ground layer 10 can be reduced. Accordingly, the second signal wiring 11 having the wiring line portion can be provided.
  • a third insulating layer 12 is provided so as to cover the ground layer 10 and the second wiring layer including the second signal wiring 11.
  • a solder resist 14 is provided on the third insulating layer 12.
  • the solder resist 14 is provided with an external connection terminal 15 used for connection to an external substrate or the like.
  • a third layer via 13 is provided in the third insulating layer 12, and the third layer via 13 includes a third layer signal via 13a and a third layer ground via 13b.
  • the third layer signal via 13 a is in contact with the second signal wiring 11, and the third layer ground via is in contact with the ground layer 10.
  • the external connection terminal 15 includes a signal terminal 15a and a ground terminal 15b.
  • the signal terminal 15a is in contact with the third layer signal via 13a
  • the ground terminal 15b is in contact with the third layer ground via 13b.
  • BGA balls are arranged as the external connection terminals, and are connected to the external substrate.
  • the external connection terminal 15 may have a configuration in which signal wiring and ground wiring are opened in the solder resist 14.
  • a third wiring layer having a ground wiring and a third signal wiring is provided on the third insulating layer 12, and a part of them is opened on the ground wiring and the third signal wiring.
  • the solder resist 14 can be formed. Further, the surface of the external connection terminal can be protected so that, for example, solder does not flow.
  • Functional elements include active components such as semiconductor chips and passive components such as capacitors.
  • Examples of the semiconductor chip include a transistor, an IC, or an LSI.
  • the semiconductor chip is not particularly limited, and for example, a CMOS (Complementary Metal Oxide Semiconductor) can be selected.
  • CMOS Complementary Metal Oxide Semiconductor
  • the thickness of the functional element is, for example, 50 to 100 ⁇ m in the case of a semiconductor chip.
  • a chip-type passive component for example, 200 to 400 ⁇ m.
  • the thickness is, for example, 100 to 200 ⁇ m.
  • 1 or 2 or more functional elements are provided in the functional element-embedded substrate.
  • a plurality of functional elements it is preferable to incorporate one functional element in one recess, but the invention is not particularly limited to this, and a plurality of functional elements may be arranged side by side in one recess. Absent.
  • the conductor used for the wiring layer, the ground layer, and the via is not particularly limited.
  • a metal containing at least one selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or An alloy containing these as main components can be used.
  • Cu is preferably used as the conductor from the viewpoint of electrical resistance and cost.
  • the via material is not particularly limited as long as it has conductivity, but other than the above, for example, a conductive material including a solder material, a thermosetting resin, and a conductive metal powder such as copper or silver.
  • Resin paste can be used.
  • the conductive resin paste is preferably a paste material containing nanoparticles as conductive particles.
  • the conductive resin paste is more preferably a material in which the resin component volatilizes or a material in which the resin component sublimes when heated to approach the sintered body.
  • the via is provided by a stable and rigid vapor deposition method, sputtering method, CVD (Chemical Vapor Deposition) method, ALD (Atomic Layer Deposition) method, electroless plating method, electrolytic plating method or the like.
  • the manufacturing method include a method of providing a power supply layer by an evaporation method, a sputtering method, a CVD method, an ALD method, an electroless plating method, etc., and then setting a desired film thickness by an electrolytic plating method or an electroless plating method.
  • the via opening diameter is preferably about 1 times the via film thickness, but is not limited thereto.
  • the aspect ratio of the via height to the via diameter is preferably 0.3 or more, 3 or less, more preferably 0.5 or more and 1.5 or less, and still more preferably around 1.
  • the thickness of the first signal wiring is, for example, 3 to 40 ⁇ m. Further, from the viewpoint of easily matching the characteristic impedance of the signal wiring to 50 ⁇ , it is preferably 15 to 20 ⁇ m. Further, it is desirable that the width of the wiring line portion of the first signal wiring is appropriately set in consideration of the relative dielectric constants of the first and second insulating layers. In addition, the width of the wiring line portion of the first signal wiring is preferably substantially the same across the entire first wiring layer from the viewpoint of characteristic impedance matching.
  • the line width / space width of the first wiring layer is preferably equal to or greater than the wiring thickness, but is not limited thereto.
  • the material of the metal plate is not particularly limited.
  • a metal containing at least one selected from the group consisting of copper, silver, gold, nickel, aluminum, and palladium, or an alloy containing these as a main component. Can be used. Among these, it is preferable to use copper as the material of the metal plate from the viewpoint of electrical resistance value and cost.
  • the metal plate functions as an electromagnetic shield, it is expected to reduce unnecessary electromagnetic radiation.
  • a via land made of a metal layer may be provided on the metal plate 1.
  • the adhesion between the first layer via 5 provided in the first insulating layer 4 and the metal plate 1 can be improved.
  • the surface opposite to the surface on which the concave portion of the metal plate 1 is provided is a flat surface, a heat sink or other parts may be provided on this surface.
  • the material of the insulating layer is an insulating resin, and the same insulator as that used for a normal wiring board can be used.
  • an organic material can be used, and examples thereof include an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, and a polynorbornene resin.
  • other examples include BCB (Benzocyclobutene), PBO (Polybenzoxazole), and the like.
  • polyimide resin and PBO are excellent in mechanical properties such as film strength, tensile elastic modulus, elongation at break, and the like, so that high reliability can be obtained.
  • the material of the insulating layer may be either photosensitive or non-photosensitive.
  • the insulating layer may contain glass cloth or an aramid nonwoven fabric.
  • the insulating layer may be an insulating material different depending on the layer, or may be the same insulating material.
  • FIG. 1 or 2 a configuration having three insulating layers and an outermost solder resist is shown, but the configuration is not limited to this, and the number of layers shown in the drawings and embodiments is not limited. .
  • one or more wiring layers can be further provided above the second wiring layer including the ground layer 70 and the first signal wiring 71. That is, another wiring layer can be provided outside the ground layer.
  • a third wiring layer including the third signal wiring 72, a fourth wiring layer including the fourth signal wiring 73, and an external connection terminal 74 are provided. Can do.
  • the wiring layer can be sandwiched between ground layers provided on the upper and lower layers.
  • the third wiring layer including the third signal wiring 72 may be sandwiched between the ground layers 70 and 70 '.
  • the third insulating layer 75 is formed so as to cover the second signal wiring 71 and the first ground layer 70, and the third signal wiring 72 including the third signal wiring 72 is formed on the third insulating layer 75.
  • the wiring layer is formed.
  • a fourth insulating layer 76 is formed so as to cover the third wiring layer, and a fourth ground layer 70 ′ and a fourth signal wiring 73 including the fourth signal wiring 73 are formed on the fourth insulating layer 76.
  • a wiring layer is formed.
  • the second ground layer 70 ′ is formed over substantially the entire surface of the fourth insulating layer 76 in a portion other than the region where the fourth wiring layer is formed.
  • the first signal wiring 7 and the electrode terminal of the functional element are electrically connected using the element via 6, but the present invention is not limited to this.
  • a post electrode provided on the electrode terminal may be used instead of the via.
  • the external connection terminals and the solder resist can be formed in a substantially flat surface
  • the external connection terminals 15 are formed so as to be recessed from the solder resist 14 in FIG.
  • the external connection terminal 15 is recessed from the surface of the solder resist 14, it is advantageous when forming a solder ball or the like on this surface. Further, the external connection terminal 15 may protrude from the solder resist 14.
  • the external connection terminal can be formed of, for example, at least one metal or alloy selected from the group consisting of gold, silver, copper, tin, and a solder material.
  • nickel having a thickness of 3 ⁇ m and gold having a thickness of 0.5 ⁇ m can be sequentially laminated.
  • the pitch is, for example, 50 to 1000 ⁇ m, and more preferably 50 to 500 ⁇ m.
  • FIG. 4 shows this embodiment which is particularly preferable from the viewpoint of thinning.
  • the metal plate 31 functioning as a ground and a support is provided with a recess, and a functional element 32 such as a semiconductor chip is disposed in the recess via an adhesive 33.
  • the functional element 2 has a plurality of electrode terminals (not shown) on the circuit surface side (upper side in FIG. 4), and is disposed on the metal plate 31 with the circuit surface facing up.
  • the metal plate 31 supports the functional element 32, and is joined to the back surface side (lower side in FIG. 4) of the functional element 32 via an adhesive layer 33.
  • the functional element 32 is covered with a first insulating layer 34 and is built in the concave portion of the metal plate 31 and the first insulating layer 34.
  • a first wiring layer including a first signal wiring 37 is provided on the first insulating layer 34, and element vias 36 that electrically connect the first signal wiring 37 and the functional elements 32 are first.
  • the insulating layer 34 is provided.
  • the first signal wiring 37 has a role of carrying an input / output signal to the functional element, and extends in the surface direction on the first insulating layer 34.
  • the first wiring layer is covered with a second insulating layer 38, and on the second insulating layer 38, a ground layer 40 including a ground plane which is a solid structure ground wiring, and a second signal wiring 41 including a second signal wiring 41 are included.
  • Two wiring layers are provided.
  • the ground layer 40 is provided over almost the entire surface of the second insulating layer 38 except for the region where the second wiring layer is provided.
  • a second layer via 39 is provided in the second insulating layer 38.
  • the second layer via 39 includes a second layer signal via 39a and a second layer ground via 39b.
  • the second layer signal via 39 a is a via that electrically connects the second signal wiring 41 and the first signal wiring 37.
  • the metal plate 31 also functions as a ground.
  • a first layer via 35 as a ground via is provided in the first insulating layer 34, and the ground layer 40 and the metal plate 31 are at least the first layer via 35 and the second layer ground. It is electrically connected via the via 39b for the purpose and constitutes the ground of the same potential.
  • a third insulating layer 42 is provided so as to cover the ground layer 40 and the second signal wiring 41.
  • the third insulating layer 42 is, for example, a solder resist.
  • the external connection terminal is configured by opening a part of the second wiring layer and the ground layer 40 in the third insulating layer 42.
  • the third insulating layer 42 is disposed on the second wiring layer and the ground layer 40, and the third insulating layer 42 is etched so that a part of the second wiring layer and the ground layer 40 is exposed.
  • 40 ′ represents a portion where a part of the ground layer 40 is opened in the third insulating layer 42, and constitutes a ground terminal.
  • BGA balls are arranged as the external connection terminals, and are connected to the external substrate. Further, the surface of the external connection terminal can be protected so that, for example, solder does not flow.
  • the signal wiring of the functional element is designed to have a characteristic impedance of 50 ⁇ , so that the characteristic impedance of the wiring board connected to the functional element is also designed to be 50 ⁇ .
  • the characteristic impedance of the first signal wiring is obtained by using the metal plate provided with the recess as the ground and adjusting the distance between the metal plate and the first signal wiring according to the depth of the recess. Alignment can be achieved.
  • the material of the two insulating layers arranged above and below the signal wiring is the same, the distance from the signal wiring to the metal plate serving as the ground, It is desirable that the distance to the ground layer is equal.
  • the first insulating layer and the second insulating layer are made of the same material, and the distance from the signal wiring to the ground metal plate and the distance from the signal wiring to the ground layer are as follows. It is preferable to provide a recess in the metal plate so as to be equal.
  • FIG. 15 to 18 show examples of horizontal cross-sectional views (hereinafter abbreviated as horizontal cross-sectional views) taken along arrows A, B, C, and D shown in FIG. Further, FIG. 19 shows a horizontal sectional view taken along an arrow E shown in FIG. 16 to 19, the dotted line 2 'indicates the arrangement position of the functional element.
  • the first signal wiring 7 is composed of a land and a wiring line portion, and is developed in the surface direction.
  • the ground layer 10 is composed of a ground plane which is a solid structure ground wiring, and the second insulating layer except for the region where the second wiring layer is provided. It is provided over almost the entire surface.
  • FIG. 18 which is a horizontal sectional view taken along arrow D in FIG. 1, a signal wiring 16 (shown in black) and a ground layer 17 are formed in the solder resist 14 which is the uppermost layer. By providing an opening in the solder resist 14 so that the signal wiring 16 and the ground layer 17 in the solder resist 14 are exposed, an external connection terminal can be formed.
  • FIG. 19 which is a horizontal sectional view taken along arrow E in FIG. 4, a signal wiring 41 (shown in black) and a ground layer 40 are formed in the solder resist 42 which is the uppermost layer.
  • the solder resist 42 By providing openings in the solder resist 42 so that the signal wiring 41 and the ground layer 40 in the solder resist 14 are exposed, external connection terminals such as the signal terminal 41 ′ and the ground terminal 40 ′ can be formed. .
  • the depth of the recess is 20 ⁇ m
  • the thickness of the adhesive 3 between the semiconductor chip and the copper plate is 5 ⁇ m
  • the thickness of the first insulating layer is 35 ⁇ m.
  • the thickness of the second insulating layer is 35 ⁇ m
  • the width and height of the first signal wiring are 20 ⁇ m and 10 ⁇ m, respectively
  • the first insulating layer and the second insulating layer are the same material
  • the relative dielectric constant is about 4.
  • FIG. 13 is a process cross-sectional view schematically showing the manufacturing process of the functional element-embedded substrate of the present invention.
  • a semiconductor chip is used as a functional element.
  • this invention is not limited to the following manufacturing methods.
  • a metal plate 1 having a recess is prepared.
  • the metal plate 1 can be provided with a position mark for mounting the semiconductor chip 2.
  • Examples of the method of forming the position mark include a method of depositing a metal on the metal plate 1 and a method of providing a recess by wet etching or machining.
  • the semiconductor chip 2 is mounted on the metal plate 1 through the adhesive 3 so that the electrode terminal (not shown) is on the upper side.
  • epoxy resin for example, epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin and the like can be used.
  • a first wiring layer including the first insulating layer 4, the first layer via 5, the element via 6 and the first signal wiring 7 is formed. More specifically, the first insulating layer 4 is formed on the metal plate 1 so as to cover a part of the electrode terminal side surface and the side wall of the semiconductor chip 2. In addition, the element via 6 connected to the electrode terminal and the first layer via 5 connected to the metal plate 1 are formed in the first insulating layer 4. Further, as shown in FIG. 13C, a first wiring layer including the first signal wiring 7 is formed on the first insulating layer 4 including the element via 6 and the first layer via 5.
  • the first insulating layer is formed by a transfer molding method, compression molding method, printing method, vacuum press, vacuum lamination, spin coating method, die coating method, curtain coating method, or the like.
  • the pilot hole can be formed by a photolithography method when the first insulating layer 4 is a photosensitive material.
  • the pilot hole can be formed by a laser processing method, a dry etching method, or a blast method.
  • electrolytic plating electroless plating, printing method, molten metal suction method, or the like can be used as a method for forming the via.
  • a metal post for energization is provided in advance on the electrode terminal, the material of the first insulating layer 4 is disposed, and then the insulating material is polished by polishing or the like.
  • a method of forming a via by cutting the surface to expose the surface of the metal post may be used.
  • the surface of the metal post is also shaved by shaving the surface of the first insulating layer by shaving the surface of the first insulating layer to expose the surface of the metal post.
  • Either method of forming the first-layer via 5 after the exposure may be used. Examples of the grinding method include buffing and CMP.
  • the wiring including the signal wiring and the electrode wiring can be formed using a metal such as Cu, Ni, Sn, or Au, for example, by a subtractive method, a semi-additive method, a full additive method, or the like.
  • the subtractive method is disclosed, for example, in JP-A-10-51105.
  • the subtractive method is a method of obtaining a desired wiring pattern by using a resist in which a copper foil provided on a substrate or a resin is formed in a desired pattern as an etching mask and removing the resist after the etching.
  • the semi-additive method is disclosed, for example, in JP-A-9-64493.
  • the semi-additive method is a method in which a power supply layer is formed, a resist is formed in a desired pattern, electrolytic plating is deposited in the resist opening, and the power supply layer is etched after removing the resist to obtain a desired wiring pattern. It is.
  • the power feeding layer can be formed by, for example, electroless plating, sputtering, CVD, or the like.
  • the full additive method is disclosed, for example, in JP-A-6-334334.
  • an electroless plating catalyst is adsorbed on the surface of a substrate or resin, and then a pattern is formed with a resist. Then, the catalyst is activated while leaving the resist as an insulating layer, and a metal is deposited in the opening of the insulating layer by an electroless plating method to obtain a desired wiring pattern.
  • a second wiring layer including the second insulating layer 8, the second layer via 9, the ground layer 10, and the second signal wiring 11 is formed. More specifically, the second insulating layer 8 is formed so as to cover the first wiring layer including the first signal wiring 7, and the second layer via 9 is formed in the second insulating layer 8. Further, the ground layer 10 and the second wiring layer including the second signal wiring 11 are formed on the second insulating layer 8.
  • the ground layer can be formed into a predetermined shape by a photolithography method after a metal film is formed by, for example, a sputtering method, a vacuum deposition method or a plating method.
  • a third insulating layer 12, a third layer via 13, a solder resist 14, and an external connection terminal 15 are formed. More specifically, a third insulating layer 12 is formed so as to cover the second wiring layer including the second signal wiring 11 and the ground layer 10, and the third layer via 13 is formed in the third insulating layer 12. Form. Further, the external connection terminal 15 and the solder resist 14 are formed on the third insulating layer 12.
  • the external connection terminal 15 may also serve as a signal wiring or a ground wiring.
  • the external connection terminal can be formed by etching the solder resist so that a part of the signal wiring or the ground wiring is exposed. .
  • a metal plate 1 having a recess is prepared.
  • the metal plate 1 was a copper plate having a thickness of 0.5 mm, and the recesses had a depth of 20 ⁇ m, a length of 10 mm, and a width of 10 mm.
  • the semiconductor chip 2 was mounted on the concave portion of the metal plate 1 with an adhesive 3 so that the electrode terminal (not shown) was on the upper side.
  • an LSI chip having a thickness of 50 ⁇ m, a length of 9.5 mm, and a width of 9.5 mm was used.
  • the adhesive was an epoxy adhesive and the thickness was 5 ⁇ m.
  • a first wiring layer including the first insulating layer 4, the first layer via 5, the element via 6, and the first signal wiring 7 was formed.
  • An epoxy resin was used for the first insulating layer 4 and a thickness of 35 ⁇ m was formed by vacuum lamination.
  • the first wiring layer was formed with a thickness of 10 ⁇ m and a width of 20 ⁇ m by a semi-additive method using Cu. Further, the line width / space width of the first wiring layer is set to be equal to or larger than the thickness of the wiring.
  • a second wiring layer including the second insulating layer 8, the second layer via 9, the ground layer 10, and the second signal wiring 11 was formed.
  • An epoxy resin was used for the second insulating layer 8 and a thickness of 35 ⁇ m was formed by vacuum lamination.
  • the second wiring layer and the ground layer were formed with a thickness of 15 ⁇ m by a subtractive method using Cu. Further, the line width / space width of the second wiring layer is set to be equal to or greater than the thickness of the wiring.
  • the ground layer a ground plane was formed almost entirely over a region on the second insulating layer 8 other than the second wiring layer.
  • a third insulating layer 12 was formed using an epoxy resin and having a thickness of 35 ⁇ m by a vacuum laminating method.
  • FIG. 5 shows a configuration example of the functional element built-in substrate of the present embodiment.
  • FIG. 5 is a schematic cross-sectional view schematically showing the structure of the functional element-embedded substrate of this embodiment.
  • a functional element 102 such as a semiconductor chip is provided on a metal plate 101 that functions as a ground and a support via an adhesive 103.
  • the functional element 102 has a plurality of electrode terminals (not shown) on the surface on the circuit surface side (the upper side in FIG. 5), and is arranged on the metal plate 101 with the circuit surface facing up.
  • the metal plate 101 supports the functional element 102 and is bonded to the surface on the back surface side (lower side in FIG. 5) of the functional element 102 via the adhesive layer 103.
  • the functional element 102 is covered with the first insulating layer 104 and incorporated in the insulating layer.
  • a first wiring layer including a first signal wiring 107 is provided on the first insulating layer 104, and an element via 106 that electrically connects the first signal wiring 107 and the functional element 102 is the first.
  • the insulating layer 104 is provided.
  • the first wiring layer is covered with a second insulating layer 108, and a second layer including a ground layer 110 made of a ground plane, which is a solid ground wiring, and a second signal wiring 111 are formed on the second insulating layer 108. Wiring layers are provided.
  • a second layer via 109 is provided in the second insulating layer 108.
  • the second layer via includes a second layer signal via 109a and a second layer ground via 109b.
  • the second-layer signal via 109 a is a via that electrically connects the second signal wiring 111 and the first signal wiring 107.
  • the metal plate 101 also functions as a ground.
  • a first layer via 105 as a ground via is provided in the first insulating layer 104.
  • the ground layer 110 and the metal plate 101 are at least the first layer via 105 and the second layer ground. It is electrically connected via the via 109b for the purpose and constitutes the ground of the same potential.
  • the first signal wiring 107 is arranged between the metal plate 101 serving as the ground and the ground layer 110.
  • the distance between the metal plate 101 and the first signal wiring 107 is d1
  • the distance between the first signal wiring 107 and the ground layer 110 is d2
  • the dielectric constant of the first insulating layer 104 is ⁇ 1.
  • the dielectric constant 108 of the second insulating layer is ⁇ 2
  • ⁇ 1 / d1 is ⁇ 2 / d2 or more.
  • ⁇ 1 / d1 is set to be ⁇ 2 / d2 or more.
  • the first signal wiring 107 positioned above the metal plate portion in the peripheral region of the functional element forms a microstrip line structure with the metal plate 101 equivalent to or more than the ground layer 110. be able to. Accordingly, the area where the ground layer is provided in the region located above the metal plate portion in the peripheral region of the functional element can be reduced, and signal wiring and power supply wiring can be further provided in this portion. That is, the degree of freedom in wiring design can be improved while matching the characteristic impedance of the first signal wiring in the first wiring layer.
  • the distance d1 indicates the shortest distance between the metal plate 101 and the first signal wiring 107. This shortest distance represents the distance between the upper surface of the metal plate 101 and the lower surface of the first signal wiring 107.
  • the distance d2 indicates the distance between the first signal wiring 107 and the ground layer 110, and the distance indicates the distance between the upper surface of the first signal wiring 107 and the lower surface of the ground layer 110.
  • the ground layer 110 is disposed so as to surround the second signal wiring 111 and has a flat plate shape spreading over the entire surface.
  • the second signal wiring 111 of the second wiring layer is mainly a land that connects vias disposed above and below, but is not particularly limited thereto, and may have a wiring line portion.
  • the first signal layer 107 located above the metal plate portion in the peripheral region of the functional element is configured such that the ground metal plate and the microstrip line structure are equal to or more than the ground layer 110. Can do. Therefore, the area of the ground layer can be reduced in the region located above the metal plate portion in the peripheral region of the functional element, and the area of the signal wiring can be increased correspondingly. Further, when providing the signal wiring having the wiring line portion in the second wiring layer, it is desirable that the signal wiring is formed so as to be surrounded by the ground layer.
  • a third insulating layer 112 is provided so as to cover the ground layer 110 and the second signal wiring 111.
  • a solder resist 114 is provided on the third insulating layer 112.
  • the solder resist 114 is provided with an external connection terminal 115 used for connection to an external substrate or the like.
  • a third layer via 113 is provided in the third insulating layer 112, and the third layer via 113 includes a third layer signal via 113a and a third layer ground via 113b.
  • the third layer signal via 113 a is in contact with the second signal wiring 111, and the third layer ground via is in contact with the ground layer 110.
  • the external connection terminal 115 includes a signal terminal 115a and a ground terminal 115b.
  • the signal terminal 115a is in contact with the third layer signal via 113a, and the ground terminal 115b is in contact with the third layer ground via 113b.
  • BGA balls are arranged as the external connection terminals, and are connected to the external substrate.
  • the external connection terminal 115 may have a configuration in which signal wiring and ground wiring are opened in the solder resist 114. That is, a third wiring layer including a ground wiring and a third signal wiring is provided on the third insulating layer 112, and a part of them is opened on the ground wiring and the third wiring layer. A solder resist 114 can be formed. Further, the surface of the external connection terminal can be protected so that, for example, solder does not flow.
  • the substrate with a built-in functional element having the configuration of the present invention has good transmission characteristics with characteristic impedance matching.
  • the characteristic impedance of the wiring will be described below.
  • the characteristic impedance depends on the distance between the wiring and the reference plane. The reason is as follows.
  • the characteristic impedance Z 0 of the wiring is given by the following equation, where L 0 is the inductance per unit length and C 0 is the capacitance per unit length between the reference plane and the wiring.
  • the reference plane means a conductor having a fixed potential.
  • Capacitance C between the reference plane and the wiring is expressed as follows.
  • the dielectric constant of the vacuum is ⁇ 0
  • the relative dielectric constant of the insulator between the wiring and the reference plane is ⁇ r
  • the distance between the reference plane and the wiring is d
  • the inductance per 1 cm of wiring length is given by the following equation as a microstrip line equation.
  • the characteristic impedance Z 0 of the wiring can be obtained by substituting the calculation results of (Equation 3) and (Equation 4) into (Equation 1). Therefore, the characteristic impedance of the wiring depends on the distance h between the wiring and the reference plane. More specifically, the characteristic impedance of the wiring increases as the distance h between the wiring and the reference plane increases.
  • ⁇ 1 / d1 is ⁇ 2 / d2 or more. That is, the electrostatic capacity formed by the metal plate and the first signal wiring is set to be equal to or more than the electrostatic capacity formed by the first signal wiring and the ground layer. From Equations 3 and 4, with this condition, the first signal wiring located above the metal plate portion in the peripheral region of the functional element has a metal plate and microstrip line structure equivalent to or higher than the ground layer. Can be configured.
  • D1 and d2 can be controlled by the thicknesses of the first insulating layer and the second insulating layer, respectively.
  • the distance between d1 and d2 can be selected by adjusting the thickness of the first insulating layer 204 and the thickness of the second insulating layer 208.
  • ⁇ 1 / d1 can be made equal to ⁇ 2 / d2.
  • the first signal wiring 107 positioned above the metal plate portion in the peripheral region of the functional element can easily form a strip line structure with the metal plate and the ground layer, and can achieve more characteristic impedance matching. preferable. Further, it is desirable to match the characteristic impedance to about 50 ⁇ .
  • FIG. 5 shows the case where the first insulating layer 104 and the second insulating layer 108 are made of the same material, and d1 and d2 are equal.
  • the same material is used for the first insulating layer 204 and the second insulating layer 208, and d2 is larger than d1, so that ⁇ 1 / d1 is set to ⁇ 2 / d. It can be larger than d2.
  • a method for adjusting d1 as shown in FIG. 7, there can be mentioned means for forming a recess in the metal plate 301 and disposing the functional element 302 in the recess.
  • the distance d1 between the first signal wiring 307 and the metal plate 301 can be reduced.
  • the distance d1 between the first signal wiring 407 and the metal plate 401 can be reduced as compared with FIG.
  • ⁇ 1 / d1 and ⁇ 2 / d2 are made equal by adjusting the depth of the recess so that a strip line structure is formed by the metal plate serving as the ground, the first signal wiring, and the ground layer 10. It is preferable to make it. Further, it is desirable to match the characteristic impedance to about 50 ⁇ by adjusting the depth of the recess.
  • d1 can be reduced by reducing the thickness of the first insulating layer 504 by reducing the thickness of the functional element 502.
  • ⁇ 1 and ⁇ 2 can be controlled by the materials of the first insulating layer and the second insulating layer, respectively. As shown in FIG. 10, different materials can be used for the first insulating layer 604 and the second insulating layer 608.
  • the wiring line portion connecting the lands among the first signal wirings has substantially the same width across the first wiring layer.
  • one or more wiring layers can be further provided above the second wiring layer including the ground layer 710 and the first signal wiring 711. That is, another wiring layer can be provided outside the ground layer.
  • a third wiring layer including the third signal wiring 712, a fourth wiring layer including the fourth signal wiring 713, and an external connection terminal 714 are provided. Can do.
  • the wiring layer can be sandwiched between ground layers provided in the upper and lower layers.
  • the third wiring layer including the third signal wiring 712 may be sandwiched between the ground layers 710 and 710 '.
  • the third insulating layer 715 is formed so as to cover the second signal wiring 711 and the first ground layer 710, and the third signal wiring 712 is included on the third insulating layer 715.
  • the wiring layer is formed.
  • a fourth insulating layer 716 is formed so as to cover the third wiring layer, and a fourth ground layer 710 ′ and a fourth signal wiring 713 are included on the fourth insulating layer 716.
  • a wiring layer is formed.
  • the second ground layer 710 ' is formed over the entire surface of the fourth insulating layer 716 other than the region where the fourth wiring layer is formed.
  • FIG. 12 shows this embodiment which is particularly preferable from the viewpoint of thinning.
  • a functional element 802 such as a semiconductor chip is provided on a metal plate 801 functioning as a ground and a support via an adhesive 803.
  • the functional element 802 has a plurality of electrode terminals (not shown) on the circuit surface side (upper side in FIG. 12), and is disposed on the metal plate 801 with the circuit surface facing up.
  • the metal plate 801 supports the functional element 802 and is bonded to the surface on the back side (the lower side in FIG. 12) of the functional element 802 via the adhesive layer 803.
  • the functional element 802 is covered with the first insulating layer 804 and incorporated in the insulating layer.
  • a first wiring layer including a first signal wiring 807 is provided on the first insulating layer 804, and element vias 806 that electrically connect the first signal wiring 807 and the functional elements 802 are first.
  • the insulating layer 804 is provided.
  • the first wiring layer is covered with a second insulating layer 808, and a second layer including a ground layer 810 formed of a ground plane which is a solid ground wiring and a second signal wiring 811 is formed on the second insulating layer 808. Wiring layers are provided.
  • the ground layer 810 is provided over almost the entire surface of the second insulating layer 808 except for the region where the second wiring layer is provided.
  • a second layer via 809 is provided in the second insulating layer 808.
  • the second layer via includes a second layer signal via and a second layer ground via.
  • the second layer signal via is a via that electrically connects the second signal wiring 811 and the first signal wiring 807.
  • the metal plate 801 also functions as a ground.
  • a first layer via 805 as a ground via is provided in the first insulating layer 804, and the ground layer 810 and the metal plate 801 are at least the first layer via 805 and the second layer ground. Are electrically connected to each other via a via and constitutes a ground having the same potential.
  • the distance between the metal plate 801 and the first signal wiring 807 is d1
  • the distance between the first signal wiring 807 and the ground layer 810 is d2
  • the dielectric constant of the first insulating layer 804 is ⁇ 1
  • the second insulation When the dielectric constant 808 of the layer is ⁇ 2, ⁇ 1 / d1 is ⁇ 2 / d2 or more. With this configuration, the degree of freedom in wiring design can be improved while matching the characteristic impedance of the first signal wiring in the first wiring layer.
  • a third insulating layer 812 is provided so as to cover the ground layer 810 and the second signal wiring 811.
  • the third insulating layer 812 is, for example, a solder resist.
  • the external connection terminal is configured by opening a part of the second wiring layer and the ground layer 810 in the third insulating layer 812.
  • the third insulating layer 812 is disposed on the second wiring layer and the ground layer 810, and etching is performed so that a part of the second wiring layer and the ground layer 810 is exposed, whereby the external connection terminal Can be formed.
  • 810 ′ represents a portion in which a part of the ground layer 810 is opened to the third insulating layer 812 and constitutes a ground terminal.
  • Reference numeral 811 ′ denotes a portion where a part of the second wiring layer is opened in the third insulating layer 812, and constitutes a signal terminal or a power supply terminal.
  • BGA balls are arranged as the external connection terminals, and are connected to the external substrate. Further, the surface of the external connection terminal can be protected so that, for example, solder does not flow.
  • FIG. 14 is a process cross-sectional view schematically showing the manufacturing process of the functional element built-in substrate of the present invention.
  • a semiconductor chip is used as a functional element.
  • this invention is not limited to the following manufacturing methods.
  • a metal plate 101 is prepared.
  • the semiconductor chip 102 is mounted on the metal plate 101 via the adhesive 103 so that the electrode terminals (not shown) are on the upper side.
  • a first wiring layer including the first insulating layer 104, the first layer via 105, the element via 106, and the first signal wiring 107 is formed. More specifically, the first insulating layer 104 is formed on the metal plate 101 so as to cover the electrode terminal side surface and the side wall of the semiconductor chip 102. In addition, an element via 106 connected to the electrode terminal and a first layer via 105 connected to the metal plate 101 are formed in the first insulating layer 104. Further, as shown in FIG. 14C, a first wiring layer including the first signal wiring 107 is formed on the first insulating layer 104 including the element via 106 and the first layer via 105.
  • a second wiring layer including the second insulating layer 108, the second layer via 109, the ground layer 110, and the second signal wiring 111 is formed. More specifically, the second insulating layer 108 is formed so as to cover the first wiring layer including the 101st signal wiring 107, and the second layer via 109 is formed in the second insulating layer 108. In addition, a ground layer 110 and a second wiring layer including the second signal wiring 111 are formed on the second insulating layer 108.
  • a third insulating layer 112 a third layer via 113, a solder resist 114, and an external connection terminal 115 are formed. More specifically, a third insulating layer 112 is formed so as to cover the second wiring layer including the second signal wiring 111 and the ground layer 110, and the third layer via 13 is formed in the third insulating layer 112. Form. Further, the external connection terminal 115 and the solder resist 114 are formed on the third insulating layer 112.

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Abstract

　本発明は、金属板上に機能素子を有する機能素子内蔵基板において、信号配線間のクロストークノイズを低減させ、さらなる特性インピーダンスの整合を図ることができる機能素子内蔵基板を提供することを目的とする。　本発明の一は、凹部を有し、グランドとなる金属板と、前記凹部に配置され、電極端子を有する機能素子と、前記機能素子を被覆し、前記金属板に接して配置される第１の絶縁層と、該第１の絶縁層を間にして前記金属板と対向する第１の信号配線を含む第１の配線層と、該第１の配線層を被覆する第２の絶縁層と、該第２の絶縁層を間にして前記第１の配線層と対向するグランドプレーンからなるグランド層と、を含むことを特徴とする機能素子内蔵基板。

Description

機能素子内蔵基板
　本発明は、１個以上の半導体チップ等の機能素子を内蔵する機能素子内蔵基板、及び該機能素子内蔵基板を含む電子機器に関する。
　情報処理能力の向上の要求が高まり、半導体素子の動作速度の高速化やスイッチング数の増加が進むにつれ、信号配線には、特性インピーダンスの整合や信号配線間におけるクロストークノイズの低減等の電気特性の向上が求められてきた。そこで、このような要求に対応するため、特許文献１では、信号配線の配線構造をストリップ線路構造とし、信号配線の上下に絶縁層を介して広面積のグランド層を形成している。
　また、従来の配線回路基板は、同一の層上にある信号配線が近接することでお互いの信号配線間にクロストークノイズが発生し、回路の駆動素子に動作不良を発生させることがある。また、これは動作周波数が高い回路（例えば１００ＭＨｚ以上）になる程、顕著に現れている。同一の層上にある信号配線間のクロストークノイズを防止するため、従来は信号配線の間にグランド層を配置するなどの手段を用いてきた。
　一方、半導体装置等の電子機器のさらなる高集積化及び高機能化を目的として、半導体素子等の機能素子を内蔵するパッケージ技術、いわゆる機能素子内蔵技術が提案されている。機能素子内蔵基板は、基板内に機能素子を内蔵することにより、当該機能素子の実装面積を抑えることができる。この技術は、半導体装置のさらなる高集積化及び高機能化を実現し、パッケージの薄型化、低コスト化、高周波対応、低ストレス接続等を実現する高密度実装技術として期待されている。
　例えば、特許文献２では、支持体となる金属板１００１の上に半導体チップ１００２を回路面を上側にして接着剤１００３を介して配置し、該半導体チップを絶縁層１００４内に埋め込み、該絶縁層の上に配線層１００５を積層した半導体素子内蔵基板が開示されている（図２０参照）。この特許文献２によれば、金属板１００１を半導体チップ１００２の支持体として用いることにより、半導体チップの反りを低減でき、また放熱特性の優れた半導体素子内蔵基板を提供することができる。
特開２００８－２６３２３９号公報 特許第３２７７９９７号明細書
　上述のように、機能素子内蔵基板は高集積化及び高機能化の観点から有利であり、特許文献２に記載のような、金属からなる支持板上に半導体チップ等の機能素子を配置し内蔵する技術は、機能素子及び基板自体の反りや放熱特性の観点からも優れている。
　また、電子機器の高機能化に伴い、高クロック周波数化が進んでおり、基板回路の特性インピーダンス整合が益々重要になってきている。
　そこで、本発明は、金属板上に機能素子を有する機能素子内蔵基板において、信号配線間のクロストークノイズを低減させ、さらなる特性インピーダンスの整合を図ることができる機能素子内蔵基板を提供することを目的とする。
　そこで、第一の本発明は、
　凹部を有し、グランドとなる金属板と、
　前記凹部に配置され、電極端子を有する機能素子と、
　前記機能素子を被覆し、前記金属板に接して配置される第１の絶縁層と、
　該第１の絶縁層を間にして前記金属板と対向する第１の信号配線を含む第１の配線層と、
　該第１の配線層を被覆する第２の絶縁層と、
　該第２の絶縁層を間にして前記第１の配線層と対向するグランドプレーンからなるグランド層と、
を含むことを特徴とする機能素子内蔵基板である。
　また、第二の本発明は、
　電極端子を有する機能素子と、
　該機能素子を支持し、グランドとなる金属板と、
　前記機能素子を被覆し、前記金属板に接して配置される第１の絶縁層と、
　該第１の絶縁層を間にして前記金属板と対向する第１の信号配線を含む第１の配線層と、
　該第１の配線層を被覆する第２の絶縁層と、
　該第２の絶縁層を間にして前記第１の配線層と対向するグランドプレーンからなるグランド層と、
　を含み、
　前記金属板と前記第１の信号配線との最短距離をｄ１、前記第１の信号配線と前記グランド層との距離をｄ２、前記第１の絶縁層の誘電率をε１、前記第２の絶縁層の誘電率をε２とした場合、ε１／ｄ１はε２／ｄ２以上であることを特徴とする機能素子内蔵基板である。
　本発明により、金属板上に機能素子を有する機能素子内蔵基板であって、信号配線間のクロストークノイズを低減させ、特性インピーダンスの整合を図ることができる機能素子内蔵基板を提供することができる。
第一発明の実施形態に係る機能素子内蔵基板の構成例を示す概略断面図である。 第一発明の実施形態に係る機能素子内蔵基板の構成例を示す概略断面図である。 第一発明の実施形態に係る機能素子内蔵基板の構成例を示す概略断面図である。 第一発明の実施形態に係る機能素子内蔵基板の構成例を示す概略断面図である。 第二発明の実施形態に係る機能素子内蔵基板の構成例を示す概略断面図である。 第二発明の実施形態に係る機能素子内蔵基板の構成例を示す概略断面図である。 第二発明の実施形態に係る機能素子内蔵基板の構成例を示す概略断面図である。 第二発明の実施形態に係る機能素子内蔵基板の構成例を示す概略断面図である。 第二発明の実施形態に係る機能素子内蔵基板の構成例を示す概略断面図である。 第二発明の実施形態に係る機能素子内蔵基板の構成例を示す概略断面図である。 第二発明の実施形態に係る機能素子内蔵基板の構成例を示す概略断面図である。 第二発明の実施形態に係る機能素子内蔵基板の構成例を示す概略断面図である。 図１に示す第一発明の機能素子内蔵基板の製造工程を説明するための断面工程図である。 図５に示す第二発明の機能素子内蔵基板の製造工程を説明するための断面工程図である。 図１に示す機能素子内蔵基板において矢印Ａにおける水平断面の模式図である。 図１に示す機能素子内蔵基板において矢印Ｂにおける水平断面の模式図である。 図１に示す機能素子内蔵基板において矢印Ｃにおける水平断面の模式図である。 図１に示す機能素子内蔵基板において矢印Ｄにおける水平断面の模式図である。 図４に示す機能素子内蔵基板において矢印Ｅにおける水平断面の模式図である。 従来の機能素子内蔵基板の構成例を示す概略断面図である。
　本発明について以下に説明する。
　（実施形態１）
　本発明の第一発明について、以下に実施形態を示して説明する。
　図１に本実施形態の機能素子内蔵基板の構成例を示す。図１は、本実施形態の機能素子内蔵基板の構造を模式的に示した断面概略図である。
　図１において、グランド及び支持体として機能する金属板１には凹部が設けられており、該凹部に接着剤３を介して半導体チップ等の機能素子２が配置されている。機能素子２は、回路面側（図１の上側）の面に複数の電極端子（不図示）を有しており、該回路面を上にして金属板１上に配置されている。金属板１は、機能素子２を支持するものであり、機能素子２の裏面側（図１の下側）の面と接着層３を介して接合されている。機能素子２は第１の絶縁層４によって被覆され、金属板１の凹部と第１の絶縁層４中に内蔵されている。第１の絶縁層４の上には第１の信号配線７を有する第１の配線層が設けられ、第１の信号配線７と機能素子２を電気的に接続する素子用ビア６が第１の絶縁層４中に設けられている。
　第１の配線層は、第１の信号配線７を主に含む配線層である。第１の信号配線は、機能素子の電極端子と接する素子用ビア上に設けられ、機能素子への入出力用信号を担う役割を有し、面方向に展開している。したがって、第１の信号配線７は第１の絶縁層４を間にして金属板１と対向する。また、第１の配線層は、第１の信号配線の他に、電源配線を含むことができる。
　第１の配線層は第２の絶縁層８に被覆され、第２の絶縁層８上にはベタ構造のグランド配線であるグランドプレーンからなるグランド層１０と、第２の信号配線１１を含む第２の配線層とが設けられている。グランド層１０は、第２の配線層が設けられる領域以外は第２の絶縁層８の上にほぼ全面に亘って設けられている。また、第２の絶縁層８中には第２層ビア９が設けられており、図１において、第２層ビア９は第２層信号用ビア９ａと第２層グランド用ビア９ｂを含む。第２層信号用ビア９ａは、第２の信号配線１１と第１の信号配線７を電気的に接続するビアである。また、本発明において金属板１はグランドとしても機能する。図１において、第１の絶縁層４中には、グランド用ビアとしての第１層ビア５が設けられており、グランド層１０と金属板１は、少なくとも第１層ビア５と第２層グランド用ビア９ｂとを介して電気的に接続され、同電位のグランドを構成している。
　本発明において、グランドとなる金属板１とグランド層１０との間に第１の信号配線７を配置する構成とする。また、本発明では、金属板１に凹部を設け、該凹部に機能素子２を配置する構成とする。金属板１に凹部を設け、機能素子を配置する構成とすることで、凹部の深さによって金属板１と第１の信号配線７との距離を調整することができる。したがって、グランドとした金属板１と第１の信号配線７との間の静電容量を調整することができ、第１の信号配線７の特性インピーダンス整合を図ることができる。つまり、従来では配線基板中のグランド層を設けて特性インピーダンス整合を図っていたが、本発明では金属板に凹部を設けてグランドとすることにより、金属板を有効に利用して第１の信号配線の特性インピーダンス整合を図ることができる。また、第１の信号配線の特性インピーダンスの整合性を保ったまま、基板中に設けるグランド層の面積を低減することができる。さらに、本発明では、グランドとなる金属板１と第１の信号配線７とグランド層１０とでストリップ線路構造を構成するように凹部の深さを調整することにより、さらなる特性インピーダンス整合を図ることができる。例えば、凹部の深さを調整することにより、特性インピーダンスを約５０Ωに整合させることができる。
　本発明において、凹部の形状により、第１の信号配線７と金属板１との距離を制御することができる。例えば、図２に示すように、図１に比べて凹部を深く形成することにより第１の絶縁層２４の厚さ、つまり第１の信号配線７と金属板１との距離を図１に比べて小さくすることができる。また、図２において、第２の絶縁層２８の厚さを調整して形成することにより、グランド層１０と第１の信号配線７との距離と第１の信号配線７と金属板１との距離とを同程度とすることができ、ストリップ線路構造を形成し易くなる。したがって、本発明は、金属板１と第１の信号配線７との距離を調整できるため、機能素子が厚い場合に特に有効である。なお、金属板１と第１の信号配線７との距離は、図１において、凹部以外の領域の金属板平面部分と第１の信号配線７との最短距離のことを言う。また、第１の信号配線７とグランド層１０との距離は、第１の信号配線７の上面とグランド層１０の下面との最短距離を言う。
　図１において、グランド層１０は、第２の信号配線１１を囲むように配置され、第２の絶縁層８上のほぼ全面に広がった平板状となっている。第２の配線層の第２の信号配線１１は、上下に配置されるビアを接続するランドが主であるが、とくにこれに制限されるものではなく、配線線路部を有していてもよい。とくに、本発明では、金属板１がグランドとして機能することにより第１の信号配線７の特性インピーダンス整合を金属板を用いて有効に図ることができるため、グランド層１０の配置領域を低減することができ、その分配線線路部を有する第２の信号配線１１を設けることができる。
　また、図１において、グランド層１０と第２の信号配線１１を含む第２の配線層とを被覆するように第３の絶縁層１２が設けられている。第３の絶縁層１２の上にはソルダーレジスト１４が設けられている。ソルダーレジスト１４には外部基板等との接続に用いられる外部接続用端子１５が設けられている。また、第３の絶縁層１２中には第３層ビア１３が設けられており、第３層ビア１３は第３層信号用ビア１３ａと第３層グランド用ビア１３ｂを含む。第３層信号ビア１３ａは第２の信号配線１１と接し、第３層グランド用ビアはグランド層１０と接している。また、外部接続用端子１５は、信号用端子１５ａとグランド用端子１５ｂを含む。信号用端子１５ａは第３層信号用ビア１３ａと接し、グランド用端子１５ｂは第３層グランド用ビア１３ｂと接する。外部接続用端子は例えばＢＧＡボールが配置され、外部基板と接続される。
　また、図１においては、外部接続用端子１５は、信号配線やグランド配線がソルダーレジスト１４に開口する構成であってもよい。つまり、第３の絶縁層１２の上にグランド配線や第３の信号配線を有する第３の配線層を設け、該グランド配線及び第３の信号配線の上にそれらの一部が開口するようにソルダーレジスト１４を形成することができる。また、外部接続用端子は、例えば半田が流れないように表面を保護することができる。
　機能素子としては、半導体チップ等の能動部品やコンデンサ等の受動部品が挙げられる。半導体チップとしては、例えばトランジスタ、ＩＣ又はＬＳＩ等が挙げられる。半導体チップとして、特に制限されるものではないが、例えばＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）を選択することができる。
　ここで、機能素子の厚さとしては、半導体チップの場合、例えば５０～１００μｍである。チップ型の受動部品の場合、例えば２００～４００μｍである。また、薄膜形状の受動部品の場合、例えば１００～２００μｍである。
　機能素子は、機能素子内蔵基板内に１又は２以上設けられる。機能素子が複数設けられる場合は、１つの凹部に１つの機能素子を内蔵することが好ましいが、特にこれに制限されるものではなく、１つの凹部に複数の機能素子を並べて内蔵しても構わない。
　配線層やグランド層、ビアに用いられる導体としては、特に制限されるものではないが、例えば、銅、銀、金、ニッケル、アルミニウムおよびパラジウムからなる群から選択される少なくとも１種を含む金属又はこれらを主成分とする合金を用いることができる。これらのうち、電気抵抗値及びコストの観点から、導体としてＣｕが好ましく用いられる。
　また、ビアの材料としては、導電性を有するものであれば特に限定されないが、上述以外にも、例えば、ハンダ材料や、熱硬化性樹脂と銅や銀等の導電性金属粉とを含む導電性樹脂ペーストを用いることができる。導電性樹脂ペーストとしては、導電性粒子としてナノ粒子を含むペースト材料であることが好ましい。また、導電性樹脂ペーストとしては、樹脂成分が揮発する材料や、加熱して焼結体に近づける際に樹脂成分が昇華する材料であることがより好ましい。ビアは、更に好ましくは、安定して剛性のある蒸着法、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、無電解めっき法、電解めっき法などで設けられる。製造方法の例としては、蒸着法、スパッタ法、ＣＶＤ法、ＡＬＤ法、無電解めっき法などで給電層を設けた後に電解めっき法や無電解めっき法により所望の膜厚とする方法が挙げられる。また、ビア開口径は、ビア膜厚の１倍程度が好適だが、この限りではない。ビア径に対するビア高さのアスペクト比は０．３以上３以下とすることが好ましく、０．５以上１．５以下とすることがより好ましく、１前後であることがさらに好ましい。
　第１の信号配線の厚さは、例えば３～４０μｍである。また、信号配線の特性インピーダンスを５０Ωに整合させ易いという観点から、１５～２０μｍとすることが好ましい。また、第１の信号配線の配線線路部の幅は、第１及び第２の絶縁層の比誘電率を考慮して、適宣設定することが望ましい。また、第１の信号配線の配線線路部の幅は、特性インピーダンス整合の観点から、第１の配線層全体にわたって略同一幅であることが好ましい。また、第１の配線層のライン幅・スペース幅は、配線厚みと同等程度以上が望ましいが、この限りではない。
　金属板の材料としては、特に制限されるものではないが、例えば、銅、銀、金、ニッケル、アルミニウムおよびパラジウムからなる群から選択される少なくとも１種を含む金属又はこれらを主成分とする合金を用いることができる。これらのうち、電気抵抗値及びコストの観点から、金属板の材料として銅を用いることが好ましい。
　また、金属板は、電磁シールドとしても機能するため、不要電磁放射を低減することが期待される。
　また、金属板１上に金属層からなるビアランドが設けられても構わない。その場合、第１の絶縁層４に設けられる第１層ビア５と金属板１との密着力を向上させることができる。
　さらに、金属板１の凹部が設けられた面の反対面は平面であることから、この面にヒートシンクや他の部品を設けてもよい。
　絶縁層の材料は、絶縁性を有する樹脂であり、通常の配線基板に用いられる絶縁体と同様のものを用いることができる。絶縁層の材料としては、例えば、有機材料を用いることができ、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、又はポリノルボルネン樹脂等を挙げることができる。また、その他にも、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）等を挙げることができる。これらの中でもポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率及び破断伸び率等の機械的特性に優れているため、高い信頼性を得ることができる。絶縁層の材料は、感光性、非感光性のいずれであっても構わない。また、絶縁層はガラスクロスまたはアラミド不織布を含有してもよい。
　絶縁層は、層によって異なる絶縁材料であってもよいし、同じ絶縁材料であってもよい。
　また、図１又は２では、３つの絶縁層と最外層のソルダーレジストを有する構成を示したが、とくにこれに限るものではなく、図や実施形態に示される層数に限定されるものではない。
　また、図３に示すように、グランド層７０及び第１の信号配線７１を含む第２の配線層の上層にさらに１又は２以上の配線層を設けることができる。つまり、グランド層の外側にさらに別の配線層を設けることができる。例えば、図３（ａ）に示すように、第３の信号配線７２を含む第３の配線層、第４の信号配線７３を含む第４の配線層を設け、外部接続用端子７４を設けることができる。また、配線層は上下層に設けたグランド層で挟まれる構成とすることができる。例えば図３（ｂ）に示すように、第３の信号配線７２を含む第３の配線層をグランド層７０と７０’で挟むようにすることもできる。つまり、第２の信号配線７１及び第１のグランド層７０を被覆するように第３の絶縁層７５を形成し、該第３の絶縁層７５の上に第３の信号配線７２を含む第３の配線層を形成する。この第３の配線層を被覆するように第４の絶縁層７６を形成し、この第４の絶縁層７６の上に第２のグランド層７０’と第４の信号配線７３を含む第４の配線層を形成する。第２のグランド層７０’は第４の配線層が形成される領域以外の部分の第４の絶縁層７６上にほぼ全面に亘って形成される。
　また、図１又は２では、素子用ビア６を用いて第１の信号配線７と機能素子の電極端子とを電気的に接続しているが、特にこれに限定されるものではなく、素子用ビアの代わりに電極端子上に設けたポスト電極を用いることもできる。
　また、外部接続用端子とソルダーレジストは略平面に形成することができるが、図１では外部接続用端子１５がソルダーレジスト１４よりも窪んで形成されている。外部接続用端子１５がソルダーレジスト１４の表面よりも窪んでいる場合、この面に半田ボール等を形成する際に有利である。また、外部接続用端子１５がソルダーレジスト１４よりも突出していても構わない。
　外部接続用端子は、例えば、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも１種の金属又は合金で形成することができる。外部接続用端子は、例えば厚み３μｍのニッケルおよび０．５μｍの金を順に積層することができる。外部接続用端子において、そのピッチは例えば５０～１０００μｍであり、より好ましくは５０～５００μｍである。
　また、図４に、薄型化の観点から特に好ましい本実施形態を示す。
　図４において、グランド及び支持体として機能する金属板３１には凹部が設けられており、該凹部に接着剤３３を介して半導体チップ等の機能素子３２が配置されている。機能素子２は、回路面側（図４の上側）の面に複数の電極端子（不図示）を有しており、該回路面を上にして金属板３１上に配置されている。金属板３１は、機能素子３２を支持するものであり、機能素子３２の裏面側（図４の下側）の面と接着層３３を介して接合されている。機能素子３２は第１の絶縁層３４によって被覆され、金属板３１の凹部と第１の絶縁層３４中に内蔵されている。第１の絶縁層３４の上には第１の信号配線３７を含む第１の配線層が設けられ、第１の信号配線３７と機能素子３２を電気的に接続する素子用ビア３６が第１の絶縁層３４中に設けられている。第１の信号配線３７は、機能素子への入出力用信号を担う役割を有し、第１の絶縁層３４上で面方向に展開している。
　第１の配線層は第２の絶縁層３８に被覆され、第２の絶縁層３８上にはベタ構造のグランド配線であるグランドプレーンからなるグランド層４０と、第２の信号配線４１を含む第２の配線層が設けられている。グランド層４０は、第２の配線層が設けられる領域以外は第２の絶縁層３８の上にほぼ全面に亘って設けられている。また、第２の絶縁層３８中には第２層ビア３９が設けられており、図４において、第２層ビア３９は第２層信号用ビア３９ａと第２層グランド用ビア３９ｂを含む。第２層信号用ビア３９ａは、第２の信号配線４１と第１の信号配線３７を電気的に接続するビアである。また、本発明において金属板３１はグランドとしても機能する。図４において、第１の絶縁層３４中には、グランド用ビアとしての第１層ビア３５が設けられており、グランド層４０と金属板３１は、少なくとも第１層ビア３５と第２層グランド用ビア３９ｂとを介して電気的に接続され、同電位のグランドを構成している。
　また、グランド層４０と第２の信号配線４１を被覆するように第３の絶縁層４２が設けられている。第３の絶縁層４２は例えばソルダーレジストである。また、図４においては、外部接続用端子は、第２の配線層及びグランド層４０の一部が第３の絶縁層４２に開口することにより構成されている。例えば、第２の配線層及びグランド層４０の上に第３の絶縁層４２を配置し、第２の配線層及びグランド層４０の一部が露出するように第３の絶縁層４２をエッチングすることにより、外部接続用端子を形成することができる。図４において、４０’はグランド層４０の一部が第３の絶縁層４２に開口した部分を表し、グランド用端子を構成する。４１’は第２の配線層の一部が第３の絶縁層４２に開口した部分を表し、信号用端子や電源用端子を構成する。外部接続用端子は例えばＢＧＡボールが配置され、外部基板と接続される。また、外部接続用端子は、例えば半田が流れないように表面を保護することができる。
　ここで、特性インピーダンスを整合させるための指針について説明する。大抵の場合、機能素子の信号配線は特性インピーダンスが５０Ωになるように設計されるため、機能素子に接続される配線基板の特性インピーダンスも５０Ωになるように設計される。本発明では、上述のように、凹部を設けた金属板をグランドとして用い、凹部の深さによって金属板と第１の信号配線との距離を調整することにより、第１の信号配線の特性インピーダンス整合を図ることができる。その際、グランドとなる金属板、信号配線及びグランドプレーンとでストリップ線路構造を形成することが好ましい。ストリップ線路構造は配線収容性が高く、特性インピーダンス整合も比較的容易であるためである。また、信号配線がグランドで挟まれるため、外来ノイズ耐性も向上する。特性インピーダンスを整合させるには、線路幅と絶縁層の厚み、絶縁層の誘電率を変化させることで実現できる。
　ストリップ線路構造として効果を発揮するためには、信号配線を挟んで上下に配置される２層の絶縁層の材料が同一であり、信号配線からグランドとなる金属板までの距離と、信号配線からグランド層までの距離とが等しいことが望ましい。以上のことを踏まえ、本発明では、第１の絶縁層と第２の絶縁層は同じ材料を用い、信号配線からグランドとなる金属板までの距離と、信号配線からグランド層までの距離とが等しくなるように金属板に凹部を設けることが好ましい。
　本実施形態における、図１に示す矢印Ａ，Ｂ，Ｃ，Ｄにおける水平方向の断面図（以下、水平断面図と省略する）の例をそれぞれ図１５～１８に示す。また、図４に示す矢印Ｅにおける水平断面図を図１９に示す。図１６～１９において、点線２’は機能素子の配置位置を示す。
　図１の矢印Ｂにおける水平断面図である図１６に示すように、第１の信号配線７は、ランドと配線線路部から構成されており、面方向に展開している。図１の矢印Ｃにおける水平断面図である図１７に示すように、グランド層１０はベタ構造のグランド配線であるグランドプレーンからなり、第２の配線層が設けられる領域以外は第２の絶縁層上にほぼ全面に亘って設けられている。図１の矢印Ｄにおける水平断面図である図１８に示すように、最上層であるソルダーレジスト１４内に、信号配線１６（黒塗りで表示）やグランド層１７が形成されている。ソルダーレジスト１４中の信号配線１６やグランド層１７が露出するようにソルダーレジスト１４に開口を設けることで、外部接続用端子を形成することができる。
　図４の矢印Ｅにおける水平断面図である図１９に示すように、最上層であるソルダーレジスト４２内に、信号配線４１（黒塗りで表示）やグランド層４０が形成されている。ソルダーレジスト１４中の信号配線４１やグランド層４０が露出するようにソルダーレジスト４２に開口を設けることで、信号用端子４１’やグランド用端子４０’等の外部接続用端子を形成することができる。
　なお、これらの水平断面図はあくまで一例であり、本発明をなんら限定するものではない。
　本実施形態では、例えば、半導体チップの厚みが５０μｍのものを用いた場合、凹部の深さを２０μｍ、半導体チップと銅板との接着材３の厚みを５μｍ、第１の絶縁層の厚みを３５μｍ、第２の絶縁層の厚みを３５μｍ、第１の信号配線の幅及び高さをそれぞれ２０μｍ及び１０μｍ、第１の絶縁層及び第２の絶縁層が同じ材料で比誘電率が約４、とすることで、ストリップ線路構造を形成し、特性インピーダンスを約５０Ωとすることができる。
　次に、本発明の機能素子内蔵基板の製造方法について図１３を参照して説明する。図１３は、本発明の機能素子内蔵基板の製造工程を模式的に示した工程断面図である。以下の説明では機能素子として半導体チップを用いる。また、本発明は以下の製造方法に限定されるものではない。
　まず、図１３（ａ）に示すように、凹部を有する金属板１を用意する。
　ここで、金属板１には、半導体チップ２を搭載するための位置マークを設けることができる。位置マークの形成方法としては、例えば、金属板１上に金属を析出させる方法、ウェットエッチングや機械加工により窪みを設ける方法等が挙げられる。
　次に、図１３（ｂ）に示すように、金属板１凹部に、半導体チップ２を電極端子（不図示）が上側になるように接着剤３を介して搭載する。
　接着剤としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂などを用いることができる。
　次に、図１３（ｃ）に示すように、第１の絶縁層４、第１層ビア５、素子用ビア６及び第１の信号配線７を含む第１の配線層を形成する。より具体的には、半導体チップ２の電極端子側の面と側壁の一部を被覆するように、金属板１上に第１の絶縁層４を形成する。また、電極端子と接続する素子用ビア６と、金属板１と接続する第１層ビア５を第１の絶縁層４中に形成する。また、図１３（ｃ）に示すように、素子用ビア６と第１層ビア５を含む第１の絶縁層４の上に第１の信号配線７を含む第１の配線層を形成する。
　第１の絶縁層の形成方法は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などで設けられる。
　下穴は、第１の絶縁層４が感光性の材料である場合、フォトリソグラフィ法により形成することができる。第１の絶縁層４が非感光性の材料又はパターン解像度が低い材料である場合、下穴は、レーザー加工法、ドライエッチング法又はブラスト法により形成することができる。
　また、ビアの形成方法としては、電解めっき、無電解めっき、印刷法、溶融金属吸引法等を用いることができる。
　また、半導体チップの電極端子に接続する素子用ビアとしては、電極端子上に予め通電用の金属ポストを設けておき、第１の絶縁層４の材料を配置した後、研磨等により絶縁材料の表面を削って金属ポストの表面を露出させてビアを形成する方法でも構わない。その場合、第１層ビア５を形成した後に、第１の絶縁層の表面を削って金属ポストの表面を露出させる方法でも、第１の絶縁層の材料の表面を削って金属ポストの表面を露出させた後に、第１層ビア５を形成する方法のどちらでも構わない。研削方法は、例えば、バフ研磨、ＣＭＰ等が挙げられる。
　信号配線や電極配線を含む配線は、例えばサブトラクティブ法、セミアディティブ法又はフルアディティブ法等により、例えばＣｕ、Ｎｉ、Ｓｎ又はＡｕ等の金属を用いて形成することができる。
　サブトラクティブ法は、例えば特開平１０－５１１０５号公報に開示されている。サブトラクティブ法は、基板又は樹脂上に設けられた銅箔を所望のパターンに形成したレジストをエッチングマスクとし、エッチング後にレジストを除去することにより、所望の配線パターンを得る方法である。
　セミアディティブ法は、例えば特開平９－６４４９３号公報に開示されている。セミアディティブ法は、給電層を形成した後、所望のパターンにレジストを形成し、レジスト開口部内に電解めっきを析出させ、レジストを除去後に給電層をエッチングすることにより、所望の配線パターンを得る方法である。給電層は、例えば無電解めっき、スパッタ法、ＣＶＤ法等で形成できる。
　フルアディティブ法は、例えば特開平６－３３４３３４号公報に開示されている。フルアディティブ法では、まず、基板又は樹脂の表面に無電解めっき触媒を吸着させた後にレジストでパターンを形成する。そして、このレジストを絶縁層として残したまま触媒を活性化して無電解めっき法により絶縁層の開口部に金属を析出させ、所望の配線パターンを得る。
　次に、図１３（ｄ）に示すように、第２の絶縁層８、第２層ビア９、グランド層１０及び第２の信号配線１１を含む第２の配線層を形成する。より具体的には、第１の信号配線７を含む第１の配線層を被覆するように第２の絶縁層８を形成し、第２の絶縁層８に第２層ビア９を形成する。また、第２の絶縁層８の上にグランド層１０と第２の信号配線１１を含む第２の配線層とを形成する。
　グランド層は、例えば、スパッタリング法，真空蒸着法またはメッキ法により金属膜を形成した後、フォトリソグラフィ法により所定の形状に形成することができる。
　次に、図１３（ｅ）に示すように、第３の絶縁層１２、第３層ビア１３、ソルダーレジスト１４、外部接続用端子１５を形成する。より具体的には、第２の信号配線１１を含む第２の配線層とグランド層１０を被覆するように第３の絶縁層１２を形成し、第３の絶縁層１２に第３層ビア１３を形成する。また、第３の絶縁層１２の上に外部接続用端子１５及びソルダーレジスト１４を形成する。
　外部接続用端子１５は、信号配線やグランド配線を兼ねていてもよく、この場合は該信号配線やグランド配線の一部を露出するようにソルダーレジストをエッチングすることで外部接続用端子を形成できる。
　また、以下に、具体的な寸法や材料について実施例として記載する。
　まず、図１３（ａ）に示すように、凹部を有する金属板１を用意する。金属板１は厚さ０．５ｍｍの銅板を用い、凹部は深さ２０μｍ、縦１０ｍｍ、横１０ｍｍとした。
　次に、図１３（ｂ）に示すように、金属板１凹部に、半導体チップ２を電極端子（不図示）が上側になるように接着剤３を介して搭載した。半導体チップ２は、厚さ５０μｍ、縦９．５ｍｍ、横９．５ｍｍのＬＳＩチップを用いた。接着剤はエポキシ系接着剤を用い、厚さは５μｍとした。
　次に、図１３（ｃ）に示すように、第１の絶縁層４、第１層ビア５、素子用ビア６及び第１の信号配線７を含む第１の配線層を形成した。第１の絶縁層４にエポキシ樹脂を用い、真空ラミネート法により厚さを３５μｍとして形成した。第１の配線層はＣｕを用いたセミアディティブ法により、厚さを１０μｍ、幅を２０μｍとして形成した。また、第１の配線層のライン幅・スペース幅は、配線の厚み以上とした。
　次に、図１３（ｄ）に示すように、第２の絶縁層８、第２層ビア９、グランド層１０及び第２の信号配線１１を含む第２の配線層を形成した。第２の絶縁層８にエポキシ樹脂を用い、真空ラミネート法により厚さを３５μｍとして形成した。第２の配線層及びグランド層はＣｕを用いたサブトラクティブ法により、厚さを１５μｍとして形成した。また、第２の配線層のライン幅・スペース幅は、配線の厚み以上とした。グランド層については、第２の配線層以外の第２の絶縁層８上の領域にほぼ全面に亘ってグランドプレーンを形成した。
　次に、図１３（ｅ）に示すように、第３の絶縁層１２、第３層ビア１３、ソルダーレジスト１４、外部接続用端子１５を形成した。第３の絶縁層１２は、エポキシ樹脂を用い、真空ラミネート法により厚さを３５μｍとして形成した。
　（実施形態２）
　本発明の第二発明について、以下に実施形態を示して説明する。
　図５に本実施形態の機能素子内蔵基板の構成例を示す。図５は、本実施形態の機能素子内蔵基板の構造を模式的に示した断面概略図である。図５において、グランド及び支持体として機能する金属板１０１上に接着剤１０３を介して半導体チップ等の機能素子１０２が設けられている。機能素子１０２は、回路面側（図５の上側）の面に複数の電極端子（不図示）を有しており、該回路面を上にして金属板１０１上に配置されている。金属板１０１は、機能素子１０２を支持するものであり、機能素子１０２の裏面側（図５の下側）の面と接着層１０３を介して接合されている。機能素子１０２は第１の絶縁層１０４によって被覆され、絶縁層中に内蔵されている。第１の絶縁層１０４の上には第１の信号配線１０７を含む第１の配線層が設けられ、第１の信号配線１０７と機能素子１０２を電気的に接続する素子用ビア１０６が第１の絶縁層１０４中に設けられている。
　第１の配線層は第２の絶縁層１０８に覆われ、第２の絶縁層１０８上にはベタ構造のグランド配線であるグランドプレーンからなるグランド層１１０と第２の信号配線１１１を含む第２の配線層とが設けられている。また、第２の絶縁層１０８中には第２層ビア１０９が設けられており、図５において、第２層ビアは第２層信号用ビア１０９ａと第２層グランド用ビア１０９ｂを含む。第２層信号用ビア１０９ａは、第２の信号配線１１１と第１の信号配線１０７を電気的に接続するビアである。また、本発明において金属板１０１はグランドとしても機能する。図５において、第１の絶縁層１０４中には、グランド用ビアとしての第１層ビア１０５が設けられており、グランド層１１０と金属板１０１は、少なくとも第１層ビア１０５と第２層グランド用ビア１０９ｂとを介して電気的に接続され、同電位のグランドを構成している。
　本発明において、グランドとなる金属板１０１とグランド層１１０との間に第１の信号配線１０７が配置される構成となる。また、本発明は、金属板１０１と第１の信号配線１０７との距離をｄ１、第１の信号配線１０７とグランド層１１０との距離をｄ２、第１の絶縁層１０４の誘電率をε１、第２の絶縁層の誘電率１０８をε２とした場合、ε１／ｄ１はε２／ｄ２以上である。この構成とすることにより、第１の配線層中の第１の信号配線の特性インピーダンス整合を図りつつ、配線設計の自由度を向上することができる。
　従来では、配線基板中にグランドプレーンからなるグランド層を設けることにより、上下の層に配置される信号配線の特性インピーダンス整合を図っていた。しかし、グランド層を広く設けることは信号配線を配置可能な面積を低減させることになる。そこで、本発明ではε１／ｄ１がε２／ｄ２以上となるようにする。この構成とすることにより、機能素子の周辺領域の金属板部分の上方に位置する第１の信号配線１０７は、グランド層１１０と同等に又はそれ以上に金属板１０１とマイクロストリップ線路構造を構成することができる。したがって、機能素子の周辺領域の金属板部分の上方に位置する領域においてグランド層を設ける面積を低減させることができ、この部分にさらに信号配線や電源配線を設けることができる。つまり、第１の配線層中の第１の信号配線の特性インピーダンス整合を図りつつ、配線設計の自由度を向上することができる。
　本発明において、距離ｄ１は、金属板１０１と第１の信号配線１０７との最短距離のことを示す。この最短距離は、金属板１０１の上面と第１の信号配線１０７の下面の距離を表す。また、距離ｄ２は、第１の信号配線１０７とグランド層１１０との距離を示し、該距離は、第１の信号配線１０７の上面とグランド層１１０の下面との距離を表す。
　図５において、グランド層１１０は、第２の信号配線１１１を囲むように配置され、全面に広がった平板状となっている。第２の配線層の第２の信号配線１１１は、上下に配置されるビアを接続するランドが主であるが、とくにこれに制限されるものではなく、配線線路部を有していてもよい。とくに、本発明では、機能素子の周辺領域の金属板部分の上方に位置する第１の信号層１０７はグランドとなる金属板とマイクロストリップ線路構造をグランド層１１０と同等又はそれ以上に構成することができる。そのため、機能素子の周辺領域の金属板部分の上方に位置する領域においてグランド層の面積を低減することができ、その分信号配線の面積を増やすことができる。また、第２の配線層において配線線路部を有する信号配線を設ける際も、該信号配線はグランド層に囲まれるように形成されることが望ましい。
　また、図５において、グランド層１１０と第２の信号配線１１１を被覆するように第３の絶縁層１１２が設けられている。第３の絶縁層１１２の上にはソルダーレジスト１１４が設けられている。ソルダーレジスト１１４には外部基板等との接続に用いられる外部接続用端子１１５が設けられている。また、第３の絶縁層１１２中には第３層ビア１１３が設けられており、第３層ビア１１３は第３層信号用ビア１１３ａと第３層グランド用ビア１１３ｂを含む。第３層信号ビア１１３ａは第２の信号配線１１１と接し、第３層グランド用ビアはグランド層１１０と接している。また、外部接続用端子１１５は、信号用端子１１５ａとグランド用端子１１５ｂを含む。信号用端子１１５ａは第３層信号用ビア１１３ａと接し、グランド用端子１１５ｂは第３層グランド用ビア１１３ｂと接する。外部接続用端子は例えばＢＧＡボールが配置され、外部基板と接続される。
　また、図５においては、外部接続用端子１１５は、信号配線やグランド配線がソルダーレジスト１１４に開口する構成であってもよい。つまり、第３の絶縁層１１２の上にグランド配線や第３の信号配線を含む第３の配線層を設け、該グランド配線及び第３の配線層の上にそれらの一部が開口するようにソルダーレジスト１１４を形成することができる。また、外部接続用端子は、例えば半田が流れないように表面を保護することができる。
　本発明の構成を有する機能素子内蔵基板は、特性インピーダンス整合がとれた、良好な伝送特性を有する。ここで、配線の特性インピーダンスについて以下に説明する。
　特性インピーダンスは、配線と基準面との距離に依存する。それは、以下の理由による。
　配線の特性インピーダンスＺ０は、単位長さあたりのインダクタンスをＬ０、基準面および配線間の単位長さあたりのキャパシタンスをＣ０として、次式で与えられる。
　〔数式１〕
　Ｚ０＝√（Ｌ０／Ｃ０）　［Ω］
　ここで、基準面とは、固定電位を有する導電体を意味する。
　基準面および配線間のキャパシタンスＣは、真空の誘電率をε０、配線と基準面との間にある絶縁体の比誘電率をεｒ、基準面と配線間の距離をｄ、基準面と配線の対向面積をＳとすると、次式で与えられる。
　〔数式２〕
　Ｃ＝ε０εｒＳ／ｄ　［Ｆ］
　特性インピーダンスの算出においては、単位長さあたりのキャパシタンスが必要である。配線幅をｗ［ｍｍ］、配線と基準面との距離をｈ［ｍｍ］とすると、配線長さ１ｃｍあたりのキャパシタンスＣ０は、次式で与えられる。
　〔数式３〕
　Ｃ０＝１０－２×ε０εｒｗ／ｈ　［Ｆ］
　また、配線長さ１ｃｍあたりのインダクタンスは、マイクロストリップ線路の式として次式で与えられる。
　〔数式４〕
　Ｌ０＝１．９７×１０－９×ｌｎ（２πｈ／ｗ）　［Ｈ］
　以上より、配線の特性インピーダンスＺ０は、（数３）、（数４）の計算結果を（数１）に代入することにより求められる。したがって、配線の特性インピーダンスは、配線と基準面との距離ｈに依存する。より詳細には、配線の特性インピーダンスは、配線と基準面との距離ｈが大きいほど大きくなる。
　ここで、本発明において、ε１／ｄ１はε２／ｄ２以上である。つまり、金属板と第１の信号配線とで構成する静電容量が、第１の信号配線とグランド層とで構成する静電容量と同等又はそれ以上となる条件とする。数式３及び４より、この条件とすることにより、機能素子の周辺領域の金属板部分の上方に位置する第１の信号配線は、グランド層と同等又はそれ以上に金属板とマイクロストリップ線路構造を構成することができる。
　ｄ１及びｄ２はそれぞれ第１の絶縁層及び第２の絶縁層の厚さにより制御することができる。例えば図６に示すように第１の絶縁層２０４の厚さと第２の絶縁層２０８の厚さを調整することで、ｄ１とｄ２の距離を選択することができる。
　図５に示すように、第１の絶縁層１０４及び第２の絶縁層１０８を同じ厚さでかつ同じ材料で形成することにより、ε１／ｄ１はε２／ｄ２と等しくすることができる。この場合、機能素子の周辺領域の金属板部分の上方に位置する第１の信号配線１０７は金属板とグランド層とでストリップ線路構造を構成し易くなり、より特性インピーダンス整合を図ることができるため好ましい。また、特性インピーダンスは約５０Ωに整合させることが望ましい。
　図５は、第１の絶縁層１０４と第２の絶縁層１０８が同じ材料で構成され、ｄ１とｄ２が等しい場合について示した。また、例えば図６に示すように、第１の絶縁層２０４と第２の絶縁層２０８に同じ材料を用い、ｄ１よりもｄ２の方が大きくなる構成とすることにより、ε１／ｄ１をε２／ｄ２よりも大きくすることができる。
　また、ｄ１を調整する方法として、図７に示すように、金属板３０１に凹部を形成し、該凹部に機能素子３０２を配置する手段を挙げることができる。金属板３０１に凹部を形成し、該凹部に機能素子を配置することにより、第１の信号配線３０７と金属板３０１との距離ｄ１を小さくすることができる。さらに、図８に示すように、図７に比べて凹部を深く形成することにより、第１の信号配線４０７と金属板４０１との距離ｄ１を図７に比べて小さくすることができる。とくに、本発明では、グランドとなる金属板と第１の信号配線とグランド層１０とでストリップ線路構造を構成するように凹部の深さを調整することにより、ε１／ｄ１とε２／ｄ２を同等にすることが好ましい。また、凹部の深さを調整することにより、特性インピーダンスを約５０Ωに整合させることが望ましい。
　また、図９に示すように、機能素子５０２を薄膜化することで第１の絶縁層５０４の厚さを小さくすることによりｄ１を小さくすることもできる。
　また、ε１及びε２はそれぞれ第１の絶縁層及び第２の絶縁層の材料により制御することができる。図１０に示すように、第１の絶縁層６０４と第２の絶縁層６０８に異なる材料を用いることができる。
　また、第１の信号配線のうちのランド間を繋ぐ配線線路部は、第１の配線層に亘って略同一幅であることが好ましい。
　また、図１１に示すように、グランド層７１０及び第１の信号配線７１１を含む第２の配線層の上層にさらに１又は２以上の配線層を設けることができる。つまり、グランド層の外側にさらに別の配線層を設けることができる。例えば、図１１（ａ）に示すように、第３の信号配線７１２を含む第３の配線層、第４の信号配線７１３を含む第４の配線層を設け、外部接続用端子７１４を設けることができる。
　また、配線層は上下層に設けたグランド層で挟まれる構成とすることができる。例えば図１１（ｂ）に示すように、第３の信号配線７１２を含む第３の配線層をグランド層７１０と７１０’で挟むようにすることもできる。つまり、第２の信号配線７１１及び第１のグランド層７１０を被覆するように第３の絶縁層７１５を形成し、該第３の絶縁層７１５の上に第３の信号配線７１２を含む第３の配線層を形成する。この第３の配線層を被覆するように第４の絶縁層７１６を形成し、この第４の絶縁層７１６の上に第２のグランド層７１０’と第４の信号配線７１３を含む第４の配線層を形成する。第２のグランド層７１０’は第４の配線層が形成される領域以外の部分の第４の絶縁層７１６上に全面に亘って形成される。
　また、図１２に、薄型化の観点から特に好ましい本実施形態を示す。
　図１２において、グランド及び支持体として機能する金属板８０１上に接着剤８０３を介して半導体チップ等の機能素子８０２が設けられている。機能素子８０２は、回路面側（図１２の上側）の面に複数の電極端子（不図示）を有しており、該回路面を上にして金属板８０１上に配置されている。金属板８０１は、機能素子８０２を支持するものであり、機能素子８０２の裏面側（図１２の下側）の面と接着層８０３を介して接合されている。機能素子８０２は第１の絶縁層８０４によって被覆され、絶縁層中に内蔵されている。第１の絶縁層８０４の上には第１の信号配線８０７を含む第１の配線層が設けられ、第１の信号配線８０７と機能素子８０２を電気的に接続する素子用ビア８０６が第１の絶縁層８０４中に設けられている。
　第１の配線層は第２の絶縁層８０８に覆われ、第２の絶縁層８０８上にはベタ構造のグランド配線であるグランドプレーンからなるグランド層８１０と第２の信号配線８１１を含む第２の配線層とが設けられている。グランド層８１０は、第２の配線層が設けられる領域以外は第２の絶縁層８０８の上にほぼ全面に亘って設けられている。また、第２の絶縁層８０８中には第２層ビア８０９が設けられている。第２層ビアは第２層信号用ビアと第２層グランド用ビアを含む。第２層信号用ビアは、第２の信号配線８１１と第１の信号配線８０７を電気的に接続するビアである。また、本発明において金属板８０１はグランドとしても機能する。図１２において、第１の絶縁層８０４中には、グランド用ビアとしての第１層ビア８０５が設けられており、グランド層８１０と金属板８０１は、少なくとも第１層ビア８０５と第２層グランド用ビアとを介して電気的に接続され、同電位のグランドを構成している。また、金属板８０１と第１の信号配線８０７との距離をｄ１、第１の信号配線８０７とグランド層８１０との距離をｄ２、第１の絶縁層８０４の誘電率をε１、第２の絶縁層の誘電率８０８をε２とした場合、ε１／ｄ１はε２／ｄ２以上である。この構成とすることにより、第１の配線層中の第１の信号配線の特性インピーダンス整合を図りつつ、配線設計の自由度を向上することができる。
　また、グランド層８１０と第２の信号配線８１１を被覆するように第３の絶縁層８１２が設けられている。第３の絶縁層８１２は例えばソルダーレジストである。また、図１２においては、外部接続用端子は、第２の配線層及びグランド層８１０の一部が第３の絶縁層８１２に開口することにより構成されている。例えば、第２の配線層及びグランド層８１０の上に第３の絶縁層８１２を配置し、第２の配線層及びグランド層８１０の一部が露出するようにエッチングすることにより、外部接続用端子を形成することができる。図１２において、８１０’はグランド層８１０の一部が第３の絶縁層８１２に開口した部分を表し、グランド用端子を構成する。８１１’は第２の配線層の一部が第３の絶縁層８１２に開口した部分を表し、信号用端子や電源用端子を構成する。外部接続用端子は例えばＢＧＡボールが配置され、外部基板と接続される。また、外部接続用端子は、例えば半田が流れないように表面を保護することができる。
　次に、本発明の機能素子内蔵基板の製造方法について図１４を参照して説明する。図１４は、本発明の機能素子内蔵基板の製造工程を模式的に示した工程断面図である。以下の説明では機能素子として半導体チップを用いる。また、本発明は以下の製造方法に限定されるものではない。
　まず、図１４（ａ）に示すように、金属板１０１を用意する。
　次に、図１４（ｂ）に示すように、金属板１０１に、半導体チップ１０２を電極端子（不図示）が上側になるように接着剤１０３を介して搭載する。
　次に、図１４（ｃ）に示すように、第１の絶縁層１０４、第１層ビア１０５、素子用ビア１０６及び第１の信号配線１０７を含む第１の配線層を形成する。より具体的には、半導体チップ１０２の電極端子側の面と側壁を被覆するように、金属板１０１上に第１の絶縁層１０４を形成する。また、電極端子と接続する素子用ビア１０６と、金属板１０１と接続する第１層ビア１０５を第１の絶縁層１０４中に形成する。また、図１４（ｃ）に示すように、素子用ビア１０６と第１層ビア１０５を含む第１の絶縁層１０４の上に第１の信号配線１０７を含む第１の配線層を形成する。
　次に、図１４（ｄ）に示すように、第２の絶縁層１０８、第２層ビア１０９、グランド層１１０及び第２の信号配線１１１を含む第２の配線層を形成する。より具体的には、第１０１の信号配線１０７を含む第１の配線層を被覆するように第２の絶縁層１０８を形成し、第２の絶縁層１０８に第２層ビア１０９を形成する。また、第２の絶縁層１０８の上にグランド層１１０と第２の信号配線１１１を含む第２の配線層とを形成する。
　次に、図１４（ｅ）に示すように、第３の絶縁層１１２、第３層ビア１１３、ソルダーレジスト１１４、外部接続用端子１１５を形成する。より具体的には、第２の信号配線１１１を含む第２の配線層とグランド層１１０を被覆するように第３の絶縁層１１２を形成し、第３の絶縁層１１２に第３層ビア１３を形成する。また、第３の絶縁層１１２の上に外部接続用端子１１５及びソルダーレジスト１１４を形成する。
　この出願は、２０１０年４月６日に出願された日本出願特願２０１０－０８７８０４を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　以上、実施形態及び実施例を参照して本願発明を説明したが、本願発明は上記実施形態及び実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
１、３１　　　　　　　　　　　　　　　　　　金属板
２、３２　　　　　　　　　　　　　　　　　　機能素子
３、３３　　　　　　　　　　　　　　　　　　接着剤
４、２４、３４　　　　　　　　　　　　　　　第１の絶縁層
５、３５　　　　　　　　　　　　　　　　　　第１層ビア
６、３６　　　　　　　　　　　　　　　　　　素子用ビア
７、３７　　　　　　　　　　　　　　　　　　第１の信号配線
８、２８、３８　　　　　　　　　　　　　　　第２の絶縁層
９、３９　　　　　　　　　　　　　　　　　　第２層ビア
９ａ、３９ａ　　　　　　　　　　　　　　　　第２層信号用ビア
９ｂ、３９ｂ　　　　　　　　　　　　　　　　第２層グランド用ビア
１０、４０、７０　　　　　　　　　　　　　　グランド層（第１のグランド層）
７０’　　　　　　　　　　　　　　　　　　　第２のグランド層
１１、４１、７１　　　　　　　　　　　　　　第２の信号配線
７２　　　　　　　　　　　　　　　　　　　　第３の信号配線
７３　　　　　　　　　　　　　　　　　　　　第４の信号配線
１２、４２、７５　　　　　　　　　　　　　　第３の絶縁層
７６　　　　　　　　　　　　　　　　　　　　第４の絶縁層
１３　　　　　　　　　　　　　　　　　　　　第３層ビア
１３ａ　　　　　　　　　　　　　　　　　　　第３層信号用ビア
１３ｂ　　　　　　　　　　　　　　　　　　　第３層グランド用ビア
１４　　　　　　　　　　　　　　　　　　　　ソルダーレジスト
１５、７４　　　　　　　　　　　　　　　　　外部接続用端子
１５ａ　　　　　　　　　　　　　　　　　　　信号用端子
１５ｂ　　　　　　　　　　　　　　　　　　　グランド用端子
４０’　　　　　　　　　　　　　　　　　　　グランド用端子
４１’　　　　　　　　　　　　　　　　　　　信号用端子
１０１、３０１、４０１、８０１　　　　　　　金属板
１０２、３０２、５０２、８０２　　　　　　　機能素子
１０３、８０３　　　　　　　　　　　　　　　接着剤
１０４、２０４、５０４、６０４、８０４　　　第１の絶縁層
１０５、８０５　　　　　　　　　　　　　　　第１層ビア
１０６、８０６　　　　　　　　　　　　　　　素子用ビア
１０７、３０７、４０７、８０７　　　　　　　第１の信号配線
１０８、２０８、６０８、８０８　　　　　　　第２の絶縁層
１０９、８０９　　　　　　　　　　　　　　　第２層ビア
１０９ａ　　　　　　　　　　　　　　　　　　第２層信号用ビア
１０９ｂ　　　　　　　　　　　　　　　　　　第２層グランド用ビア
１１０、７１０、８１０　　　　　　　　　　　グランド層
１１１、７１１、８１１　　　　　　　　　　　第２の信号配線
７１２　　　　　　　　　　　　　　　　　　　第３の信号配線
７１３　　　　　　　　　　　　　　　　　　　第４の信号配線
１１２、７１５　　　　　　　　　　　　　　　第３の絶縁層
７１６　　　　　　　　　　　　　　　　　　　第４の絶縁層
１１３　　　　　　　　　　　　　　　　　　　第３層ビア
１１３ａ　　　　　　　　　　　　　　　　　　第３層信号用ビア
１１３ｂ　　　　　　　　　　　　　　　　　　第３層グランド用ビア
１１４　　　　　　　　　　　　　　　　　　　ソルダーレジスト
１１５、７１４　　　　　　　　　　　　　　　外部接続用端子
１１５ａ　　　　　　　　　　　　　　　　　　信号用端子
１１５ｂ　　　　　　　　　　　　　　　　　　グランド用端子
８１０’　　　　　　　　　　　　　　　　　　グランド用端子
８１１’　　　　　　　　　　　　　　　　　　信号用端子
 
 

Claims (17)

  1. 　凹部を有し、グランドとなる金属板と、
    　前記凹部に配置され、電極端子を有する機能素子と、
    　前記機能素子を被覆し、前記金属板に接して配置される第１の絶縁層と、
    　該第１の絶縁層を間にして前記金属板と対向する第１の信号配線を含む第１の配線層と、
    　該第１の配線層を被覆する第２の絶縁層と、
    　該第２の絶縁層を間にして前記第１の配線層と対向するグランドプレーンからなるグランド層と、
    を含むことを特徴とする機能素子内蔵基板。
  2. 　前記第１の信号配線は前記グランド層と前記金属板とでストリップ線路構造を構成している請求項１に記載の機能素子内蔵基板。
  3. 　前記グランド層と前記金属板とは電気的に接続されて同電位のグランドを構成している請求項１又は２に記載の機能素子内蔵基板。
  4. 　さらに、前記第１の信号配線と電気的に接続する第２の信号配線を含み、かつ前記グランド層に囲まれるように前記第２の絶縁層に接して配置される第２の配線層と、
    を含む請求項１乃至３のいずれかに記載の機能素子内蔵基板。
  5. 　前記グランド層の外側にさらに一層以上の別の配線層を有する請求項１乃至４のいずれかに記載の機能素子内蔵基板。
  6. 　さらに、外部接続用端子を備え、該外部接続用端子の少なくとも一つは前記電極端子と電気的に接続されている請求項１乃至５のいずれかに記載の機能素子内蔵基板。
  7. 　前記外部接続用端子は、前記機能素子と少なくとも前記第１の信号配線を介して電気的に接続される信号用端子と、前記グランド層と電気的に接続されるグランド用端子と、を含む請求項６に記載の機能素子内蔵基板。
  8. 　さらに、前記グランド層及び前記第２の信号配線を被覆する第３の絶縁層を含み、
    　前記グランド層の一部及び前記第２の信号配線の一部が前記第３の絶縁層から開口し、外部接続用端子として機能する請求項４に記載の機能素子内蔵基板。
  9. 　電極端子を有する機能素子と、
    　該機能素子を支持し、グランドとなる金属板と、
    　前記機能素子を被覆し、前記金属板に接して配置される第１の絶縁層と、
    　該第１の絶縁層を間にして前記金属板と対向する第１の信号配線を含む第１の配線層と、
    　該第１の配線層を被覆する第２の絶縁層と、
    　該第２の絶縁層を間にして前記第１の配線層と対向するグランドプレーンからなるグランド層と、
    　を含み、
    　前記金属板と前記第１の信号配線との最短距離をｄ１、前記第１の信号配線と前記グランド層との距離をｄ２、前記第１の絶縁層の誘電率をε１、前記第２の絶縁層の誘電率をε２とした場合、ε１／ｄ１はε２／ｄ２以上であることを特徴とする機能素子内蔵基板。
  10. 　前記金属板は凹部を有し、該凹部に前記機能素子が配置され支持されている請求項９に記載の機能素子内蔵基板。
  11. 　前記グランド層と前記金属板とは電気的に接続されて同電位のグランドを構成している請求項９又は１０に記載の機能素子内蔵基板。
  12. 　さらに、前記第１の信号配線と電気的に接続する第２の信号配線を含み、かつ前記グランド層に囲まれるように前記第２の絶縁層に接して配置される第２の配線層と、
    を含む請求項９乃至１１のいずれかに記載の機能素子内蔵基板。
  13. 　前記グランド層の外側にさらに一層以上の別の配線層を有する請求項９乃至１２のいずれかに記載の機能素子内蔵基板。
  14. 　さらに、外部接続用端子を備え、該外部接続用端子の少なくとも一つは前記電極端子と電気的に接続されている請求項９乃至１３のいずれかに記載の機能素子内蔵基板。
  15. 　前記外部接続用端子は、前記機能素子と少なくとも前記第１の信号配線を介して電気的に接続される信号用端子と、前記グランド層と電気的に接続されるグランド用端子と、を含む請求項１４に記載の機能素子内蔵基板。
  16. 　さらに、前記グランド層及び前記第２の信号配線を被覆する第３の絶縁層を含み、
    　前記グランド層の一部及び前記第２の信号配線の一部が前記第３の絶縁層から開口し、外部接続用端子として機能する請求項１２に記載の機能素子内蔵基板。
  17. 　請求項１乃至１６のいずれかに記載の機能素子内蔵基板を含む電子機器。
     
     
     
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