JP5692217B2 - 機能素子内蔵基板 - Google Patents

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Description

本発明は、半導体チップ等の機能素子を内蔵する機能素子内蔵基板に関する。
携帯電話等の電子機器の小型化のため、その主要な体積を占める半導体デバイスを薄型化する技術の開発が進められている。その一例として、特許文献１〜３に開示されるように、半導体チップを配線基板中に内蔵する技術がある。さらに、特許文献４に開示されるように、内蔵された半導体チップの周辺領域を貫通するビアにより、機能素子内蔵基板の表面側の配線層と裏面側の配線層とを電気的に接続する技術がある。したがって、この機能素子内蔵基板を積層することにより、実装面積の有効利用が可能となる。
特許文献１〜３に記載の機能素子内蔵基板では、樹脂からなるコア基板に凹部を形成し、その凹部に半導体チップを端子面を上にして埋設し、該電極端子の上に配線層を形成している。コア基板を用いることにより、基板の反りの発生を抑制している。
また、特許文献４に記載の機能素子内蔵基板では、反りを抑制するため、コア層に埋設した半導体チップの側面領域に補強材を設けている。
特開２００１−３３２８６３号公報 特開２００１−３３９１６５号公報 特開２００２−２４６５０４号公報 特開２００６−２６１２４６号公報
しかし、特許文献１乃至３に記載の機能素子内蔵基板において、反りを防止するためにはある程度の厚さを有するコア基板が必要であり、薄型化するためにコア基板を薄くすると反りが発生する場合がある。
特許文献４に記載の機能素子内蔵基板においては、上下の配線層を電気的に接続する層間ビアを補強材内に形成することが困難である。また、補強材が配置される領域は基板の外周部であり、最も応力が集中する半導体チップの端面付近は補強されていない。
そこで、本発明は、以上の課題に鑑みてなされたものであり、薄型化できかつ反りの発生を抑制できる機能素子内蔵基板を提供することを目的とする。
上述の課題を解決すべく、本発明者らは鋭意検討したところ、機能素子内蔵基板では、熱膨張係数の差が大きい複数種類の材料を内蔵基板中に混在させるため、それらの材料の界面で応力が発生し、内蔵基板の反りや半導体チップの損傷につながることがわかった。
そこで、本発明は、
少なくとも、電極端子を有する機能素子と、該機能素子の少なくとも電極端子面及び側面を被覆する被覆絶縁層と、を含む機能素子内蔵基板であって、
前記機能素子の周囲であって前記被覆絶縁層の内部に、前記機能素子と前記被覆絶縁層の間の熱膨張係数を有する材料からなる第１の柱状構造体を有し、
該第１の柱状構造体は、前記機能素子の側面から前記第１の柱状構造体の側面までの最短距離が前記機能素子の厚さより小さい位置に配置されていることを特徴とする機能素子内蔵基板である。
本発明では、所定の熱膨張係数を有する材料からなる柱状構造体を機能素子に近接して配置することにより、被覆絶縁層と機能素子との界面で生じる応力を緩和することができる。したがって、本発明の機能素子内蔵基板は反りの発生を低減することができる。
本実施形態の機能素子内蔵基板の構成例を示す概略断面図である。 本実施形態の機能素子内蔵基板の構成例を示す概略断面図である。 本実施形態の機能素子内蔵基板の構成例を示す概略断面図である。 本実施形態の機能素子内蔵基板の構成例を示す概略断面図である。 本実施形態の機能素子内蔵基板の構成例を示す概略断面図である。 本実施形態の機能素子内蔵基板の構成例を示す概略断面図である。 本実施形態の機能素子内蔵基板の構成例を示す概略断面図である。 図１に示した機能素子内蔵基板の製造工程を説明するための断面工程図である。 図２に示した機能素子内蔵基板の製造工程を説明するための断面工程図である。 図３に示した機能素子内蔵基板の製造工程を説明するための断面工程図である。 図１の矢印Ｘにおける断面であって、第１の柱状構造体の配置例を示す水平断面図である。 図１の矢印Ｘにおける断面であって、第１の柱状構造体の配置例を示す水平断面図である。 図１の矢印Ｘにおける断面であって、第１の柱状構造体及び第２の柱状構造体の配置例を示す水平断面図である。 図１の矢印Ｘにおける断面であって、第１の柱状構造体及び第２の柱状構造体の配置例を示す水平断面図である。 図１の矢印Ｘにおける断面であって、第１の柱状構造体及び第２の柱状構造体の配置例を示す水平断面図である。
本発明の機能素子内蔵基板は、少なくとも、電極端子を有する機能素子と、該機能素子の少なくとも電極端子面及び側面を被覆する被覆絶縁層と、を含む機能素子内蔵基板である。また、前記機能素子の周囲であって前記被覆絶縁層の内部に、前記機能素子と前記被覆絶縁層の間の熱膨張係数を有する材料からなる第１の柱状構造体を有する。該第１の柱状構造体は、前記機能素子から前記第１の柱状構造体までの最短距離ｄ１が前記機能素子の厚さより小さい位置に配置されている。
本発明において、機能素子と被覆絶縁層の間の熱膨張係数を有する材料からなる第１の柱状構造体を機能素子に近接して配置させる。このような構成により、第１の柱状構造体を含む領域の被覆絶縁層部分は熱膨張係数が減少したものとみなすことができ、被覆絶縁層と機能素子との熱膨張係数の差を実質的に小さくすることができる。そのため、被覆絶縁層と機能素子の界面で発生する応力を緩和することができ、反りの発生を抑制することができる。また、本発明の機能素子内蔵基板は、応力を緩和することで、半導体チップ等の機能素子の損傷を防ぐことができる。
また、本発明の機能素子内蔵基板は、反りを低減できるため、製造歩留まりが向上する。
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、以下の実施形態では機能素子として半導体チップを用いた場合について説明するが、特に本発明はこれに限定されない。
（実施形態１）
図１は、本実施形態の機能素子内蔵基板について説明するための断面図である。また、図８は図１における矢印Ａにおける水平断面の概略断面図である。
図１において、機能素子１００は裏面絶縁層１０１の上に電極端子を有する面を上側にして配置され、被覆絶縁層１０２にその電極端子面及び側面が被覆されている。裏面絶縁層１０１と機能素子１００の間には接着剤（不図示）が配置されていてもよい。そして、被覆絶縁層１０２の内部に機能素子の側面に近接して第１の柱状構造体１０３が形成されている。第１の柱状構造体１０３は、図１及び１１に示すように、機能素子１００の側面に近接して被覆絶縁層１０２中に配置されており、機能素子１００の側面から第１の柱状構造体の側面までの最短距離ｄ１が機能素子１００の厚さｈより小さい位置に配置されている。なお、図１１は図１の矢印Ｘにおける水平断面図である。なお、以下、機能素子から第１の柱状構造体までの最短距離をｄ１とも略す。
被覆絶縁層１０２の上には配線層１０５が設けられている。また、配線層１０５と機能素子１００を電気的に接続する素子用ビア１０４が被覆絶縁層１０２中に設けられている。配線層１０５は、信号配線、電源配線又はグランド配線等の配線を含む。なお、本明細書において、機能素子の電極端子面側に配置される配線層（図１では配線層１０５）を表面側配線層とも称す。
配線層１０５は配線絶縁層１０６に被覆され、配線絶縁層１０６の上にはソルダーレジスト１０９が設けられている。ソルダーレジスト１０９内には外部基板等との接続に用いられる外部接続用端子１０８が設けられている。また、配線絶縁層１０６中には、配線層１０５と外部接続用端子１０８とを電気的に接続する配線ビア１０７が設けられている。
外部接続用端子１０８は、例えばＢＧＡボールが配置され、マザーボードなどの外部基板と接続される。また、外部接続用端子１０８は、信号配線やグランド配線がソルダーレジスト１０９に開口する構成であってもよい。つまり、配線絶縁層１０６の上にグランド配線や信号配線を有する第２の配線層を設け、該グランド配線及び信号配線の上にそれらの一部が開口するようにソルダーレジスト１０９を形成することができる。また、外部接続用端子は、例えば半田が流れないように表面を保護することができる。
ここで、本発明において、第１の柱状構造体１０３は、機能素子１００と被覆絶縁層１０２の間の熱膨張係数を有する材料からなる。また、上述のように、第１の柱状構造体１０３は、機能素子１００の側面から第１の柱状構造体の側面までの最短距離ｄ１が機能素子１００の厚さｈより小さい位置に配置される。このような構成とすることにより、第１の柱状構造体を含む領域の被覆絶縁層部分は熱膨張係数が減少したものとみなすことができ、被覆絶縁層と機能素子との熱膨張係数の差を実質的に小さくすることができる。そのため、被覆絶縁層と機能素子の界面で発生する応力を緩和することができ、反りの発生を抑制することができる。また、応力を緩和することで、半導体チップ等の機能素子の損傷を防ぐことができる。
また、本発明は、前記第１の柱状構造体の他に、前記機能素子からの最短距離が前記機能素子の厚さより大きい第２の柱状構造体を被覆絶縁層中に有してもよい。
また、第１の柱状構造体は、内蔵する機能素子１００に応力が集中する箇所に配置することが効果的であるため、機能素子の角の周辺に配置することが好ましい。この際、機能素子の角の側面から第１の柱状構造体の側面までの最短距離ｄ１は機能素子の厚さｈよりも小さい。例えば、図１２の水平断面図に示すように、半導体チップ等の機能素子の４隅に各１個ずつ第１の柱状構造体を配置することができる。角の周辺に第１の柱状構造体を配置することで、半導体チップ等の機能素子の角部に集中しやすい応力をより有効に緩和することができる。また、第１の柱状構造体は、図１２に示すように、水平断面において機能素子１００の対角線の延長線上に配置されることが好ましく、第１の柱状構造体１０３の中心が機能素子の対角線の延長線上にくるように配置されることがより好ましい。また、半導体チップの各角からそれぞれの第１の柱状構造体の側面までの距離ｄ１はそれぞれ等しいことが好ましい。
また、第１の柱状構造体は、機能素子の側面からの距離が１０×ｄ１以内の範囲内の領域に形成されていることが好ましく、７×ｄ１以内の範囲内に形成されていることが好ましく、５×ｄ１以内の範囲内に形成されていることがより好ましい。
また、図１及び１１では、柱状構造体は例として円柱状であるが、柱状構造体の形状はこれに制限されるものではない。柱状構造体は、例えば、円柱状、多角柱状とすることができる。また、柱状構造体は中空となっていてもよい。第１の柱状構造体が円柱状の場合、その水平断面の直径は例えば５０〜５００μｍであり、１００〜３００μｍが好ましい。
また、第１の柱状構造体１０３は、図１１に示すように、より応力を緩和するために、機能素子の側面にも対向するように複数を並行して配置させることが好ましい。例えば、図１１に示すように、機能素子の角周辺のみならず、側面に対向する位置にも第１の柱状構造体を設けることができる。この際、機能素子の側面から第１の柱状構造体の側面までの最短距離ｄ１は機能素子の厚さｈよりも小さい。また、第１の柱状構造体が多角形柱である場合、第１の柱状構造体の一側面と機能素子の側面が並行になるように配置することが好ましい。
上述のように、柱状構造体は、機能素子と絶縁層の間の熱膨張係数を有する材料からなる。柱状構造体としては、例えば、導体材料又は絶縁体材料を用いることができる。
導体材料としては、例えば、Ａｕ、Ｃｕ、Ａｌ、Ａｇ、Ｆｅ、Ｔｉ、Ｎｉ、Ｐｔ若しくはＰｄ等の金属又はこれらの合金等が挙げられる。これらのうち、ＡｕやＣｕが好ましく用いられる。また、ＳＵＳのような剛性の大きな導体も好ましい。柱状構造体の材料を導体とすれば、柱状構造体をビアとしても利用できる。また、柱状構造体はビア材料と同じものを用いることもできる。この場合、柱状構造体はビアの形成方法と同様にめっきにより形成することができる。この場合は、いわゆるフィルドビアと呼ばれる、ビア開口が金属導体で充填された構造が好ましい。他の形成方法としては、針金状のような細い金属棒を裁断するなどして、あらかじめ柱状構造体を機能素子側面に近接させて配置しておき、それらを樹脂中に埋設する方法が挙げられる。
絶縁体材料としては、例えば樹脂やセラミック等が挙げられる。柱状構造体は剛性を有することが好ましいため、セラミックなどの剛性の大きな絶縁体を用いることが好ましい。柱状構造体の材料を絶縁体とすれば、被覆絶縁層の上に形成する配線層の配線設計を妨げずに柱状構造体を被覆絶縁層内に形成することができるため好ましい。
また、機能素子としては主にシリコン等の半導体材料が用いられ、例えばＬＳＩのような半導体チップはシリコンを用いて作製される。そのため、機能素子の熱膨張係数はシリコンの熱膨張係数とほぼ同じであり、その値はおよそ２〜３×１０＾−６［１／℃］である。一方、機能素子を被覆する被覆絶縁層としては、流動性に優れた有機樹脂（例えばエポキシ系樹脂）が用いられ、そのような有機樹脂の熱膨張係数は例えば約５０×１０＾−６［１／℃］である。したがって、柱状構造体の熱膨張係数は例えば５×１０＾−６〜３０×１０＾−６［１／℃］とすることができ、７×１０＾−６〜２０×１０＾−６［１／℃］であることが好ましく、８×１０＾−６〜１５×１０＾−６［１／℃］であることがより好ましい。金属の熱膨張係数はおよそ１０〜２０×１０＾−６［１／℃］であるため、柱状構造体として好ましく用いることができる。例えば、Ｃｕの熱膨張係数は約１７×１０＾−６［１／℃］、Ｆｅの熱膨張係数は約１２×１０＾−６［１／℃］、Ｐｔの熱膨張係数は９×１０＾−６［１／℃］である。
被覆絶縁層の材料としては、絶縁性を有する樹脂を用いることができ、通常の配線基板に用いられる絶縁体を用いることができる。被覆絶縁層の材料としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、又はポリノルボルネン樹脂等を挙げることができる。また、その他にも、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）等を挙げることができる。これらの中でもポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率及び破断伸び率等の機械的特性に優れているため、高い信頼性を得ることができる。被覆絶縁層の材料は、感光性、非感光性のいずれであっても構わない。被覆絶縁層は複数層から形成されていても良いが、この場合は同じ材料を用いることが好ましい。
また、被覆絶縁層の材料の熱膨張係数は、例えば、３５×１０＾−６〜７０×１０＾−６［１／℃］であり、４０×１０＾−６〜６０×１０＾−６［１／℃］であることが好ましい。被覆絶縁層としては機能素子を被覆するために流動性に優れた有機樹脂を用いることが好ましく、そのような有機樹脂の熱膨張係数は例えば約５０×１０＾−６［１／℃］である。
機能素子としては、半導体チップ等の能動部品やコンデンサ等の受動部品が挙げられる。半導体チップとしては、例えばトランジスタ、ＩＣ又はＬＳＩ等が挙げられる。半導体チップとして、特に制限されるものではないが、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）を選択することができる。機能素子の厚さとしては、半導体チップの場合、例えば５０〜２００μｍである。チップ型の受動部品の場合、例えば２００〜４００μｍである。また、薄膜形状の受動部品の場合、例えば１００〜２００μｍである。本発明では、機能素子として半導体チップを好ましく用いることができ、また、厚さが５０〜２００μｍの半導体チップをより好ましく用いることができる。
例えば、半導体チップの厚さが５０μｍである場合、半導体チップの側面と第１の柱状構造体の側面との距離ｄ１は４０μｍ以下であることが好ましく、１０μｍ以下であることがより好ましい。この際、第１の柱状構造体の直径は例えば１００μｍとすることができる。
また、機能素子としての半導体チップは、その端子面が例えばフルグリッド又は周辺パッドのものを用いることができる。また、配線層との接続方法についても特に限定されるものではなく、フリップチップ接続、銅ポスト接続、レーザービア接続などを用いることができる。
また、柱状構造体の厚さは、より有効に被覆絶縁層と機能素子の熱膨張係数の差による応力を低減するため、機能素子の厚み以上であることが好ましい。例えば、機能素子として半導体チップが選択される場合は、半導体チップの厚み以上であることが好ましい。また、柱状構造体の厚さは、被覆絶縁層の厚さ以下であることが好ましく、被覆絶縁層と同じ厚さであることがより好ましい。また、柱状構造体は被覆絶縁層を貫通して被覆絶縁層と同じ厚さで設けられることが好ましい。このような範囲の厚さにすることにより、反りを有効に抑制することができる。
また、柱状構造体同士が接触して形成されていても構わない。
配線層やビアに用いられる導体としては、特に制限されるものではないが、例えば、銅、銀、金、ニッケル、アルミニウムおよびパラジウムからなる群から選択される少なくとも１種を含む金属又はこれらを主成分とする合金を用いることができる。これらのうち、電気抵抗値及びコストの観点から、導体としてＣｕが好ましく用いられる。
次に、図１に記載の機能素子内蔵基板の作製方法について、図８を参照して説明する。図８は、図１の実施形態の機能素子内蔵基板の製造工程を模式的に示した工程断面図である。以下の説明では機能素子として半導体チップを用いる。また、本発明は以下の製造方法に限定されるものではない。
まず、図８（ａ）に示すように、支持体としての金属板８００を用意し、金属板８００の上に裏面絶縁層１０１を形成する。
次に、図８（ｂ）に示すように、裏面絶縁層１０１に、第１の柱状構造体１０３を形成する。この際、後工程で配置する半導体チップとの距離を考慮して第１の柱状構造体１０３を形成する。
第１の柱状構造体１０３は、例えばめっき法を用いて形成することができる。
次に、図８（ｃ）に示すように、半導体チップ１００を裏面絶縁層１０１の上であって第１の柱状構造体１０３の間に配置する。この際、半導体チップ１００の側面と第１の柱状構造体１０３の側面との最短距離は半導体チップ１００の厚さより小さくなるように半導体チップ１００を配置する。
また、半導体チップ１００を電極端子（不図示）が上側になるように配置する。また、半導体チップ１００と裏面絶縁層１０１との間に接着剤（不図示）を介して搭載してもよい。接着剤としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂などを用いることができる。
次に、図８（ｄ）に示すように、被覆絶縁層１０２を半導体チップ１００及び裏面絶縁層１０１の上に配置する。
続いて、図８（ｅ）に示すように、第１の柱状構造体１０３が露出するまで被覆絶縁層１０２を研磨して平坦化する。
次に、図８（ｆ）に示すように、素子用ビア１０４、配線層１０５、配線絶縁層１０６、配線ビア１０７、外部接続用端子１０８及びソルダーレジスト１０９を形成する。
配線絶縁層の形成方法は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などで設けられる。
下穴は、絶縁層に用いる材料が感光性を有する場合はフォトリソグラフィ法により形成することができる。絶縁層に用いる材料が非感光性の場合又はパターン解像度が低い場合、下穴は、レーザー加工法、ドライエッチング法又はブラスト法により形成することができる。
また、素子用ビア又は配線ビアの形成方法としては、電解めっき、無電解めっき、印刷法、溶融金属吸引法等を用いることができる。
また、半導体チップの電極端子に接続する素子用ビアとしては、電極端子上に予め通電用の金属ポストを設けておき、被覆絶縁層１０２を形成した後、研磨等により絶縁材料の表面を削って金属ポストの表面を露出させてビアを形成する方法でも構わない。研削方法は、例えば、バフ研磨、ＣＭＰ等が挙げられる。
配線層は、例えばサブトラクティブ法、セミアディティブ法又はフルアディティブ法等により、例えばＣｕ、Ｎｉ、Ｓｎ又はＡｕ等の金属を用いて形成することができる。
サブトラクティブ法は、例えば特開平１０−５１１０５号公報に開示されている。サブトラクティブ法は、基板又は樹脂上に設けられた銅箔を所望のパターンに形成したレジストをエッチングマスクとし、エッチング後にレジストを除去することにより、所望の配線パターンを得る方法である。セミアディティブ法は、例えば特開平９−６４４９３号公報に開示されている。セミアディティブ法は、給電層を形成した後、所望のパターンにレジストを形成し、レジスト開口部内に電解めっきを析出させ、レジストを除去後に給電層をエッチングすることにより、所望の配線パターンを得る方法である。給電層は、例えば無電解めっき、スパッタ法、ＣＶＤ法等で形成できる。フルアディティブ法は、例えば特開平６−３３４３３４号公報に開示されている。フルアディティブ法では、まず、基板又は樹脂の表面に無電解めっき触媒を吸着させた後にレジストでパターンを形成する。そして、このレジストを絶縁層として残したまま触媒を活性化して無電解めっき法により絶縁層の開口部に金属を析出させ、所望の配線パターンを得る。
外部接続用端子１０８は、信号配線やグランド配線を兼ねていてもよく、この場合は該信号配線やグランド配線の一部を露出するようにソルダーレジストをエッチングすることで外部接続用端子を形成できる。
次に、図８（ｇ）に示すように、金属板８００をエッチングなどのよって除去し、図１に記載の機能素子内蔵基板を得ることができる。
（実施形態２）
図１では、被覆絶縁層１０２のみを貫通する第１の柱状構造体を有する機能素子内蔵基板を示した。また、図２に示すように、本実施形態における第１の柱状構造体２０３は、裏面絶縁層２０１及び被覆絶縁層２０２の両方を貫通する構成とすることもできる。
図２に記載の機能素子内蔵基板の作製方法について、図９を参照して説明する。図９は、図２の実施形態の機能素子内蔵基板の製造工程を模式的に示した工程断面図である。以下の説明では機能素子として半導体チップを用いる。
まず、図９（ａ）に示すように、支持体としての金属板９００を用意し、金属板９００の上に裏面絶縁層２０１を形成する。
次に、図９（ｂ）に示すように、半導体チップ２００を裏面絶縁層２０１の上に配置する。
次に、図９（ｃ）に示すように、被覆絶縁層２０２を半導体チップ２００及び裏面絶縁層２０１の上に配置する。
次に、図９（ｄ）に示すように、第１の柱状構造体を形成するための開口を裏面絶縁層２０１及び被覆絶縁層２０２に形成する。この際、半導体チップ２００の側面と得られる第１の柱状構造体２００の側面との最短距離が半導体チップ２００の厚さより小さくなるように前記開口を形成する。
次に、図９（ｅ）に示すように、前記開口内に第１の柱状構造体２０３を形成する。
この際、第１の柱状構造体２０３の材料として、ビア材料を用いれば、めっき法などにより容易に形成することができる。
次に、図９（ｆ）に示すように、素子用ビア２０４、配線層２０５、配線絶縁層２０６、配線ビア２０７、外部接続用端子２０８及びソルダーレジスト２０９を形成する。
次に、図９（ｇ）に示すように、金属板９００をエッチングなどのよって除去し、図２に記載の機能素子内蔵基板を得ることができる。
図２に示す実施形態では、例えば下側にさらに配線層を設ける場合に、第１の柱状構造体２０３の少なくとも１つビアとして用いることができる。
（実施形態３）
図１では、裏面絶縁層１０１を有する形態について示したが、本発明はこれに限定されるものではなく、図３に示すように、裏面絶縁層を有さず、機能素子３００及び被覆絶縁層３０２の裏面が露出する構成とすることもできる。
図３に記載の機能素子内蔵基板の作製方法について、図１０を参照して説明する。図１０は、図３の実施形態の機能素子内蔵基板の製造工程を模式的に示した工程断面図である。以下の説明では機能素子として半導体チップを用いる。
まず、図１０（ａ）に示すように、支持体としての金属板１０００を用意する。
次に、図１０（ｂ）に示すように、金属板１０００に、第１の柱状構造体３０３を形成する。この際、後工程で配置する半導体チップとの距離を考慮して第１の柱状構造体３０３を形成する。
第１の柱状構造体３０３は、例えば、セミアディティブ法やサブトラクティブ法を用いて形成することができる。
次に、図１０（ｃ）に示すように、半導体チップ３００を金属板１０００の上であって第１の柱状構造体３０３の間に配置する。この際、半導体チップ３００の側面と第１の柱状構造体３０３の側面との最短距離は半導体チップ３００の厚さより小さくなるように半導体チップ３００を配置する。また、半導体チップ３００を電極端子（不図示）が上側になるように配置する。
次に、図１０（ｄ）に示すように、被覆絶縁層３０２を半導体チップ３００及び金属板１０００の上に配置する。
続いて、図１０（ｅ）に示すように、第１の柱状構造体３０３が露出するまで被覆絶縁層３０２を研磨して平坦化する。
次に、図１０（ｆ）に示すように、素子用ビア３０４、配線層３０５、配線絶縁層３０６、配線ビア３０７、外部接続用端子３０８及びソルダーレジスト３０９を形成する。
次に、図１０（ｇ）に示すように、金属板１０００をエッチングなどのよって除去し、図３に記載の機能素子内蔵基板を得ることができる。
（実施形態４）
また、本発明の機能素子基板は、図４に示すように、反りを抑制するために、支持体４１０を有しても良い。支持体４１０の材料としては、製造プロセスの容易性から、金属板を用いることが好ましいが、これに限定されるものではない。
金属板の材料としては、特に制限されるものではないが、例えば、銅、銀、金、ニッケル、アルミニウムおよびパラジウムからなる群から選択される少なくとも１種を含む金属又はこれらを主成分とする合金を用いることができる。これらのうち、電気抵抗値及びコストの観点から、金属板の材料として銅を用いることが好ましい。また、金属板は、電磁シールドとしても機能するため、不要電磁放射を低減することが期待される。
図４において、支持体４１０の上に、機能素子４００と、該機能素子４００を被覆する被覆絶縁層４０２が設けられている。また、被覆絶縁層４０２内には第１の柱状構造体４０３が層を貫通して設けられている。機能素子４００と支持体４１０との間には接着剤が設けられていてもよい。
（実施形態５）
図１では、機能素子１００の電極端子面側に形成される配線層（表面側配線層）が１層の形態について示したが、本発明はこれに限定されるものではなく、図５に示すように、機能素子５００の電極端子面側に形成される表面側配線層を２層以上とすることもできる。
図５において、被覆絶縁層５０２の上に第１の表面側配線層５０５が形成されている。第１の表面側配線層５０５は、被覆絶縁層５０２の内部に形成された素子用ビア５０４を介して機能素子５００の電極端子と電気的に接続されている。第１の配線絶縁層５０６は第１の表面側配線層５０５を被覆するように形成されており、第１の配線絶縁層５０６の上には第２の表面側配線層５１１が形成されている。第２の表面側配線層５１１は第１の配線絶縁層５０６の内部に形成された第１の配線ビア５０７を介して第１の表面側配線層５０５と電気的に接続されている。第２の配線絶縁層５１２は第２の表面側配線層５１１を被覆するように形成されており、第２の配線絶縁層５１２の上には外部接続用端子５０８及びソルダーレジスト５０９が形成されている。外部接続用端子５０８は第２の配線絶縁層５１２の内部に形成された第２の配線ビア５１３を介して第２の表面側配線層５１１と電気的に接続されている。
（実施形態６）
また、本発明では、機能素子の電極端子面側だけでなく、例えば図６に示すように、電極端子と反対側の面側にも１層以上の配線層を設けることができる。なお、本明細書において機能素子の電極端子と反対側の面側に設けられる配線層を、裏面側配線層とも称す。機能素子６００の表面側及び裏面側の両方向に配線層を設けることにより、配線設計の自由度を向上することができる。また、構造の対称性が向上するため、基板の反りをより低減することができる。図６は図３に記載の構成において、機能素子の電極端子面と反対側の面側、つまり裏面側に裏面側配線層６１５を１層設けた形態である。裏面側配線層６１５は、被覆絶縁層６０２内に設けられた層間ビア６１４及び第１の表面側配線層６０５を介して機能素子の電極端子と電気的に接続されている。
また、機能素子の裏面側に配線層を設ける際、被覆絶縁層６０２内に上下の配線層を電気的に接続する層間ビアが必要になる。本実施形態において、第１の柱状構造体及び第２の柱状構造体の材料として金属を用いる場合、上述のように、柱状構造体の少なくとも１つを層間ビアとして代用することもできる。
（実施形態７）
また、柱状構造体は、被覆絶縁層を貫通するように設けられる必要なく、被覆絶縁層に埋没するように配置されてもよい。この際、より有効に絶縁層と機能素子の熱膨張係数の差による応力を低減するために、柱状構造体の垂直方向の厚さは、機能素子（半導体チップ）の厚み以上で、かつ被覆絶縁層の厚み以下であることが好ましい。
また、図７に示すように、柱状構造体として、第１の柱状構造体７０３と第２の柱状構造体７０３’及び７０３’’とが形成されている。これらの柱状構造体の下面は被覆絶縁層の下面と同一平面上であり、柱状構造体の上面は機能素子の上面より高い位置にある構成とすることが好ましい。また、さらに、図７に示すように、柱状構造体の高さは、機能素子から遠いものほど高くなることが好ましい。このような構成とすることで、被覆絶縁層の熱膨張係数が機能素子から基板外側に向かって段々と小さくなるとみなすことができため、好適である。つまり、熱膨張係数の差が大きく発生するところを少なくすることができ、より反りの発生を低減することができる。
（実施形態８）
図１３に示すように、前記距離ｄ１が機能素子の厚さｈよりも小さい位置に配置される第１の柱状構造体以外にも、より応力を緩和して反りを低減するために、前記距離ｄ１が機能素子の厚さｈ以上となる位置に配置される第２の柱状構造体を被覆絶縁層中に形成することができる。
例えば、図１３に示すように、第１の柱状構造体の外側に何重にも第２の柱状構造体を配置することができる。また、図１３に示すように、第１の柱状構造体及び第２の柱状構造体を格子状に配置することができる。また、図１４に示すように第１の柱状構造体及び第２の柱状構造体を千鳥状に配置することもできる。格子状又は千鳥状に柱状構造体を配置することで、絶縁層中に多くの柱状構造体を形成することができ、より有効に反りを低減することができる。
（実施形態９）
また、図１５に示すように、実施形態３で説明した格子状に配置した柱状構造体を有する機能素子基板において、半導体チップから遠ざかるほど柱状構造体が配置される格子の間隔を大きくすることもできる。このような構成とすることで、被覆絶縁層の熱膨張係数が機能素子から外側に向かって段々と小さくなるとみなすことができため、好適である。つまり、熱膨張係数の差が大きく発生するところを少なくすることができ、より反りの発生を低減することができる。
また、柱状構造体は、機能素子の水平断面の形状と相似の線の上になるように配置されることができる。ここで言う相似の線とはあくまで想定するものであり、機能素子内蔵基板の構成として含まれるものではない。
この出願は、２０１０年３月１６日に出願された日本出願特願２０１０−０５９３１６を基礎とする優先権を主張し、その開示の全てをここに取り込む。
以上、実施形態及び実施例を参照して本願発明を説明したが、本願発明は上記実施形態及び実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
１００、２００、３００、４００、５００、６００、７００ 機能素子（又は半導体チップ）
１０１、２０１ 裏面絶縁層
１０２、２０２、３０２、４０２、５０２、６０２、７０２ 被覆絶縁層
１０３、２０３、３０３、４０３、７０３ 第１の柱状構造体
１０３’、７０３’、７０３’’ 第２の柱状構造体
１０４、２０４、３０４、５０４ 素子用ビア
１０５、２０５、３０５、５０５、５１１、６０５ 表面側配線層
１０６、２０６、３０６、５０５、５１２ 配線絶縁層
１０７、２０７、３０７、５０７、５１３ 配線ビア
１０８、２０８、３０８、５０８ 外部接続用端子
１０９、２０９、３０９、５０９ ソルダーレジスト
６１３ 層間ビア
６１５ 裏面側配線層

Claims (10)

  1. 少なくとも、電極端子を有する機能素子と、該機能素子の少なくとも電極端子面及び側面を被覆する被覆絶縁層と、を含む機能素子内蔵基板であって、
    前記機能素子の周囲であって前記被覆絶縁層の内部に、前記機能素子と前記被覆絶縁層の間の熱膨張係数を有する材料からなる第１の柱状構造体を有し、
    該第１の柱状構造体は、前記機能素子の側面から前記第１の柱状構造体の側面までの最短距離が前記機能素子の厚さより小さい位置に配置されていることを特徴とする機能素子内蔵基板。
  2. 前記第１の柱状構造体は、前記機能素子の角の周辺に配置されている請求項１に記載の機能素子内蔵基板。
  3. 前記第１の柱状構造体は、さらに、前記機能素子の側面に対向する位置にも配置されている請求項１又は２に記載の機能素子内蔵基板。
  4. さらに、前記被覆絶縁層の内部に、前記機能素子と前記被覆絶縁層の間の熱膨張係数を有する材料からなる第２の柱状構造体を有し、
    該第２の柱状構造体は、前記機能素子の側面から該第２の柱状構造体の側面までの最短距離が前記機能素子の厚さ以上となる位置に配置されている請求項１乃至３のいずれかに記載の機能素子内蔵基板。
  5. 前記第１の柱状構造体及び前記第２の柱状構造体は、格子状又は千鳥状に配置されている請求項４に記載の機能素子内蔵基板。
  6. 前記格子の間隔が、前記機能素子から遠いほど広い請求項５に記載の機能素子内蔵基板。
  7. 前記第１の柱状構造体及び前記第２の柱状構造体の厚さは、前記機能素子から遠いほど高い請求項５又は６に記載の機能素子内蔵基板。
  8. 前記第１の柱状構造体及び前記第２の柱状構造体は導体材料からなる請求項１乃至７のいずれかに記載の機能素子内蔵基板。
  9. さらに、前記機能素子の前記電極端子面側に、前記電極端子と電気的に接続される表面側配線層を有する請求項１乃至８のいずれかに記載の機能素子内蔵基板。
  10. さらに、前記機能素子の前記電極端子面側に、前記電極端子と電気的に接続される表面側配線層と、
    前記機能素子の前記電極端子面と反対側の面側に、前記電極端子と電気的に接続される裏面側配線層とを有し、
    前記第１の柱状構造体のうち少なくとも１つは、あるいは前記第１の柱状構造体及び前記第２の柱状構造体の少なくとも１つは、前記表面側配線層と前記裏面側配線層とを電気的に接続する層間ビアとして機能する請求項９に記載の機能素子内蔵基板。
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