JP4575071B2 - 電子部品内蔵基板の製造方法 - Google Patents

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Description

本発明は電子部品内蔵基板の製造方法に係り、特に基板本体の内部に電子部品が埋設された構造を有する電子部品内蔵基板を製造する電子部品内蔵基板の製造方法に関する。
近年、半導体装置は搭載される半導体素子の動作周波数が高周波数化してきており、これに伴って、半導体素子に供給する電源電圧の安定化を図ることが必要となってきている。これに対応するために、半導体素子が搭載される半導体装置用基板の内部に電子部品（例えば、キャパシタ素子）を組み込んだ構成の電子部品内蔵基板が提案されている。
一方、半導体素子の高密度化に伴い、半導体素子に形成される電極パッドの狭ピッチ化が進んでいる。これに対して従来から一般に用いられている通常のプリント配線基板では、半導体素子に形成された電極パッドのピッチに対応した狭ピッチの配線パターンを形成することは困難である。このため、通常のプリント配線基板は、半導体素子を搭載する基板として使用できなくなってきている。
そこで、近年ではプリント配線基板をコア層として、その両面にビルドアップ法を用いてビルドアップ層と配線層を積層形成すると共に各配線層間をビアで接続した、いわゆるビルドアッププリント配線基板と称せられる多層基板が用いられるようになってきている。尚、ビルドアップ法を用いて形成される、配線層が表面に形成されたビルドアップ層（一層のみ）のことをビルドアップ層というものとする。
従来、この種の多層配線基板に対して電子部品（キャパシタ素子等）を組み込むには、例えば特許文献１参照に開示されているように、多層形成されるビルドアップ層のいずれか一のビルドアップ層（以下、素子内蔵ビルドアップ層という）内に電子部品を内設することが行われていた。
図１は、従来の一例である電子部品を内蔵した電子部品内蔵基板１を示す断面図である。この電子部品内蔵基板１は、大略するとコア基板２，電子部品５，及びビルドアップ層６等により構成されている。コア基板２は、例えば樹脂基板であり、その上面及び下面に配線３が形成されている。
電子部品５は、例えばキャパシタ素子や半導体素子等であり、接着剤４を用いてコア基板２の一方の面（図１に示す例では、上面）に固定されている。また、コア基板２の上面及び下面にはビルドアップ層６が形成されており、よってコア基板２の上面においては、電子部品５はビルドアップ層６に内蔵された構成とされている。
ビルドアップ層６は、電極用ビア８,貫通ビア９，及び配線１０が形成されている。電極用ビア８は、コア基板２の上面に形成された配線３と、ビルドアップ層６の上面に形成された配線１０とを電気的に接続している。また、貫通ビア９は、電子部品５に形成された電極７と配線１０とを電気的に接続している。
また、コア基板２の両面に形成されたビルドアップ層６の表面には、ソルダーレジスト１１が形成されている。このソルダーレジスト１１の所定位置には開口部が形成されており、配線１０が外部接続可能な構成とされている。
特開２００３−１９７８０９号公報
ところで、従来の電子部品内蔵基板１は、コア基板２が設けられているため、電子部品５はコア基板２の上面或は下面のいずれかに固定される構成とされていた。しかしながら、このように電子部品５をいずれか片側のビルドアップ層６に内蔵する構成では、樹脂と異なる材質（セラミックやシリコン）よりなる電子部品５が、電子部品内蔵基板１の中央位置よりずれた位置に配設された構成となる。
具体的には、電子部品内蔵基板１の厚さ方向（図中、矢印Ｚ１，Ｚ２で示す方向）の中央位置がＣＥ１であった場合、電子部品５の厚さ方向に対する中央位置ＣＥ２は、ＣＥ１に対してずれた構成となっている（ずれ量を、図中矢印Ｈで示す）。
このように、コア基板２やビルドアップ層６（樹脂よりなる）に対して材質の異なる（換言すると熱膨張率の異なる）電子部品５が電子部品内蔵基板１の中心位置ＣＥ１からずれた位置に内蔵されると、電子部品内蔵基板１内における熱膨張のバランスが悪く、電子部品内蔵基板１に反りが発生してしまう。具体的には、電子部品内蔵基板１の基板サイズが７×１０ｍｍであった場合、従来では約１２０μｍの反りが発生することが経験的に知られており、この反りは電子部品内蔵基板１を実装するのに困難な大きさである。
本発明は上記の点に鑑みてなされたものであり、装置内における熱膨張のバランスを取ることにより、熱膨張に起因した反りの発生を抑制しうる電子部品内蔵基板の製造方法を提供することを目的とする。
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
請求項１記載の発明は、
支持板上に第１の配線を形成する工程と、
該第１の配線上に第１のスタッドバンプを形成する工程と、
前記支持板上に前記第１のスタッドバンプの先端部が露出するよう第１の絶縁層を形成する工程と、
前記第１の絶縁層上に電子部品を配設する工程と、
前記１のスタッドバンプ上に前記電子部品の電極位置と略同一高さとなるよう第２のスタッドバンプを積層形成する工程と、
前記第１の絶縁層と略同一の厚さを有した第２の絶縁層を、前記電子部品及び前記第２のスタッドバンプを覆うよう、かつ前記電子部品の電極及び前記第２のスタッドバンプの先端部が露出するよう前記第１の絶縁層上に積層し、積層された状態で前記第１及び第２の絶縁層の厚さ方向における中央位置に前記電子部品の厚さ方向の中央位置が一致するよう前記電子部品を内蔵する基板本体を形成する工程と、
前記基板本体に、電子部品の電極及び前記第２のスタッドバンプと接続する配線を形成する工程とを有することを特徴とするものである。
本発明によれば、電子部品の厚さ方向に対する中心位置と、基板本体の厚さ方向に対する中心位置とが略一致している電子部品内蔵基板を容易に製造することができる。
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
本発明によれば、電子部品の厚さ方向に対する中心位置と、基板本体の厚さ方向に対する中心位置とが略一致している電子部品内蔵基板を容易に製造することができる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
図２は、本発明の第１参考例である電子部品内蔵基板２０Ａを示す断面図である。電子部品内蔵基板２０Ａは、大略すると基板本体２１Ａと電子部品２５とにより構成される、極めて簡単な構成とされている。
基板本体２１Ａは、後述するように第１のビルドアップ層２２と第２のビルドアップ層２３とが積層された構造とされており、その内部に電子部品２５が内蔵された構成とされている。第１及び第２のビルドアップ層２２，２３は、例えばエポキシ系の絶縁性樹脂が用いられている。
本参考例では、基板本体２１Ａの上面に上部配線３４が、下面に下部配線３５が形成されている。この上部配線３４と下部配線３５は、基板本体２１Ａを貫通形成された貫通ビア孔３２に設けられた貫通ビア３３により電気的に接続されている。
電子部品２５は、例えばキャパシタ素子や半導体素子等であり、基板本体２１Ａ（ビルドアップ層２２，２３）とは異なる熱膨張率を有した材料（セラミックやシリコン）により形成されている。この電子部品２５の回路形成面（図中、上面）には、電極２６が形成されており、本参考例ではこの電極２６に電極用スタッドバンプ２７が形成された構成とされている。尚、電子部品２５の回路形成面で、電極２６の形成位置以外の部分は保護膜２８に覆われ保護されている。
電子部品２５に形成された電極用スタッドバンプ２７と上部配線３４は、基板本体２１Ａに形成された電極用ビア孔３０に設けられた電極用ビア３１により電気的に接続されている。
また、基板本体２１Ａの上面には上部ソルダーレジスト３６が形成されることにより上部配線３４を保護しており、また下面には下部ソルダーレジスト３７が形成されることにより下部配線３５を保護している。この上部ソルダーレジスト３６の所定位置には開口３８が形成されることによりアウターチップ実装用パッド４０が形成されており、下部ソルダーレジスト３７の所定位置には開口３９が形成されることによりボード実装用端子４１が形成されている。
アウターチップ実装用パッド４０は、開口３８を形成することにより上部配線３４の一部が上部ソルダーレジスト３６から露出した部位であり、図示しないアウターチップ（半導体素子等）が実装される。また、ボード実装用端子４１は、開口３８を形成することにより下部配線３５の一部が下部ソルダーレジスト３７から露出した部位であり、図示しない外部接続端子（はんだボール等）が実装される。
ここで、上記した本参考例に係る電子部品内蔵基板２０Ａにおいて、電子部品２５の厚さ方向（図中、矢印Ｚ１，Ｚ２方向）に対する中心位置と、基板本体２１Ａの厚さ方向（図中、矢印Ｚ１，Ｚ２方向）に対する中心位置に注目する。
本参考例では、電子部品２５の厚さ方向（図中、矢印Ｚ１，Ｚ２方向）に対する中心位置と、基板本体２１Ａの中心位置とが一致するよう、即ち同一位置（図中、矢印ＣＥで示す）にあるよう構成されている。従って、中心位置ＣＥから基板本体２１Ａの上面までの厚さｈ11と、中心位置ＣＥから基板本体２１Ａの下面までの厚さｈ12は等しくなる（ｈ11=ｈ12）。
更に、電子部品２５の厚さ方向に対する中心位置は、各ソルダーレジスト３６，３７等を含めた電子部品内蔵基板２０Ａの全体としての厚さ方向（図中、矢印Ｚ１，Ｚ２方向）に対する中心位置とも一致するよう構成されている。従って、中心位置ＣＥから電子部品内蔵基板２０Ａの上面までの厚さＨ11と、中心位置ＣＥから電子部品内蔵基板２０Ａの下面までの厚さＨ12は等しくなる（Ｈ11=Ｈ12）。
上記構成とすることにより、電子部品内蔵基板２０Ａ全体としての厚さ方向に対する中心位置ＣＥに対する上下の熱膨張バランスは均衡が取られており、よって電子部品内蔵基板２０Ａに熱膨張に起因した反りが発生することを防止できる。
続いて、上記構成とされた電子部品内蔵基板２０Ａの製造方法について、図３乃至図１６を参照して説明する。尚、図３乃至図１６において、図２に示した構成と同一構成については同一符号を付してその説明を省略するものとする。また図３乃至図１６中、図３乃至図９における各図において、（Ａ）は断面図を示し、（Ｂ）は平面図を示している。
電子部品内蔵基板２０Ａを製造するには、先ず図３に示すように第１のビルドアップ層２２を用意する。この第１のビルドアップ層２２は、例えばエポキシ系の絶縁性樹脂であり未硬化のものである。またその厚さは、例えば７０μｍとされている。
この第１のビルドアップ層２２は、その下面に支持体５０が配設されることにより支持されている。支持体５０としては、例えばＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＥＮ（ポリエチレンナフタレート）等を用いることができる。また、その厚さは１００μｍ程度とされている。
尚、実際の電子部品内蔵基板２０Ａの製造においては、第１のビルドアップ層２２から多数の電子部品内蔵基板２０Ａを同時に形成する、いわゆる多数個取りが行われるが、以下の説明及び図示においては、説明の便宜及び図示の便宜上、１個の電子部品内蔵基板２０Ａの製造領域のみを図示し説明するものとする。
上記の第１のビルドアップ層２２には、電子部品２５の埋め込み処理が実施される。この第１のビルドアップ層２２に電子部品２５を埋め込む方法は、種々の方法が考えられるが（図４３〜図４５参照）、説明の便宜上、これについては後述するものとする。
図４は、第１のビルドアップ層２２に電子部品２５が埋め込まれた状態を示している。この電子部品２５の厚さは、例えば５０μｍ程度である。この電子部品２５は、予め電極用スタッドバンプ２７が形成されている。
この電極用スタッドバンプ２７は、ワイヤーボンディング技術を利用して形成された金バンプであり電極２６上に形成されている。本参考例では、電子部品２５を第１のビルドアップ層２２に埋め込む際、電子部品２５の回路形成面に被膜された保護膜２８の上面が、第１のビルドアップ層２２の上面と一致するよう（面一となるよう）にしている。
続いて、第１のビルドアップ層２２に対し、基準孔５１の形成処理を行う。この基準孔５１は、電極用スタッドバンプ２７の形成位置を基準として形成される。具体的な基準孔５１の形成方法としては、レーザ加工、ドリル加工、パンチング加工等、種々の加工法を適用することが可能である。図５は、第１のビルドアップ層２２に基準孔５１が形成された状態を示している。
続いて図６に示すように、基準孔５１が形成された第１のビルドアップ層２２上に第２のビルドアップ層２３を積層する。この第２のビルドアップ層２３は、電子部品２５を完全に覆う面積で、かつ基準孔５１が隠れない程度の面積に設定されている。この第２のビルドアップ層２３も絶縁性を有したエポキシ系の樹脂であり、未硬化のものである。また、第２のビルドアップ層２３の上面には、第２のビルドアップ層２３を保護する保護シート５２（例えば、ＰＥＴフィルム）が設けられている。
上記のように第１のビルドアップ層２２の上部に第２のビルドアップ層２３が積層されると、保護シート５２が剥離されると共に、第１及び第２のビルドアップ層２２，２３は同時に加熱されることによりキュア（完全硬化）される。これにより、図７に示すように基板本体２１Ａが形成される。
この際、電子部品２５の厚さ方向に対する中心位置ＣＥは、基板本体２１Ａの厚さ方向に対する中心位置と一致するよう構成されている。即ち、中心位置ＣＥから第２のビルドアップ層２３の上面までの厚さｈ11と、中心位置ＣＥから第１のビルドアップ層２２の下面までの厚さｈ12は、等しくなるよう構成されている（ｈ11=ｈ12）。
キュアにより第１及び第２のビルドアップ層２２，２３が一体化して基板本体２１Ａが形成されると、この基板本体２１Ａに対して電極用ビア孔３０及び貫通ビア孔３２の加工が行なわれる。本参考例では、この各ビア孔３０，３２の加工方法としてレーザ加工法（ＵＶ−ＹＡＧレーザ装置、波長355ｎｍ）を用いている。このレーザ加工法を用いることにより、ビア孔３０，３２を精度よくかつ安価に形成することができる。
図８は、基板本体２１Ａに電極用ビア孔３０及び貫通ビア孔３２が形成された状態を示している。尚、貫通ビア孔３２を基板本体２１Ａに形成する際、支持体５０はレーザ加工のストッパーとしての機能も奏している。
各ビア孔３０，３２が形成された基板本体２１Ａには、続いて無電解銅めっきが実施される。これにより、基板本体２１Ａの表面、及び各ビア孔３０，３２の内面には、図９に示すように銅膜５５が形成される。
このように、銅膜５５が形成されると、支持体５０が剥離される。続いて、基板本体２１Ａの上面にドライフィルムレジスト（以下、ＤＦＲと略称する）５６が配設されると共に、基板本体２１Ａの下面にＤＦＲ５７が配設される。このＤＦＲ５６，５７は、真空ラミネータを用いて配設される。
図１０は、基板本体２１ＡにＤＦＲ５６，５７が配設された状態を示している。同図に示すように、ＤＦＲ５６，５７の配設位置は、基準孔５１がＤＦＲ５６，５７により塞がれないよう設定されている。
続いて、ＤＦＲ５６，５７には露光／現像処理が実施され、図１１に示すように、所定形状にパターニングされる。具体的には、ＤＦＲ５６，５７は、前記した上部配線３４及び下部配線３５の形成位置に対応する部分が除去される。この際、ＤＦＲ５６，５７に対する露光処理は、基板本体２１Ａに形成されている基準孔５１を基準として行われる。よって、ＤＦＲ５６，５７に対するパターニングを高精度に行うことができる。
続いて、銅膜５５をシード層として銅の電解めっき処理が行われる。これにより、図１２に示すように、基板本体２１Ａの上面に上部配線３４が形成され、下面に下部配線３５が形成され、電極用ビア孔３０内に電極用ビア３１が形成され、更に貫通ビア孔３２内に貫通ビア３３が形成される。
これにより、上部配線３４と電子部品２５は電極用ビア３１により電気的に接続され、また上部配線３４と下部配線３５は貫通ビア３３により電気的に接続する。このように、本参考例ではビア３１，３３を用いて電子部品内蔵基板２０Ａ内の電気的接続を行うため、ビア３１，３３の形成と配線３４，３５の形成を同時に行うことができ、製造工程の簡単化を図ることができる。
この電解銅めっきが終了すると、ＤＦＲ５６，５７が除去され、続いてシード層として機能した銅膜５５の除去処理が行なわれる。図１３は、ＤＦＲ５６，５７及び銅膜５５が除去された状態を示している。
続いて、基板本体２１Ａの上面に上部ソルダーレジスト３６が配設されると共に、基板本体２１Ａの下面に下部ソルダーレジスト３７が形成される。このソルダーレジスト３６，３７の配設は、真空ラミネータを用いて行われる。この際、図１４に示すように、各ソルダーレジスト３６，３７は、基板本体２１Ａに形成された基準孔５１を覆わないよう設定されている。
続いて、各ソルダーレジスト３６，３７には露光／現像処理が実施され、図１５に示すように、所定形状にパターニングされる。具体的には、上部ソルダーレジスト３６には開口３８が形成され、これによりアウターチップ実装用パッド４０が形成される。
また、下部ソルダーレジスト３７には開口３９が形成され、これによりボード実装用端子４１が形成される。この際、各ソルダーレジスト３６，３７に対する露光処理は、基板本体２１Ａに形成されている基準孔５１を基準として行われる。よって、アウターチップ実装用パッド４０及びボード実装用端子４１を高精度に形成することができる。
続いて、上記のようにアウターチップ実装用パッド４０及びボード実装用端子４１が形成された基板本体２１Ａは、図１６に示すように、ダイシングテープ５８に貼着されると共に、図示しないダイシングブレードによりダイシング処理が行われる。具体的には、基準孔５１の形成位置を含む位置でダイシングが行なわれる。これにより、図１６に示すように、基板本体２１Ａはダイシングテープ５８まで至るダイシング溝５９が形成さることにより個片化され、電子部品内蔵基板２０Ａが形成される。
続いて、電子部品内蔵基板２０Ａはダイシングテープ５８を下方から貫通するよう突き上げピンにより突き上げられ、ダイシングテープ５８から分離される。これにより、電子部品内蔵基板２０Ａが製造される。
上記のように本参考例による電子部品内蔵基板２０Ａの製造方法では、第１のビルドアップ層２２と第２のビルドアップ層２３との厚さ管理を適正に行うのみで、電子部品２５の厚さ方向に対する中心位置と、基板本体２１Ａの厚さ方向に対する中心位置とが略一致している電子部品内蔵基板２０Ａを製造することができる。よって、反りの発生のない電子部品内蔵基板２０Ａを容易に製造することができる。
次に、本発明の一実施例である製造方法により製造される電子部品内蔵基板２０Ｂについて説明する。図１７は、電子部品内蔵基板２０Ｂを示している。尚、図１７において、図２に示した第１参考例に係る電子部品内蔵基板２０Ａと同一構成については同一符号を付してその説明を省略する。
先に説明した第１参考例に係る電子部品内蔵基板２０Ａでは、上部配線３４と電子部品２５との電気的接続に電極用ビア３１を用い、かつ上部配線３４と下部配線３５との電気的接続に貫通ビア３３を用いた構成とした。
これに対して電子部品内蔵基板２０Ｂでは、上部配線３４と電子部品２５との電気的接続に電極用スタッドバンプ２７のみを用い、かつ上部配線３４と下部配線３５との電気的接続にスタッドバンプ４２を用いたことを特徴としている。
但し、電子部品内蔵基板２０Ｂにおいても、電子部品２５の厚さ方向（Ｚ１，Ｚ２方向）に対する中心位置と、基板本体２１Ｂの中心位置とが一致するよう、即ち同一位置ＣＥにあるよう構成されている。従って、中心位置ＣＥから基板本体２１Ｂの上面までの厚さｈ11と、中心位置ＣＥから基板本体２１Ｂの下面までの厚さｈ12は等しくなっている（ｈ11=ｈ12）。
更に、電子部品２５の厚さ方向に対する中心位置は、各ソルダーレジスト３６，３７等を含めた電子部品内蔵基板２０Ｂの全体としての厚さ方向に対する中心位置とも一致するよう構成されている。従って、中心位置ＣＥから電子部品内蔵基板２０Ｂの上面までの厚さＨ11と、中心位置ＣＥから電子部品内蔵基板２０Ｂの下面までの厚さＨ12は等しくなっている（Ｈ11=Ｈ12）。
よって、電子部品内蔵基板２０Ｂによっても、電子部品内蔵基板２０Ｂ全体としての厚さ方向に対する中心位置ＣＥに対する上下の熱膨張バランスは均衡が取られており、よって電子部品内蔵基板２０Ｂに熱膨張に起因した反りが発生することを防止できる。
続いて、上記構成とされた電子部品内蔵基板２０Ｂの製造方法について、図１８乃至図４１を参照して説明する。尚、図１８乃至図４１において、図１７に示した構成、及び第１参考例の説明に用いた図２乃至図１６に示した構成と同一構成については同一符号を付してその説明を省略するものとする。
電子部品内蔵基板２０Ｂを製造するには、先ず図１８に示すような、銅箔６１が片面に形成された支持体６０を用意する。この支持体６０は、例えばＰＥＴ，ＰＩ，ＰＥＮ等を用いることができる。また、銅箔６１の厚さは例えば１８μｍ、支持体６０の厚さは例えば２００μｍ程度とされている。
この銅箔６１の上部には、図１９に示すようにＤＦＲ６２が配設される。このＤＦＲ６２は、真空ラミネータを用いて配設される。このＤＦＲ６２は、露光／現像処理が実施され、図２０に示すように、所定のバターンに成形される。具体的には、下部配線３５の形成位置、及び外側の所定範囲を除き、ＤＦＲ６２が除去される。
続いて、このＤＦＲ６２をマスクとして銅箔６１に対してエッチング処理が実施される。これにより、図２１に示すように、下部配線３５が形成されると共に、外側の所定範囲に銅箔６１の残存部分が形成される。このエッチング処理が終了すると、図２２に示すように、ＤＦＲ６２の除去処理が行なわれる。
上記のように形成された下部配線３５の上部には、図２３に示すようにＮｉ/Ａｕめっき６３が形成される。このＮｉ/Ａｕめっき６３は、バリアメタルとして機能するものである。このＮｉ/Ａｕめっき６３が形成された下部配線３５の上部には、図２４に示すように、スタッドバンプ４２が形成される。このスタッドバンプ４２は金バンプであり、ワイヤーボンディング技術を用いて形成される。よって、スタッドバンプ４２は容易に形成することができる。
続いて、支持体６０の上部に下部配線３５及びスタッドバンプ４２を覆うように第１のビルドアップ層２２を形成する。この第１のビルドアップ層２２はキュアされていないものであり、真空ラミネータを用いて配設される。図２５は、支持体６０上に第１のビルドアップ層２２を形成した状態を示している。
続いて、第１のビルドアップ層２２からスタッドバンプ４２の先端部を露出させる処理を実施する。具体的には、第１のビルドアップ層２２の表面に対し、樹脂エッチングを行うことによりスタッドバンプ４２の先端部を第１のビルドアップ層２２から露出させる。
この樹脂エッチングとしては、デスミア，ドライエッチング，或はμブラスト等を用いることが可能である。図２６は、スタッドバンプ４２の先端が第１のビルドアップ層２２から露出した状態を示している。
続いて、図２７に示すように、第１のビルドアップ層２２の上面に電子部品２５を搭載する。この際、スタッドバンプ４２を基準として電子部品２５を第１のビルドアップ層２２上に搭載する。尚、電子部品２５の電極２６には、予め電極用スタッドバンプ２７が形成されている。
上記のように電子部品２５が第１のビルドアップ層２２上に配設されると、続いて図２８に示すように、スタッドバンプ４２の上部に更に複数のスタッドバンプ４２が積層形成される（いわゆる、２度打ち）。スタッドバンプ４２を複数積層する技術は周知の技術であり、容易に行うことができる。
この際、スタッドバンプ４２の積層数は、積層されたスタッドバンプ４２の上端部の高さが、電子部品２５に設けられている電極用スタッドバンプ２７の上端部の高さと略一致するよう設定されている。
スタッドバンプ４２の積層処理が終了すると、図２９に示されるように、第１のビルドアップ層２２の上部に第２のビルドアップ層２３が形成される。この第２のビルドアップ層２３はキュアされていないものであり、真空ラミネータを用いて配設された上で平坦化熱プレスを行うことにより形成される。
続いて、第２のビルドアップ層２３のから、積層されたスタッドバンプ４２の先端部を露出させる処理を実施する。具体的には、第２のビルドアップ層２３の表面に対し、樹脂エッチングを行うことによりスタッドバンプ４２の先端部を第２のビルドアップ層２３から露出させる。
この樹脂エッチングとしては、デスミア，ドライエッチング，或はμブラスト等を用いることが可能である。図３０は、スタッドバンプ４２の先端が第２のビルドアップ層２３の上面から露出した状態を示している。
上記のようにスタッドバンプ４２の先端部が露出すると、第１及び第２のビルドアップ層２２，２３は同時に加熱されることによりキュア（完全硬化）される。これにより、図３１に示すように基板本体２１Ｂが形成される。
この際、図３１に示されるように電子部品２５の厚さ方向に対する中心位置ＣＥは、基板本体２１Ｂの厚さ方向に対する中心位置と一致するよう構成されている。即ち、中心位置ＣＥから第２のビルドアップ層２３の上面までの厚さｈ11と、中心位置ＣＥから第１のビルドアップ層２２の下面までの厚さｈ12は、等しくなるよう構成されている（ｈ11=ｈ12）。これは、各ビルドアップ層２２，２３の厚さ、個々のスタッドバンプ２７，４２の高さ、及びスタッドバンプ４２の積層数を適宜選定することにより容易に実現することができる。
続いて、電極用スタッドバンプ２７及びスタッドバンプ４２の先端部が露出した基板本体２１Ｂ（第２のビルドアップ層２３）の上面に、無電解銅めっきが実施され、基板本体２１Ｂの上面に図３２に示すように銅膜６５が形成される。続いて、銅膜６５が形成された基板本体２１Ｂの上面にＤＦＲ６６が配設される。このＤＦＲ６６は、真空ラミネータを用いて配設される。図３３は、基板本体２１ＢにＤＦＲ６６が配設された状態を示している。
続いて、ＤＦＲ６６には露光／現像処理が実施され、図３４に示すように、所定形状にパターニングされる。具体的には、ＤＦＲ６６は、前記した上部配線３４の形成位置に対応する部分が除去される。この際、ＤＦＲ６６に対する露光処理は、基板本体２１Ｂの上面に露出している各スタッドバンプ２７，４２を基準として行われる。よって、ＤＦＲ６６に対するパターニングを高精度に行うことができる。
続いて、銅膜６５をシード層として銅の電解めっき処理が行われる。これにより、図３５に示すように、基板本体２１Ｂの上面に上部配線３４が形成される。この際、上部配線３４は同時に電極用スタッドバンプ２７及びスタッドバンプ４２にも電気的に接続する。
これにより、上部配線３４と電子部品２５は電極用スタッドバンプ２７により電気的に接続され、また上部配線３４と下部配線３５は積層されたスタッドバンプ４２により電気的に接続する。このように、本実施例では形成が容易なスタッドバンプ２７，４２により電子部品内蔵基板２０Ｂ内の電気的な接続を行っているため、電子部品内蔵基板２０Ｂの低コスト化を図ることができる。
この電解銅めっきが終了すると、ＤＦＲ６６が除去され、続いてシード層として機能した銅膜６５の除去処理が行なわれる。図３６は、ＤＦＲ６６及び銅膜６５が除去された状態を示している。
続いて、図３７に示すように支持体６０の剥離処理が実施される。次に、基板本体２１Ｂの上面に上部ソルダーレジスト３６が配設されると共に、支持体６０が除去されることにより露出した基板本体２１Ｂの下面に下部ソルダーレジスト３７が形成される。このソルダーレジスト３６，３７の配設は、真空ラミネータを用いて行われる。図３８は、ソルダーレジスト３６，３７が配設された状態を示している。
続いて、各ソルダーレジスト３６，３７には露光／現像処理が実施され、図３９に示すように、所定形状にパターニングされる。具体的には、上部ソルダーレジスト３６には開口３８が形成され、これによりアウターチップ実装用パッド４０が形成される。また、下部ソルダーレジスト３７には開口３９が形成され、これによりボード実装用端子４１が形成される。
続いて、上記のようにアウターチップ実装用パッド４０及びボード実装用端子４１が形成された基板本体２１Ｂは、ダイシングテープ６８に貼着されると共に、図示しないダイシングブレードによりダイシング処理が行われる。具体的には、残存していた銅箔６１の形成位置を含む位置でダイシングが行なわれる。これにより、図４０に示すように基板本体２１Ｂはダイシングテープ６８まで至るダイシング溝６９が形成さることにより個片化され、電子部品内蔵基板２０Ｂが形成される。
続いて、電子部品内蔵基板２０Ｂはダイシングテープ６８を下方から貫通するよう突き上げピンにより突き上げられ、図４１に示すようにダイシングテープ６８から分離される。これにより、電子部品内蔵基板２０Ｂが製造される。
上記のように本実施例による電子部品内蔵基板２０Ｂの製造方法においても、各ビルドアップ層２２，２３の厚さ、個々のスタッドバンプ２７，４２の高さ、及びスタッドバンプ４２の積層数を適宜選定することにより、電子部品２５の厚さ方向に対する中心位置と、基板本体２１Ｂの厚さ方向に対する中心位置とが略一致している電子部品内蔵基板２０Ｂを製造することができる。よって、反りの発生のない電子部品内蔵基板２０Ｂを容易に製造することができる。
次に、本発明の第２参考例である電子部品内蔵基板について説明する。図４２は、本発明の第２参考例である電子部品内蔵基板２０Ｃを示している。尚、図４２において、図２，図１７に示した第１参考例及び実施例に係る電子部品内蔵基板２０Ａ，２０Ｂと同一構成については同一符号を付してその説明を省略する。
先に説明した第１参考例及び実施例に係る電子部品内蔵基板２０Ａ，２０Ｂでは、電子部品２５を基板本体２１Ａ，２１Ｂの中に完全に埋め込んだ構成としていた。即ち、電子部品２５の上面及び下面にも基板本体２１Ａ，２１Ｂが存在した構成とされていた。
これに対して本参考例に係る電子部品内蔵基板２０Ｃは、基板本体２１Ｃが電子部品２５の外周にのみ位置するよう構成されていることを特徴とするものである。即ち、基板本体２１Ｃは中央部分に電子部品２５を装着する空間部を有した枠状形状とされている。
よって、電子部品２５が基板本体２１Ｃに内蔵された状態で、電子部品２５の上面及び下面は基板本体２１Ｃから露出した状態となっており、上部配線３４の一部及び下部配線３５の一部は、電子部品２５に直接形成された構成されている。
但し、本参考例においても、電子部品２５の厚さ方向（Ｚ１，Ｚ２方向）に対する中心位置と、基板本体２１Ｃの中心位置とが一致するよう、即ち同一位置ＣＥにあるよう構成されている。従って、中心位置ＣＥから基板本体２１Ｃの上面までの厚さｈ11と、中心位置ＣＥから基板本体２１Ｃの下面までの厚さｈ12は等しくなっている（ｈ11=ｈ12）。
更に、電子部品２５の厚さ方向に対する中心位置は、各ソルダーレジスト３６，３７等を含めた電子部品内蔵基板２０Ｃの全体としての厚さ方向に対する中心位置とも一致するよう構成されている。従って、中心位置ＣＥから電子部品内蔵基板２０Ｃの上面までの厚さＨ11と、中心位置ＣＥから電子部品内蔵基板２０Ｃの下面までの厚さＨ12は等しくなっている（Ｈ11=Ｈ12）。
よって、本参考例の電子部品内蔵基板２０Ｃによっても、電子部品内蔵基板２０Ｃ全体としての厚さ方向に対する中心位置ＣＥに対する上下の熱膨張バランスは均衡が取られており、よって電子部品内蔵基板２０Ｃに熱膨張に起因した反りが発生することを防止できる。
更に、本参考例に係る電子部品内蔵基板２０Ｃでは、前記のように電子部品２５の上面及び下面に基板本体２１Ｃが存在しないため、電子部品内蔵基板２０Ｃ全体としての厚さ（図中、矢印Ｈで示す）を他の電子部品内蔵基板２０Ａ，２０Ｂに比べて大幅に小さくでき、装置の薄型化を図ることができる。
ところで、上記した第１参考例及び実施例に係る電子部品内蔵基板２０Ａ，２０Ｂの製造方法においては、電子部品２５を基板本体２１Ａ，２１Ｂに内蔵させる、即ち埋め込む必要がある。以下、電子部品２５を第１のビルドアップ層２２及び第２のビルドアップ層２３よりなる基板本体２１Ａ，２１Ｂに内蔵させる（埋め込む）方法について、図４３乃至図４５を用いて説明する。
図４３に示す方法では、図４３（Ａ）に示す未硬化の第１のビルドアップ層２２に対し、先ず所定埋め込み位置に電子部品２５を載置した上で、図４３（Ｂ）に示すように電子部品２５の上部からボンディングヘッド７０を用いて加熱しつつ電子部品２５を第１のビルドアップ層２２に押圧する。
これにより、第１のビルドアップ層２２はボンディングヘッド７０の熱により完全ではないがキュアされ（このキュアを仮キュアという）、また電子部品２５は第１のビルドアップ層２２の内部に埋設された状態となる。但しこの状態では、図４３（Ｃ）に示されるように、電子部品２５の上面は第１のビルドアップ層２２の上面に露出した状態となっている。
続いて、電子部品２５が埋設された第１のビルドアップ層２２の上部に、第２のビルドアップ層２３を積層する。この第２のビルドアップ層２３は未硬化のものであり、真空ラミネータを用いて配設される。そして、第１のビルドアップ層２２及び第２のビルドアップ層２３に対して同時に加熱処理が行なわれ、各ビルドアップ層２２．２３は完全にキュアされる。これにより、電子部品２５が埋設された基板本体が形成される。
図４４に示す方法では、図４４（Ａ）に示す未硬化の第１のビルドアップ層２２に対し、先ず開口部２４ａが予め形成された第３のビルドアップ層２４を真空ラミネータを用いて積層する。この第３のビルドアップ層２４も未硬化のものであり、その厚さ及び開口部２４ａの形状は電子部品２５に対応するよう設定されている。
続いて、図４４（Ｃ）に示すように、開口部２４ａ内に電子部品２５を装着する。この状態において、電子部品２５は各ビルドアップ層２２，２４に埋設された状態となり、また電子部品２５の上面は第３のビルドアップ層２４の上面と略同一面をなした状態となっている。
続いて、電子部品２５が埋設された第３のビルドアップ層２４の上部に、第２のビルドアップ層２３を積層する。この第２のビルドアップ層２３も未硬化のものであり、真空ラミネータを用いて積層される。そして、第１乃至第３のビルドアップ層２２〜２４に対して同時に加熱処理が行なわれ、各ビルドアップ層２２〜２４は完全にキュアされる。これにより、電子部品２５が埋設された基板本体が形成される。
図４５に示す方法では、図４５（Ａ）に示す未硬化の第１のビルドアップ層２２に対し、先ず図４５（Ｂ）に示すように金型７１を用いて第１のビルドアップ層２２にプレス成形する。これにより、図４５（Ｃ）に示すように、第１のビルドアップ層２２に装着凹部２２ａが形成される。この装着凹部２２ａの形状は、電子部品２５の形状に対応するよう構成されている。
続いて、図４５（Ｄ）に示すように、この装着凹部２２ａに電子部品２５を装着する。但しこの状態では、電子部品２５の上面は第１のビルドアップ層２２の上面に露出した状態となっている。
続いて、電子部品２５が埋設された第１のビルドアップ層２２の上部に、第２のビルドアップ層２３を積層する。この第２のビルドアップ層２３は未硬化のものであり、真空ラミネータを用いて配設される。そして、第１のビルドアップ層２２及び第２のビルドアップ層２３に対して同時に加熱処理が行なわれ、各ビルドアップ層２２．２３は完全にキュアされる。これにより、電子部品２５が埋設された基板本体が形成される。上記したいずれの方法であっても、電子部品２５を基板本体内に容易に内蔵させる（埋め込む）ことができる。
図１は、従来の一例である電子部品内蔵基板を示す断面図である。 図２は、本発明の第１参考例である電子部品内蔵基板を示す断面図である。 図３は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その１）。 図４は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その２）。 図５は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その３）。 図６は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その４）。 図７は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その５）。 図８は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その６）。 図９は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その７）。 図１０は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その８）。 図１１は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その９）。 図１２は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その１０）。 図１３は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その１１）。 図１４は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その１２）。 図１５は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その１３）。 図１６は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その１４）。 図１７は、本発明の一実施例に係る製造方法により製造される電子部品内蔵基板を示す断面図である。 図１８は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その１）。 図１９は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その２）。 図２０は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その３）。 図６は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その４）。 図２２は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その５）。 図２３は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その６）。 図２４は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その７）。 図２５は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その８）。 図２６は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その９）。 図２８は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その１０）。 図２８は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その１１）。 図２９は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その１２）。 図３０は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その１３）。 図３１は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その１４）。 図３２は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その１５）。 図３３は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その１６）。 図３４は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その１７）。 図３５は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その１８）。 図３６は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その１９）。 図３７は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その２０）。 図３８は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その２１）。 図３９は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その２２）。 図４０は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その２３）。 図４１は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その２４）。 図４２は、本発明の第２参考例である電子部品内蔵基板を示す断面図である。 図４３は、基板本体に電子部品を内蔵する方法を説明するための図である。（その１）。 図４４は、基板本体に電子部品を内蔵する方法を説明するための図である。（その２）。 図４３は、基板本体に電子部品を内蔵する方法を説明するための図である。（その３）。
符号の説明
２０Ａ〜２０Ｃ 電子部品内蔵基板
２１Ａ〜２１Ｃ 基板本体
２２ 第１のビルドアップ層
２３ 第２のビルドアップ層
２４ 第３のビルドアップ層
２５ 電子部品
２７ 電極用スタッドバンプ
３０ 電極用ビア孔
３１ 電極用ビア
３２ 貫通ビア孔
３３ 貫通ビア
３４ 上部配線
３５ 下部配線
３６ 上部ソルダーレジスト
３７ 下部ソルダーレジスト
４２ スタッドバンプ
５０，６０ 支持体
５１ 基準孔
５５，６５ 銅膜
５６，５７，６２，６６ ＤＦＲ
６１ 銅箔
７０ ボンディングヘッド
７１ 金型

Claims (1)

  1. 支持板上に第１の配線を形成する工程と、
    該第１の配線上に第１のスタッドバンプを形成する工程と、
    前記支持板上に前記第１のスタッドバンプの先端部が露出するよう第１の絶縁層を形成する工程と、
    前記第１の絶縁層上に電子部品を配設する工程と、
    前記１のスタッドバンプ上に前記電子部品の電極位置と略同一高さとなるよう第２のスタッドバンプを積層形成する工程と、
    前記第１の絶縁層と略同一の厚さを有した第２の絶縁層を、前記電子部品及び前記第２のスタッドバンプを覆うよう、かつ前記電子部品の電極及び前記第２のスタッドバンプの先端部が露出するよう前記第１の絶縁層上に積層し、積層された状態で前記第１及び第２の絶縁層の厚さ方向における中央位置に前記電子部品の厚さ方向の中央位置が一致するよう前記電子部品を内蔵する基板本体を形成する工程と、
    前記基板本体に、電子部品の電極及び前記第２のスタッドバンプと接続する配線を形成する工程と
    を有することを特徴とする電子部品内蔵基板の製造方法。
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US11/190,651 US7420128B2 (en) 2004-08-02 2005-07-27 Electronic component embedded substrate and method for manufacturing the same
KR1020050070315A KR101097816B1 (ko) 2004-08-02 2005-08-01 전자 부품 내장형 기판의 제조 방법

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Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7547975B2 (en) * 2003-07-30 2009-06-16 Tdk Corporation Module with embedded semiconductor IC and method of fabricating the module
TW200618705A (en) * 2004-09-16 2006-06-01 Tdk Corp Multilayer substrate and manufacturing method thereof
JP4016039B2 (ja) * 2005-06-02 2007-12-05 新光電気工業株式会社 配線基板および配線基板の製造方法
JP4535002B2 (ja) * 2005-09-28 2010-09-01 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
US8101868B2 (en) * 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
JP5164362B2 (ja) * 2005-11-02 2013-03-21 キヤノン株式会社 半導体内臓基板およびその製造方法
JP2007288050A (ja) * 2006-04-19 2007-11-01 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
KR100798886B1 (ko) 2006-08-21 2008-01-29 엘지전자 주식회사 인쇄 회로기판의 제조방법 및 이에 의해 제조된 인쇄회로기판
JP2008085310A (ja) * 2006-08-28 2008-04-10 Clover Denshi Kogyo Kk 多層プリント配線基板
KR100761706B1 (ko) * 2006-09-06 2007-09-28 삼성전기주식회사 인쇄회로기판 제조방법
KR100827315B1 (ko) * 2006-09-19 2008-05-06 삼성전기주식회사 전자소자 내장 인쇄회로기판 제조방법
JP2008211125A (ja) * 2007-02-28 2008-09-11 Spansion Llc 半導体装置およびその製造方法
WO2008120755A1 (ja) * 2007-03-30 2008-10-09 Nec Corporation 機能素子内蔵回路基板及びその製造方法、並びに電子機器
JP5215587B2 (ja) * 2007-04-27 2013-06-19 ラピスセミコンダクタ株式会社 半導体装置
TWI455672B (zh) * 2007-07-06 2014-10-01 Murata Manufacturing Co A method for forming a hole for connecting a conductor for a layer, a method for manufacturing a resin substrate and a component-mounted substrate, and a method of manufacturing a resin substrate and a component
JP4912992B2 (ja) * 2007-09-12 2012-04-11 新光電気工業株式会社 キャパシタ内蔵基板及びその製造方法
US8130507B2 (en) * 2008-03-24 2012-03-06 Ngk Spark Plug Co., Ltd. Component built-in wiring board
WO2009118925A1 (ja) * 2008-03-27 2009-10-01 イビデン株式会社 電子部品内蔵配線板及びその製造方法
FI121909B (fi) * 2008-04-18 2011-05-31 Imbera Electronics Oy Piirilevy ja menetelmä sen valmistamiseksi
US20090261469A1 (en) * 2008-04-21 2009-10-22 Qwan Ho Chung Semiconductor package and method for manufacturing the same
KR101109287B1 (ko) * 2008-08-18 2012-01-31 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR101055471B1 (ko) * 2008-09-29 2011-08-08 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
US20100127407A1 (en) * 2008-11-25 2010-05-27 Leblanc John Two-sided substrateless multichip module and method of manufacturing same
US8168470B2 (en) * 2008-12-08 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure in substrate for IPD and baseband circuit separated by high-resistivity molding compound
JP4924955B2 (ja) * 2009-01-30 2012-04-25 Ｔｄｋ株式会社 電子部品内蔵基板、その製造方法、及びその検査方法
JP2010205851A (ja) * 2009-03-02 2010-09-16 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法、並びに電子装置
JP5477372B2 (ja) * 2009-03-11 2014-04-23 日本電気株式会社 機能素子内蔵基板、及びその製造方法、並びに電子機器
KR101055509B1 (ko) * 2009-03-19 2011-08-08 삼성전기주식회사 전자부품 내장형 인쇄회로기판
KR101047485B1 (ko) * 2009-10-29 2011-07-08 삼성전기주식회사 전자소자 내장형 인쇄회로기판
US8435837B2 (en) * 2009-12-15 2013-05-07 Silicon Storage Technology, Inc. Panel based lead frame packaging method and device
JP2011165741A (ja) 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体装置およびその製造方法
JP5460388B2 (ja) * 2010-03-10 2014-04-02 新光電気工業株式会社 半導体装置及びその製造方法
JP5692217B2 (ja) * 2010-03-16 2015-04-01 日本電気株式会社 機能素子内蔵基板
US8810008B2 (en) 2010-03-18 2014-08-19 Nec Corporation Semiconductor element-embedded substrate, and method of manufacturing the substrate
KR101085733B1 (ko) 2010-05-28 2011-11-21 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
US8895440B2 (en) * 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
KR20120026855A (ko) 2010-09-10 2012-03-20 삼성전기주식회사 임베디드 볼 그리드 어레이 기판 및 그 제조 방법
JP2012069543A (ja) * 2010-09-21 2012-04-05 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP5540276B2 (ja) * 2011-03-31 2014-07-02 Ｔｄｋ株式会社 電子部品内蔵基板及びその製造方法
US8461691B2 (en) * 2011-04-29 2013-06-11 Infineon Technologies Ag Chip-packaging module for a chip and a method for forming a chip-packaging module
KR101253514B1 (ko) * 2011-10-27 2013-04-11 아페리오(주) 열팽창수축률 차이로 인한 기판 휨 문제 해결방법 및 이를 적용한 전자부품 내장형 인쇄회로기판
KR102061342B1 (ko) * 2012-06-13 2020-01-02 에스케이하이닉스 주식회사 강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 및 제조 방법
US9265147B2 (en) * 2012-11-14 2016-02-16 Fujikura Ltd. Multi-layer wiring board
KR102026229B1 (ko) * 2012-12-12 2019-09-27 엘지이노텍 주식회사 인쇄회로 기판 및 그 제조 방법
JP2014123608A (ja) * 2012-12-20 2014-07-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR101472639B1 (ko) * 2012-12-31 2014-12-15 삼성전기주식회사 전자부품 내장기판 및 그 제조방법
US9461025B2 (en) 2013-03-12 2016-10-04 Taiwan Semiconductor Manfacturing Company, Ltd. Electric magnetic shielding structure in packages
JP6319013B2 (ja) * 2014-09-24 2018-05-09 富士通株式会社 電子装置及び電子装置の製造方法
KR102186149B1 (ko) * 2015-03-11 2020-12-03 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법
KR102040225B1 (ko) * 2016-11-11 2019-11-06 주식회사 엘지화학 절연층 제조방법 및 다층인쇄회로기판 제조방법
US11114359B2 (en) * 2018-09-13 2021-09-07 Dialog Semiconductor (Uk) Limited Wafer level chip scale package structure
JP7239342B2 (ja) * 2019-02-12 2023-03-14 新光電気工業株式会社 電子装置及び電子装置の製造方法
JP2023078684A (ja) * 2021-11-26 2023-06-07 Tdk株式会社 電子部品内蔵基板

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11102985A (ja) * 1997-09-26 1999-04-13 Mitsubishi Electric Corp 半導体集積回路装置
JP2001077483A (ja) * 1999-07-06 2001-03-23 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP2001217337A (ja) * 2000-01-31 2001-08-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002271032A (ja) * 2001-03-13 2002-09-20 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
JP2002290051A (ja) * 2001-01-19 2002-10-04 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法
JP2003298236A (ja) * 2002-03-29 2003-10-17 Matsushita Electric Ind Co Ltd 多層配線板ならびにその製造方法および製造装置
JP2004152884A (ja) * 2002-10-29 2004-05-27 Shinko Electric Ind Co Ltd 半導体装置用基板及びこの製造方法、並びに半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49131863U (ja) * 1973-03-10 1974-11-13
JPH08298361A (ja) * 1995-04-26 1996-11-12 Toshiba Corp プリント基板及びその識別方法
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
US6680441B2 (en) * 2001-06-13 2004-01-20 Denso Corporation Printed wiring board with embedded electric device and method for manufacturing printed wiring board with embedded electric device
JP3492348B2 (ja) * 2001-12-26 2004-02-03 新光電気工業株式会社 半導体装置用パッケージの製造方法
US6750397B2 (en) * 2002-02-15 2004-06-15 Advanced Semiconductor Engineering, Inc. Thermally enhanced semiconductor build-up package
TW546800B (en) * 2002-06-27 2003-08-11 Via Tech Inc Integrated moduled board embedded with IC chip and passive device and its manufacturing method
US7141884B2 (en) * 2003-07-03 2006-11-28 Matsushita Electric Industrial Co., Ltd. Module with a built-in semiconductor and method for producing the same
CN1577819A (zh) * 2003-07-09 2005-02-09 松下电器产业株式会社 带内置电子部件的电路板及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11102985A (ja) * 1997-09-26 1999-04-13 Mitsubishi Electric Corp 半導体集積回路装置
JP2001077483A (ja) * 1999-07-06 2001-03-23 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP2001217337A (ja) * 2000-01-31 2001-08-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002290051A (ja) * 2001-01-19 2002-10-04 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法
JP2002271032A (ja) * 2001-03-13 2002-09-20 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
JP2003298236A (ja) * 2002-03-29 2003-10-17 Matsushita Electric Ind Co Ltd 多層配線板ならびにその製造方法および製造装置
JP2004152884A (ja) * 2002-10-29 2004-05-27 Shinko Electric Ind Co Ltd 半導体装置用基板及びこの製造方法、並びに半導体装置

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