TWI396493B - 多層配線板及其製造方法 - Google Patents

多層配線板及其製造方法 Download PDF

Info

Publication number
TWI396493B
TWI396493B TW98110037A TW98110037A TWI396493B TW I396493 B TWI396493 B TW I396493B TW 98110037 A TW98110037 A TW 98110037A TW 98110037 A TW98110037 A TW 98110037A TW I396493 B TWI396493 B TW I396493B
Authority
TW
Taiwan
Prior art keywords
wiring board
reinforcing plate
terminal
solder resist
diameter
Prior art date
Application number
TW98110037A
Other languages
English (en)
Other versions
TW200945991A (en
Inventor
Toshiya Asano
Original Assignee
Ngk Spark Plug Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ngk Spark Plug Co filed Critical Ngk Spark Plug Co
Publication of TW200945991A publication Critical patent/TW200945991A/zh
Application granted granted Critical
Publication of TWI396493B publication Critical patent/TWI396493B/zh

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0058—Laminating printed circuit boards onto other substrates, e.g. metallic substrates
    • H05K3/0064—Laminating printed circuit boards onto other substrates, e.g. metallic substrates onto a polymeric substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16111—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/1031—Surface mounted metallic connector elements
    • H05K2201/10318—Surface mounted metallic pins
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10424—Frame holders
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/022—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates
    • H05K3/025—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates by transfer of thin metal foil formed on a temporary carrier, e.g. peel-apart copper
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base
    • Y10T29/49149—Assembling terminal to base by metal fusion bonding

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Description

多層配線板及其製造方法
本申請案主張於2008年3月28日所申請之日本專利申請案號2008-086884的優先權，以參考方式將該申請案之整體內容倂入本文。
本發明之裝置或方法係關於一種不包含核心基板之多層配線基板。
最近幾年當中，例如作為電腦微處理器使用之半導體積體電路裝置(IC晶片)的處理速度已經增快，且已經改善其功能。結果，有增加端子數量以及縮減端子之間的間距之趨勢。通常，複數個端子係在IC晶片之底面上密集配置成陣列，且該端子群組係以倒裝晶片接合(flip-chip bonding)連接至主機板上之端子群組。然而，IC晶片之端子群組中之該等端子間的間距與主機板之端子群組中之該等端子間的間距差異大，且因此難以將該IC晶片直接連接至主機板。因此，通常使用一種用以安裝配線板(用於安裝該IC晶片)之封裝，且將該封裝安裝在主機板上。
作為用以安裝該IC晶片之配線板，已實際使用多層配線板，其包含形成在核心基板之前表面及背表面上之積累層(build-up layer)。在該多層配線板中，例如，使用以強化纖維浸漬樹脂所形成之樹脂基板(例如，玻璃環氧樹脂基板)作為核心基板。使用該核心基板之剛性，在該核心基板之前表面及背表面上交錯形成複數個絕緣層及導體層，且因此形成積累層。亦即，在該多層配線板中，該核心基板作為強化構件，且具有遠大於該積累層之厚度。此外，在該核心基板上形成配線線路(例如，穿孔導體)，供以電性連接形成在該前表面及背表面上之該積累層的每一層，以便穿過該核心基板。
而且，最近幾年當中，隨半導體積體電路裝置在處理速度的增快，已經使用高頻帶之信號。在此情況下，穿過該核心基板之配線線路作用為大電感，且因此出現難以改善處理速度之高頻信號的傳送損耗或電路故障。為了對付該問題，已提議一種不具核心基板之空心配線板，作為用以安裝IC晶片之配線板(例如，見日本專利案號3664720)。因該空心配線板不含具有相當大厚度之核心基板，故縮短配線之整體長度。因此，要降低高頻信號之傳送損耗且以高速操作半導體積體電路裝置是可能的。
而且，由於該空心配線板係未以核心基板製造，故難以充份確保該空心配線板之強度。因此，於相關技術中將框架接合至用以安裝IC晶片之裝置安裝表面以強化強度，藉以確保該空心配線板之強度。在該基板之邊緣設有該框架以便圍繞該IC晶片。此外，日本專利案號3664720敘述受到絕緣處理之金屬板係接著且固定至相對於該裝置安裝表面之背表面，且接著將該空心配線板插入於該框架與該金屬板之間以確保該配線板之強度，藉以防止該配線板之彎曲。在該空心配線板中，使外部連結端子接墊暴露之複數個穿孔係形成在設於該背表面上之金屬強化板。
如第15圖中所示，當該空心配線板為針柵格陣列(PGA)封裝型時，數個PGA接墊81係設置在空心配線板80之背表面上，且數個端子銷82係焊接至數個PGA接墊81。然後，由金屬材料製成之強化板85係以表面接觸狀態，藉由接著層84固定至該空心配線板80之背表面。每一個之直徑大於該端子銷82之頭部86之直徑的數個穿孔87係形成在強化板85中，且將該等銷端子82之數個軸部88插入數個穿孔87內。如此一來，因具有相當大直徑之複數個穿孔87係形成在該空心配線板80之強化板85中，故降低該強化板85之強度，且難以得到強化板85之足夠接著面積。結果，該配線板80之剛性不足。此外，在該空心配線板80之背表面中，熱膨脹係數(CTE)間之不匹配出現在其中形成數個穿孔87之強化板85的多個部位。結果，降低該配線板80之可靠性。
本發明之數個示範性實施例著眼於上述缺點及以上未敘述之其他缺點。然而，不要求本發明克服上述缺點，因而，本發明之示範性實施例可能未克服上述任何問題。
因此，本發明之觀點在提供一種可充分改善其強度且減少其中出現諸熱膨脹係數間不匹配之區域的多層配線板，及其製造方法。
依據本發明之一個或以上觀點，有提供一種不具核心基板之多層配線板。該多層配線板包括：多層積層式結構，其係藉由交錯積層複數層配線層及複數層絕緣層所形成；複數個第一端子接墊(terminal pads)，其設置在該多層積層式結構之前表面上且其上安裝半導體積體電路裝置；複數個第二端子接墊，其設置在相對於該前表面之該多層積層式結構的背表面上且將其電性連接至另一配線板；複數個端子銷(terminal pins)，其係接合至該等第二端子接墊之相對應一者，其中該等端子銷之每一個係形成為包含軸部及頭部之釘頭形，且該頭部之直徑大於該軸部之直徑；以及強化板，其具有在相對應於該等端子銷之位置所形成複數個銷插入開口且係固定在該背表面，其中該等銷插入開口之直徑小於該頭部之直徑且大於該軸部之直徑。
依據該多層配線板，用以電性連接至外部基板之複數個第二端子接墊係設置在該多層配線板之背表面上，且該等端子銷係接合至該等第二端子接墊。此外，具有該等銷插入開口(形成在相對應於該等端子銷之位置)的該強化板係以表面接觸狀態固定在該多層配線板之背表面。設置在該強化板中之該銷插入開口的直徑小於具有釘頭形之該端子銷頭部的直徑且大於該端子銷之軸部的直徑。如此一來，因使該銷插入開口之直徑減小，要改善該強化板之剛性，且確保該強化板接著至該基板背表面之足夠接著面積是可能的。結果，改善多層配線板之剛性。此外，要藉由增加由該多層配線板之背表面中的強化板所強化之面積，以降低其中出現諸熱膨脹係數(CTE)間不匹配之區域是可能的。結果，要改善該多層配線板之可靠性是可能的。而且，有利的是該強化板係以表面接觸狀態將該強化板固定在該背表面。
形成該強化板之材料可由金屬材料或非金屬材料製成。尤其是，有利的是該強化板係由非金屬材料製成。非金屬材料製成之強化板具有較金屬材料製成者為高的可加工性(workability)。因此，要在相對應於該等第二端子接墊之位置輕易形成該等銷插入開口是可能的，且要降低材料成本亦為可能。
非金屬材料製成之強化板可主要由合成樹脂所形成。明確地說，將該等端子銷焊接至該多層配線板背表面上之該等第二端子接墊。在該多層配線板中，為了可靠地焊接該等端子銷，形成防焊阻劑以便覆蓋該基板之背表面，且在該防焊阻劑中形成將該等第二端子接墊暴露之數個開口。此外，該防焊阻劑可由具有高耐熱性之樹脂材料所形成。當強化板係由合成樹脂製成時，要將該強化板穩固接著且固定至由樹脂材料所製成之防焊阻劑是可能的。
可使用如銅、銅合金、鋁、鋁合金、鎳、鎳合金、鐵、鐵合金、錫、錫合金等之金屬材料作為強化板。因由金屬材料製成之強化板具有較由非金屬材料製成之強化板為高的剛性，可確實地強化依據該實施例之多層配線板，且亦能改善該多層配線板之放射效能。
而且，雖然藉由任何手段將該強化板接合至背表面，有利的是藉由接著層將該強化板接合至背表面。在使用該接著層的情況，要將該強化板穩固接著且固定至該多層積層式結構之背表面是可能的。尤其是，當將由金屬材料製成之該強化板接合至覆蓋有具形成於內之數個開口之防焊阻劑之該多層積層式結構的背表面，其中每一個開口使該等第二端子接墊之相對應一者暴露時，該接著劑之使用係有利的。這是由於要相當輕易且穩固地接合彼此為相異材料之金屬及合成樹脂是可能的。在此情況中，有利的是經由該接著層將該強化板接合至該端子銷之頭部。而且，有利的是該接著層擠入該等第二端子接墊上之防焊阻劑與頭部之間的間隙。依據此結構，因使靠近該端子銷頭部之空氣間隙(air gap)減小，故要改善固定該端子銷之可靠性以及強度是可能的。而且，有利的是該接著層擠入該端子銷之軸部與在該強化板中所形成之銷插入開口之間的間隙。依據此結構，要進一步改善固定該端子銷之可靠性以及強度是可能的。
依據本發明該等觀點不具核心之多層配線基板的數個實例包含“主要具有相同組態之層間絕緣層的多層配線基板“及”其中導體層係僅藉由具有在同一方向上延伸之數個直徑之數個導通孔(via hole)而彼此連接的多層配線基板”。
該絕緣層可就，例如，絕緣性質、耐熱性、及耐濕性加以選擇。該絕緣層可由下列材料之任一者所形成：如環氧樹脂、酚樹脂、胺基甲酸酯樹脂、矽樹脂及聚醯亞胺樹脂之熱固性樹脂；以及如聚碳酸酯樹脂、丙烯酸樹脂、聚甲醛樹脂及聚丙烯樹脂之熱塑性樹脂。在該等樹脂材料當中，可使用，例如，樹脂與如玻璃纖維(玻璃織物或玻璃不織物)之無機纖維的複合材料、樹脂與如聚醯胺纖維之有機纖維的複合材料，或藉由以如環氧樹脂之熱固性樹脂來浸漬如膨脹PTFE之三維網狀氟系樹脂基材而得到的樹脂-樹脂複合材料。
例如以扣除法(subtractive method)、半加成法(semi-additive method)或全加成法(full additive method)將該等配線層在該等絕緣層上形成圖案。例如，該導體層可由如銅、銅合金、鎳、鎳合金、錫、或錫合金之金屬材料所形成。
此外，可使用由例如銅合金或鐵-鎳-鈷合金所製成之引線端子(lead terminal)作為端子銷。藉由例如焊接，可將該端子銷固定至第二端子接墊。
依據本發明之一個或以上觀點，提供一種製造該多層配線板之方法。該方法包括：(a)提供藉由交錯積層複數層配線層及複數層絕緣層所形成之多層積層式結構，其中複數個第一端子接墊係設置在該多層積層式結構之前表面上，且複數個第二端子接墊係設置在相對於該前表面之該多層積層式結構的背表面上；(b)提供具有形成於內部之複數個銷插入開口之強化板，其中呈非硬化狀態之接著層係設置在該強化板之一個表面上；(c)將複數個端子銷之每一個焊接至該等第二端子接墊之相對應一者；(d)將該等端子銷之諸軸部的每一個插入該等銷插入開口之相對應一者；(e)藉由接著層，以表面接觸狀態將該強化板固定在該背表面；以及(f)以低於焊錫熔化之溫度，將非硬化狀態下之該接著層硬化。
依據製造該多層配線板之方法，於銷連結步驟中將該等端子銷焊接至該等第二端子接墊後，於強化板接著步驟中以表面接觸狀態將該強化板固定在該基板之背表面。如此一來，當在銷連結步驟之後執行強化板接著步驟時，要使在該強化板中所形成之銷插入開口的直徑小於該端子銷之頭部的直徑是可能的。因此，要改善該強化板之剛性且確保該強化板對該基板背表面之足夠接著面積是可能的，藉以改善多層配線板之剛性。此外，要減小其中在該多層配線板之背表面中出現諸熱膨脹係數(CTE)間不匹配之區域是可能的。結果，要改善該多層配線板之可靠性是可能的。而且，在硬化程序中，於溫度低於焊錫熔化溫度下，將呈非硬化狀態之接著層硬化。因此，要防止將該端子銷接合至該第二端子接墊之焊接部被熔化是可能的。
此後將參考該等圖式，說明本發明示範性實施例。
第1圖為圖示依據該示範性實施例之空心配線板(多層配線板)結構的切面示意圖。
如第1圖中所示，空心配線板10不含核心基板，且含多層積層式結構，其中該多層積層式結構係藉交錯形成由環氧樹脂製成之四層樹脂絕緣層(層間絕緣層)21、22、23及24以及由銅製成之導體層26而得到。該樹脂絕緣層21至24為具有同一厚度且由同一材料製成，且由環氧樹脂製成之薄片形積累(build-up)材料所形成的數層層間絕緣層。
數個端子接墊27(在前表面側上之數個連結端子)係在該空心配線板10之前表面12(該第四樹脂絕緣層24之前表面)上配置成陣列。此外，防焊阻劑28大致覆蓋該樹脂絕緣層24之整個前表面。在該防焊阻劑28中形成將該等端子接墊27曝露之數個開口29。複數個焊錫凸塊(solder bump)30係設置在該等端子接墊27之表面上。該等焊錫凸塊30之每一塊係電性連接至形成矩形平板形之IC晶片31(半導體積體電路裝置)之數個表面連結端子32的相對應一者。該等端子接墊27及焊錫凸塊30係形成在可安裝該IC晶片31之IC晶片安裝區33中。
數個球柵格陣列(BGA)接墊41(在背表面側上之數個連結端子)係在該空心配線板10之背表面13(該第一樹脂絕緣層21之下表面)上設置成陣列。此外，防焊阻劑42大致覆蓋該樹脂絕緣層21之整個下表面。在對應於該等BGA接墊41位置之該防焊阻劑42中形成將該等BGA接墊41曝露之數個開口45(防焊阻劑開口)。此外，數個導通孔46及導通導體47係形成在樹脂絕緣層21、22、23及24之每一層中。例如，該導通孔46具反圓錐台形狀(an inverted truncated cone shape)，且係藉由使用YAG雷射或二氧化碳氣體雷射，將該等樹脂絕緣層21至24挖孔而形成。該等導通導體47之直徑在同一方向中(第1圖中往上方向)延伸，且該等導通導體47之每一個以電性連接該導體層26、端子接墊27及BGA接墊41。此外，將數個端子銷55焊接至PGA接墊41。該PGA接墊41係以數個端子銷55電性連接至主機板(未示出)。
如第1及2圖中所示，在依據該示範性實施例之該空心配線板10中，藉由接著層51，以表面接觸狀態將該強化板50接著且固定在該背表面13上之防焊阻劑42。可使用非金屬材料製成且厚度約為0.5mm之板作為強化板50。例如，可使用由環氧樹脂及玻璃纖維製成之玻璃環氧基板作為強化板。複數個開口52(銷插入開口)係形成在相對應於複數個端子銷55之位置處的強化板50中。
該接著層51為具有高耐熱性之熱固性樹脂的硬化材料。例如，藉由將由環氧樹脂製成之膜形接著薄片硬化，形成接著層51。複數個開口53係形成在相對應於複數個端子銷55之位置處的接著層51中。
在示範性之實施例中，複數個PGA接墊41係形成為平面圖中之圓形，且分別形成在該防焊阻劑42、強化板50、及接著層51之開口45、52、及53具有平面圖中之圓形。
如第2圖中所示，該端子銷55具有包含軸部57及頭部58之釘頭形，該頭部58之直徑大於該軸部57之直徑，且該頭部58係藉由將焊接部59插入於其間而連接至PGA接墊41。此外，該端子銷55之軸部57穿過該強化板50之開口52且該軸部57之前緣端(the leading end)自該強化板50之下表面突起。在該示範性實施例中，形成在該強化板50之開口52的直徑D1小於該端子銷55之頭部58的直徑D2，且大於該軸部57之直徑D3。
此外，該接著層51之開口53的直徑D4小於該端子銷55之頭部58的直徑D2，且大於該軸部57之直徑D3。亦即，該接著層51係以表面接觸狀態固定至防焊阻劑42及每一端子銷55之頭部58的下表面。此外，該接著層51之開口53的直徑D4稍大於該強化板50之開口52的直徑D1，且該接著層51未朝向該強化板50之開口52的內部突出。
例如，具有上述結構之空心配線板10係製造如下。
在示範性實施例中，製備具有足夠強度之支撐基板(例如，玻璃環氧基板)，且在該支撐基板上積累該空心配線板10之該等樹脂絕緣層21至24及導體層26。第3至13圖為圖示製造方法的圖，且表示，例如，形成在該支撐基板之上表面上的該等樹脂絕緣層21至24及導體層26。雖然該等圖式中未表示，該等樹脂絕緣層21至24及導體層26係類似地形成在該支撐基板之下表面上。
明確地說，如第3圖中所示，將由環氧樹脂製成之薄片形絕緣樹脂基材以部份硬化狀態，接著在支撐基板60之上表面上以便形成基底樹脂絕緣層(underlying resin insulating layer)61。接著，如第4圖中所示，積層式金屬片62係設置在基底樹脂絕緣層61之上表面上。因該積層式金屬片62係以部份硬化狀態，設置在該基底樹脂絕緣層61上，要確保有足夠接著力以防止積層式金屬片62於隨後製程中自基底樹脂絕緣層61剝離是可能的。該積層式金屬片62係藉由緊密接著兩銅箔62a及62b所形成，使其可被彼此剝離。明確地說，執行金屬電鍍(例如，鉻電鍍)，將兩銅箔62a及62b積層，藉以形成該積層式金屬片62。
接著，如第5圖中所示，配置該薄片形絕緣樹脂基材63以便覆蓋該積層式金屬片62，且使用真空熱壓機(未示出)於真空氣壓下對薄片形絕緣樹脂基材63加壓及加熱，藉以使該絕緣樹脂基材63硬化。因此，形成第一樹脂絕緣層21。該樹脂絕緣層21係緊密接著至該積層式金屬片62，且在該積層式金屬片62之周圍區亦緊密接著至基底樹脂絕緣層61，以密封該積層式金屬片62。
接著，如第6圖中所示，使用雷射在特定位置之該樹脂絕緣層21中形成該等導通孔46，且接著執行去除該等導通孔46中膠渣的去膠渣(desmear)處理。然後，執行無電簡解銅電鍍(electroless copper plating)及電解銅電鍍，在該等導通孔46之每一個中形成導通導體47且在該樹脂絕緣層21上形成該導體層26。此外，藉由，例如，半加成法執行蝕刻，將該導體層26在該樹脂絕緣層21上圖案化(見第7圖)。
該第二至第四樹脂絕緣層22至24及導體層26係以形成該第一樹脂絕緣層21及導體層26之同一方法積累在該樹脂絕緣層21上。然後，將感光性環氧樹脂施加在上面有形成該等端子接墊27之樹脂絕緣層24上且接著將其硬化以形成防焊阻劑28。然後，將特定遮罩放置在該防焊阻劑上，且執行曝光及顯像，使該防焊阻劑28形成圖案，藉以形成該等開口29。因此，在該支撐基板60上形成包含該積層式金屬片62、該等樹脂絕緣層21至24、及該導體層26之積層體70(見第8圖)。在該積層體70中，配置在該積層式金屬片62上之區域(多層)係作為該空心配線板10之配線積層部20(積層式結構)。
使用切割機(未示出)切割該積層體70，藉以去除該積層體70之配線積層部20的周圍區域。在此情況中，如第8圖中所示，亦在該配線積層部20與其周圍部71間之邊界處切割該配線積層部20下方之基底樹脂絕緣層61及支撐基板60。藉由此切割程序，暴露出由該樹脂絕緣層21所密封之積層式金屬片62的邊緣。亦即，當去除該周圍部71時，亦去除該基底樹脂絕緣層61與樹脂絕緣層21間之緊密接觸部。結果，僅藉由該積層式金屬片62，將該配線積層部20及支撐基板60彼此連接。
如第9圖中所示，在該積層式金屬片62之兩銅箔62a及62b間之介面處將該配線積層部20自支撐基板60分離。然後，如第10圖中所示，藉由蝕刻將該配線積層部20之背表面13(下表面)(樹脂絕緣層21)上之銅箔62a圖案化以形成該等PGA接墊41。然後，將感光性環氧樹脂施加在上面有形成該等PGA接墊41之樹脂絕緣層21上且接著將其硬化以形成防焊阻劑42，使得該防焊阻劑覆蓋該配線積層部20之背表面13。然後，將特定遮罩放置在該防焊阻劑上，且執行曝光及顯像，使該防焊阻劑42形成圖案，藉以形成該等開口45。
以此方式，製備包含交錯積層之該等導體層26及樹脂絕緣層21至24的配線積層部20。然後，如第11圖中所示，製備(製備程序)該強化板50，其具有形成於內部之複數個開口52及形成在其一個表面上之非硬化狀態的接著層51。例如，藉由使用鑚孔機之鑚孔程序形成該強化板50之該等開口52。此外，例如，藉由使用沖壓模具而沖壓薄膜形之接著薄片，形成該接著層51之該等開口53。
然後，如第12圖中所示，將該等端子銷55焊接至形成在該配線積層部20之背表面13上的複數個PGA接墊41(銷連結程序)。此外，該等焊錫凸塊30係形成在複數個端子接墊27上，其中該等端子接墊27係形成在該配線積層部20之前表面12上。明確地說，使用焊錫球安裝設備(未示出)將該等焊錫球配置在該等端子接墊27上，且以預定溫度加熱該等焊錫球而回流(reflow)。以此方式，在該等端子接墊27上形成該等焊錫凸塊30。
然後，如第13圖中所示，將該等端子銷55之軸部57插入該強化板50之該等開口52內且該強化板50係藉由該接著層51以表面接觸狀態固定至該防焊阻劑42(強化板接著程序)。然後，在溫度(例如，150℃)低於該焊接部59之焊錫熔化溫度(例如，210℃)下執行加熱，將將呈非硬化狀態之接著層51硬化(硬化程序)。因此，得到第1圖中所示之該空心配線板10。
因此，根據該示範性之實施例，可得到下列效果。
(1)具有在對應於該等端子銷55之數個位置所形成之該等開口52之該強化板50，係以表面接觸狀態固定至該示範性實施例之空心配線板10的背表面13。形成在該強化板50之開口52的直徑D1小於該端子銷55之頭部58的直徑D2，且大於該軸部57之直徑D3。如此一來，該強化板50之開口52的直徑小於該端子銷55之頭部58的直徑，故要改善該強化板50之剛性且確保該強化板50接著至該基板背表面13之足夠接著面積，藉以改善該空心配線板10之剛性是可能的。結果，在將該IC晶片31安裝在該空心配線板10上之程序中，要可靠地定位該空心配線板10而不彎曲或損傷該空心配線板10是可能的。此外，要減少其中在該空心配線板10之背表面13中出現諸熱膨脹係數(CTE)間不匹配之區域是可能的。結果，要改善該空心配線板10之可靠性是可能的。
(2)在依據該示範性實施例的空心配線板10中，將係屬玻璃環氧基板之樹脂強化板50以表面接觸狀態接著及固定至該防焊阻劑42。因此，與其中金屬強化板85為固定之相關技術比較，要得到足夠接著強度是可能的。此外，因該強化板50係由樹脂材料製成，故其具有高可加工性。因此，要在對應於該等端子銷55之數個位置輕易形成該等開口52是可能的，且亦可能降低材料成本。
(3)在依據該示範性實施例的空心配線板10中，於硬化程序中，在低於焊錫熔化溫度下，將非硬化狀態下之接著層51硬化。因此，要防止接合該端子銷55之焊接部59熔化是可能的。
本發明之示範性實施例可如下修飾。
在依據上述實施例之空心配線板10中，於該銷連結程序中將該等端子銷55焊接至該等PGA接墊41後，藉由該接著層51將該強化板50固定。然而，本發明示範性賃施例不限於此。例如，可使用下列製造方法：利用該接著層51而將該等端子銷55之軸部57插入該強化板50之該等開口52內，其中該接著層51係暫時接著至該強化板50之一個表面；將該等端子銷55之頭部58的下表面接著至該接著層51，使得該等端子銷55固定至該強化板50；以及將固定至該強化板50之該等端子銷55之每一個的頭部58焊接至該PGA接墊41且藉由該接著層51，將該強化板50以表面接觸狀態固定至該防焊阻劑42。在此情況中，要得到第1圖中所示之空心配線板10亦為可能。
在依據上述實施例之空心配線板10中，該強化板50係玻璃環氧基板所形成，但本發明示範性數個實施例不限於此。例如，明確地說，能保持絕緣特性之小量金屬粉(例如，銅填料)可與合成樹脂材料混合，以形成該強化板50。在此情況中，要改善該強化板50之散熱效能是可能的。
在依據上述實施例之空心配線板10中，以該防焊阻劑42覆蓋該背表面13，且該強化板50係以表面接觸狀態接著且固定至該防焊阻劑42，但本發明示範性實施例不限於此。例如，可將該強化板50以表面接觸狀態固定至該空心配線板10。
在依據上述實施例之空心配線板10中，該強化板50係藉由該接著層51接著在該背表面13上之防焊阻劑42，但可使用替代該接著層51之任何手段來接著至該防焊阻劑42。例如，當將該防焊阻劑42製成非硬化狀態且然後加以硬化時，要允許該防焊阻劑42大致作為接著層用係可能的。因此，能將該強化板50接著至該防焊阻劑42。
如第14圖中所示，依據本發明示範性實施例，可採用空心配線板10A。亦即，亦在該空心配線板10A中，該強化板50係藉由該接著層51而予以接著在該背表面13上之防焊阻劑42。然而，在此實施例中，該接著層51擠入該PGA接墊41上之防焊阻劑42與頭部58間的間隙中(見第14圖中之51A)。結果，透過接著層51將該接著層51與該頭部58彼此接合。依據此結構，因接近該端子銷55之頭部58的空氣間隙減小，故要改善固定該端子銷55之可靠性及強度是可能的。
儘管已參照特定實施例來表示與說明本發明，但其他之實施態樣係在本發明之申請專利範圍內。本領域之熟悉技藝者將了解到其可做形式及細節之各種變更而不背離由隨付之申請專利範圍所定義之精神與範圍。
10．．．空心配線板
10A．．．空心配線板
12．．．前表面
13．．．背表面
20．．．配線積層部
21．．．樹脂絕緣層
22．．．樹脂絕緣層
23．．．樹脂絕緣層
24．．．樹脂絕緣層
26．．．導體層
27．．．端子接墊
28．．．防焊阻劑
29．．．開口
30．．．焊錫凸塊
31．．．IC晶片
32．．．表面連結端子
33．．．IC晶片安裝區
41．．．球柵格陣列(BGA)接墊
42．．．防焊阻劑
45．．．開口
46．．．導通孔
47．．．導通導體
50．．．強化板
51．．．接著層
52．．．開口
53．．．開口
55．．．端子銷
57．．．軸部
58．．．頭部
59．．．焊接部
60．．．支撐基板
61．．．基底樹脂絕緣層
62．．．積層式金屬片
62a,62b．．．銅箔
63．．．絕緣樹脂基材
70．．．積層體
71．．．周圍部
80．．．空心配線板
81．．．PGA接墊
82．．．端子銷
84．．．接著層
85．．．強化板
86．．．頭部
87．．．穿孔
88．．．軸部
第1圖為圖示依據本發明之示範性實施例之空心配線板的切面示意圖；
第2圖為圖示依據該示範性實施例之空心配線板之主要部件的放大切面圖；
第3圖為圖示製造依據該示範性實施例之空心配線板的方法圖；
第4圖為圖示製造依據該示範性實施例之空心配線板的方法圖；
第5圖為圖示製造依據該示範性範實施例之空心配線板的方法圖；
第6圖為圖示製造依據該示範性實施例之空心配線板的方法圖；
第7圖為圖示製造依據該示範性實施例之空心配線板的方法圖；
第8圖為圖示製造依據該示範性實施例之空心配線板的方法圖；
第9圖為圖示製造依據該示範性實施例之空心配線板的方法圖；
第10圖為圖示製造依據該示範性實施例之空心配線板的方法圖；
第11圖為圖示製造依據該示範性實施例之空心配線板的方法圖；
第12圖為圖示製造依據該示範性實施例之空心配線板的方法圖；
第13圖為圖示製造依據該示範性實施例之空心配線板的方法圖；
第14圖為圖示依據本發明另一示範性實施例之空心配線板結構的切面示意圖；以及
第15圖為圖示相關技術中該空心配線板之主要部件的放大切面圖。
10．．．空心配線板
12．．．前表面
13．．．背表面
20．．．配線積層部
21．．．樹脂絕緣層
22．．．樹脂絕緣層
23．．．樹脂絕緣層
24．．．樹脂絕緣層
26．．．導體層
27．．．端子接墊
28．．．防焊阻劑
29．．．開口
30．．．焊錫凸塊
31．．．IC晶片
32．．．表面連結端子
33．．．IC晶片安裝區
41．．．球柵格陣列(BGA)接墊
42．．．防焊阻劑
45．．．開口
46．．．導通孔
47．．．導通導體
50．．．強化板
51．．．接著層
52．．．開口
53．．．開口
55．．．端子銷
57．．．軸部
58．．．頭部
59．．．焊接部

Claims (5)

  1. 一種不具核心基板之多層配線板，包括：多層積層式結構，其係藉由交錯積層複數層配線層及複數層絕緣層所形成；複數個第一端子(terminals)，其設置在該多層積層式結構之前表面上且其上安裝半導體積體電路裝置；複數個第二端子，其設置在相對於該前表面之該多層積層式結構的背表面上且將其電性連接至另一板；防焊阻劑，其係由樹脂材料形成，大致覆蓋該背表面且具有形成於內部的複數個開口，該等複數個開口的每一個曝露該等複數個第二端子的相對應一者；複數個端子銷(terminal pins)，其係接合至該等第二端子之相對應一者，其中該等端子銷之每一個係形成包含軸部及頭部之釘頭形(nailhead shape)，且該頭部之直徑大於該軸部之直徑；以及強化板，其具有在與該等複數個端子銷對應之位置所形成之複數個銷插入開口且係固定在該防焊阻劑，其中該等銷插入開口之直徑小於該頭部之直徑且大於該軸部之直徑，其中該強化板主要係由合成樹脂形成且藉由接著劑接合至該防焊阻劑。
  2. 如申請專利範圍第1項之多層配線板，其中藉由該接著劑將該強化板接合至該等頭部。
  3. 如申請專利範圍第1項之多層配線板，其中該接著劑係插入在該第二端子上之頭部與防焊阻劑之間。
  4. 一種製造多層配線板之方法，該方法包括：(a)提供藉由交錯積層複數層配線層及複數層絕緣層所形成之多層積層式結構，其中複數個第一端子係設置在該多層積層式結構之前表面上，複數個第二端子係設置在相對於該前表面之該多層積層式結構的背表面上，且由樹脂材料形成的防焊阻劑大致覆蓋該背表面且具有形成於內部的複數個開口，該等複數個開口的每一個曝露該等複數個第二端子的相對應一者；(b)提供主要由合成樹脂形成且具有形成於內部之複數個銷插入開口之強化板，其中呈非硬化狀態之接著層係設置在該強化板之一個表面上：(c)將複數個端子銷之每一個焊接至該等第二端子之相對應一者；(d)將該等端子銷之諸軸部的每一個插入該等銷插入開口之相對應一者；(e)藉由該接著層，以表面接觸狀態將該強化板固定在該防焊阻劑；以及(f)以低於焊錫熔化之溫度，將非硬化狀態下之該接 著層硬化。
  5. 如申請專利範圍第1項之多層配線板，其中該接著劑係接著劑層，該接著劑層在與該等複數個端子銷及該強化板之該等複數個銷插入開口對應的位置具有複數個開口；且其中該接著劑層的該等複數個開口之每一者的直徑大於該強化板之相對應的銷插入開口的直徑，且小於相對應的端子銷的頭部的直徑。
TW98110037A 2008-03-28 2009-03-27 多層配線板及其製造方法 TWI396493B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008086884 2008-03-28

Publications (2)

Publication Number Publication Date
TW200945991A TW200945991A (en) 2009-11-01
TWI396493B true TWI396493B (zh) 2013-05-11

Family

ID=41115407

Family Applications (1)

Application Number Title Priority Date Filing Date
TW98110037A TWI396493B (zh) 2008-03-28 2009-03-27 多層配線板及其製造方法

Country Status (3)

Country Link
US (1) US8110754B2 (zh)
JP (1) JP5290017B2 (zh)
TW (1) TWI396493B (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI316381B (en) * 2007-01-24 2009-10-21 Phoenix Prec Technology Corp Circuit board and fabrication method thereof
US9930775B2 (en) * 2009-06-02 2018-03-27 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
JP4473935B1 (ja) * 2009-07-06 2010-06-02 新光電気工業株式会社 多層配線基板
JP5436259B2 (ja) * 2010-02-16 2014-03-05 日本特殊陶業株式会社 多層配線基板の製造方法及び多層配線基板
JP5423621B2 (ja) * 2010-06-04 2014-02-19 株式会社デンソー 回路基板の端子接続構造
JP5079059B2 (ja) * 2010-08-02 2012-11-21 日本特殊陶業株式会社 多層配線基板
US8698303B2 (en) 2010-11-23 2014-04-15 Ibiden Co., Ltd. Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
JP2012164965A (ja) * 2011-01-21 2012-08-30 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
US8952540B2 (en) 2011-06-30 2015-02-10 Intel Corporation In situ-built pin-grid arrays for coreless substrates, and methods of making same
KR101216926B1 (ko) * 2011-07-12 2012-12-28 삼성전기주식회사 캐리어 부재와 그 제조방법 및 이를 이용한 인쇄회로기판의 제조방법
WO2014050995A1 (ja) * 2012-09-26 2014-04-03 日立化成株式会社 多層配線板、及び、多層配線板の製造方法
US9402320B2 (en) * 2012-11-15 2016-07-26 International Business Machines Corporation Electronic component assembly
TWI547216B (zh) * 2012-11-23 2016-08-21 Flexible circuit board and connector welding structure
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
KR20160010960A (ko) * 2014-07-21 2016-01-29 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101672640B1 (ko) * 2015-06-23 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US9795026B2 (en) * 2015-12-15 2017-10-17 Intel Corporation Electronic package that includes finned vias
JP6637864B2 (ja) * 2016-09-29 2020-01-29 新光電気工業株式会社 キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法
JP7359531B2 (ja) * 2018-06-07 2023-10-11 新光電気工業株式会社 配線基板、配線基板の製造方法及び半導体パッケージの製造方法
JP7107120B2 (ja) * 2018-09-14 2022-07-27 富士電機株式会社 半導体装置、半導体装置の製造方法
CN111356291B (zh) * 2020-02-20 2021-12-24 广州兴森快捷电路科技有限公司 排板工具及pcb排板方法
TWI731776B (zh) * 2020-08-26 2021-06-21 友達光電股份有限公司 電子裝置
JP2023069417A (ja) * 2021-11-05 2023-05-18 日東電工株式会社 再配線基板およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5373110A (en) * 1991-10-11 1994-12-13 Nec Corporation Multilayer circuit board with repaired I/O pin and process for repairing I/O pin on multilayer circuit board
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
US20060280919A1 (en) * 2005-06-09 2006-12-14 Ngk Spark Plug Co., Ltd. Wiring substrate

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6189693A (ja) * 1984-10-09 1986-05-07 株式会社日立製作所 プリント配線基板モジユ−ル
JPH09102560A (ja) * 1995-10-05 1997-04-15 Sumitomo Kinzoku Electro Device:Kk 低温焼成セラミック基板の外部リードピン接合構造
JP2000058736A (ja) * 1998-08-07 2000-02-25 Sumitomo Kinzoku Electro Device:Kk 樹脂基板へのピン接続方法
JP3160583B2 (ja) * 1999-01-27 2001-04-25 日本特殊陶業株式会社 樹脂製基板
JP4410370B2 (ja) * 2000-03-07 2010-02-03 イビデン株式会社 多層回路基板
US6623283B1 (en) * 2000-03-08 2003-09-23 Autosplice, Inc. Connector with base having channels to facilitate surface mount solder attachment
WO2003039219A1 (fr) 2001-10-31 2003-05-08 Shinko Electric Industries Co., Ltd. Procede de fabrication de carte de circuits imprimes multicouches pour dispositif a semiconducteur
JP4194408B2 (ja) * 2003-04-03 2008-12-10 日本特殊陶業株式会社 補強材付き基板、半導体素子と補強材と基板とからなる配線基板
JP5014642B2 (ja) * 2006-02-16 2012-08-29 株式会社トクヤマ リード内蔵メタライズドセラミックス基板およびパッケージ
US7485017B2 (en) * 2007-06-05 2009-02-03 Intel Corporation Pin grid array package substrate including pins having anchoring elements
JP5114130B2 (ja) * 2007-08-24 2013-01-09 新光電気工業株式会社 配線基板及びその製造方法、及び半導体装置
JP4993754B2 (ja) * 2008-02-22 2012-08-08 新光電気工業株式会社 Ｐｇａ型配線基板及びその製造方法
JP5356876B2 (ja) * 2008-03-28 2013-12-04 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP5203045B2 (ja) * 2008-05-28 2013-06-05 日本特殊陶業株式会社 多層配線基板の中間製品、多層配線基板の製造方法
JP5350830B2 (ja) * 2009-02-16 2013-11-27 日本特殊陶業株式会社 多層配線基板及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5373110A (en) * 1991-10-11 1994-12-13 Nec Corporation Multilayer circuit board with repaired I/O pin and process for repairing I/O pin on multilayer circuit board
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
US20060280919A1 (en) * 2005-06-09 2006-12-14 Ngk Spark Plug Co., Ltd. Wiring substrate

Also Published As

Publication number Publication date
JP5290017B2 (ja) 2013-09-18
US20090242262A1 (en) 2009-10-01
US8110754B2 (en) 2012-02-07
JP2009260334A (ja) 2009-11-05
TW200945991A (en) 2009-11-01

Similar Documents

Publication Publication Date Title
TWI396493B (zh) 多層配線板及其製造方法
TWI451536B (zh) 多層配線基板及其製造方法
JP5179920B2 (ja) 多層配線基板
JP5339928B2 (ja) 配線基板及びその製造方法
US8238114B2 (en) Printed wiring board and method for manufacturing same
JP5284147B2 (ja) 多層配線基板
KR101475109B1 (ko) 다층배선기판 및 그의 제조방법
TWI423754B (zh) 多層配線基板及其製造方法
US8419884B2 (en) Method for manufacturing multilayer wiring substrate
US10745819B2 (en) Printed wiring board, semiconductor package and method for manufacturing printed wiring board
US20150003020A1 (en) Electronic component-embedded printed circuit board having cooling member
JP5284146B2 (ja) 多層配線基板、及びその製造方法
US10098243B2 (en) Printed wiring board and semiconductor package
JP2010103516A (ja) 補強材付き配線基板
JPWO2007126090A1 (ja) 回路基板、電子デバイス装置及び回路基板の製造方法
JP2013123035A (ja) 多層配線基板の製造方法
JP4694007B2 (ja) 三次元実装パッケージの製造方法
JP5340622B2 (ja) 多層配線基板
KR101109287B1 (ko) 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP5449413B2 (ja) 多層配線基板
JP2008021916A (ja) 電子部品装置及びその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees