KR20060049008A - 전자 부품 내장형 기판 및 이의 제조 방법 - Google Patents

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마사히로 스노하라
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게이 무라야마
히로유키 가토
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신꼬오덴기 고교 가부시키가이샤
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Abstract

전자 부품 내장형 기판 및 이의 제조 방법이 개시된다. 전자 부품 내장형 기판은 기판 본체와 기판 본체 내에 내장된 전자 부품 내장형 기판을 포함하고 있다. 전자 부품의 두께 방향으로의 중앙 평면과 기판 본체의 두께 방향으로의 중앙 평면은 서로 대략 정합(match)되어 있다.
부품 내장, 두께 방향, 정합, 정렬, 일치, 높이

Description

전자 부품 내장형 기판 및 이의 제조 방법{ELECTRONIC COMPONENT EMBEDDED SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래 기술의 전자 부품 내장형 기판의 예를 나타낸 단면도.
도 2는 본 발명의 제 1 실시예에 따른 전자 부품 내장형 기판을 나타낸 단면도.
도 3의 (a) 및 (b) 내지 도 16은 본 발명의 제 1 실시예에 따른 전자 부품 내장형 기판을 제조하기 위한 방법을 나타낸 개념도.
도 17은 본 발명의 제 2 실시예에 따른 전자 부품 내장형 기판을 나타낸 단면도.
도 18 내지 도 41은 본 발명의 제 2 실시예에 따른 전자 부품 내장형 기판을 제조하기 위한 방법을 나타낸 개념도.
도 42는 본 발명의 제 3 실시예에 따른 전자 부품 내장형 기판을 나타낸 단면도.
도 43의 (a) 내지 도 43의 (e)는 기판 본체에 전자 부품을 내장시키는 방법을 나타낸 개념도.
도 44의 (a) 내지 도 44의 (e)는 기판 본체에 전자 부품을 내장시키는 다른 방법을 나타낸 개념도.
도 45의 (a) 내지 도 45의 (e)는 기판 본체에 전자 부품을 내장시키는 방법을 나타낸 개념도.
* 도면의 주요 부분에 대한 부호의 설명 *
20A 내지 20C : 전자 부품 내장형 기판
21A 내지 21C : 기판 본체
22 : 제 1 빌드업층
23 : 제 2 빌드업층
24 : 제 3 빌드업층
25 : 전자 부품
27 : 전극용 스터드 패드 범프
30 : 전극용 비아 홀(hole)
31 : 전극용 비아
32 : 관통 비아 홀
33 : 관통 비아
34 : 상부 배선
35 : 하부 배선
36 : 하부 솔더 레지스트
37 : 하부 솔더 레지스트
42 : 스터드 범프
50, 60 : 지지체
51 : 기준 홀(hole)
55, 65 : 구리막[銅膜]
56, 57, 62, 66 : DFR
61 : 동박
70 : 접합 헤드
71 : 금형
본 발명은 전자 부품 내장형 기판 및 이의 제조 방법에 관한 것으로, 특히 전자 부품이 기판 본체 내에 내장된 전자 부품 내장형 기판 및 이의 제조 방법에 관한 것이다.
최근 반도체 장치 상에 장착되는 반도체 소자의 동작 주파수가 높아짐에 따라, 반도체 소자로의 전원 공급 전압의 안정화가 필요해지고 있다. 이와 같은 요구 조건을 충족시키기 위해서 반도체 소자가 장착되는 반도체 기판 내에 전자 부품(예를 들면 커패시터 소자)이 내장된 전자 부품 내장형 기판이 제안되고 있다.한편, 반도체 소자의 장착 밀도가 증가함에 따라 반도체 소자 상에 형성된 전극 패드의 피치(pitch)는 점점 더 작아지고 있다. 그러나 반도체 소자 상에 형성된 전극 패드의 피치와 같이 작은 피치로 종래의 일반적인 프린트 배선 기판 상에 배선 패턴을 형성하는 것은 곤란하였다. 따라서 통상적인 프린트 배선 기판은 반도체 소자를 장 착하기 위한 기판으로서는 사용할 수 없게 되어 가고 있다.
이와 같은 상황 때문에 빌드업 프린트 배선 기판이라고 불리는 다층 배선 기판의 사용이 증가하고 있다. 다층 배층 기판에 있어서, 프린트 배선 기판은 코어층(core layer)으로 사용되며, 빌드업층과 배선층은 상기 프린트 배선 기판의 양 표면 상에 적층되었다. 배선층은 비아(via)를 통해서 상호 접속되어 있다. 본원 발명의 명세서에서 사용된 "빌드업층(build-up layer)"이라는 용어는 빌드업법으로 형성되고, 그 표면에 배선층이 형성된 층(단일층)을 가리킨다.
예를 들어 특허 문헌 1에 개시되어 있는 바와 같이, 커패시터 소자와 같은 전자 부품을 상술한 종류의 다층 배선 기판 내로 내장시키기 위해서는, 다층 빌드업층 중의 하나의 내부로 전자 부품을 삽입하였다.
도 1은 종래 기술의 전자 부품 내장형 기판(1)의 예를 나타낸 단면도이다. 전자 부품 내장형 기판(1)은 코어 기판(2), 전자 부품(5) 및 빌드업층(6)을 포함하고 있다. 코어 기판(2)은, 예를 들면 수지 기판이며, 그 상면(upper face) 및 하면(lower face) 상에 배선(3)을 가지고 있다.
전자 부품(5)은, 예를 들면 커패시터 소자 또는 반도체 소자이며, 상기 코어 기판(2)의 표면 중 하나(도 1에서 나타낸 예에서는 상면)에 접착제(4)를 사용하여 접합되어 있다. 빌드업층(6)은 코어 기판(2)의 상면 및 하면 상에 형성되어 있으며, 따라서 전자 부품(5)은 코어 기판(2)의 상면 상에 형성된 빌드업층(6) 내에 삽입되어 있다.
상부 빌드업층(6)에는 전극용 비아(8), 관통 비아(9) 및 배선(10)이 형성되 어 있다. 전극용 비아(8)는 코어 기판(2)의 상면 상에 형성된 배선(3)이 상부 빌드업층(6)의 상면 상에 형성된 배선(10)에 전기적으로 접속되도록 구성되어 있다. 관통 비아(9)는 전자 부품(5) 상에 형성된 전극(7)을 배선(10)에 전기적으로 접속하도록 구성되어 있다.
솔더 레지스트(solder resist)(11)는 코어 기판(2)의 양쪽 표면 상에 형성된 빌드업층(6)의 표면 상에 형성되어 있다. 솔더 레지스트(11)의 소정 위치에 개구가 형성되어 배선(10)이 외부로 접속될 수 있게 되어 있다.
[특허 문헌 1] 일본국 특개평 2003-197809 호. 미국 특허 공개 공보 2003/0116843 호로도 발행됨.
코어 기판(2)이 형성된 것과 같은 전자 부품 내장형 기판(1)에 있어서, 전자 부품(5)은 코어 기판(2)의 상면과 하면 중 하나에 고정되며, 동일한 측면 상에 형성된 빌드업층(6) 중의 하나의 내부에 삽입된다. 그러나 이와 같은 구성에 의해서는, 전자 부품(5)의 중앙 평면이 전자 부품 내장형 기판(1)의 중앙 평면과 일치하게 않게 된다.
더욱 구체적으로는, 두께 방향(도 1에서 화살표(Z1, Z2)로 표시)의 전자 부품 내장형 기판(1)의 중앙 평면(CE1)과 두께 방향의 전자 부품(5)의 중앙 평면(CE2) 사이에 거리(화살표(H)로 표시)가 있게 된다.
전자 부품(5)은 코어 기판(2)과 빌드업층(6)의 재료(수지(resin))와는 다르게, 예를 들면 세라믹 및 실리콘과 같은 재료로 형성된다. 즉 전자 부품(5)은 코어 기판(2)과 빌드업층(6)과는 다른 열팽창 계수를 가지고 있다. 따라서 전자 부품 내장형 기판(1)의 중앙 평면(CE1)과 전자 부품(5)의 중앙 평면(CE2) 사이에 거리가 있는 채로 코어 기판(2) 내에 전자 부품(5)을 내장하는 경우, 전자 부품 내장형 기판(1) 내에서의 불균일한 열팽창 때문에 전자 부품 내장형 기판(1) 내의 휘어짐(warpage)이 초래된다. 예를 들어, 경험에 따르면 전자 부품 내장형 기판(1)의 기판 크기가 7×10 mm인 경우에, 120 μm의 휘어짐이 발생하였다. 이 정도 크기의 휘어짐은 전자 부품 내장형 기판(1)을 실제로 사용하기 곤란할 정도로 충분히 크다.
본 발명의 개괄적인 목적은 전자 부품 내장형 기판 및 이의 제조 방법을 제공하여 상술한 문제점 중의 적어도 한 가지를 해결하는 것이다.
본 발명의 구체적인 목적은 기판 내에서의 열팽창을 균일하게 하여 열팽창에 의한 휘어짐을 방지한 전자 부품 내장형 기판 및 이의 제조 방법을 제공하는 것이다.
이들 및 다른 목적을 달성하기 위해서, 본 발명은 기판 본체와, 상기 기판 본체 내에 내장된 전자 부품을 포함하는 전자 부품 내장형 기판으로서, 상기 전자 부품의 두께 방향으로의 중앙 평면과 상기 기판 본체의 두께 방향으로의 중앙 평면은 서로 대략 정합(match)되어 있는 전자 부품 내장형 기판을 제공한다.
상기 전자 부품의 두께 방향으로의 중앙 평면과 상기 기판 본체의 두께 방향으로의 중앙 평면이 서로 대략 정합되어 있기 때문에, 기판의 두께 방향으로의 중앙 평면에 대한 전자 부품 내장형 기판의 수직 열팽창은 더욱 균일하게 된다. 따라 서 상기 기판은 불균일한 열팽창으로 인한 휘어짐이 방지된다.
상술한 전자 부품 내장형 기판에 있어서, 상기 기판 본체 상에 형성된 배선이 제 1 비아(via)를 통해서 상호 접속되고, 상기 배선 및 상기 전자 부품 중의 하나가 제 2 비아를 통해서 상호 접속되는 것이 바람직하다.
이런 식으로 하게 되면, 전자 부품 내장형 기판 내에서의 전기적인 접속이 비아를 통해서 행해지기 때문에, 비아와 배선이 동시에 형성될 수 있게 된다. 따라서 제조 프로세스가 간단하게 된다.
상술한 전자 부품 내장형 기판에 있어서, 상기 기판 본체 상에 형성된 배선이 제 1 스터드 범프(stud bump)를 통해서 상호 접속되고, 상기 배선 및 상기 전자 부품 중의 하나가 제 2 스터드 범프를 통해서 상호 접속되는 것 또한 바람직하다.
상기 스터드 범프는 용이하게 형성할 수 있기 때문에, 적은 비용으로 전자 부품 내장형 기판을 생산할 수 있게 된다.
상술한 전자 부품 내장형 기판에 있어서, 상기 기판 본체는 또한 전자 부품의 측면(lateral face) 상에서만 상기 전자 부품을 둘러싸도록 구성되는 것이 바람직하다.
이와 같은 구성에 의하면, 기판 본체가 전자 부품의 상면(upper face) 또는 하면(lower face) 상에 존재하지 않기 때문에 전자 부품 내장형 기판의 두께가 감소하게 된다.
본 발명은 또한 전자 부품 내장형 기판의 제조 방법으로서, 제 1 절연층 상에 전자 부품을 배열 설치하는 단계와, 전자 부품이 배열 설치된 상기 제 1 절연층 상에 제 2 절연층을 적층하고, 이에 의해서 전자 부품이 내장되는 기판 본체를 형성하여 제 1 절연층 및 제 2 절연층의 두께 방향으로의 중앙 평면과 전자 부품의 두께 방향으로의 중앙 평면이 서로 정합되도록 하는 단계와, 상기 기판 본체를 관통하여 연장되는 관통 비아 홀(through via hole)과 상기 기판 본체 내의 상기 전자 부품의 전극과 연통하는 전극용 비아 홀을 형성하는 단계, 및 상기 관통 비아 홀과 상기 전극용 비아 홀의 각각에 대해서 비아를 형성하면서 상기 기판 본체 상에 배선(wire)을 형성하는 단계를 포함하는 전자 부품 내장형 기판의 제조 방법을 제공한다.
본 발명은 또한 전자 부품 내장형 기판의 제조 방법으로서, 지지판 상에 제 1 배선을 형성하는 단계와, 상기 제 1 배선 상에 제 1 스터드 범프를 형성하는 단계와, 상기 제 1 스터드 범프의 선단부만 노출되도록 상기 지지판 상에 제 1 절연층을 형성하는 단계와, 상기 제 1 절연층 상에 전자 부품을 배열 설치하는 단계와, 상기 전자 부품의 전극과 실질적으로 동일한 높이가 되도록 상기 제 1 스터드 범프 상에 제 2 스터드 범프를 적층 형성하는 단계와, 상기 제 1 절연층 상에 상기 제 1 절연층과 실질적으로 동일한 두께를 가지는 제 2 절연층을 적층하여 상기 전자 부품과 상기 제 2 스터드 범프는 상기 제 2 절연층에 의해서 덮히도록 하고 상기 전자 부품의 상기 전극과 상기 제 2 스터드 범프의 선단부는 노출되도록 하여, 전자 부품이 내부에 내장되는 기판 본체를 형성하여 상기 적층된 제 1 및 제 2 절연층의 두께 방향으로의 중앙 평면 및 상기 전자 부품의 두께 방향으로의 중앙 평면이 서로 정합되도록 하는 단계와, 상기 전자 부품의 상기 전극을 상기 제 2 스터드 범프 에 접속하는 제 2 배선을 형성하는 단계를 포함하는 전자 부품 내장형 기판의 제조 방법을 제공한다.
상술한 방법에 따르면, 상기 적층된 제 1 및 제 2 절연층에 의해서 형성된 상기 기판 본체의 두께 방향으로의 중앙 평면과 상기 전자 부품의 두께 방향으로의 중앙 평면이 서로 정합(match)된 전자 부품 내장형 기판을 용이하게 제조할 수 있게 된다.
이하 첨부한 도면을 참조하여 본 발명의 예시적인 실시예를 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 전자 부품 내장형 기판(20A)을 나타낸 단면도이다. 전자 부품 내장형 기판(20A)은 구조가 매우 간단하며, 기판 본체(21A)와 전자 부품(25)으로 이루어져 있다.
기판 본체(21A)는 제 1 및 제 2 빌드업층(22, 23)(이하에서 상세하게 설명한다)을 포함하는 적층 구조이며, 그 내부에 전자 부품(25)이 내장되어 있다. 제 1 및 제 2 빌드업층(22, 23)은, 예를 들어 절연성 에폭시 수지로 형성되어 있다.
본 실시예에서 상측 배선(34) 및 하측 배선(35)은 기판 본체(21A)의 상면 및 하면 상에 각각 형성된다. 기판 본체(21A)를 관통하여 연장되어 있는 관통 홀(32)의 내부에 형성된 관통 비아(33)에 의해서 상부 배선(34)과 하부 배선(35)은 서로 전기적으로 접속된다.
전자 부품(25)은, 예를 들어 커패시터 소자 또는 반도체 소자이다. 전자 부품(25)은 기판 본체(21A)(빌드업층(22, 23))과는 다른 열팽창 계수를 가진 재료(예를 들면 세라믹 및 실리콘)로 형성된다. 전극(26)은 전자 부품(25)의 회로면(도 2 에서 상면) 상에 형성된다. 본 실시예에서 전극용 스터드 범프(27)는 전극(26) 상에 형성된다. 전자 부품(25)의 회로면은 전극(26)이 형성된 곳은 제외하고 보호막(28)으로 덮혀 보호되고 있다.
전자 부품(25) 상에 형성된 전극용 스터드 범프(27)는 기판 본체(21A) 내에 형성된 전극용 비아 홀(30) 내에 배치된 전극용 비아(31)를 통해서 상부 배선(34)에 접속되어 있다.
상부 솔더 레지스트(36)는 기판 본체(21A)의 상면 상에 형성되어 상부 배선(34)을 보호하고 있다. 마찬가지로, 하부 솔더 레지스트(37)는 기판 본체(21A)의 하면 상에 형성되어 하부 배선(35)을 보호하고 있다. 외부 칩 장착 패드(40)는 상부 솔더 레지스트(36) 내의 소정의 위치에 형성된 개구(38) 내에 형성되어 있다. 한편, 보드(board) 장착 터미널(41)은 하부 솔더 레지스트(37) 내의 소정의 위치에 형성된 개구(39) 내에 형성되어 있다.
외부 칩 장착 패드(40)는 개구(38)의 형성에 의해서 상부 솔더 레지스트(36)로부터 노출되는 상부 배선(34)의 일부이다. 도시하지 않은 외부 칩(반도체 소자 등)은 외부 칩 장착 패드(40) 상에 장착된다. 보드 장착 터미널(41)은 개구(38)의 형성에 의해서 하부 솔더 레지스트(37)로부터 노출되는 하부 배선(35)의 일부이다. 도시하지 않은 외부 접속 터미널(솔더 볼 등)은 보드 장착 터미널(41) 상에 장착된다.
이하, 본 실시예에 따른 전자 부품 내장형 기판(20A)에서 전자 부품(25)의 두께 방향(도 2에서 화살표 방향(Z1, Z2))으로의 중앙 평면과 기판 본체(21A)의 두 께 방향(도 2에서 화살표 방향(Z1, Z2))으로의 중앙 평면에 대해서 상세하게 설명한다.
본 실시예에서 전자 부품(25)의 두께 방향(도 2에서 화살표 방향(Z1, Z2))으로의 중앙 평면과 기판 본체(21A)의 두께 방향(도 2에서 화살표 방향 (Z1, Z2))으로의 중앙 평면은 서로 정합(match)하도록 위치 설정되거나, (도 2에서 화살표(CE)로 표시된) 동일한 평면 상에 위치하도록 위치 설정된다. 따라서 중앙 평면(CE)으로부터 기판 본체(21A)의 상면까지의 두께(h11)는 중앙 평면(CE)으로부터 기판 본체(21A)의 하면까지의 두께(h12)와 동일하다(h11 = h12).
또한 전자 부품(25)의 두께 방향으로의 중앙 평면과 솔더 레지스트(36, 37)의 두께 방향(도 2에서 화살표 방향(Z1, Z2))을 포함하는 전자 부품 내장형 기판(20A)의 중앙 평면은 서로 정합되도록 위치 설정되어 있다. 따라서 중앙 평면(CE)으로부터 전자 부품 내장형 기판(20A)의 상면까지의 두께(H11)는 중앙 평면(CE)으로부터 전자 부품 내장형 기판(20A)의 하면까지의 두께(H12)와 동일하다(H11 = H12).
상술한 바와 같이 구성되어 있으므로, 중앙 평면(CE)에 대한 전자 부품 내장형 기판(20A)의 두께 방향으로의 열팽창은 균일하게 되며, 따라서 전자 부품 내장형 기판(20A)은 열팽창으로 인한 휘어짐이 방지된다.
이하 도 3의 (a) 및 (b) 내지 도 16을 참조하여 상술한 전자 부품 내장형 기판(20A)의 제조 방법에 대해서 설명한다. 도 3의 (a) 및 (b) 내지 도 16에서, 도 2에서와 동일한 구성 요소에 대해서는 동일한 참조 부호를 붙였으며 이들에 대한 설 명은 생략한다. 도 3의 (a), 4의 (a), 5의 (a), 6의 (a), 7의 (a), 8의 (a) 및 9의 (a)는 단면도이고, 반면 도 3의 (b), 4의 (b), 5의 (b), 6의 (b), 7의 (b), 8의 (b) 및 9의 (b)는 평면도이다.
전자 부품 내장형 기판(20A)을 제조하기 위해서는, 도 3의 (a) 및 (b)에 나타낸 제 1 빌드업층(22)을 준비한다. 제 1 빌드업층(22)은, 예를 들어 절연성 에폭시 수지로 형성되어 있으며, 아직 경화되지는 않았다. 제 1 빌드업층(22)의 두께는, 예를 들어 70 μm이다.
제 1 빌드업층(22)은 제 1 빌드업층(22)의 하면 상에 배치된 지지체(50)에 의해서 지지되어 있다. 지지체(50)는, 예를 들어 PET (폴리에틸렌 테레프탈레이트, polyethylene terephthalate), PI (폴리이미드, polyimide) 또는 PEN (폴리에틸렌 나프탈레이트, polyethylene naphthalate)로 형성되어 있다. 지지체(50)의 두께는 약 100 μm이다.
전자 부품 내장형 기판(20A)의 실제 제조에서는 제 1 빌드업층(22)으로부터 한번에 복수의 전자 부품 내장형 기판(20A)이 제조되지만, 도 3의 (a) 및 (b) 내지 도 16에서는 설명을 간단하게 하기 위해서 전자 부품 내장형 기판(20A) 중 하나만 제조되는 영역만 도시하였다.
전자 부품(25)은 제 1 빌드업층(22) 내에 내장되어 있다. 제 1 빌드업층(22)의 내부에 전자 부품(25)을 내장하는 다양한 방법(도 43의 (a) 내지 도 45의 (e) 참조)이 있으며, 이하에서 설명한다.
도 4의 (a) 및 (b)에는 제 1 빌드업층(22) 내에 내장된 전자 부품(25)을 나 타낸 도면이다. 전자 부품(25)의 두께는, 예를 들어 50 μm이다. 전극용 스터드 범프(27)는 미리 전자 부품(25) 상에 형성되어 있다.
전극용 스터드 범프(27)는 와이어 본딩 기술로 형성된 금(gold)으로 형성된 범프이며, 전극(26) 상에 배열 설치되어 있다. 본 실시예에서, 전자 부품(25)은 전자 부품(25)의 회로면을 덮는 보호막(28)의 상면이 제 1 빌드업층(22)의 상면과 높이가 같아지도록 제 1 빌드업층(22) 내에 내장된다.
이후에 제 1 빌드업층(22) 내에 기준 홀(51)이 형성된다. 기준 홀(51)은 전극용 스터드 범프(27)의 위치를 기준으로 하여 형성된다. 기준 홀(51)을 형성하기 위해서는 레이저 가공법, 드릴 가공법 및 펀칭 가공법 등과 같은 다양한 가공법을 적용할 수 있다. 도 5의 (a) 및 (b)는 제 1 빌드업층(22) 내에 형성된 기준 홀(51)을 나타낸 도면이다.
도 6의 (a) 및 (b)를 참조하면, 제 2 빌드업층(23)은 내부에 기준 홀(51)이 형성된 제 1 빌드업층(22) 상에 적층된다. 제 2 빌드업층(23)의 면적은 전자 부품(25)를 완전히 덮는 면적이지만, 기준 홀(51)을 지나서 연장되지는 않는다. 제 2 빌드업층(23)은, 예를 들어 절연성 에폭시 수지로 형성되어 있으며, 아직 경화되지는 않았다. 제 2 빌드업층(23)을 보호하기 위한 보호 시트(52)(예를 들면 PET 막)는 제 2 빌드업층(23)의 상면 상에 형성된다.
상술한 바와 같이 제 2 빌드업층(23)이 제 1 빌드업층(22)의 상측면 상에 적층된 이후에, 보호 시트(52)는 제거된다. 이와 동시에 제 1 및 제 2 빌드업층(22, 23)은 가열에 의해서 완전하게 경화된다. 이와 같은 방식으로, 도 7의 (a) 및 (b) 에 나타낸 기판 본체(21A)가 형성된다.
전자 부품(25)의 두께 방향으로의 중앙 평면(CE)과 기판 본체(21A)의 두께 방향으로의 중앙 평면은 서로 정합되도록 위치 설정되어 있다. 따라서 중앙 평면(CE)으로부터 제 2 빌드업층(23)까지의 두께(h11)는 중앙 평면(CE)으로부터 제 1 빌드업층(22)의 하면까지의 두께(h12)와 동일하다(h11 = h12).
경화에 의해 제 1 빌드업층(22)과 제 2 빌드업층(23)을 일체화시켜 기판 본체(21A)를 형성하는 경우에, 전극용 비아 홀(30)과 관통 비아 홀(32)은 상기 기판 본체(21A) 내에 형성된다. 본 실시예에서, 비아 홀(30, 32)은 레이저 가공법(UV-YAG 레이저 장치. 파장 355 nm)으로 형성된다. 이 레이저 가공법에 의해서, 비아 홀(30, 32)은 정밀도가 높으면서도 저렴하게 형성될 수 있다.
도 8의 (a) 및 (b)는 기판 본체(21A) 내에 형성된 전극용 비아 홀(30)과 관통 비아 홀(32)을 나타낸 도면이다. 기판 본체(21A) 내에 관통 비아 홀(32)을 형성하는 도중에, 지지체(50)는 레이저 가공의 스토퍼(stopper)로서 기능한다.
이후에 내부에 형성된 비아 홀(30, 32)과 기판 본체(21A)에는 무전해 구리 도금 처리가 행해진다. 이 처리에 있어서, 도 9의 (a) 및 (b)에 나타낸 구리막(copper film)(55)은 기판 본체(21A)의 표면 및 비아 홀(30, 32)의 내면 상에 형성된다.
구리막(55)에 형성된 이후에, 지지체(50)는 제거된다. 이후에 기판 본체(21A)의 상면 상에는 드라이 필름 레지스트(dry film resist, 이하 DFR이라 함)(56)가 형성되고, 기판 본체(21A)의 하면 상에는 DFR(57)이 형성된다. DFR(56, 57)은 진공 적층기(vacuum laminator)에 의해서 적층된다.
도 10은 기판 본체(21A) 상에 형성된 DFR(56, 57)을 나타낸 도면이다. 도 10에 나타낸 바와 같이, DFR(56, 57)은 기준 홀(51)을 덮지 않도록 배열 설치되어 있다.
다음에 도 11을 참조하면, DFR(56, 57)은 노광 및 현상 처리에 의해서 소정의 형상으로 패터닝된다. 더욱 구체적으로는, 상부 및 하부 배선(34, 35)이 형성되어지는 부분의 DFR(56, 57)가 제거된다. DFR(56, 57)에 대한 노광은 기판 본체(21A) 내에 형성된 기준 홀(51)을 기준으로 하여 수행된다. 따라서 DFR(56, 57)은 고정밀도로 패터닝된다.
계속하여 구리막(55)을 시드층(seed layer)으로 사용하여 전해 구리 도금이 수행된다. 이 처리에 의해서 기판 본체(21A)의 상면 상에 상측 배선(34)이, 기판 본체(21A)의 하면 상에 하측 배선(35)이, 전극용 비아 홀(30) 내에 전극용 비아(31)가, 관통 비아 홀(32) 내에 관통 비아(33)가 형성된다(도 12 참조).
그 결과, 상부 배선(34)은 전극용 비아(31)를 통해서 전자 부품(25)에 전기적으로 접속된다. 상부 배선(34)은 또한 관통 비아(33)를 통해서 하부 배선(35)에도 접속된다. 본 실시예에서, 전자 부품 내장형 기판(20A) 내부의 전기적인 접속은, 상술한 바와 같이 비아(31, 33)를 통해서 이루어진다. 비아(31, 33)와 배선(34, 35)이 동시에 형성되기 때문에, 제조 공정이 간단하게 될 수 있다.
전해 구리 도금이 종료된 이후에, DFR(56, 57)이 제거된다. 시드층으로서 형성된 구리막(55)의 노출된 부분 또한 제거된다. 도 13은 DFR(56, 57)과 구리막(55) 이 제거된 기판 본체(21A)를 나타낸 도면이다.
이후에 상부 솔더 레지스트(36)는 기판 본체(21A)의 상면 상에 형성되고, 하부 솔더 레지스트(37)는 기판 본체(21A)의 하면 상에 형성된다. 진공 적층기를 사용하여 솔더 레지스트(36, 37)가 적층된다. 솔더 레지스트(36, 37)는 기판 본체(21A) 내에 형성된 기준 홀(51)을 덮지 않도록 배열 설치되어 있다.
이후에, 도 15를 참조하면 솔더 레지스트(36, 37)는 노광 및 현상 처리에 의해서 소정의 형상으로 패터닝된다. 보다 구체적으로, 개구(38)는 상부 솔더 레지스트(36) 내에 형성되며, 이에 의해서 외부 칩 장착 패드(40)가 형성된다.
한편, 개구(39)는 하부 솔더 레지스트(37) 내에 형성되며, 이에 의해서 보드 장착 터미널(41)이 형성된다. 솔더 레지스트(36, 37)에 대한 노광은 기판 본체(21A) 내에 형성된 기준 홀(51)을 기준으로 하여 수행된다. 따라서 외부 칩 장착 패드(40)와 보드 장착 터미널(41)은 고정밀도로 형성될 수 있다.
도 16을 참조하면, 외부 칩 장착 패드(40)와 보드 장착 터미널(41)을 구비한 기판 본체(21A)에 절단 테이프(dicing tape)(58)가 부착되며, 따라서 기판 본체(21A)는 절단 날(dicing blade)(도시하지 않음)에 의해서 절단된다. 보다 구체적으로 기판 본체(21A)는 기준 홀(51)을 관통하여 통과하는 직선 상에서 절단된다. 따라서 절단 테이프(58) 내부로 연장되는 절단 홈(59)이 형성되며, 이에 의해서 기판 본체(21A)는 도 16에 나타낸 전자 부품 내장형 기판(20A)으로 분할된다.
절단 테이프(58)의 하측으로부터 푸시 핀(push pin)이 관통하고 있기 때문에, 전자 부품 내장형 기판(20A)은 위쪽으로 가압되어 절단 테이프(58)로부터 분리 된다. 이렇게 해서 전자 부품 내장형 기판(20A)이 제조된다.
본 실시예에 따른 전자 부품 내장형 기판(20A)을 제조하기 위한 상술한 방법에 의하면, 단지 제 1 빌드업층(22)과 제 2 빌드업층(23)의 두께를 적절하게 제어하는 것에 의해서 전자 부품(25)의 두께 방향으로의 중앙 평면과 기판 본체(21A)의 두께 방향으로의 중앙 평면이 서로 정합되도록 위치 설정된 전자 부품 내장형 기판(20A)을 제조할 수 있게 된다. 따라서 휘어짐이 없는 전자 부품 내장형 기판(20A)을 용이하게 제조할 수 있다.
이하 본 발명의 제 2 실시예에 따른 전자 부품 내장형 기판(20B)에 대해서 설명한다. 도 17은 본 발명의 제 2 실시예에 따른 전자 부품 내장형 기판(20B)을 나타낸 단면도이다. 도 17에서, 도 2에서 나타낸 제 1 실시예의 전자 부품 내장형 기판(20A)과 동일한 구성 요소에 대해서는 동일한 참조 부호를 붙였으며 더 이상 설명하지 않는다.
제 1 실시예에 따른 전자 부품 내장형 기판(20A)에서 전극용 비아(31)는 상부 배선(34)과 전자 부품(25) 사이의 전기적인 접속을 제공하기 위해 사용되었으며, 관통 비아(33)는 상부 배선(34)과 하부 배선(35) 사이의 전기적인 접속을 제공하기 위해 사용되었다.
반면 제 2 실시예에 따른 전자 부품 내장형 기판(20B)에서, 전극용 스터드 범프(27)만 상부 배선(34)과 전자 부품(25) 사이의 전기적인 접속을 제공하기 위해 사용되었으며, 스터드 범프(42)는 상부 배선(34)과 하부 배선(35) 사이의 전기적인 접속을 제공하기 위해서 사용되었다.
상술한 바와 같이 차이점이 있기는 하지만, 제 2 실시예는 전자 부품(25)의 두께 방향(화살표 방향(Z1, Z2))으로의 중앙 평면과 기판 본체(21B)의 두께 방향(화살표 방향(Z1, Z2))으로의 중앙 평면은 서로 정합되도록 위치 설정되거나, 동일한 평면(CE) 상에 위치하도록 위치 설정된다는 점에서 제 1 실시예와 동일하다. 따라서 중앙 평면(CE)으로부터 기판 본체(21B)의 상면까지의 두께(h11)는 중앙 평면(CE)으로부터 기판 본체(21B)의 하면까지의 두께(h12)와 동일하다(h11 = h12).
또한 전자 부품(25)의 두께 방향으로의 중앙 평면과 솔더 레지스트(36, 37)를 포함하는 전자 부품 내장형 기판(20B)의 두께 방향(화살표 방향(Z1, Z2))으로의 중앙 평면은 서로 정합되도록 위치 설정되어 있다. 따라서 중앙 평면(CE)으로부터 전자 부품 내장형 기판(20B)의 상면까지의 두께(H11)는 중앙 평면(CE)으로부터 전자 부품 내장형 기판(20B)의 하면까지의 두께(H12)와 동일하다(H11 = H12).
이와 같이 구성되어 있으므로, 중앙 평면(CE)에 대한 전자 부품 내장형 기판(20B)의 두께 방향으로의 수직 열팽창은 균일하게 되며, 따라서 제 2 실시예의 전자 부품 내장형 기판(20B) 또한 불균일한 열팽창으로 인한 휘어짐이 방지된다.
이하 도 18 내지 도 41을 참조하여 상술한 전자 부품 내장형 기판(20B)의 제조 방법에 대해서 설명한다. 도 18 내지 도 41에서, 제 1 실시예를 설명하는 도 2 내지 도 16 및 도 17에서와 동일한 구성 요소에 대해서는 동일한 참조 부호를 붙였으며 이들에 대해서는 더 이상 설명하지 않는다.
전자 부품 내장형 기판(20B)을 제조하기 위해서는, 도 18에 나타낸 것과 같이 한쪽면 상에만 동박(copper foil)(61)이 형성된 지지체(60)를 준비한다. 지지체 (60)는, 예를 들어 PET, PI 또는 PEN으로 형성될 수도 있다. 동박(61)의 두께는, 예를 들어 약 18 μm이다. 지지체(60)의 두께는, 예를 들어 약 200 μm이다.
도 19에 나타낸 바와 같이 동박(61)의 상부(upper side) 상에 DFR(62)이 형성된다. DFR(62)은 진공 적층기에 의해서 적층된다. 다음에 도 20을 참조하면, DFR(62)은 노광 및 현상 처리에 의해서 소정의 형상으로 패터닝된다. 더욱 구체적으로는 하부 배선(35)이 형성되어지는 부분 및 소정의 외측 부분을 제외한 DFR(62)이 제거된다.
남아있는 DFR(62)을 마스크로서 사용하여 동박(61)이 에칭된다. 그 결과, 도 21에 나타낸 바와 같이, 배선(35)이 형성되며, 동박(61)은 소정의 외측 부분 상에 남아있게 된다. 도 22를 참조하면, 에칭이 종료된 이후에 DFR(62)이 제거된다.
도 23을 참조하면, Ni/Au 도금부(63)는 하부 배선(35)의 상면 상에 형성된다. Ni/Au 도금부(63)는 배리어 금속부로서 기능한다. 도 24를 참조하면, 스터드 범프(42)는 표면 상에 Ni/Au 도금부(63)가 형성된 하부 배선(35)의 상부 상에 형성된다. 스터드 범프(42)는 와이어 본딩 기술로 형성된 금(gold)으로 형성된 범프이다. 따라서 스터드 범프(42)는 용이하게 형성될 수 있다.
이후에 하부 배선(35)과 스터드 범프(42)를 덮도록 지지체(60)의 상부 상에 제 1 빌드업층(22)이 형성된다. 제 1 빌드업층(22)은, 아직 경화되지는 않았으며, 진공 적층기에 의해서 적층된다. 도 25는 지지체(60) 상에 형성된 제 1 빌드업층(22)을 나타낸 도면이다.
이어서 스터드 범프(42)의 선단부는 제 1 빌드업층(22)으로부터 노출된다. 이어서 스터드 범프(22)의 선단부는 제 1 빌드업층(42)으로부터 노출된다.
수지 에칭의 예로서는 디스미어링(desmearing), 건식 에칭 및 마이크로 블래스팅(μ blasting)이 포함된다. 도 26은 선단부가 제 1 빌드업층(22)으로부터 노출된 스터드 범프(42)를 나타낸 도면이다.
도 27을 참조하면, 전자 부품(25)은 제 1 빌드업층(22)의 상면 상에 장착되어 있다. 이 단계에서, 전자 부품(25)은 스터드 범프(42)를 기준으로 하여 제 1 빌드업층(22) 상에 위치 설정된다. 전극용 스터드 범프(27)는 미리 전자 부품(25) 상에 형성되어 있다.
전자 부품(25)이 제 1 빌드업층(22) 상에 장착된 이후에, 도 28에 나타낸 바와 같이 기존의 스터드 범프(42) 상에 추가적인 스터드 범프(42)가 적층 형성된다. 복수의 스터드 범프(42)를 적층 형성하는 것은 공지된 기술을 사용하여 용이하게 행해질 수 있다.
적층 형성될 스터드 범프(42)의 개수는 상부에서의 스터드 범프(42)의 상단부와 전자 부품(25) 상에 형성된 전극용 스터드 범프(27)의 상단부가 실질적으로 정렬(align)되도록 결정된다.
도 29를 참조하면, 스터드 범프(42)가 적층 형성된 이후에, 제 2 빌드업층(23)은 제 1 빌드업층(22)의 상면 상에 형성된다. 제 2 빌드업층(23)은, 아직 경화되지는 않았으며, 진공 적층기에 의해서 적층되고 고온 가압에 의해서 평탄화된다.
이어서 상부 스터드 범프(42)의 선단부는 제 2 빌드업층(23)으로부터 노출된다. 더욱 구체적으로는, 제 2 빌드업층(23)의 표면이 수지로 에칭되는 것에 의해서 상부 스터드 범프(42)의 선단부가 제 2 빌드업층(23)으로부터 노출된다.
수지 에칭의 예로서는 디스미어링(desmearing), 건식 에칭 및 마이크로 블래스팅(μ blasting)이 포함된다. 도 30은 선단부가 제 2 빌드업층(23)의 상면으로부터 그 선단부가 노출된 상부 스터드 범프(42)를 나타낸 도면이다.
상술한 바와 같이 상부 스터드 범프(42)의 선단부가 노출된 이후에, 제 1 및 제 2 빌드업층(22, 23)은 동시에 가열에 의해서 완전하게 경화된다. 이와 같은 방식으로, 도 31에 나타낸 기판 본체(21B)가 형성된다.
전자 부품(25)의 두께 방향으로의 중앙 평면(CE)과 기판 본체(21B)의 두께 방향으로의 중앙 평면은 서로 정합되도록 위치 설정되어 있다. 중앙 평면(CE)으로부터 제 2 빌드업층(23)까지의 두께(h11)는 중앙 평면(CE)으로부터 제 1 빌드업층(22)의 하면까지의 두께(h12)와 동일하다(h11 = h12). 이와 같은 구성은 빌드업층(22, 23)의 두께와, 스터드 범프(27, 42)의 높이 및 적층 형성할 스터드 범프(42)의 개수를 적절히 선택하는 것에 의해서 용이하게 달성된다.
도 32를 참조하면, 전극용 스터드 범프(27) 및 스터드 범프(42)의 선단부가 노출되는 기판 본체(21B)(제 2 빌드업층(23))의 상면 상에 무전해 구리 도금처리가 행해지고, 따라서 기판 본체(21B)의 상면 상에 구리막(65)이 형성된다. 이후에 DFR(66)은 표면에 구리막(65)이 형성된 기판 본체(21B)의 상면 상에 형성된다. DFR(66)은 진공 적층기에 의해서 적층된다. 도 33은 기판 본체(21B) 상에 형성된 DFR(66)을 나타낸 도면이다.
다음에 도 34를 참조하면, DFR(66)은 노광 및 현상 처리에 의해서 소정의 형 상으로 패터닝된다. 더욱 구체적으로는, 상부 배선(34)이 형성되어지는 부분의 DFR(66)이 제거된다. DFR(66)의 제거는 기판 본체(21B)의 상면 상에 노출된 스터드 범프(27, 42)를 기준으로 하여 수행된다. 따라서 DFR(66)은 고정밀도로 패터닝된다.
계속하여 구리막(65)을 시드층(seed layer)으로 사용하여 전해 구리 도금이 수행된다. 이와 같은 방식으로, 도 35에 나타낸 바와 같이 상부 배선(34)은 기판 본체(21B)의 상면 상에 형성된다. 상부 배선(34)은 전극용 스터드 범프(27)와 스터드 범프(42)의 모두에 전기적으로 접속되어 있다.
그 결과, 상부 배선(34)은 전극용 스터드 범프(27)를 통해서 전자 부품(25)에 전기적으로 접속된다. 상부 배선(34)은 또한 빌드업 스터드 범프(42)를 통해서 하부 배선(35)에도 접속된다. 본 실시예에서, 용이하게 형성될 수 있는 스터드 범프(27, 42)에 의해서 전자 부품 내장형 기판(20B) 내부의 전기적인 접속이 행해지고 있기 때문에, 전자 부품 내장형 기판(20B)의 비용을 감소시킬 수 있게 된다.
전해 구리 도금이 종료된 이후에, DFR(66)이 제거된다. 이후에, 시드층으로서 형성된 노출된 구리막(65)이 제거된다. 도 36은 DFR(66)과 구리막(65)이 제거된 기판 본체(21B)를 나타낸 도면이다.
이후에 지지체(60)는 제거된다(도 37). 상부 솔더 레지스트(36)는 기판 본체(21B)의 상면 상에 형성되고, 하부 솔더 레지스트(37)는 지지체(60)의 제거에 의해서 노출된 기판 본체(21B)의 하면 상에 형성된다. 솔더 레지스트(36, 37)는 진공 적층기에 의해서 적층된다. 도 38은 기판 본체(21B) 상에 형성된 솔더 레지스트 (36, 37)를 나타낸 도면이다.
이후에, 도 39를 참조하면, 솔더 레지스트(36, 37)는 노광 및 현상 처리에 의해서 소정의 형상으로 패터닝된다. 보다 구체적으로, 개구(38)는 상부 솔더 레지스트(36) 내에 형성되며, 이에 의해서 외부 칩 장착 패드(40)가 형성된다. 한편, 개구(39)는 하부 솔더 레지스트(37) 내에 형성되며, 이에 의해서 보드 장착 터미널(41)이 형성된다.
외부 칩 장착 패드(40)와 보드 장착 터미널(41)을 구비한 기판 본체(21B)에 절단 테이프(68)가 부착되며, 따라서 기판 본체(21B)는 절단 날(도시하지 않음)에 의해서 절단된다. 보다 구체적으로 기판 본체(21B)는 남아있는 동박(61)을 관통하여 통과하는 직선을 관통하여 절단된다. 따라서 절단 테이프(68) 내부로 연장되는 절단 홈(69)이 형성되며, 이에 의해서 기판 본체(21B)는 도 40에 나타낸 전자 부품 내장형 기판(20B)으로 분할된다.
도 41을 참조하면, 절단 테이프(68)의 하측으로부터 푸시 핀이 관통하고 있기 때문에, 전자 부품 내장형 기판(20B)은 위쪽으로 가압되어 절단 테이프(68)로부터 분리된다. 이와 같은 방식으로 전자 부품 내장형 기판(20B)이 제조된다.
본 실시예에 따른 전자 부품 내장형 기판(20B)을 제조하기 위한 상술한 방법에 의하면, 단지 제 1 빌드업층(22)과 제 2 빌드업층(23)의 두께와, 스터드 범프(27, 42)의 높이 및 적층 형성할 스터드 범프(42)의 개수를 적절하게 제어하는 것에 의해서 전자 부품(25)의 두께 방향으로의 중앙 평면과 기판 본체(21B)의 두께 방향으로의 중앙 평면이 서로 정합되도록 위치 설정된 전자 부품 내장형 기판(20B) 을 제조할 수 있게 된다. 따라서 휘어짐이 없는 전자 부품 내장형 기판(20B)을 용이하게 제조할 수 있다.
이하 본 발명의 제 3 실시예에 따른 전자 부품 내장형 기판(20C)에 대해서 설명한다. 도 42는 본 발명의 제 3 실시예에 따른 전자 부품 내장형 기판(20C)을 나타낸 도면이다. 도 42에서, 도 2 및 도 17에 나타낸 제 1 및 제 2 실시예의 전자 부품 내장형 기판(20A, 20B)과 동일한 구성 요소에 대해서는 동일한 참조 부호를 붙였으며 더 이상 설명하지 않는다.
제 1 및 제 2 실시예의 전자 부품 내장형 기판(20A, 20B)에서, 전자 부품(25)은 기판 본체(21A, 21B)에 의해서 완전하게 둘러 싸여져 있다. 즉, 기판 본체(21A, 21B)는 전자 부품(25)의 상면과 하면 모두에 존재하였다.
한편 제 3 실시예의 전자 부품 내장형 기판(20C)에 있어서, 기판 본체(21C)는 전자 부품(25)의 측면만 둘러싸도록 구성되어 있다. 즉 기판 본체(21C)는 내부에 전자 부품(25)이 위치한 중앙에서의 여유 공간을 가진 프레임의 형태를 가지고 있다.
전자 부품 내장형 기판(20C)은 기판 본체(21C) 내에 전자 부품(25)이 내장되도록 하지만 전자 부품(25)의 상면 및 하면은 기판 본체(21C)로 덮혀지지 않도록 구성된다. 상부 배선(34)의 일부 및 하부 배선(35)의 일부는 전자 부품(25) 상에 직접 형성된다.
상술한 바와 같이 차이점이 있기는 하지만, 제 3 실시예는 전자 부품(25)의 두께 방향(화살표 방향(Z1, Z2))으로의 중앙 평면과 기판 본체(21C)의 두께 방향( 화살표 방향(Z1, Z2))으로의 중앙 평면은 서로 정합되도록 위치 설정되거나, 동일한 평면(CE) 상에 위치하도록 위치 설정된다는 점에서 제 1 및 제 2 실시예와 동일한 것이다. 따라서 중앙 평면(CE)으로부터 기판 본체(21C)의 상면까지의 거리(h11)는 중앙 평면(CE)으로부터 기판 본체(21C)의 하면까지의 거리(h12)와 동일하다(h11 = h12).
또한 전자 부품(25)의 두께 방향으로의 중앙 평면과 솔더 레지스트(36, 37)를 포함하는 전자 부품 내장형 기판(20C)의 두께 방향(화살표 방향(Z1, Z2))으로의 중앙 평면은 서로 정합되도록 위치 설정된다. 따라서 중앙 평면(CE)으로부터 전자 부품 내장형 기판(20C)의 상면까지의 두께(H11)는 중앙 평면(CE)으로부터 전자 부품 내장형 기판(20C)의 하면까지의 두께(H12)와 동일하다(H11 = H12).
이러한 구성에 따르면, 중앙 평면(CE)에 대한 전자 부품 내장형 기판(20C)의 두께 방향으로의 열팽창은 균일하게 되며, 따라서 제 3 실시예의 전자 부품 내장형 기판(20C) 또한 열팽창으로 인한 휘어짐이 방지된다.
제 3 실시예에 따르면, 전자 부품 내장형 기판(20C)은, 상술한 바와 같이 기판 본체(21C)가 전자 부품(25)의 상면에도 또한 하면에도 존재하지도 않으므로, 전자 부품 내장형 기판(20A, 20B)와 비교하여 전자 부품 내장형 기판(20C)의 두께(화살표 방향(H))를 현저하게 감소시킬 수 있게 된다.
제 1 및 제 2 실시예의 전자 부품 내장형 기판(20A, 20B)의 제조 방법에 따르면, 전자 부품(25)는 기판 본체(21A, 21B) 내에 삽입, 즉 내장된다. 이하 도 43의 (a) 내지 도 45의 (e)를 참조하여 제 1 및 제 2 빌드업층(22, 23) 내로 기판 본 체(21A, 21B)를 삽입(내장)하기 위한 방법을 설명한다.
도 43의 (a) 내지 도 43의 (e)에 나타낸 방법에 따르면, 전자 부품(25)은 경화되지 않은 제 1 빌드업층(22)(도 43의 (a)) 상의 소정의 내장(embedding) 위치에 놓여진다. 이후에, 도 43의 (b)를 참조하면, 전자 부품(25)은 접합 헤드(bonding head)(70)에 의해서 상부로부터 가열되어 전자 부품(25)이 제 1 빌드업층(22)의 내부로 가압되어진다.
제 1 빌드업층(22)은 접합 헤드(70)에 의해서 경화되지만, 완전하게는 경화되지는 않는다. 따라서 전자 부품(25)은 제 1 빌드업층(22) 내에 내장된다. 이 상태에서, 전자 부품(25)의 상면은, 도 43의 (c)에 나타낸 바와 같이 제 1 빌드업층(22)의 상면 상에 노출된다.
이후에, 제 2 빌드업층(23)은 내부에 전자 부품(25)이 내장된 제 1 빌드업층(22)의 상부 상에 적층된다. 아직 경화되지 않은 제 2 빌드업층(23)은 진공 적층기에 의해서 적층된다. 이후에 제 1 및 제 2 빌드업층(22, 23)은 동시에 가열되어 완전히 경화된다. 이와 같은 방식으로, 내부에 전자 부품(25)이 내장된 기판 본체가 형성된다.
도 44의 (a) 내지 도 44의 (e)에 나타낸 방법에 따르면, 내부에 미리 개구(24a)가 형성된 제 3 빌드업층(24)은 진공 적층기에 의해서 경화되지 않은 제 1 빌드업층(22)(도 44의 (a)) 상에 적층된다. 아직 경화되지 않은 제 3 빌드업층(24)의 두께와 개구(24a)의 형태는 전자 부품(25)의 두께와 형태에 대응하고 있다.
이후에, 도 44의 (c)에 나타낸 바와 같이 전자 부품(25)은 개구(24a) 내에 위치된다. 이 상태에서, 전자 부품(25)은 제 1 빌드업층(22) 상에 및 제 3 빌드업층(24) 내에 내장된다. 전자 부품(25)의 상면은 제 3 빌드업층(24)의 상면과 실질적으로 높이가 같다.
제 2 빌드업층(23)은 내부에 전자 부품(25)이 내장된 제 3 빌드업층(24)의 상부 상에 적층된다. 아직 경화되지 않은 제 2 빌드업층(23)은 진공 적층기에 의해서 적층된다. 제 1 내지 제 3 빌드업층(22 내지 24)은 동시에 가열되어 완전히 경화된다. 이와 같은 방식으로, 내부에 전자 부품(25)이 내장된 기판 본체가 형성된다.
도 45의 (a) 내지 도 45의 (e)에 나타낸 방법에 따르면, 경화되지 않은 제 1 빌드업층(22)(도 45의 (a))은 금형(71)(도 45b)에 의해서 가압 성형된다. 따라서 도 45의 (c)에 나타낸 바와 같이 장착 홈(22a)은 제 1 빌드업층(22) 내에 형성된다. 장착 홈(22a)의 형상은 전자 부품(25)의 형상에 대응한다.
이후에, 도 45의 (d)에 나타낸 바와 같이 전자 부품(25)은 장착 홈(22a) 내에 장착된다. 이 상태에서, 전자 부품(25)의 상면은 제 1 빌드업층(22)의 상면 상에 노출된다.
제 2 빌드업층(23)은 내부에 전자 부품(25)이 내장된 제 1 빌드업층(22)의 상부 상에 적층된다. 아직 경화되지 않은 제 2 빌드업층(23)은 진공 적층기에 의해서 적층된다. 이후에 제 1 및 제 2 빌드업층(22, 23)은 동시에 가열되어 완전히 경화된다. 이와 같은 방식으로, 내부에 전자 부품(25)이 내장된 기판 본체가 형성된다. 상술한 방법 중의 하나를 사용하게 되면, 기판 본체 내에 전자 부품(25)을 용 이하게 삽입(내장)시킬 수 있다.
이상, 본 발명에 따르면, 본 발명의 전자 부품 내장형 기판은 기판 내에서의 열팽창이 균일하므로 열팽창에 의한 휘어짐이 방지된다.

Claims (6)

  1. 전자 부품 내장형 기판에 있어서,
    기판 본체와, 상기 기판 본체 내에 내장된 전자 부품을 포함하는 전자 부품 내장형 기판으로서,
    상기 전자 부품의 두께 방향으로의 중앙 평면과 상기 기판 본체의 두께 방향으로의 중앙 평면은 서로 대략 정합(match)되어 있는 전자 부품 내장형 기판.
  2. 제 1 항에 있어서,
    상기 기판 본체 상에 형성된 배선이 제 1 비아(via)를 통해서 상호 접속되고,
    상기 배선 및 상기 전자 부품 중의 하나가 제 2 비아를 통해서 상호 접속되는 전자 부품 내장형 기판.
  3. 제 1 항에 있어서,
    상기 기판 본체 상에 형성된 배선이 제 1 스터드 범프(stud bump)를 통해서 상호 접속되고,
    상기 배선 및 상기 전자 부품 중의 하나가 제 2 스터드 범프를 통해서 상호 접속되는 전자 부품 내장형 기판.
  4. 제 1 항에 있어서,
    상기 기판 본체는 전자 부품의 측면(lateral face) 상에서만 상기 전자 부품을 둘러싸도록 구성되는 전자 부품 내장형 기판.
  5. 전자 부품 내장형 기판의 제조 방법으로서,
    제 1 절연층 상에 전자 부품을 배열 설치하는 단계와,
    전자 부품이 배열 설치된 상기 제 1 절연층 상에 제 2 절연층을 적층하고, 이에 의해서 전자 부품이 내장되는 기판 본체를 형성하여 제 1 절연층 및 제 2 절연층의 두께 방향으로의 중앙 평면과 전자 부품의 두께 방향으로의 중앙 평면이 서로 정합되도록 하는 단계와,
    상기 기판 본체를 관통하여 연장되는 관통 비아 홀(through via hole)과 상기 기판 본체 내의 상기 전자 부품의 전극과 연통하는 전극용 비아 홀을 형성하는 단계, 및
    상기 관통 비아 홀과 상기 전극용 비아 홀의 각각에 대해서 비아를 형성하면서 상기 기판 본체 상에 배선(wire)을 형성하는 단계를 포함하는 전자 부품 내장형 기판의 제조 방법.
  6. 전자 부품 내장형 기판의 제조 방법으로서,
    지지판 상에 제 1 배선을 형성하는 단계와,
    상기 제 1 배선 상에 제 1 스터드 범프를 형성하는 단계와,
    상기 제 1 스터드 범프의 선단부만 노출되도록 상기 지지판 상에 제 1 절연층을 형성하는 단계와,
    상기 제 1 절연층 상에 전자 부품을 배열 설치하는 단계와,
    상기 전자 부품의 전극과 실질적으로 동일한 높이가 되도록 상기 제 1 스터드 범프 상에 제 2 스터드 범프를 적층 형성하는 단계와,
    상기 제 1 절연층 상에 상기 제 1 절연층과 실질적으로 동일한 두께를 가지는 제 2 절연층을 적층하여 상기 전자 부품과 상기 제 2 스터드 범프는 상기 제 2 절연층에 의해서 덮히도록 하고 상기 전자 부품의 상기 전극과 상기 제 2 스터드 범프의 선단부는 노출되도록 하여, 전자 부품이 내부에 내장되는 기판 본체를 형성하여 상기 적층된 제 1 및 제 2 절연층의 두께 방향으로의 중앙 평면 및 상기 전자 부품의 두께 방향으로의 중앙 평면이 서로 정합되도록 하는 단계, 및
    상기 전자 부품의 상기 전극을 상기 제 2 스터드 범프에 접속하는 제 2 배선을 형성하는 단계를 포함하는 전자 부품 내장형 기판의 제조 방법.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100827315B1 (ko) * 2006-09-19 2008-05-06 삼성전기주식회사 전자소자 내장 인쇄회로기판 제조방법
KR101047485B1 (ko) * 2009-10-29 2011-07-08 삼성전기주식회사 전자소자 내장형 인쇄회로기판
KR101055509B1 (ko) * 2009-03-19 2011-08-08 삼성전기주식회사 전자부품 내장형 인쇄회로기판
KR101109287B1 (ko) * 2008-08-18 2012-01-31 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR101253514B1 (ko) * 2011-10-27 2013-04-11 아페리오(주) 열팽창수축률 차이로 인한 기판 휨 문제 해결방법 및 이를 적용한 전자부품 내장형 인쇄회로기판
US8692391B2 (en) 2010-09-10 2014-04-08 Samsung Electro-Mechanics Co., Ltd. Embedded ball grid array substrate and manufacturing method thereof
US8780572B2 (en) 2010-05-28 2014-07-15 Samsung Electro-Mechanics Co., Ltd. Printed circuit board having electronic component
KR20160109424A (ko) * 2015-03-11 2016-09-21 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7547975B2 (en) * 2003-07-30 2009-06-16 Tdk Corporation Module with embedded semiconductor IC and method of fabricating the module
TW200618705A (en) * 2004-09-16 2006-06-01 Tdk Corp Multilayer substrate and manufacturing method thereof
JP4016039B2 (ja) * 2005-06-02 2007-12-05 新光電気工業株式会社 配線基板および配線基板の製造方法
JP4535002B2 (ja) * 2005-09-28 2010-09-01 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
US8101868B2 (en) * 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
JP5164362B2 (ja) * 2005-11-02 2013-03-21 キヤノン株式会社 半導体内臓基板およびその製造方法
JP2007288050A (ja) * 2006-04-19 2007-11-01 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
KR100798886B1 (ko) 2006-08-21 2008-01-29 엘지전자 주식회사 인쇄 회로기판의 제조방법 및 이에 의해 제조된 인쇄회로기판
JP2008085310A (ja) * 2006-08-28 2008-04-10 Clover Denshi Kogyo Kk 多層プリント配線基板
KR100761706B1 (ko) * 2006-09-06 2007-09-28 삼성전기주식회사 인쇄회로기판 제조방법
JP2008211125A (ja) * 2007-02-28 2008-09-11 Spansion Llc 半導体装置およびその製造方法
WO2008120755A1 (ja) * 2007-03-30 2008-10-09 Nec Corporation 機能素子内蔵回路基板及びその製造方法、並びに電子機器
JP5215587B2 (ja) * 2007-04-27 2013-06-19 ラピスセミコンダクタ株式会社 半導体装置
TWI455672B (zh) * 2007-07-06 2014-10-01 Murata Manufacturing Co A method for forming a hole for connecting a conductor for a layer, a method for manufacturing a resin substrate and a component-mounted substrate, and a method of manufacturing a resin substrate and a component
JP4912992B2 (ja) * 2007-09-12 2012-04-11 新光電気工業株式会社 キャパシタ内蔵基板及びその製造方法
US8130507B2 (en) * 2008-03-24 2012-03-06 Ngk Spark Plug Co., Ltd. Component built-in wiring board
WO2009118925A1 (ja) * 2008-03-27 2009-10-01 イビデン株式会社 電子部品内蔵配線板及びその製造方法
FI121909B (fi) * 2008-04-18 2011-05-31 Imbera Electronics Oy Piirilevy ja menetelmä sen valmistamiseksi
US20090261469A1 (en) * 2008-04-21 2009-10-22 Qwan Ho Chung Semiconductor package and method for manufacturing the same
KR101055471B1 (ko) * 2008-09-29 2011-08-08 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
US20100127407A1 (en) * 2008-11-25 2010-05-27 Leblanc John Two-sided substrateless multichip module and method of manufacturing same
US8168470B2 (en) * 2008-12-08 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure in substrate for IPD and baseband circuit separated by high-resistivity molding compound
JP4924955B2 (ja) * 2009-01-30 2012-04-25 Ｔｄｋ株式会社 電子部品内蔵基板、その製造方法、及びその検査方法
JP2010205851A (ja) * 2009-03-02 2010-09-16 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法、並びに電子装置
JP5477372B2 (ja) * 2009-03-11 2014-04-23 日本電気株式会社 機能素子内蔵基板、及びその製造方法、並びに電子機器
US8435837B2 (en) * 2009-12-15 2013-05-07 Silicon Storage Technology, Inc. Panel based lead frame packaging method and device
JP2011165741A (ja) 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体装置およびその製造方法
JP5460388B2 (ja) * 2010-03-10 2014-04-02 新光電気工業株式会社 半導体装置及びその製造方法
JP5692217B2 (ja) * 2010-03-16 2015-04-01 日本電気株式会社 機能素子内蔵基板
US8810008B2 (en) 2010-03-18 2014-08-19 Nec Corporation Semiconductor element-embedded substrate, and method of manufacturing the substrate
US8895440B2 (en) * 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
JP2012069543A (ja) * 2010-09-21 2012-04-05 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP5540276B2 (ja) * 2011-03-31 2014-07-02 Ｔｄｋ株式会社 電子部品内蔵基板及びその製造方法
US8461691B2 (en) * 2011-04-29 2013-06-11 Infineon Technologies Ag Chip-packaging module for a chip and a method for forming a chip-packaging module
KR102061342B1 (ko) * 2012-06-13 2020-01-02 에스케이하이닉스 주식회사 강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 및 제조 방법
US9265147B2 (en) * 2012-11-14 2016-02-16 Fujikura Ltd. Multi-layer wiring board
KR102026229B1 (ko) * 2012-12-12 2019-09-27 엘지이노텍 주식회사 인쇄회로 기판 및 그 제조 방법
JP2014123608A (ja) * 2012-12-20 2014-07-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR101472639B1 (ko) * 2012-12-31 2014-12-15 삼성전기주식회사 전자부품 내장기판 및 그 제조방법
US9461025B2 (en) 2013-03-12 2016-10-04 Taiwan Semiconductor Manfacturing Company, Ltd. Electric magnetic shielding structure in packages
JP6319013B2 (ja) * 2014-09-24 2018-05-09 富士通株式会社 電子装置及び電子装置の製造方法
KR102040225B1 (ko) * 2016-11-11 2019-11-06 주식회사 엘지화학 절연층 제조방법 및 다층인쇄회로기판 제조방법
US11114359B2 (en) * 2018-09-13 2021-09-07 Dialog Semiconductor (Uk) Limited Wafer level chip scale package structure
JP7239342B2 (ja) * 2019-02-12 2023-03-14 新光電気工業株式会社 電子装置及び電子装置の製造方法
JP2023078684A (ja) * 2021-11-26 2023-06-07 Tdk株式会社 電子部品内蔵基板

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49131863U (ko) * 1973-03-10 1974-11-13
JPH08298361A (ja) * 1995-04-26 1996-11-12 Toshiba Corp プリント基板及びその識別方法
JPH11102985A (ja) * 1997-09-26 1999-04-13 Mitsubishi Electric Corp 半導体集積回路装置
JP2001077483A (ja) * 1999-07-06 2001-03-23 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
JP3553043B2 (ja) * 2001-01-19 2004-08-11 松下電器産業株式会社 部品内蔵モジュールとその製造方法
JP4863562B2 (ja) * 2001-03-13 2012-01-25 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US6680441B2 (en) * 2001-06-13 2004-01-20 Denso Corporation Printed wiring board with embedded electric device and method for manufacturing printed wiring board with embedded electric device
JP3492348B2 (ja) * 2001-12-26 2004-02-03 新光電気工業株式会社 半導体装置用パッケージの製造方法
US6750397B2 (en) * 2002-02-15 2004-06-15 Advanced Semiconductor Engineering, Inc. Thermally enhanced semiconductor build-up package
JP4175824B2 (ja) * 2002-03-29 2008-11-05 松下電器産業株式会社 多層配線板ならびにその製造方法および製造装置
TW546800B (en) * 2002-06-27 2003-08-11 Via Tech Inc Integrated moduled board embedded with IC chip and passive device and its manufacturing method
JP3910908B2 (ja) * 2002-10-29 2007-04-25 新光電気工業株式会社 半導体装置用基板及びこの製造方法、並びに半導体装置
US7141884B2 (en) * 2003-07-03 2006-11-28 Matsushita Electric Industrial Co., Ltd. Module with a built-in semiconductor and method for producing the same
CN1577819A (zh) * 2003-07-09 2005-02-09 松下电器产业株式会社 带内置电子部件的电路板及其制造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100827315B1 (ko) * 2006-09-19 2008-05-06 삼성전기주식회사 전자소자 내장 인쇄회로기판 제조방법
KR101109287B1 (ko) * 2008-08-18 2012-01-31 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR101055509B1 (ko) * 2009-03-19 2011-08-08 삼성전기주식회사 전자부품 내장형 인쇄회로기판
KR101047485B1 (ko) * 2009-10-29 2011-07-08 삼성전기주식회사 전자소자 내장형 인쇄회로기판
US8618421B2 (en) 2009-10-29 2013-12-31 Samsung Electro-Mechanics Co., Ltd. Electronics component embedded PCB
US8780572B2 (en) 2010-05-28 2014-07-15 Samsung Electro-Mechanics Co., Ltd. Printed circuit board having electronic component
US8692391B2 (en) 2010-09-10 2014-04-08 Samsung Electro-Mechanics Co., Ltd. Embedded ball grid array substrate and manufacturing method thereof
KR101253514B1 (ko) * 2011-10-27 2013-04-11 아페리오(주) 열팽창수축률 차이로 인한 기판 휨 문제 해결방법 및 이를 적용한 전자부품 내장형 인쇄회로기판
KR20160109424A (ko) * 2015-03-11 2016-09-21 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법

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Publication number Publication date
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TW200610107A (en) 2006-03-16
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US7420128B2 (en) 2008-09-02
US20060021791A1 (en) 2006-02-02

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