KR20160109424A - 인쇄회로기판 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 인쇄회로기판 및 그의 제조 방법에 관한 것으로, 본 발명에 따른 인쇄회로기판의 제조 방법은 코어 기판의 코어층에 일 영역을 관통하여 내장될 칩 부품 크기 이하의 캐비티를 형성하는 단계; 상기 캐비티를 상기 칩 부품의 크기를 초과하게 제1 외부 자극 인자에 의해 확장시키는 단계; 확장된 상기 캐비티 내에 상기 칩 부품을 내장(embedding)시키는 단계; 상기 캐비티의 측면과 상기 칩 부품의 측면이 서로 접촉되게 상기 칩 부품이 내장된 코어 기판의 캐비티를 제2 외부 자극 인자에 의해 축소시키는 단계; 및 상기 칩 부품이 내장된 상기 코어 기판의 양면에 절연층을 형성하는 단계;를 포함한다.

Description

인쇄회로기판 및 그의 제조 방법{PRINTED CIRCUIT BOARD AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 인쇄회로기판 및 그의 제조 방법에 관한 것이다.
일반적으로 인쇄회로기판(Printed Circuit Board; PCB)은 적층되는 자재의 기계적 물성차, 특히 열팽창계수 미스매치(CTE mismatch)에 의하여 휨(warpage)이 발생한다. 이러한 PCB의 휨은 PCB 및 패키지 공정에 큰 영향을 미치는 인자로, 결과적으로 패키지 수율에 중요한 영향을 미친다. 또한, 최근 전자부품을 내장하는 임베디드(embedded) PCB의 경우, 전자부품과 PCB 간의 물성치 차이로 인한 휨이 문제가 되고 있으며, 특히 내장되는 전자부품의 크기가 클수록(또는 Die/Unit의 비가 클수록) 휨이 큰 경향을 보이고 있다.
전자부품의 내장목적은 가장 중요하게는 동일한 면적 내에서 좀 더 많은 기능을 가질 수 있도록 하는 것이고, 여기서 내장되는 부품의 크기가 클수록, 즉 고 부가가치의 집적회로(Integrated Circuit; IC)에 해당할수록 내장을 통해 주변환경에 의한 영향을 줄이고 칩(chip)의 성능을 극대화할 수 있다는 점에서도 중요하다고 할 때, 내장되는 부품에 대한 수율 확보와 추가적인 SMT(Surface Mounter Technology) 기술 적용을 통한 다기능 확보는 중요한 기술이라고 할 수 있다.
전자부품을 내장함에 있어서 부품과 내장자재간의 기계적인 물성치의 차이에 기인하는 휨은 부품내장기판을 양산화하는 데 있어서 기술적으로 반드시 풀어야 하는 과제이다. 특히, 패키지에서 차지하는 내장부품의 면적비가 큰 능동소자의 경우 이 휨 저감기술이 해당 패키지에서의 부품내장기술 채택에 결정적인 역할을 한다고 할 수 있다.
현재 전자부품을 내장하기 위하여 동박적층판(Copper Clad Laminate; CCL) 상, 하부의 프리프레그(Prepreg; PPG)를 순차 적층하는 공법을 사용하고 있는데, 이는 CCL 상, 하부의 PPG의 경화도 및 경화 수축률(Cure Shrinkage) 등에 차이를 보이며, 이는 휨의 원인 공정이라 할 수 있다.
국내공개특허공보 제2009-0062709호
본 발명의 목적은 기판의 휨(warpage)을 저감할 수 있는 인쇄회로기판을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 기판의 휨을 저감할 수 있는 인쇄회로기판의 제조 방법을 제공하는 데 있다.
본 발명에 따른 인쇄회로기판의 목적은,
칩 부품과 내장자재간 기계적인 물성치, 즉 열팽창계수(coefficient of expansion; CTE)의 차이에 의한 기판의 휨(warpage)이나, 코어 기판의 양면에 순차 적층된 상, 하부 절연층 간의 경화도 및 경화 수축률(Cure Shrinkage) 차이에 의한 기판의 휨을 저감하기 위한 것이다.
이를 위해, 본 발명은 코어 기판에 구비된 캐비티(cavity)와 캐비티에 내장된 칩(Chip) 부품 간에 열팽창계수(CTE) 불연속 갭(gap)이 존재하지 않고, 코어 기판의 양면에 형성되어 상, 하 동일 또는 유사한 경화도와 경화 수축률을 가지는 절연층을 갖는 인쇄회로기판이 제공됨에 의해서 달성된다.
또한, 본 발명의 또 다른 목적은, 캐비티의 확장 및 축소 공정을 도입하여 캐비티와 칩 부품 간에 CTE가 큰 충진재 없이 칩 부품을 내장하고, 코어 기판의 양면에 절연층을 일괄 형성할 수 있는 인쇄회로기판의 제조 방법이 제공됨에 의해서 달성된다.
이때, 온도와 같은 외부 자극 인자를 이용하여 코어 기판에 형성된 캐비티를 확장 및 축소시킬 수 있다.
본 발명에 따른 인쇄회로기판은 칩 부품의 측면이 캐비티의 측면에 접촉되어 수평방향으로의 열팽창계수 불연속 갭(gap)이 없고, 수직방향으로 절연층이 일괄 형성됨으로써, 수평방향의 열팽창계수 차이와 수직방향의 경화도 및 경화수축률 차이에 의한 휨 발생량을 감소시킬 수 있다.
또한, 본 발명에 따르면 캐비티의 확장 및 축소라는 신규 공정 도입을 통해 캐비티와 칩 부품 간 충진재가 없는 구조와, 절연층의 일괄 형성이 가능한 휨 저감 구조의 인쇄회로기판을 제작할 수 있다.
도 1은 본 발명의 실시예에 따른 인쇄회로기판의 주요 특징만을 나타낸 개략적인 평면도이다.
도 2는 도 1을 선 I-I'로 절취한 단면도이다.
도 3은 본 발명의 실시예에 따른 인쇄회로기판의 제조방법을 나타낸 순서도이다.
도 4a 내지 도 8b는 도 3의 인쇄회로기판의 제조방법이 도시된 공정도로서,
도 4a 및 도 4b 각각은 코어 기판에 칩이 내장될 캐비티가 형성된 평면도 및 단면도이고,
도 5a 및 도 5b 각각은 코어 기판에 형성된 캐비티가 확장된 평면도 및 단면도이고,
도 6a 및 도 6b 각각은 코어 기판의 캐비티에 칩이 내장된 평면도 및 단면도이고,
도 7a 및 도 7b 각각은 캐비티가 축소되어 칩 부품의 측면과 캐비티의 측면이 접촉된 평면도 및 단면도이다.
도 8a 및 도 8b 각각은 칩이 내장된 코어 기판의 상, 하에 절연층이 일괄 형성된 평면도 및 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술 되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 사용되는, '상면' 또는 '하면'이라는 용어는 관찰자의 시점에서 관측되는 상대적인 개념이다. 마찬가지로, 본 명세서에서, '상', '위' 또는 '하', '아래' 라는 개념도 마찬가지로 상대적인 개념으로 사용되어질 수 있다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다.
이하, 도 1 내지 도 8을 참조하여 본 발명에 따른 인쇄회로기판 및 그의 제조 방법에 관하여 상세히 설명하기로 한다.
본 실시예에서, 인쇄회로기판의 수평방향 및 수직방향은 코어층의 상면을 기준으로 하여 정의된 것이다.
도 1은 본 발명의 실시예에 따른 인쇄회로기판의 주요 특징만을 나타낸 개략적인 평면도이고, 도 2는 도 1을 선 I-I'로 절취한 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 실시예의 인쇄회로기판(100)은, 코어(core)층(112) 내에 캐비티(cavity)(118)가 구비된 코어 기판(110)과, 캐비티(118) 내에 내장(embedded)된 칩 부품(120), 및 칩 부품(120)이 내장된 코어 기판(110)의 양면에 일괄 형성된 절연층(130)을 포함하여 구성된다.
또한, 본 실시예의 인쇄회로기판(100)은, 내층 회로패턴(114)과, 외층 회로패턴(140)과, 비아(116, 150, 170) 및 접촉 패드(160)를 포함하여 구성될 수 있다.
코어 기판(110)은 코어층(112)과, 코어층(112)의 양면, 즉 상면 및 하면에 형성된 내층 회로패턴(114)과, 상, 하로 형성된 내층 회로패턴(114)들을 서로 전기적으로 연결시키는 제1 비아(116) 및 코어층(112) 내에 형성된 캐비티(118)를 포함하여 구성될 수 있다.
코어층(112)은 반도체 소자, 즉 칩(Chip) 부품(120)이 내장될 공간을 제공함과 동시에 지지체의 역할을 수행한다. 코어층(112)은 프리프레그(Prepreg; PPG) 등의 절연재로 구성되며, 글라스 크로스(glass cloth) 또는 페브릭 크로스(febric cloth)로 구성된 심재에 절연재가 함침되어 휨에 대응할 수 있는 강성이 부여될 수 있다.
코어층(112)의 양면에 형성된 내층 회로패턴(114)은 다층 인쇄회로기판의 배선층으로 사용될 수 있다.
이러한 내층 회로패턴(114)은 전도성 재질, 예컨대 금속박 또는 금속층 등으로 형성될 수 있다. 일례로, 금속박은 동박, 알루미늄박, 니켈박, 크롬박, 금박, 은박 등을 들 수 있다. 일례로, 금속층은 동, 알루미늄, 니켈, 크롬, 금, 은 또는 이들의 합금을 포함할 수 있다.
내층 회로패턴(114)은 전도성 향상 및 박형화 관점에서, 동박으로 구성됨이 바람직하며, 이 경우 코어 기판(110)은 동박적층판(Copper Clad Laminate; CCL)으로 구성된다.
코어층(112)의 양면에 형성된 내층 회로패턴(114)들은, 코어층(112)의 상면을 기준으로 할 때, 코어층(112)을 수직으로 관통하는 제1 비아(116)를 통해 서로 전기적으로 연결될 수 있다.
한편, 도 2에서는 코어층(112)의 양면에 형성된 내층 회로패턴(114)과, 상, 하 내층 회로패턴(114)들을 서로 접속시키는 제1 비아(116)를 도시하였으나, 반드시 이에 한정되는 것은 아니며, 내층 회로패턴(114)은 코어층(112)의 상면 또는 하면 중 어느 한 면에만 형성되거나 코어층(112) 대신 다른 층의 표면에 형성될 수도 있으며, 이에 따라 제1 비아(116) 역시 생략되거나 위치가 변경될 수 있다. 즉, 내층 회로패턴(114)과 제1 비아(116)의 위치, 개수, 형상 등은 기판의 설계에 따라 다양하게 변경 가능하다.
코어층(112) 내에 구비된 캐비티(118)는 칩 부품(120)을 내장하기 위한 공간으로서, 인쇄회로기판의 소형화 및 박형화를 위해 코어층(112)의 상면을 기준으로 할 때 코어층(112)의 일 영역을 수직 관통하여 형성된다.
칩 부품(120)은 코어 기판(110)의 캐비티(118) 내에 별도로 마련된 충진재의 도움 없이 내장(embedded)되어 고정되며, 이때, 칩 부품(120)의 측면이 캐비티(118)의 측면과 서로 접촉된다. 따라서, 칩 부품(120)의 측면과 캐비티(118)의 측면 간 계면은 접촉면으로 형성된다.
도 1에 도시된 바와 같이, 칩 부품(120)의 측면과 캐비티(118)의 측면 간에는 충진재를 위한 갭(gap)층이 존재하지 않는다. 이는 실질적으로, 칩 부품(120)의 크기(면적)와 캐비티(118)의 크기가 동일하기 때문이며, 그 결과, 칩 부품(120)은 캐비티(118) 내에 구조적으로 맞물려 있는 상태인 억지끼워맞춤(interference fit) 한 것과 동일한 양상을 보이게 된다.
기존의 임베디드 인쇄회로기판은 내장될 칩 부품에 비해 캐비티가 크고, 이로 인하여 칩을 코어 캐비티에 내장하기 위하여 본딩 테이프와 같은 장치가 필요하며, 캐비티의 여유 부분을 레진(resin) 등의 충진재로 채워서 캐비티 내에 칩 부품을 고정시키고 있다. 이 경우, 기판의 수평방향으로 열팽창계수(coefficient of expansion; CTE)가 작은 CCL과 칩 부품 사이에 열팽창계수(CTE)가 큰 레진으로 채워진 불연속 갭이 발생되므로, 칩 부품과 내장자재 간 열팽창계수(CTE) 미스매치(mismatch)에 의해 기판의 휨(warpage)이 발생되고 있다. 또한, 캐비티의 여유 부분을 레진 등의 충진재로 채우기 위하여 코어 기판의 상, 하의 절연층은 순차 적층되어 형성되며, 이로 인한 상, 하에서의 절연층의 경화도 차이에 의해 기판의 휨이 발생되고 있다. 여기서, 순차 적층은 상, 하에서의 적층이 동시가 아닌 순차적으로 진행되는 것을 의미한다.
그러나, 본 실시예는 코어 기판(110)의 캐비티(118)와 그에 내장되는 칩 부품(120) 사이에, 열팽창계수(CTE)가 큰 레진과 같은 충진재가 존재하지 않는 구조로 인해, 인쇄회로기판(100)의 수평방향의 열팽창계수(CTE) 불연속 갭을 없애 코어 기판(110)과 칩 부품(120) 간 기계적 물성치, 즉 CTE의 큰 변곡점을 갖지 않기 때문에, 기판의 휨 발생량이 감소될 수 있다.
한편, 코어층(112)의 하면에 내층 회로패턴(114)이 형성될 경우, 칩 부품(120)은 그 하면이 코어층(112)의 하면에 형성된 내층 회로패턴(114)의 하면과 동일 평면상에 위치될 수 있다.
이러한 칩 부품(120)의 배치 구성으로 인해, 절연층(130)은 칩 부품(120) 및 코어 기판(110)의 양면에 일괄 적층되어 형성될 수 있다. 여기서, 일괄 적층은 상, 하에서의 적층이 동시에 진행되는 것을 의미한다.
절연층(130)은 프리프레그(PPG) 등의 절연재로 형성될 수 있으며, 글라스 크로스 또는 페브릭 크로스로 구성된 심재에 절연재가 함침되어 휨에 대응할 수 있는 강성이 부여될 수 있다. 이때, 절연재는 빌드업(build-up)에 적합한 통상의 열경화성 고분자 수지를 들 수 있다.
이러한 수직방향으로의 일괄 적층에 의한 절연층(130)은 코어 기판(110)의 상, 하에서 동일 또는 유사한 경화도와 경화 수축률(Cure Shrinkage) 특성을 가질 수 있다. 여기서, 경화 수축률은 경화(Curing) 공정 중의 단면 수축 정도를 의미한다.
이러한 구성에 의해, 본 실시예의 인쇄회로기판(100)은 수직방향의 경화도 및 경화수축률 차이에 의한 휨 발생량이 감소될 수 있다.
본 실시예에서, 외층 회로패턴(140)이 절연층(130)을 사이에 두고 노출된 절연층(130) 상에 형성될 수 있다. 코어층(112)을 중심으로 상부에 형성된 절연층(130)은 상면에 외층 회로패턴(140)이 구비되고, 하부에 형성된 절연층(130)은 하면에 외층 회로패턴(140)이 구비될 수 있다. 이러한 외층 회로패턴(140)의 재질은 내층 회로패턴(114)의 재질과 동일할 수 있다.
제2 비아(150)는 내층 회로패턴(114)과 외층 회로패턴(140) 사이의 절연층(130)을 수직으로 관통하여 형성되며, 이에 따라 내층 회로패턴(114)은 제2 비아(150)를 통해 외층 회로패턴(140)과 전기적으로 연결된다.
한편, 도 2에서는 절연층(130)을 사이에 두고 상, 하로 적층된 외층 회로패턴(140)과 제2 비아(150)를 도시하였으나, 반드시 이에 한정되는 것은 아니며, 외층 회로패턴(140)은 절연층(130)의 일면 상에만 형성될 수도 있고, 이에 따라 제2 비아(150) 역시 일부 생략되는 등 기판의 설계에 따라 다양하게 변경 가능하다.
또한, 접촉 패드(160)가 칩 부품(120)과의 접속성 향상을 위해 칩 부품(120) 상에 형성될 수 있다. 이러한 접촉 패드(160)의 재질은 내층 회로패턴(114)의 재질과 동일할 수 있다.
제3 비아(170)는 접촉 패드(160)와 외층 회로패턴(140) 사이의 절연층(130)을 수직으로 관통하여 형성된다. 이에 따라 접촉 패드(160)와 외층 회로패턴(140)이 제3 비아(170)를 통해 서로 전기적으로 연결되고, 그 결과 칩 부품(120)과 외층 회로패턴(140)이 서로 전기적으로 연결될 수 있다.
한편, 접촉 패드(160)는 때에 따라 생략 가능하며, 이 경우 제3 비아(170)는 칩 부품(120)과 접촉되어 칩 부품(120)과 외층 회로패턴(140)을 전기적으로 연결시킬 수 있다.
이와 같이 구성된 본 실시예의 인쇄회로기판(100)은 수평방향으로의 열팽창계수(CTE) 불연속 갭이 없고, 절연층(130)이 수직방향으로 일괄 형성됨으로써, 수평방향의 열팽창계수(CTE) 차이와 수직방향의 경화도 및 경화 수축률 차이에 의한 휨 발생량 저감을 통해 전체적으로 저 휨(Low warpage)이 구현되므로, 신뢰성이 우수하다.
이와 같이 구성된 본 실시예의 인쇄회로기판에 대한 제조 방법을 살펴보면 다음과 같다.
본 실시예의 인쇄회로기판에서 아래의 제조방법은 도 1 및 도 2에 도시된 실시예의 제조방법을 중심으로 설명하기로 하며, 도 1의 실시예와 동일한 구성요소에 대해서는 동일한 도면 부호를 부여하고, 동일한 구성요소에 대하여 중복되는 설명은 생략하고, 차이점에 대해서만 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 인쇄회로기판의 제조방법을 나타낸 순서도이고, 도 4a 내지 도 8b는 도 3의 인쇄회로기판의 제조방법이 도시된 공정도이다.
도 3, 도 4a 및 도 4b에 도시된 바와 같이, 본 실시예의 인쇄회로기판은 먼저, 코어 기판(110)의 코어층(112)에 내장될 칩 부품 크기(면적) 이하의 원 캐비티(118a)를 형성한다(S310).
구체적으로, 코어층(112)의 양면에 내층 회로패턴(114)이 구비되고, 코어층(112)에 제1 비아(116)가 구비된 CCL 등의 코어 기판(110)을 준비한 후, 코어층(112)의 일 영역을 관통하여 칩(Chip)을 내장하기 위한 원 캐비티(118a)를 형성한다.
이때, 원 캐비티(118a)는 내장될 칩 부품과 동일한 크기로 형성하거나, 혹은 내장될 칩 부품보다 작은 크기로 형성한다. 도 4a 및 도 4b에서는 후자를 도시하였다.
일례로, 원 캐비티(118a)는 코어층(112)의 칩 부품 내장 예정 영역을 YAG(Yttrium Aluminum Granet) 레이저나 CO2 레이저 등의 레이저 드릴(laser drill) 또는 기계 드릴 등을 이용하여 가공하여 형성할 수 있다.
다음, 도 3, 도 5a 및 도 5b에 도시된 바와 같이, 도 4a의 원 캐비티(118a)를 내장될 칩 부품의 크기를 초과하도록 제1 외부 자극 인자에 의해 확장시킨다(S320).
본 실시예에서, 제1 외부 자극 인자는 외부로부터 코어 기판(110)에 가해지는 물리적 및/또는 화학적인 어떠한 자극일 수 있으며, 일례로 온도(temperature)를 들 수 있다.
구체적으로, 제1 외부 전극은 코어 기판(110)의 온도를 가온(상승)시킬 수 있는 방법 중의 하나인 가열(heating)일 수 있다.
일례로, 캐비티 확장 단계(S320)는 가열에 의해 도 4a의 원 캐비티(118a)를 구비한 코어 기판(110)의 온도를 최소 100℃, 바람직하게는 약 100℃ 내지 300℃의 고온으로 일정 시간 동안 유지할 수 있다.
이때, 코어 기판(110)의 온도가 100℃ 미만이면, 코어층(112)의 팽창율이 너무 작아 목표하는 캐비티의 크기 달성이 불충분할 수 있고, 반면에 300℃를 초과하면, 코어층(112)의 융점을 초과하여 코어 기판(100)의 형태 유지가 어려울 수 있다.
이로써, 도 4a의 원 캐비티(118a)가 고온의 환경에 의해 확장되어 내장될 칩 부품의 크기를 초과하는 확장 캐비티(118b)가 형성된다.
이러한 확장 캐비티(118b)의 형성을 통해 후속한 칩 부품 내장 공정의 용이성을 위한 여유 공간을 확보할 수 있다.
그러나, 본 발명은 이에 한정되지 않고, 코어 기판(110)을 구성하는 코어층(112) 재질의 열팽창계수(CTE)를 고려하여 온도와 시간 등을 적절히 제어할 수 있음은 물론이다.
다음, 도 3, 도 6a 및 도 6b에 도시된 바와 같이, 확장 캐비티(118b) 내에 칩 부품(120)을 내장(embedding)시킨다(S330).
칩 부품(120) 내장 단계(S330)는 기재(미도시) 상에 코어 기판(110)을 위치시킨 후, 코어 기판(110)의 확장 캐비티(118b) 내부에 칩 부품(120)을 위치시켜 수행할 수 있다.
이에 따라, 코어층(112)의 하면에 내층 회로패턴(114)이 구비될 경우, 칩 부품(120)의 하면이 코어층(112)의 하면에 형성된 내층 회로패턴(114)의 하면과 동일 평면상에 위치하게 된다.
다음, 도 3, 도 7a 및 도 7b에 도시된 바와 같이, 도 6a의 확장 캐비티(118b)를 내장된 칩 부품(120)의 크기로 제2 외부 자극 인자에 의해 축소시킨다(S340).
본 실시예에서, 제2 외부 자극 인자는 외부로부터 칩 부품(120)이 내장된 코어 기판(110)에 가해지는 물리적 및/또는 화학적인 어떠한 자극일 수 있으며, 일례로 온도를 들 수 있다.
구체적으로, 제2 외부 전극은 코어 기판(110)의 온도를 감온시킬 수 있는 방법 중의 하나인 냉각(cooling)일 수 있다.
제2 외부 자극 인자는 캐비티의 확장에 요구된 제1 외부 자극 인자에 비해 낮은 온도일 수 있으며, 제1 외부 자극 인자보다 최소 80℃ 낮은 온도를 가질 수 있다.
일례로, 캐비티 축소 단계(S340)는 도 6a의 확장 캐비티(118b)를 구비한 코어 기판(110)의 온도를 약 20℃ 내지 25℃의 상온으로 일정 시간 동안 유지하여 수행할 수 있다.
제2 외부 자극의 온도 범위가 상기한 범위를 벗어날 경우, 칩 부품(120) 크기와 동일한 크기로의 캐비티의 축소가 불충분할 수 있다.
그러나, 본 발명은 이에 한정되지 않고, 코어 기판(110)을 구성하는 코어층(112) 재질의 열팽창계수(CTE)를 고려하여 감온 시의 온도와 시간 등을 적절히 제어할 수 있음은 물론이다.
이로써, 도 6a의 확장 캐비티(118b)가 감온처리에 의해 축소되어 내장된 칩 부품(120)의 크기와 동일한 크기의 최종적인 캐비티(118)를 갖게 된다.
이때, 칩 부품(120)의 측면과 캐비티(118)의 측면이 별도로 마련된 충진재의 도움 없이 서로 접촉되어 끼워맞춤되고, 이에 따라 칩 부품(120)의 측면과 캐비티(118)의 측면 간 계면은 접촉면으로 형성된다.
결과적으로, 칩 부품(120)의 측면과 캐비티(118)의 측면 간에는 기존 열팽창계수(CTE)가 큰 레진 충진재를 포함하지 않기 때문에, 기판의 수평방향으로의 열팽창계수(CTE) 불연속 갭을 없애 수평방향의 열팽창계수 차이에 의한 휨 발생량이 감소된다.
한편, 온도와 같은 외부 자극 인자에 의해 캐비티를 확장하고 축소하고자 할 경우, 본 실시예의 캐비티 확장 단계(S320), 칩 부품 내장 단계(S330) 및 캐비티 축소 단계(S340)는 연속 공정으로 실시하여 온도에 따른 코어층(112)의 열팽창 특성을 이용하는 것이 바람직하다.
다음, 도 3, 도 8a 및 도 8b에 도시된 바와 같이, 칩 부품(120)이 내장된 코어 기판(110)의 양면에 절연층(130)을 일괄 적층(S350)하여 인쇄회로기판(100)을 완성한다.
절연층(130)의 일괄 적층은 외층 회로패턴(140), 비아(150, 170), 접촉 패드(160) 등이 구비된 2장의 프리프레그(PPG)를 마련한 후, 칩 부품(120)이 내장된 코어 기판(110)의 상면과 하면 각각에 1장의 프리프레그(PPG)를 위치시킨 다음, 이들을 가압 및 가열하여 수행할 수 있다.
칩 부품에 비해 캐비티가 클 경우, 칩 부품 내장 후 캐비티에 발생된 갭을 채워야 되기 때문에 순차 적층에 의해 코어 기판 상, 하부의 절연층을 형성하는 것이 일반적이다. 이러한 순차 적층 공법은 캐비티에 발생된 갭으로 인해 상, 하부 절연층에 사용되는 레진의 양이나, 상, 하부 절연층의 두께 등이 서로 상이하여, 상, 하부 절연층의 경화도 및 경화 수축률 등을 동일한 수준으로 맞추는 것이 어려워 휨 발생의 원인 공정이 되고 있다.
본 실시예의 일괄 적층 공법을 이용할 경우, 상, 하부 간 두께 편차가 작은 절연재의 적층이 가능함으로 인해 상, 하부 절연층(130)이 거의 동일한 수준의 경화도 및 경화 수축율을 가질 수 있게 된다. 이에 따라, 기판의 수직방향의 경화도 및 경화 수축률 차이에 의한 휨 발생량을 감소시킬 수 있다.
또한, 본 실시예에 따르면 절연층(130) 적층시, 캐비티(118)의 갭을 채울 필요가 없기 때문에, 캐비티의 갭을 채우기 위한 레진량 조절 공정이 생략되고, 적층 중 한쪽의 절연층이 과하게 낮아지는 등의 문제를 방지할 수 있으므로, 공정 신뢰성이 우수하다.
한편, 절연층(130)에 외층 회로패턴(140), 비아(150, 170), 접촉 패드(160) 등을 형성하는 것은 통상의 공지된 방법을 이용할 수 있으며, 이에 대한 설명은 생략한다.
이렇듯, 본 실시예에 따르면 캐비티의 확장 및 축소 공정을 도입하여, 기판의 수평방향으로의 열팽창계수 불연속 갭이 존재하지 않는 구조뿐만 아니라 코어 기판의 양면에 일괄 형성된 절연층을 가지는 휨이 저감된 구조의 인쇄회로기판의 제작이 가능하다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 인쇄회로기판 110 : 코어 기판
112 : 코어층 114 : 내층 회로패턴
116 : 제1 비아 118 : 캐비티
118a : 원 캐비티 118b : 확장 캐비티
120 : 칩 부품 130 : 절연층
140 : 외층 회로패턴 150 : 제2 비아
160 : 접촉 패드 170 : 제3 비아

Claims (11)

  1. 코어층의 일 영역을 관통하는 캐비티(cavity)가 구비된 코어 기판;
    상기 캐비티 내에 내장되되, 그 측면이 상기 캐비티의 측면과 서로 접촉된 칩 부품; 및
    상기 칩 부품이 내장된 상기 코어 기판의 양면에 형성되어, 상, 하 동일 또는 유사한 경화도와 경화 수축률을 가지는 절연층;을 포함하는 인쇄회로기판.
  2. 제1항에 있어서,
    상기 코어 기판은
    상기 코어층의 상면 또는 하면 중 적어도 어느 한 면과 접촉되어 형성된 내층 회로패턴을 더 포함하는 인쇄회로기판.
  3. 제2항에 있어서,
    상기 칩 부품의 하면은
    상기 코어층의 하면에 형성된 상기 내층 회로패턴의 하면과 동일 평면상에 배치되는 인쇄회로기판.
  4. 제2항에 있어서,
    상기 인쇄회로기판은
    상기 절연층의 적어도 일면 상에 형성된 외층 회로패턴과,
    상기 절연층 내에 구비되어, 상기 외층 회로패턴과, 상기 내층 회로패턴 또는 상기 칩 부품 각각을 전기적으로 연결시키는 제1 비아 및 제2 비아를 더 포함하는 인쇄회로기판.
  5. 제2항에 있어서,
    상기 인쇄회로기판은
    상기 절연층 내 상기 칩 부품과 상기 제2 비아 사이에 개재된 접촉 패드를 더 포함하는 인쇄회로기판.
  6. 제2항에 있어서,
    상기 코어 기판은
    상기 코어층 내에 상기 코어층의 상면 및 하면 상에 형성된 상기 내층 회로패턴을 전기적으로 연결시키는 제3 비아를 더 포함하는 인쇄회로기판.
  7. 코어 기판의 코어층에 일 영역을 관통하여 내장될 칩 부품 크기 이하의 캐비티를 형성하는 단계;
    상기 캐비티를 상기 칩 부품의 크기를 초과하게 제1 외부 자극 인자에 의해 확장시키는 단계;
    확장된 상기 캐비티 내에 상기 칩 부품을 내장(embedding)시키는 단계;
    상기 캐비티의 측면과 상기 칩 부품의 측면이 서로 접촉되게 상기 칩 부품이 내장된 코어 기판의 캐비티를 제2 외부 자극 인자에 의해 축소시키는 단계; 및
    상기 칩 부품이 내장된 상기 코어 기판의 양면에 절연층을 형성하는 단계;를 포함하는 인쇄회로기판의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 외부 자극 인자 또는 상기 제2 외부 자극 인자 중 적어도 어느 하나는
    온도인 인쇄회로기판의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 외부 자극 인자는
    상기 제1 외부 자극 인자보다 낮은 온도를 가지는 인쇄회로기판의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 외부 자극 인자는 가열이고, 상기 제2 외부 자극 인자는 냉각인 인쇄회로기판의 제조 방법.
  11. 제7항에 있어서,
    상기 칩 부품이 내장된 코어 기판의 캐비티 축소 시,
    상기 칩 부품이 상기 캐비티에 끼워맞춤되는 인쇄회로기판의 제조방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150366081A1 (en) * 2014-06-15 2015-12-17 Unimicron Technology Corp. Manufacturing method for circuit structure embedded with electronic device
KR102186149B1 (ko) * 2015-03-11 2020-12-03 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5562971A (en) * 1994-04-19 1996-10-08 Hitachi Chemical Company, Ltd. Multilayer printed wiring board
JP2000261124A (ja) * 1999-03-05 2000-09-22 Ngk Spark Plug Co Ltd 配線基板、コンデンサ内蔵コア基板、コア基板本体、コンデンサ、コア基板本体の製造方法、及び、コンデンサ内蔵コア基板の製造方法
KR20060049008A (ko) * 2004-08-02 2006-05-18 신꼬오덴기 고교 가부시키가이샤 전자 부품 내장형 기판 및 이의 제조 방법
KR100650614B1 (ko) * 2004-09-01 2006-11-27 가부시키가이샤 덴소 다층기판 제조방법
US20080099911A1 (en) * 2006-10-20 2008-05-01 Shinko Electric Industries Co., Ltd. Multilayer wiring substrate mounted with electronic component and method for manufacturing the same
KR20090062709A (ko) 2007-12-13 2009-06-17 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조방법
KR20110021123A (ko) * 2009-08-25 2011-03-04 삼성전기주식회사 전자소자 내장형 인쇄회로기판
US20120006469A1 (en) * 1999-09-02 2012-01-12 Ibiden Co., Ltd Printed circuit board and method of manufacturing printed circuit board
KR101253514B1 (ko) * 2011-10-27 2013-04-11 아페리오(주) 열팽창수축률 차이로 인한 기판 휨 문제 해결방법 및 이를 적용한 전자부품 내장형 인쇄회로기판
US20140133105A1 (en) * 2012-11-09 2014-05-15 Nvidia Corporation Method of embedding cpu/gpu/logic chip into a substrate of a package-on-package structure
KR101497230B1 (ko) * 2013-08-20 2015-02-27 삼성전기주식회사 전자부품 내장기판 및 전자부품 내장기판 제조방법
KR20150024643A (ko) * 2013-08-27 2015-03-09 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조 방법
KR20150025449A (ko) * 2013-08-29 2015-03-10 삼성전기주식회사 전자부품 내장기판
US20160270232A1 (en) * 2015-03-11 2016-09-15 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5562971A (en) * 1994-04-19 1996-10-08 Hitachi Chemical Company, Ltd. Multilayer printed wiring board
JP2000261124A (ja) * 1999-03-05 2000-09-22 Ngk Spark Plug Co Ltd 配線基板、コンデンサ内蔵コア基板、コア基板本体、コンデンサ、コア基板本体の製造方法、及び、コンデンサ内蔵コア基板の製造方法
US20120006469A1 (en) * 1999-09-02 2012-01-12 Ibiden Co., Ltd Printed circuit board and method of manufacturing printed circuit board
KR20060049008A (ko) * 2004-08-02 2006-05-18 신꼬오덴기 고교 가부시키가이샤 전자 부품 내장형 기판 및 이의 제조 방법
KR100650614B1 (ko) * 2004-09-01 2006-11-27 가부시키가이샤 덴소 다층기판 제조방법
US20080099911A1 (en) * 2006-10-20 2008-05-01 Shinko Electric Industries Co., Ltd. Multilayer wiring substrate mounted with electronic component and method for manufacturing the same
KR20090062709A (ko) 2007-12-13 2009-06-17 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조방법
KR20110021123A (ko) * 2009-08-25 2011-03-04 삼성전기주식회사 전자소자 내장형 인쇄회로기판
KR101253514B1 (ko) * 2011-10-27 2013-04-11 아페리오(주) 열팽창수축률 차이로 인한 기판 휨 문제 해결방법 및 이를 적용한 전자부품 내장형 인쇄회로기판
US20140133105A1 (en) * 2012-11-09 2014-05-15 Nvidia Corporation Method of embedding cpu/gpu/logic chip into a substrate of a package-on-package structure
KR101497230B1 (ko) * 2013-08-20 2015-02-27 삼성전기주식회사 전자부품 내장기판 및 전자부품 내장기판 제조방법
KR20150024643A (ko) * 2013-08-27 2015-03-09 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조 방법
KR20150025449A (ko) * 2013-08-29 2015-03-10 삼성전기주식회사 전자부품 내장기판
US20160270232A1 (en) * 2015-03-11 2016-09-15 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same

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