JP2012074536A - ハイブリッドコア基板とその製造方法、半導体集積回路パッケージ、及びビルドアップ基板とその製造方法 - Google Patents
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Abstract
【解決手段】複数の開口部を有するコア基板に、実装する半導体チップと略同一のサイズの複数のセラミック基板302を勘合させ、さらにその表層にコア基板より弾性率の低い絶縁層303を積層したハイブリッドコア基板とすることで、該基板を半導体チップのはんだ接合法による実装に用いても、基板の反りを最小限に抑えることができ、かつ加工性に富むビルドアップ基板を得ることができる。
【選択図】図3
Description
本発明のハイブリッドコア基板の実施形態1について図1にその製法を示し、さらに本発明のハイブリッドコア基板を利用したビルドアップ基板の製法を図2、さらにこれを適用したLSI半導体集積回路パッケージについて図3の断面図を示す。
次いで、本発明の実施形態2におけるハイブリッドコア基板の製法について、図4のプロセスフローに基づき説明する。
次いで、本発明の実施形態3におけるハイブリッドコア基板の製法について、図5のプロセスフローに則り説明する。
次いで、本発明の実施形態4におけるハイブリッドコア基板の製法について、図6及び図7に則り説明する。図6、図7は共に、実施の形態1、2、3と異なり貫通スルーホールを形成しないセラミック基板601、701を用い、応力緩和のための低弾性率な絶縁層を積層した後に貫通スルーホールを形成するものである。
101 開口部
102 セラミック基板
103 貫通スルーホール
104 絶縁層
105 銅箔
106 加工穴
107 貫通孔
109 貫通スルーホール
110 バイアホール
111 配線パターン
120 ハイブリッドコア基板
201 ビルドアップ層
202 配線パターン
300 半導体パッケージ
301 セラミック基板
302 セラミック基板
303 絶縁層
304 配線層
305 貫通スルーホール
306 貫通スルーホール
307 バイアホール
308 ビルドアップ層
309 配線層
310 はんだバンプ
311 半導体ベアチップ
400 貫通スルーホール
401 セラミック基板
402 離型フィルム
404 開口部
405 絶縁層
406 金属箔
407 貫通孔
410 貫通スルーホール
411 バイアホール
412 配線パターン
420 ハイブリッドコア基板
500 貫通スルーホール
501 セラミック基板
502 金属箔
503 絶縁層
505 開口部
507 貫通孔
510 貫通スルーホール
511 バイアホール
512 配線パターン
520 ハイブリッドコア基板
601 セラミック基板
602 離型フィルム
603 絶縁層
606 金属箔
607 貫通孔
608 貫通孔
610 貫通スルーホール
620 ハイブリッドコア基板
701 セラミック基板
702 金属箔
703 絶縁層
720 ハイブリッドコア基板
Claims (14)
- 貫通する複数の開口部を有する、少なくとも熱硬化樹脂と補強材からなるコア層と、前記複数の開口部に少なくとも1つ以上の貫通スルーホールを有するセラミック基板を勘合し、前記複数のセラミック基板を勘合した前記コア層の表裏面に、少なくともガラス織布と熱硬化樹脂よりなる絶縁層と、さらにその表層に金属箔よりなる配線層を有するハイブリッドコア基板であって、
前記コア層と、前記コア層の表裏面に有する前記絶縁層を貫通する、ハイブリッドコア基板の表裏を電気的に接続するための複数の貫通スルーホールを有し、
かつ前記コア層に勘合したセラミック基板の表裏面に有する前記絶縁層には、前記セラミック基板の貫通スルーホールに対応した位置に、ハイブリッドコア基板の表裏を電気的に接続するための複数のバイアホールを有し、
さらに、前記コア層の表裏面に有する前記絶縁層の弾性率が、前記コア層の弾性率より低いことを特徴とするハイブリッドコア基板。 - 前記コア層の表裏面に形成された前記絶縁層の弾性率が、5GPa以下であることを特徴とする請求項1に記載のハイブリッドコア基板。
- 貫通する複数の開口部を有する、少なくとも熱硬化樹脂と補強材からなるコア層と、前記複数の開口部にセラミック基板を勘合し、前記複数のセラミック基板を勘合した前記コア層の表裏面に、少なくともガラス織布と熱硬化樹脂よりなる絶縁層と、さらにその表層に金属箔よりなる配線層を有するハイブリッドコア基板であって、
前記コア層と、前記コア層の表裏面に有する前記絶縁層を貫通する、ハイブリッドコア基板の表裏を電気的に接続するための複数の貫通スルーホールと、前記コア層に勘合したセラミック基板と、その表裏面に有する前記絶縁層を貫通する、ハイブリッドコア基板の表裏を電気的に接続するための複数の貫通スルーホールを有し、
さらに、前記コア層の表裏面に有する前記絶縁層の弾性率が、前記コア層の弾性率より低いことを特徴とするハイブリッドコア基板。 - 前記コア層の表裏面に形成された前記絶縁層の弾性率が、5GPa以下であることを特徴とする請求項3に記載のハイブリッドコア基板。
- 前記セラミック基板が、その内部に少なくとも1層の配線層を有すること特徴とする請求項1〜4に記載のハイブリッドコア基板。
- 請求項1〜5のいずれか1項に記載のハイブリッドコア基板の、少なくとも片面に層間樹脂層及び電極層を交互に積層したビルドアップ層を備えることを特徴とするビルドアップ基板。
- 請求項6に記載のビルドアップ基板の、
前記コア層に勘合したセラミック基板と略同一サイズの半導体チップを、前記ビルドアップ層表面の前記コア層に勘合したセラミック基板の略同一位置に、フリップチップ実装されていることを特徴とする半導体集積回路パッケージ。 - 請求項1〜5のいずれか1項に記載のハイブリッドコア基板の製造方法であって、
少なくとも熱硬化樹脂と補強材からなるコア層の所望の位置に複数の開口部を設ける開口部形成工程と、
前記コア層に設けた複数の開口部に、前記コア層と略同一厚みで、少なくとも1つ以上の貫通スルーホールを有するセラミック基板を勘合させる勘合工程と、
複数のセラミック基板を勘合させた前記コア基板の表裏面に、少なくともガラス織布と熱硬化樹脂よりなる絶縁層と金属箔を、金属箔が表面になるように積層する積層工程と、
前記コア層に勘合したセラミック基板以外の場所に、貫通孔を設ける貫通孔形成工程と、
前記コア層に勘合したセラミック基板に形成された貫通スルーホールの場所には、前記絶縁層にバイアホールを設けるバイアホール形成工程と、
前記貫通孔と、バイアホールに銅めっきを行うめっき工程と、
前記絶縁層表面の配線層にパターン形成を行うパターン形成工程と、
を含むハイブリッドコア基板の製造方法。 - 請求項1〜5のいずれか1項に記載のハイブリッドコア基板の製造方法であって、
複数のセラミック基板を固定するための剥離フィルムと複数のセラミック基板を準備する準備工程と、
前記剥離フィルムの所定の位置に、前記セラミック基板を所定の位置に位置合わせして仮固定する仮固定工程と、
未硬化状態の熱硬化樹脂を補強材に含浸させた所定厚みのプリプレグに金型による打ち抜きで複数の開口部を設ける開口工程と、
前記複数のセラミック基板を仮固定した離型フィルムと、前記複数の開口部を有するプリプレグを重ね合わせて、前記プリプレグの開口部にセラミック基板を埋設する埋設工程と、
前記離型フィルムを積層したプリプレグの反対面に、ガラス織布と未硬化状態の熱硬化樹脂よりなる絶縁層と、金属箔を積層する積層工程と、
前記離型フィルムを剥離したプリプレグ面に、ガラス織布と未硬化状態の熱硬化樹脂よりなる絶縁層と、金属箔を積層する積層工程と、
加熱加圧により、前記プリプレグと、前記絶縁層を硬化させる硬化工程と、
前記コア層に勘合したセラミック基板以外の場所に、貫通孔を設ける貫通孔形成工程と、
前記コア層に勘合したセラミック基板に形成された貫通スルーホールの場所には、前記絶縁層にバイアホールを設けるバイアホール形成工程と、
前記貫通孔と、バイアホールに銅めっきを行うめっき工程と、
前記絶縁層表面の配線層にパターン形成を行うパターン形成工程と、
を含むハイブリッドコア基板の製造方法。 - 請求項1〜5のいずれか1項に記載のハイブリッドコア基板の製造方法であって、
複数のセラミック基板を固定するための金属箔と、ガラス織布と未硬化状態の熱硬化樹脂よりなる絶縁層と、複数の貫通スルーホールを有するセラミック基板を準備する準備工程と、
前記金属箔に前記絶縁層を積層する絶縁層積層工程と、
前記金属箔に積層した前記絶縁層の所定の位置に、前記セラミック基板を所定の位置に位置合わせして仮固定する仮固定工程と、
未硬化状態の熱硬化樹脂を補強材に含浸させた所定厚みのプリプレグに金型による打ち抜きで複数の開口部を設ける開口工程と、
前記複数のセラミック基板を仮固定した前記金属箔に積層した絶縁層に、前記複数の開口部を有するプリプレグを重ね合わせて、前記プリプレグの開口部にセラミック基板を埋設する埋設工程と、
前記金属箔を積層したプリプレグの反対面に、ガラス織布と未硬化状態の熱硬化樹脂よりなる絶縁層と、金属箔を積層する積層工程と、
加熱加圧により、前記プリプレグと、前記絶縁層を硬化させる硬化工程と、
前記コア層に勘合したセラミック基板以外の場所に、貫通孔を設ける貫通孔形成工程と、
前記コア層に勘合したセラミック基板に形成された貫通スルーホールの場所には、前記絶縁層にバイアホールを設けるバイアホール形成工程と、
前記貫通孔と、バイアホールに銅めっきを行うめっき工程と、
前記絶縁層表面の配線層にパターン形成を行うパターン形成工程と、
を含むハイブリッドコア基板の製造方法。 - 請求項1〜5のいずれか1項に記載のハイブリッドコア基板の製造方法であって、
複数のセラミック基板を固定するための剥離フィルムと、複数のセラミック基板を準備する準備工程と、
離型フィルムの所定の位置に、前記複数のセラミック基板を所定の位置に位置合わせして仮固定する仮固定工程と、
未硬化状態の熱硬化樹脂を補強材に含浸させた所定厚みのプリプレグに金型による打ち抜きで複数の開口部を設ける開口工程と、
前記複数のセラミック基板を仮固定した前記離型フィルムに、前記複数の開口部を有するプリプレグを重ね合わせて、前記プリプレグの開口部にセラミック基板を埋設する埋設工程と、
前記離型フィルムを積層したプリプレグの反対面に、ガラス織布と未硬化状態の熱硬化樹脂よりなる絶縁層と、銅よりなる金属箔を積層する積層工程と、
前記離型フィルムを剥離し、前記剥離した離型フィルムの代わりにガラス織布と未硬化状態の熱硬化樹脂よりなる絶縁層と、銅よりなる金属箔を積層する積層工程と、
加熱加圧により、前記プリプレグと、前記絶縁層を硬化させる硬化工程と、
前記硬化工程で形成された、前記セラミック基板を勘合したコア層と、前記絶縁層及び銅よりなる前記金属箔に、所望の貫通孔を設ける貫通孔形成工程と、
前記貫通孔に銅めっきを行うめっき工程と、
前記絶縁層表面の配線層にパターン形成を行うパターン形成工程と、
を含むハイブリッドコア基板の製造方法。 - 請求項1〜5のいずれか1項に記載のハイブリッドコア基板の製造方法であって、
複数のセラミック基板を固定するための金属箔と、ガラス織布と未硬化状態の熱硬化樹脂よりなる絶縁層と、複数のセラミック基板を準備する準備工程と、
前記金属箔に前記絶縁層を積層する絶縁層積層工程と、
前記金属箔に積層した前記絶縁層の所定の位置に、前記セラミック基板を所定の位置に位置合わせして仮固定する仮固定工程と、
未硬化状態の熱硬化樹脂を補強材に含浸させた所定厚みのプリプレグに金型による打ち抜きで複数の開口部を設ける開口工程と、
前記複数のセラミック基板を仮固定した前記金属箔に積層した絶縁層に、前記複数の開口部を有するプリプレグを重ね合わせて、前記プリプレグの開口部にセラミック基板を埋設する埋設工程と、
前記金属箔を積層したプリプレグの反対面に、ガラス織布と未硬化状態の熱硬化樹脂よりなる絶縁層と、金属箔を積層する積層工程と、
加熱加圧により、前記プリプレグと、前記絶縁層を硬化させる硬化工程と、
前記硬化工程で形成された、前記セラミック基板を勘合したコア層と、前記絶縁層及び銅よりなる前記金属箔に、所望の貫通孔を設ける貫通孔形成工程と、
前記貫通孔に銅めっきを行うめっき工程と、
前記絶縁層表面の配線層にパターン形成を行うパターン形成工程と、
を含むハイブリッドコア基板の製造方法。 - 前記バイアホールが、導電性ペーストの充填により行われることを特徴とする、請求項8〜10のいずれか1項に記載のハイブリッドコア基板の製造方法。
- 請求項9〜12のいずれか1項に記載の前記ハイブリッドコア基板をさらに、
前記ハイブリッドコア基板の少なくとも片面に、層間樹脂層を形成する層間樹脂層形成工程と、
前記層間樹脂層にバイアホール形成を行うバイアホール形成工程と、
さらに前記表層に電極層を形成する配線形成工程と、
前記バイアホール工程と、前記配線形成工程を所望の回数繰返しビルドアップ層を形成する工程と、
を含むことを特徴とするビルドアップ基板の製造方法。
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013172814A1 (en) * | 2012-05-14 | 2013-11-21 | Intel Corporation | Microelectronic package utilizing multiple bumpless build-up structures and through-silicon vias |
US8937382B2 (en) | 2011-06-27 | 2015-01-20 | Intel Corporation | Secondary device integration into coreless microelectronic device packages |
US8969140B2 (en) | 2010-04-02 | 2015-03-03 | Intel Corporation | Embedded semiconductive chips in reconstituted wafers, and systems containing same |
JP2016195238A (ja) * | 2015-03-31 | 2016-11-17 | 新光電気工業株式会社 | 配線基板及び半導体パッケージ |
JP2016208000A (ja) * | 2015-04-22 | 2016-12-08 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | 印刷回路基板、その製造方法、及び電子部品モジュール |
US9627227B2 (en) | 2011-06-30 | 2017-04-18 | Intel Corporation | Bumpless build-up layer package warpage reduction |
US9685390B2 (en) | 2012-06-08 | 2017-06-20 | Intel Corporation | Microelectronic package having non-coplanar, encapsulated microelectronic devices and a bumpless build-up layer |
US9960120B2 (en) | 2015-03-31 | 2018-05-01 | Shinko Electric Industries Co., Ltd. | Wiring substrate with buried substrate having linear conductors |
EP3840041A1 (en) * | 2019-12-20 | 2021-06-23 | AT & S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carrier with embedded interposer laterally between electrically conductive structures of stack |
CN113838829A (zh) * | 2020-06-23 | 2021-12-24 | 欣兴电子股份有限公司 | 封装载板及其制作方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11974031B1 (en) | 2021-04-16 | 2024-04-30 | Apple Inc. | Hybrid sensor shift platform with multi-core substrate for camera |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002100874A (ja) * | 1999-09-02 | 2002-04-05 | Ibiden Co Ltd | プリント配線板及びプリント配線板の製造方法 |
JP2007103789A (ja) * | 2005-10-06 | 2007-04-19 | Ngk Spark Plug Co Ltd | 配線基板及びその製造方法 |
JP2007173626A (ja) * | 2005-12-22 | 2007-07-05 | Ngk Spark Plug Co Ltd | コンデンサの製造方法及びコンデンサ |
JP2007329441A (ja) * | 2006-05-08 | 2007-12-20 | Hitachi Aic Inc | 複合基板および配線板 |
JP2009038241A (ja) * | 2007-08-02 | 2009-02-19 | Ngk Spark Plug Co Ltd | 部品内蔵配線基板、配線基板内蔵用コンデンサ |
-
2010
- 2010-09-29 JP JP2010218177A patent/JP5598212B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002100874A (ja) * | 1999-09-02 | 2002-04-05 | Ibiden Co Ltd | プリント配線板及びプリント配線板の製造方法 |
JP2007103789A (ja) * | 2005-10-06 | 2007-04-19 | Ngk Spark Plug Co Ltd | 配線基板及びその製造方法 |
JP2007173626A (ja) * | 2005-12-22 | 2007-07-05 | Ngk Spark Plug Co Ltd | コンデンサの製造方法及びコンデンサ |
JP2007329441A (ja) * | 2006-05-08 | 2007-12-20 | Hitachi Aic Inc | 複合基板および配線板 |
JP2009038241A (ja) * | 2007-08-02 | 2009-02-19 | Ngk Spark Plug Co Ltd | 部品内蔵配線基板、配線基板内蔵用コンデンサ |
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10651051B2 (en) | 2010-04-02 | 2020-05-12 | Intel Corporation | Embedded semiconductive chips in reconstituted wafers, and systems containing same |
US8969140B2 (en) | 2010-04-02 | 2015-03-03 | Intel Corporation | Embedded semiconductive chips in reconstituted wafers, and systems containing same |
US11257688B2 (en) | 2010-04-02 | 2022-02-22 | Intel Corporation | Embedded semiconductive chips in reconstituted wafers, and systems containing same |
US9646851B2 (en) | 2010-04-02 | 2017-05-09 | Intel Corporation | Embedded semiconductive chips in reconstituted wafers, and systems containing same |
US9847234B2 (en) | 2010-04-02 | 2017-12-19 | Intel Corporation | Embedded semiconductive chips in reconstituted wafers, and systems containing same |
US8937382B2 (en) | 2011-06-27 | 2015-01-20 | Intel Corporation | Secondary device integration into coreless microelectronic device packages |
US9686870B2 (en) | 2011-06-27 | 2017-06-20 | Intel Corporation | Method of forming a microelectronic device package |
US9627227B2 (en) | 2011-06-30 | 2017-04-18 | Intel Corporation | Bumpless build-up layer package warpage reduction |
US9257368B2 (en) | 2012-05-14 | 2016-02-09 | Intel Corporation | Microelectric package utilizing multiple bumpless build-up structures and through-silicon vias |
WO2013172814A1 (en) * | 2012-05-14 | 2013-11-21 | Intel Corporation | Microelectronic package utilizing multiple bumpless build-up structures and through-silicon vias |
US9613920B2 (en) | 2012-05-14 | 2017-04-04 | Intel Corporation | Microelectronic package utilizing multiple bumpless build-up structures and through-silicon vias |
US9685390B2 (en) | 2012-06-08 | 2017-06-20 | Intel Corporation | Microelectronic package having non-coplanar, encapsulated microelectronic devices and a bumpless build-up layer |
JP2016195238A (ja) * | 2015-03-31 | 2016-11-17 | 新光電気工業株式会社 | 配線基板及び半導体パッケージ |
US9960120B2 (en) | 2015-03-31 | 2018-05-01 | Shinko Electric Industries Co., Ltd. | Wiring substrate with buried substrate having linear conductors |
JP2016208000A (ja) * | 2015-04-22 | 2016-12-08 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | 印刷回路基板、その製造方法、及び電子部品モジュール |
EP3840041A1 (en) * | 2019-12-20 | 2021-06-23 | AT & S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carrier with embedded interposer laterally between electrically conductive structures of stack |
CN113838829A (zh) * | 2020-06-23 | 2021-12-24 | 欣兴电子股份有限公司 | 封装载板及其制作方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5598212B2 (ja) | 2014-10-01 |
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