JP2006523375A - 電子モジュールの製造方法及び電子モジュール - Google Patents

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Abstract

コンポーネント(6)を導電層の表面に接着(5)し、後にこの導電層から導電パターン(14)を形成する、電子モジュール及び電子モジュールの製造方法を開示する。コンポーネント(6)の接着の後、導電層に取付けたコンポーネント(6)を包囲する絶縁材料層(1)を、導電層の表面に形成又は取付ける。コンポーネント(6)の接着の後に、導電層とコンポーネントの接点領域(7)との間に電気的接点を形成し得るためのフィードスルーも形成する。この後に、表面にコンポーネント(6)を接着した導電層から、導電パターン(14)を形成する。

Description

本発明は、電子モジュール、及び電子モジュールの製造方法に関する。
本発明は特に、据付基部に埋め込まれる1つ以上のコンポーネントを含む電子モジュールに関する。この電子モジュールは、モジュール内に形成した導電構体を経て、互いに電気的に接続される幾つかのコンポーネントを含む、回路板のようなモジュールとすることができる。コンポーネントは、受動コンポーネント、マイクロ回路、半導体コンポーネント又は他の同様なコンポーネントとすることができる。典型的には回路板に接続されるコンポーネントは、1グループのコンポーネントを形成する。他の重要なグループのコンポーネントには、典型的には回路板に接続するためにパッケージ化するコンポーネントがある。本発明が関連する電子モジュールは、その他のタイプのコンポーネントを含むものとすることができることは勿論である。
据付基部は、電気コンポーネント用の据付基部として電子業界で一般に使用されている基部と同様のタイプのものとすることができる。基部の役割は、コンポーネントに、機械的取付基部を提供すること、並びに基部上及び基部外の双方のコンポーネントに必要な電気的接続を与えることにある。据付基部は回路板とすることもでき、この場合は、本発明が関連する構造及び方法は、回路板の製造技術と密接に関連する。据付基部は他の基部とすることもでき、例えば1つ以上のコンポーネントのパッケージ化に用いる基部、又は機能モジュール全体のための基部とすることもできる。
回路板に用いる製造技術は、マイクロ回路に用いる製造技術とは異なり、とりわけ、マイクロ回路の製造技術における据付基部、即ち回路基板は半導体材料製であり、一方回路板用の据付基部の基部材料は、何らかの形態の絶縁材料である。マイクロ回路の製造技術は、典型的には回路板の製造技術よりもかなり費用がかかるものでもある。
コンポーネント、特に半導体コンポーネントのケース及びパッケージ用の構成及び製造技術は、回路板の構造及び製造とは異なり、コンポーネントのパッケージ化は、主にコンポーネントの周囲にケースを形成し、これによりコンポーネントを機械的に保護し、取扱いし易くしている。コンポーネントの表面には、典型的には突出部である接続部があり、これによりパッケージ化したコンポーネントを回路板の正しい位置に容易に設置でき、コンポーネントに所望な接続をし得るようにしている。さらに、コンポーネントケース内には導体があり、これら導体が、ケース外部の接続部を実際のコンポーネント表面上にある接続領域に接続し、これらの導体を経てコンポーネントを周囲のものに所望通りに接続し得るようにしている。
しかしながら、慣例の技術を用いて製造したコンポーネントケースは、かなりのスペースを要する。電子デバイスが小型化するにつれて、スペースを要し、不可欠でなく、かつ不必要なコストのかかるコンポーネントケースをなくすような傾向になりつつある。この問題を解決するために、種々の構造及び方法が開発されている。
既知の解決策のひとつにフリップチップ(FC)技法があり、これは、パッケージ化していない半導体コンポーネントを据え付けて、かつこれらを回路板の表面に直接接続するものである。しかしながら、フリップチップ技法には多くの弱点及び困難性がある。例えば、特に回路板と半導体コンポーネントとの間に機械的応力が生じるような用途においては、接続の信頼性が問題となり得る。機械的応力を回避するように、半導体コンポーネントと回路板との間には、機械的応力を均等化する適切な弾力性を有するアンダーフィル材が加えられる。この処置の段階は製造過程を遅延させ、かつコストを増大させる。デバイスの通常の動作により生じる熱膨張によってさえも、FC構造の長期信頼度を損ねるほどの機械的応力が生じ得る。
米国特許明細書第4246595号にひとつの解決策が開示されており、この場合には、コンポーネント用の据付基部に複数の凹所を形成するようにしている。凹所の底部は2層化した絶縁層によって境され、この絶縁層には、コンポーネント接続用のホールが形成されている。コンポーネントに接している絶縁層の層は、接着性である。それからコンポーネントは、接続領域が凹所の底部に面するようにして凹所内に埋め込まれ、絶縁層のホールを経てコンポーネントに電気的な接続が行われるようにしている。構体が機械的に耐久性を有するようにすることが所望される場合は、コンポーネントもまた据付基部に取付けなくてはならないので、その方法は非常に複雑なものとなる。安価な製品を有利に製造するためには、複数の異なる材料及び処理段階を要する複雑な方法を用いることは、極めて困難である。その他の点においても、この方法は今日用いられている技法には対応していない(この特許は1981年に遡るものである)。
日本の特開平13−53447号には第2の解決策が開示されており、この場合には、据付基部にコンポーネント用の凹所を形成している。コンポーネントの接点領域が据付基部の表面の方に向くように、コンポーネントをこの凹所内に設置している。次に、据付基部の表面上でかつコンポーネント全体に亘って、絶縁層を形成している。コンポーネントのための接点開口を絶縁層に形成し、この接点開口を経てコンポーネントへの電気的な接点を形成している。この方法では、コンポーネントを正確に位置付けて、据付板の幅及び厚さに対してフィードスルーを首尾よく整列させるために、凹所の製造及び凹所内のコンポーネントの設置には相当な精度が求められる。
本発明の目的は、電子モジュールを製造するための比較的簡単かつ経済的な方法を提供し、これにより機械的に耐久性のある構体を達成することにある。
本発明は、導電層の表面にコンポーネントを接着し、後にこの導電層から導電パターンを形成することに基づくものである。コンポーネントを接着した後、導電層に取付けたコンポーネントを包囲する絶縁材料層を、導電層の表面に形成又は取付ける。コンポーネントの接着の後、導電層とコンポーネントの導電領域との間を電気的に接続するためのフィードスルーも形成する。この後、コンポーネントを接着した導電層から、導電パターンを形成する。
特に、本発明による方法は、請求項1に記載したことによって特徴付けられる。
本発明による電子モジュールの一用途は、請求項19に記載したことによって特徴付けられる。
本発明により、相当な利点が得られる。これは、本発明により、据付基部に埋め込んだパッケージ化していないコンポーネントを含む、機械的に耐久性を有する電子モジュールの製造が可能となるからである。
本発明により、比較的少数の異なる材料で済む、非常に簡単な製造方法が可能となる。このため、本発明には、電子モジュールを低コストで製造することができる実施例がある。例えば、米国特許明細書第4246595号に開示されている技法(当該特許の図8参照)では、支持層24、絶縁層16、及び接着層17を必要としている。さらに、第4の絶縁材料(図8の実施例では不図示)、即ちコンポーネントを支持層24に機械的に強固に取付けるための充填剤も必要である。日本の特開平13−53447号の解決策においても、コンポーネントを完全に包囲して、対応する取付けを行うには、約3〜4つの別個の絶縁材料、又は絶縁層を要している(公開公報の図2及び4参照)。
本発明には、先行技術文献とは異なり、2〜3つの絶縁材料又は絶縁層を用いてコンポーネントを完全に包囲することができる実施例がある。これは、コンポーネントの接続表面を導電層に接着するため、好適実施例では、接着剤により、コンポーネントを、実質的にその接続表面全体に亘って取付けるからである。その他、このような実施例においては、形成する電子モジュールのための基部材料として作用する絶縁材料層によって、コンポーネントを取付ける。コンポーネントの接着の後に絶縁材料層を形成するため、好適実施例においては、コンポーネントの形状に合うように、コンポーネントの周囲に絶縁材料層を形成することができる。このような実施例では、接着層、及び1〜2層の絶縁材料シートから形成した基部材料層により、コンポーネントを包括的に取付けることができる。
本発明の実施例では、回路板を製造し、この内部にコンポーネントを埋め込むようにすることができる。本発明の実施例には、コンポーネント周辺に、回路板の一部として小型かつ信頼性を有するコンポーネントパッケージを製造することができるものもある。このような実施例の方が、別個のパッケージ化したコンポーネントを据え付け、かつ回路板の表面に接続する製造方法よりも、製造工程が簡単かつ安価になる。この製造方法は、リール・トゥ・リール製品を製造する方法に使用することもできる。好適実施例による方法を用いることで、コンポーネントを収容する薄型かつ安価な回路板製品を製作することができる。
本発明は、他にも多くの好適実施例を可能にし、これらを用いることで、著しい追加の利点を得ることができる。このような実施例により、例えば、コンポーネントをパッケージ化する段階、回路板を製造する段階、並びにコンポーネントを組立及び接続する段階をひとまとめにすることができる。別個の工程段階を組合せることで、著しい論理的な利点が得られ、かつ小型で信頼性を有する電子モジュールを製造することができる。さらに追加の利点は、このような電子モジュール製造方法は、大部分が、既知の回路板製造及び組立の技術を利用できることにある。
上述の実施例による複合処理は、全体として、例えばフリップチップ技法を用いて回路板を製造する方法、及びコンポーネントを回路板に取付ける方法よりも簡単である。このような好適実施例を用いることにより、他の製造方法と比較して、以下の利点が得られる。
− コンポーネントの接続に、はんだ付けが不要であり、代わりに、コンポーネント表面の接続領域と、据付基部の金属膜との間を、ビア方式により電気的に接続する。このことは、コンポーネントの接続の際に、金属を、処理に伴う高温により長時間溶融したままの状態にしておく必要がないことを意味する。したがって、この構造は、はんだ付けによる接続よりも信頼性が高くなる。特に小さな接続部では、合金の脆弱性は大きな問題となる。好適実施例による無はんだの解決策は、はんだ付けによる解決策よりも明らかに小さな構造とすることができる。
− この方法を用いて、比較的小さな構体を製造することができるため、コンポーネントをより接近させて位置付けることができる。したがって、コンポーネント間の導体もまた一層短くなり、電子回路特性が改善される。例えば、損失、干渉、及び転送時間遅延をかなり減らすことができる。
− 本発明の方法は無鉛の製造方法を可能にし、環境に無害である。
− 無はんだの製造方法を用いる際には、不所望な合金の生成も低減し、したがって構体の長期信頼度が向上する。
− 本発明による方法はまた、据付基部及びこの基部内に埋め込んだコンポーネントを互いに積み重ねることができるため、3次元の構体を製造することもできる。
本発明は他の好適実施例をも可能にする。例えば、可撓性を有する回路板を、本発明と関連させて用いることができる。さらに、処理工程全体を通じて据付基部の温度を低く保つことができるような実施例においては、有機製造材料を包括的に使用することができる。
これらの実施例により、構体が薄くても、回路板のような据付基部内でコンポーネントが完全に保護される、極めて薄い構体を製造することもできる。
コンポーネントが完全に据付基部内に位置付けられる実施例においては、回路板とコンポーネントとの間の接続は、機械的に耐久性を有し、かつ信頼性の高いものとなる。
これらの実施例により、比較的少ない処理段階で済む電子モジュールの製造処理の設計も可能である。比較的少ない処理段階の実施例であれば、これに対応して、処理デバイス及び種々の製造方法もより少なくて済む。このような実施例により、より複雑な処理と比べて、多くの場合に製造コストを削減することもできる。
実施例によっては、電子モジュールの導電パターン層の数を選定することもできる。例えば、導電パターン層を1層又は2層とすることができる。回路板業界にて既知の方法で、導電パターン層の頂部に、追加の導電パターン層を形成することができる。したがって、モジュール全体には、例えば3、4、又は5層の導電パターン層を含めることができる。極めて簡単な実施例は、1層の導電パターン層のみを有し、実際1層の導電層のみとするものである。実施例によっては、導電パターンを形成する際に、電子モジュールに含まれる各導電層を利用することができる。
コンポーネントに接続された導電層を、コンポーネントの接続後にのみパターン化する実施例では、導電層は、コンポーネントの位置であっても導電パターンを含むことができる。電子モジュールが、モジュールの基部材料の反対側の表面上(絶縁材料層の、コンポーネントが接続された導電パターン層に対して反対側の表面上)に位置付けられる第2の導電パターン層を具えている実施例でも、対応する利点が得られる。したがって、第2の導電層もまた、コンポーネントの位置において導電パターンを含むことができる。導電層におけるコンポーネントの位置に導電パターンを位置させることにより、モジュールのスペースを一層効率的に使用することができ、かつ一層高密度の構体とすることができる。
以下、本発明を、実施例につき添付の図面を参照して説明する。
実施例の製造方法において、例えば金属層とし得る導電層4から製造を開始する。導電層4の好適な製造材料の1つに銅膜(Cu)がある。この方法に選択する導電膜4が極めて薄い場合、又は他の理由で導電膜が機械的な耐久性を有さない場合は、支持層12により導電膜4を支持するのが有利である。このやり方を用いて、例えば、支持層12の製造からこの方法を開始することができる。この支持層12は、例えば、アルミニウム(Al)、鋼、もしくは銅のような導電材料、又はポリマのような絶縁材料とすることができる。パターン化していない導電層4は、例えば回路板業界で周知の何らかの製造方法を用いて、支持層12の第2面上に形成することができる。導電層は、例えば支持層12の表面上に銅膜(Cu)を積層することによって製造することができる。あるいは、導電層4の表面上に支持層12を形成することによって処理を進めることもできる。導電膜4は、表面処理した金属膜とすることも、又は幾つかの層もしくは幾つかの材料を含む何らかの他の膜とすることもできる。
後の処理段階において、導電層4から導電パターンを形成する。その際、コンポーネント6に対して導電パターンを整列させなくてはならない。適切な整列マークによって、整列は極めて容易に行うことができるが、整列マークの少なくとも幾つかは、この処理段階で予め形成しておくことができる。実際の整列マークを形成するに際し、複数の異なる方法が利用可能である。実施可能な方法の1つに、コンポーネント6の据付領域の近くで、導電層4に小さな通し孔3を形成する方法がある。同じ通し孔3を、コンポーネント6及び絶縁材料層1の整列に用いることもできる。整列を正確に行うためには、少なくとも2つの通し孔3を設けるようにするのが好適である。
コンポーネント6は、接着剤によって導電層4の表面に取付ける。接着するに際し、導電層4の取付け面上に、又はコンポーネント6の取付け面上に、又はこれら双方の上に接着層5を塗布する。この後に、整列ホール3又は他の整列マークによって、コンポーネント6用に予定した位置にコンポーネント6を整列させることができる。あるいは、最初にコンポーネントを導電層4に相対的に位置付けて接着し、この後に整列マークをコンポーネントに対して整列させることにより処理を進めることもできる。ここでいうコンポーネント6の取付け面とは、導電層4に面する表面のことをいう。コンポーネント6の取付け面は接点領域を含み、この接点領域によりコンポーネントとの電気的な接続を行うことができる。したがって、接点領域は、例えばコンポーネント6の表面上の平坦な領域とすることもでき、またはより一般的には、コンポーネント6の表面から突出した接触突出部とすることもできる。コンポーネント6には少なくとも2つの接点領域又は突出部を有するようにするのが一般的である。複雑なマイクロ回路においては、接点領域の数をさらに増やすようにすることもできる。
多くの実施例では、接着剤がコンポーネント6と導電層4との間に残存するスペースを完全に充填する程度に、接着剤を1つ以上の取付け面に塗布するのが好適である。この場合は別個の充填剤は不要である。コンポーネント6と導電層4との間のスペースを充填することにより、コンポーネント6と導電層4との間の機械的な接続が強化され、これにより機械的に一層耐久性を有する構体が得られる。包括的かつ非破壊の接着層により、後に導電層4から形成する導電パターン14を支持し、かつ後の処理段階中に構体を保護する。
ここでいう接着剤とは、コンポーネントを導電層に取付けることができる材料のことをいう。この接着剤の特性の1つは、この接着剤を、導電層の及び/又はコンポーネントの表面に、比較的流動的な形態で又は他に表面の形状に合うような形態で塗布できることである。接着剤の他の特性は、塗布した後に、接着剤が硬化し、又は少なくとも部分的に硬化することができ、少なくともコンポーネントを何らかの他の様式で構体に固定するまでは、接着剤はコンポーネントを(導電層に対して)適切に保持できることである。接着剤の第3の特性は、接着能力、即ち接着する表面に固着する能力にある。
ここでいう接着するとは、コンポーネントと導電層とを接着剤を用いて互いに取付けることをいう。したがって、接着の際には、コンポーネントと導電層との間に接着剤を与えて、コンポーネントを、導電層に対して適切な位置に位置付ける。この位置において、接着剤がコンポーネント及び導電層に接触し、かつ少なくとも部分的にコンポーネントと導電層との間のスペースを充填するようにする。この後に、接着剤が(少なくとも部分的に)硬化するようにし、又は接着剤を(少なくとも部分的に)積極的に硬化させて、コンポーネントが接着剤により導電層に固着するようにする。実施例によっては、接着中に、コンポーネントの接触突出部が接着層を経て延在し、導電層と接続するようにもできる。
この実施例で用いる接着剤は、典型的には、例えばNCA(非導電性接着剤)のような熱硬化エポキシとする。使用する接着剤が確実に、導電膜、回路板及びコンポーネントに対して十分に接着する接着剤を選択する。接着剤の好適な特性の1つは、処理中に接着剤の熱膨張が周囲の材料の熱膨張とあまりに異なることのないように、適度な熱膨張係数を有するものとする。選択する接着剤は、短い硬化時間のもの、好ましくは最大でも数秒のものとするのも好適である。接着剤はこの時間内に、接着剤がコンポーネントを適切な位置に保持できる程度に、少なくとも部分的に硬化するようにすべきである。最終硬化は明らかにさらに時間を要し得るものであり、この最終硬化が後の処理段階と関連して生じるように設計することもできる。接着剤はまた、例えば100〜265℃の範囲の温度まで数回加熱して処理する温度にも耐えるようにすべきであり、かつ例えば化学的及び機械的応力のような、製造処理中の他の応力にも耐えるようにすべきである。接着剤の導電性は、絶縁材料の導電性と同程度にするのが好適である。
例えば回路板のような電子モジュールの基部材料として、適切な絶縁材料層1を選択する。導電層4に取付けるべきコンポーネント6の寸法及び相対的な位置に従って、適切な方法を用いて絶縁材料層1に凹所又は通し孔を形成する。コンポーネント6よりも僅かに大きい凹所又は通し孔を形成することもでき、この場合には、絶縁層1を導電層4に対して整列させることは、重要なことではない。この処理段階において、コンポーネント6用の通し孔を形成する絶縁材料層1を用いる場合は、ホールを形成していない別個の絶縁材料層11をさらに使用することで、所定の有利な効果を得ることができる。このような絶縁材料層11は、コンポーネント用に形成した通し孔を覆うために、絶縁材料層1の頂部に位置付けることができる。
電子モジュールに第2の導電層を形成することが望まれる場合には、例えば絶縁材料層1の表面上にこれを形成することができる。第2の絶縁層11を用いる実施例では、この第2の絶縁層11の表面上に導電層を形成することができる。所要に応じて、第2の導電層9から導電パターン19を形成することができる。導電層9は、例えば導電膜4に対応する方法で形成することができる。しかしながら、簡単な実施例においては、及び簡単な電子モジュールを製造する際には、第2の導電膜9の製造は必要ではない。しかしながら、第2の導電膜9は、導電パターン用のスペースを追加したり、並びに電磁放射からコンポーネント6及びモジュール全体を保護する(EMC遮蔽)というような、多くの方法で利用することができる。第2の導電膜9により、構体を補強し、かつ例えば据付基部のゆがみを低減することができる。
電子モジュールには、コンポーネント6の接点領域と導電層4との間を電気的に接続するためのフィードスルーを形成する。コンポーネント6の接点領域(図中の接触突出部7)の位置で、導電層4にフィードスルー用のホール17を形成する。整列の際には、ホール3又は他の利用可能な整列マークを利用することができる。ホール17を形成し、これらのホールは、接点領域又は接触突出部7の頂部に残存する接着層を経て貫通するようにする。したがって、ホール17は接触突出部7又は他の接点領域の材料まで延在する。ホール17は、例えばレーザデバイスで穿孔することにより、又は何らかの他の適切な方法を用いることにより形成することができる。この後、導電材料をホール17に導入し、コンポーネント6と導電層4との間を電気的に接続する。
これらの例による製造方法は、回路板製造技術の当業者には一般に既知の製造方法を用いて実施することができる。
以下、図1〜8に示す方法の各段階について、より詳細に説明する。
段階A(図1):
段階Aでは、本発明の方法の初期材料として、適切な導電層4を選択する。導電層4を支持基部12の表面に位置付けた積層シートもまた、初期材料として選択することができる。積層シートは、例えば処理するのに適した支持基部12を用立て、そして導電層4を形成するのに適切な導電膜をこの支持基部12の表面に取付けるようにして製造することができる。
指示基部12は、例えば、アルミニウム(Al)のような導電材料製、又はポリマのような絶縁材料製とすることができる。導電層4は、例えば薄い金属膜を支持基部12の第2面に、例えばその膜を銅(Cu)で積層して取付けることによって形成することができる。金属膜は、例えば支持基部12又は金属膜の表面に、金属層を積層する前に塗布した接着層を用いることで、支持基部に取付けることもできる。この段階では、金属膜のパターンは不要である。
図1の例では、コンポーネント6の据付及び接続中の整列のために、支持基部12及び導電層4を貫通するホール3を形成する。例えば、据え付けるべき各コンポーネント6に対して2つの通し孔3を製造することができる。ホール3は、例えば、フライス削り、衝撃、穿孔により機械的に、又はレーザによるなど、何らかの適切な方法を用いて形成することができる。しかしながら、通し孔3を形成することは不可欠なことではなく、代わりに何らかの他の適切な整列マークを用いてコンポーネントを整列させることもできる。図1に示す実施例においては、コンポーネントを整列させるために用いる通し孔3は、支持基部12及び導電膜4を経て延在している。これにより、据付基部の両側で、同じ整列マーク(通し孔3)を整列用に用いることができる利点がある。
段階Aは、自己支持導電層4を用い、したがって支持層12を完全に欠いた実施例においても、同様に実施することができる。
段階B(図2):
段階Bでは、導電層4においてコンポーネント6を取付けようとする領域に、接着層5を塗布する。これらの領域を取付領域と称する。接着層5は、例えば通し孔3によって整列させることができる。接着層の厚さは、コンポーネント6を接着層5に押圧する際に、コンポーネント6と導電層4との間のスペースを接着剤が適切に充填するように選択する。コンポーネント6が接触突出部7を含む場合は、接着層5の厚さを例えば接触突出部7の約1.5〜10倍の高さにして、コンポーネント6と導電層4との間のスペースを適切に充填するようにするのが良好である。コンポーネント6用に形成した、接着層5の表面領域は、コンポーネント6の対応する表面領域よりも僅かに大きくすることもでき、こうすることで充填が不十分になる危険を回避するのに役立つことにもなる。
段階Bを変更して、接着層5を、導電層4の取付領域上ではなくコンポーネント6の取付け面上に塗布することもできる。これは、例えばコンポーネントを電子モジュール内の適所に設置する前に、コンポーネントを接着剤に浸すことにより実施することができる。また、導電層4の取付領域及びコンポーネント6の取付け面の双方に接着剤を塗布することにより処理を進めることもできる。
使用する接着剤を絶縁体とすることで、コンポーネント6の接点領域(実施例中の接触突出部7)同士の間においては、実際の接着層5にて電気的な接点を形成しないようにする。
段階C(図3):
段階Cにおいては、電子モジュール内の所定位置にコンポーネント6を設置する。これは例えば、組立機によって、接着層5にコンポーネント6を押圧することで行うことができる。組立段階において、コンポーネント6の整列のために、整列用に形成した通し孔3又は他の利用可能な整列マークを用いることができる。
コンポーネント6は個別に又は適切なグループで接着することができる。典型的な処理手順は、据付基部の底部と称し得る導電層を組立機に対して適切な位置に設置するというものであり、この後でコンポーネント6を、整列及び取付中は固定状態にしておく据付基部の底部に整列させ、そして押圧するようにする。
段階D(図4):
段階Dでは、予め形成した凹所を有する、又は導電層4に接着すべきコンポーネント6用の凹所を有する絶縁材料層1を、導電層4の頂部に設置する。絶縁材料層1は適切なポリマ基部から形成することができ、この基部にはコンポーネント6の寸法及び位置に応じた凹所又はキャビティを、何らかの適切な方法を用いて形成する。形成されるポリマは、例えば回路板業界において既知で広く用いられている、グラスファイバマット及びいわゆるB状態のエポキシ製のプリプレグ基部とすることができる。段階Dは、接着層5を硬化させた後、又は他には絶縁材料層1の設置中でコンポーネント6が適所に保持される程度に接着層5が充分硬化した後にのみ実施するのが最善である。
非常に簡単な電子モジュールを製造する際には、段階Dと関連して絶縁材料層1を導電層4に取付け、そして導電層4のパターン処理に製造処理を続行して行うことができる。
段階E(図5):
段階Eでは、パターン化していない絶縁材料層11を絶縁材料層1の頂部に位置付け、この絶縁材料層11の頂部に導電層9を位置付ける。絶縁材料層11は、絶縁材料層1と同様に、例えば前述のプリプレグ基部のような適切なポリマ膜から形成することができる。導電層9は、例えば銅膜又は目的に適した何らかの他の膜とすることができる。
段階F(図6):
段階Fでは、層1、11及び9を熱及び圧力により押圧し、(層1及び11の)ポリマは、コンポーネント6の周囲にて導電層4と9との間で、一体化されかつ堅牢な層を形成するようにする。この処理手順を用いることで、第2の導電層9を非常に滑らかでかつ均一なものとする。
簡単な電子モジュール、及び単一の導電パターン層14を含む電子モジュールを製造する際には、段階Eは完全に省略することも可能であり、あるいは層1及び11を、導電層9なしで構体に積層化することもできる。
段階G(図7):
段階Gでは、支持基部12を取り外すか、又は構体から除去する。この除去は、例えば機械的に、又はエッチングにより行うことができる。段階Gは、支持基部12を用いない実施例からは省略できることは勿論である。
段階H(図8):
段階Hでは、フィードスルー用のホール17を形成する。ホール17は、導電層4及び接着層5を経て形成し、コンポーネント6の接触突出部7又は他の接点領域の材料を露出させるようにする。ホール17は、例えばレーザで穿孔することにより形成することができる。ホール17は、例えばホール3により整列させることができる。
段階I(図9):
段階Iでは、段階Hで形成したホール17内部に、導電材料18を成長させる。実施例の処理においては、導電材料を、同時に基部頂部の他の部分にも成長させるため、導電層4及び9の厚さも増大する。
成長させる導電材料18は、例えば銅や又は他の何らかの充分な導電性の材料とすることができる。導電材料18の選択にあたっては、その材料がコンポーネント6の接触突出部7と電気的な接点を形成し得るようにすることを考慮すべきである。実施例の1つの処理においては、導電材料は主に銅とする。銅金属化は、ホール17を化学的な銅の薄層で表面処理し、次いで電子化学銅成長法を用いて表面処理を続行することにより行うことができる。化学的な銅を用いる理由は、例えば、化学的な銅は接着剤の頂部にも表面を形成して、かつ電子化学表面処理において導電体として機能するからである。したがって金属の成長は、湿式化学法を用いて実施することができ、この場合の金属成長は安価である。
実施例の処理においては、フィードスルーのホール17は、先ず3段階デスミヤ処理を用いることで洗浄する。この後、ポリマに触媒作用を及ぼすSnPbのコーティングを先ず形成し、次いでその表面に薄層(約2マイクロメートル)を堆積するようにして、フィードスルーを金属化する。電子化学的堆積法を用いることで、銅の厚さを増大させる。
段階Iは、コンポーネント6と導電層4との間を電気的に接続しようとするものである。したがって、段階Iにて導電層4及び9の厚さを増すことは不可欠ではなく、代わりに、段階Iにてホール17を適切な材料で充填するのみとするように、処理を同様に良好に計画することもできる。導電層18は、例えばホール17を導電ペーストで充填することにより、又はマイクロビアに適した他の何らかの金属化法を用いることにより、形成することができる。
この後の図では、導電層18は、導電層4及び9と併合させたものとして示す。
段階J(図10):
段階Jでは、基部表面の導電層4及び9から、所望の導電パターン14及び19を形成する。実施例において単一の導電層4しか用いない場合は、パターンは基部の片面のみに形成する。ここでの実施例においては第2の層9も使用しているが、導電パターンを導電層4からのみ形成するように処理を進めることもできる。このような実施例においては、パターン化していない導電層9は、例えば電子モジュールを機械的に支持もしくは保護する層として、又は電磁放射に対する保護として機能し得る。
導電パターン14は、例えば導電パターンの外側から導電層4の導電材料を除去することによって形成することができる。導電材料は、回路板業界で広く用いられ周知の、例えばパターン化及びエッチング法の1つを用いて除去することができる。
段階Jの後には、電子モジュールは、1つ又は複数のコンポーネント6、並びに導電パターン14及び19(実施例によっては導電パターン14のみ)を含み、これらにより1つ又は複数のコンポーネント6を外部回路に、又は互いに接続することができる。このようにして、機能的に総体的な製造条件が備わることになる。この方法は、段階Jの後で電子モジュールが既に完成しているように設計することができ、図10は、実施例の方法を用いて製造し得る電子モジュールの一例を示している。所要に応じて、例えば電子モジュールを保護物質で表面処理することにより、又は電子モジュールの第1面及び/又は第2面に追加の導電パターンを形成することにより、段階Jの後に処理手順を続行することもできる。
図11
図11は、多層化した電子モジュールを示しており、これは、互いの頂部に積層した3つの据付基部1と共に、コンポーネント6、並びに全部で6層の導電パターン層14及び19を具えている。据付基部1は中間層32により互いに取付けられる。中間層32は、据付基部1間に積層される、例えばプリプレグエポキシ層とすることができる。この後、接点部を形成するために、モジュールを貫通するホールを電子モジュールに穿孔する。接点部は、ホール内に成長させた導電層31により形成することができる。電子モジュールを貫通する導電層31により、据付基部1の多様な導電パターン層14及び19を互いに適切に接続して、全体的に多層化の機能を持たせることができる。
図11の例に基づいて、多数の種々の3次元回路構体を製造するために、本発明の方法を用いることもできることは明らかである。この方法を用いて、例えば幾つかの記憶回路を互いの頂部に重ねて、幾つかの記憶回路を具えるパッケージを形成し、このパッケージ内で記憶回路を互いに接続して、全体としてひとつの機能を持たせるようにすることができる。このようなパッケージは3次元マルチチップモジュールと称することができる。この種のモジュールでは、チップを自由に選択することができ、かつ選択した回路によって、種々のチップ間の接点部を容易に製造することができる。
多層化した電子モジュールのサブモジュール(コンポーネント6並びに導体14及び19を有する据付基部1)は、例えば上述の電子モジュール製造方法のひとつを用いて製造することができる。階層化した構体への接続をなすサブモジュールの幾つかは、目的に適した他の何らかの方法を用いることで容易に製造することができることは勿論である。
図1〜11の例は幾つかの実施可能な製造過程を示しており、これらにより本発明を実施することができる。しかしながら、本発明はこれまでに開示した方法のみに限定されるものではなく、本発明は、特許請求の範囲及びその均等の解釈の十分な範囲を考慮して、他の種々の処理工程及びその最終製品をも含むものである。本発明はまた、例により説明した構成及び方法のみに限定されるものでもなく、本発明を様々に適用して、上述の例とはかなり異なる広範な種々の電子モジュール及び回路板を製造し得ることは、当業者には明らかである。したがって、図示のコンポーネント及び配線は、あくまでも製造過程を例示したものに過ぎない。したがって、本発明による基本思想を逸脱することなく、上述の実施例を種々変更することができる。これらの変更とは、例えば種々の段階で説明した製造技術に関するもの、又は処理段階の相対的順序に関するものである。
本発明の方法により、回路板に接続するためのコンポーネントパッケージを製造することも可能である。このようなパッケージは、互いに電気的に接続される幾つかのコンポーネントも含み得る。
本発明の方法は、総体的な電子モジュールを製造するために用いることもできる。モジュールはまた回路板とすることもでき、この回路板の外側表面に、慣例の回路板に対する方法と同じ方法によりコンポーネントを取付けることができる。
本発明による電子モジュール製造方法の実施例における一製造段階を示す概略断面図である。 本発明による電子モジュール製造方法の実施例における次の製造段階を示す概略断面図である。 本発明による電子モジュール製造方法の実施例におけるさらに次の製造段階を示す概略断面図である。 本発明による電子モジュール製造方法の実施例におけるさらに次の製造段階を示す概略断面図である。 本発明による電子モジュール製造方法の実施例におけるさらに次の製造段階を示す概略断面図である。 本発明による電子モジュール製造方法の実施例におけるさらに次の製造段階を示す概略断面図である。 本発明による電子モジュール製造方法の実施例におけるさらに次の製造段階を示す概略断面図である。 本発明による電子モジュール製造方法の実施例におけるさらに次の製造段階を示す概略断面図である。 本発明による電子モジュール製造方法の実施例におけるさらに次の製造段階を示す概略断面図である。 本発明による電子モジュール製造方法の実施例におけるさらに次の製造段階を示す概略断面図である。 互いに積み重ねた据付基部を具えている本発明による電子モジュールの断面図である。

Claims (23)

  1. − 導電層を用立てるステップと、
    − 接点領域を有する接触表面を持つ、コンポーネントを用立てるステップと、
    − コンポーネントを、その接触表面の側から導電層の第1面に接着するステップと、
    − 導電層の第1面上に、導電層に接着したコンポーネントを包囲する絶縁材料層を形成するステップと、
    − コンポーネントの接点領域を導電層に電気的に接続するためのフィードスルーを形成するステップと、
    − 導電層から導電パターンを形成するステップと、
    を具えている電子モジュールの製造方法。
  2. 前記コンポーネントを接着する際に、
    − 導電層の表面上に接着層を塗布して、
    − コンポーネントの接触表面を接着層に押圧する、
    請求項1に記載の方法。
  3. 前記コンポーネントを接着する際に、
    − コンポーネントの接触表面上及び導電層の第1面上に、接着層を塗布して、
    − 接着層を互いに押圧する、
    請求項1に記載の方法。
  4. 少なくとも1つのコンポーネントを導電層に接着し、かつ導電層の表面領域に接着層を塗布する際に、導電層の表面が、コンポーネントの接続領域を除いて接着剤が実質上塗布されない、請求項2又は3に記載の方法。
  5. 前記コンポーネントを接着する際に、
    − コンポーネントの接触表面上に、接着層を塗布して、
    − コンポーネントの表面上の接着層を、導電層に押圧する、
    請求項1に記載の方法。
  6. − 前記コンポーネントの整列のために、導電層に少なくとも1つの整列マークを形成し、
    − コンポーネントを、少なくとも1つの整列マークに対して整列させて、導電層に接着する、
    請求項1〜5の何れか1項に記載の方法。
  7. 前記少なくとも1つの整列マークは、導電層を貫通する通し孔とする、請求項6に記載の方法。
  8. 前記導電パターンを、導電層から、この導電層の一部を部分的に除去することにより形成して、残存する材料が導電パターンを形成するようにする、請求項1〜7の何れか1項に記載の方法。
  9. フィードスルーを形成するために、コンポーネントの接点領域の位置にて、導電層及び接着層に開口を形成する、請求項1〜8の何れか1項に記載の方法。
  10. 導電層に支持層を取付け、かつ、この支持層を絶縁材料層の形成後であって導電パターンの形成前に除去する、請求項1〜9の何れか1項に記載の方法。
  11. 1つ又は複数のコンポーネント用の凹所又はキャビティを形成した絶縁材料層を導電層に取付けることにより、コンポーネントを包囲する絶縁材料層を形成する、請求項1〜10の何れか1項に記載の方法。
  12. 導電層に取付けた第1の絶縁材料層の表面に、一体化されかつコンポーネントを覆う第2の絶縁材料層を取付ける、請求項11に記載の方法。
  13. 第2の導電パターン層を、絶縁材料層の反対側の表面上に形成する、請求項1〜12の何れか1項に記載の方法。
  14. 回路板構体に接続されない別個のコンポーネントを導電層に接着する、請求項1〜13の何れか1項に記載の方法。
  15. 1つ以上のコンポーネントを、対応する方法で電子モジュールに埋め込む、請求項1〜14の何れか1項に記載の方法。
  16. 総体的な機能を実現するために、基部に埋め込んだコンポーネントを互いに電気的に接続する、請求項15に記載の方法。
  17. 第1のモジュールを、少なくとも1つの第2のモジュールと共に形成し、かつ形成したモジュールは互いに他の頂部に取付けて、これらのモジュールを相対的に整列させる、請求項1〜16の何れか1項に記載の方法。
  18. 各モジュールの電子回路を互いに接続して総体的な機能を実現するために、互いに頂部に取付けたモジュールを経てフィードスルー用のホールを形成し、かつこうして形成したホール内に導電層を形成する、請求項17に記載の方法。
  19. − 第1面及び第2面を有する絶縁材料層と、
    − 絶縁材料層において、第1面上で開口している少なくとも1つのホール又は凹所と、
    − 少なくとも1つのホール又は凹所内部の少なくとも1つのコンポーネントであって、当該コンポーネントが、コンポーネントの、絶縁材料層の第1面に面する側にて接点領域を具え、かつ接点領域が、絶縁材料層の第1面のレベルから離れて位置付けられるように配置したコンポーネントと、
    − 絶縁材料層の第1面上に亘り、かつ絶縁材料層における少なくとも1つのホール又は凹所の頂部及びコンポーネントの接点領域の位置にて延在する導電パターン層と、
    − 絶縁材料層のホール又は凹所にて、コンポーネントと導電層との間における硬化接着層と、
    − 導電パターン層とコンポーネントの接点領域との間を電気的に接続するための、接着層を貫通して形成した導電材料部と、
    を具える電子モジュール。
  20. 絶縁材料層の第1面と第2面との間の方向における、コンポーネントの厚さを絶縁材料層の厚さよりも薄くした、請求項19に記載の電子モジュール。
  21. 前記導電パターン層をほぼ平坦にして、絶縁材料層及び絶縁材料層内のコンポーネント用のホール又は凹所に対向している導電パターン層の表面を、全体的に絶縁材料層の第1面とほぼ同じレベルにした、請求項19又は20に記載の電子モジュール。
  22. 絶縁材料層の第2面上に亘る、第2の導電パターン層を具えている、請求項19〜21の何れか1項に記載の電子モジュール。
  23. 導電パターンにより互いに電気的に接続した幾つかのコンポーネントを含み、これらコンポーネントが総体的な機能を実現するようにした、請求項19〜22の何れか1項に記載の電子モジュール。

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012044134A (ja) * 2010-08-18 2012-03-01 Samsung Electro-Mechanics Co Ltd 埋め込み回路基板の製造方法
JP2012507154A (ja) * 2008-10-30 2012-03-22 アーテー・ウント・エス・オーストリア・テヒノロギー・ウント・ジュステームテッヒニク・アクチェンゲゼルシャフト 電子構成部品をプリント回路基板に組み込むための方法
WO2012164719A1 (ja) * 2011-06-02 2012-12-06 株式会社メイコー 部品内蔵基板及びその製造方法
WO2012164720A1 (ja) * 2011-06-02 2012-12-06 株式会社メイコー 部品内蔵基板及びその製造方法
WO2014041628A1 (ja) * 2012-09-12 2014-03-20 株式会社メイコー 部品内蔵基板及びその製造方法
WO2018116799A1 (ja) * 2016-12-21 2018-06-28 株式会社村田製作所 電子部品内蔵基板の製造方法、電子部品内蔵基板、電子部品装置及び通信モジュール
JP2018523310A (ja) * 2015-07-28 2018-08-16 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH 構成素子の製造方法および構成素子

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8704359B2 (en) 2003-04-01 2014-04-22 Ge Embedded Electronics Oy Method for manufacturing an electronic module and an electronic module
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI20040592A (fi) 2004-04-27 2005-10-28 Imbera Electronics Oy Lämmön johtaminen upotetusta komponentista
FI20041680A (fi) 2004-04-27 2005-10-28 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
US7441329B2 (en) * 2004-06-07 2008-10-28 Subtron Technology Co. Ltd. Fabrication process circuit board with embedded passive component
FI117814B (fi) 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US8487194B2 (en) * 2004-08-05 2013-07-16 Imbera Electronics Oy Circuit board including an embedded component
FI117812B (fi) * 2004-08-05 2007-02-28 Imbera Electronics Oy Komponentin sisältävän kerroksen valmistaminen
FI117369B (fi) 2004-11-26 2006-09-15 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI20041525A (fi) * 2004-11-26 2006-03-17 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
JP2008544512A (ja) 2005-06-16 2008-12-04 イムベラ エレクトロニクス オサケユキチュア 回路基板構造体およびその製造方法
FI122128B (fi) 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
FI119714B (fi) * 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
FI20060256L (fi) 2006-03-17 2006-03-20 Imbera Electronics Oy Piirilevyn valmistaminen ja komponentin sisältävä piirilevy
KR20080058987A (ko) * 2006-12-23 2008-06-26 엘지이노텍 주식회사 반도체 패키지 및 그 제조방법
WO2008078899A1 (en) * 2006-12-23 2008-07-03 Lg Innotek Co., Ltd Semiconductor package and manufacturing method thereof
US20080192446A1 (en) 2007-02-09 2008-08-14 Johannes Hankofer Protection For Circuit Boards
US8522051B2 (en) * 2007-05-07 2013-08-27 Infineon Technologies Ag Protection for circuit boards
KR20100016327A (ko) * 2007-05-08 2010-02-12 오컴 포트폴리오 엘엘씨 무솔더 전자 어셈블리 및 그 제조 방법
US7926173B2 (en) 2007-07-05 2011-04-19 Occam Portfolio Llc Method of making a circuit assembly
WO2009001621A1 (ja) * 2007-06-26 2008-12-31 Murata Manufacturing Co., Ltd. 部品内蔵基板の製造方法
US8300425B2 (en) * 2007-07-31 2012-10-30 Occam Portfolio Llc Electronic assemblies without solder having overlapping components
US20090035454A1 (en) * 2007-07-31 2009-02-05 Occam Portfolio Llc Assembly of Encapsulated Electronic Components to a Printed Circuit Board
US8024858B2 (en) 2008-02-14 2011-09-27 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component
US7935893B2 (en) 2008-02-14 2011-05-03 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component
JP2009218545A (ja) 2008-03-12 2009-09-24 Ibiden Co Ltd 多層プリント配線板及びその製造方法
JP2009231818A (ja) 2008-03-21 2009-10-08 Ibiden Co Ltd 多層プリント配線板及びその製造方法
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
JPWO2009147936A1 (ja) 2008-06-02 2011-10-27 イビデン株式会社 多層プリント配線板の製造方法
KR100997793B1 (ko) 2008-09-01 2010-12-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
KR101013994B1 (ko) 2008-10-15 2011-02-14 삼성전기주식회사 전자 소자 내장 인쇄회로기판 및 그 제조 방법
KR101048515B1 (ko) * 2008-10-15 2011-07-12 삼성전기주식회사 전자 소자 내장 인쇄회로기판 및 그 제조 방법
DE102008043122A1 (de) * 2008-10-23 2010-04-29 Robert Bosch Gmbh Elektrische Schaltungsanordnung sowie Verfahren zum Herstellen einer elektrischen Schaltungsanordnung
KR20100048610A (ko) * 2008-10-31 2010-05-11 삼성전자주식회사 반도체 패키지 및 그 형성 방법
KR100999539B1 (ko) 2008-11-04 2010-12-08 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
KR100972050B1 (ko) 2008-11-07 2010-07-23 삼성전기주식회사 전자 소자 내장 인쇄회로기판 및 그 제조 방법
KR101047484B1 (ko) * 2008-11-07 2011-07-08 삼성전기주식회사 전자 소자 내장 인쇄회로기판 및 그 제조 방법
KR100972051B1 (ko) 2008-11-07 2010-07-23 삼성전기주식회사 전자 소자 내장 인쇄회로기판 및 그 제조 방법
KR100986831B1 (ko) 2008-11-07 2010-10-12 삼성전기주식회사 전자 소자 내장 인쇄회로기판 및 그 제조 방법
JP5161732B2 (ja) * 2008-11-11 2013-03-13 新光電気工業株式会社 半導体装置の製造方法
US8124449B2 (en) 2008-12-02 2012-02-28 Infineon Technologies Ag Device including a semiconductor chip and metal foils
FI122216B (fi) 2009-01-05 2011-10-14 Imbera Electronics Oy Rigid-flex moduuli
FI20095110A0 (fi) 2009-02-06 2009-02-06 Imbera Electronics Oy Elektroniikkamoduuli, jossa on EMI-suoja
KR101084910B1 (ko) * 2009-10-12 2011-11-17 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR101104210B1 (ko) * 2010-03-05 2012-01-10 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
US8735735B2 (en) 2010-07-23 2014-05-27 Ge Embedded Electronics Oy Electronic module with embedded jumper conductor
AT13055U1 (de) * 2011-01-26 2013-05-15 Austria Tech & System Tech Verfahren zur integration eines elektronischen bauteils in eine leiterplatte oder ein leiterplatten-zwischenprodukt sowie leiterplatte oder leiterplatten-zwischenprodukt
US8923008B2 (en) 2011-03-08 2014-12-30 Ibiden Co., Ltd. Circuit board and method for manufacturing circuit board
KR101216414B1 (ko) 2011-06-30 2012-12-28 아페리오(주) 인쇄회로기판의 제조방법
JP2013211519A (ja) * 2012-02-29 2013-10-10 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
US8860202B2 (en) * 2012-08-29 2014-10-14 Macronix International Co., Ltd. Chip stack structure and manufacturing method thereof
US20150041993A1 (en) * 2013-08-06 2015-02-12 Infineon Technologies Ag Method for manufacturing a chip arrangement, and a chip arrangement
US9941229B2 (en) * 2013-10-31 2018-04-10 Infineon Technologies Ag Device including semiconductor chips and method for producing such device
EP3075006A1 (de) 2013-11-27 2016-10-05 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Leiterplattenstruktur
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
US11523520B2 (en) * 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
GB2524791B (en) * 2014-04-02 2018-10-03 At & S Austria Tech & Systemtechnik Ag Placement of component in circuit board intermediate product by flowable adhesive layer on carrier substrate
KR101630435B1 (ko) * 2014-04-21 2016-06-15 주식회사 심텍 임베디드 인쇄회로기판 및 그 제조 방법
KR101640751B1 (ko) 2014-09-05 2016-07-20 대덕전자 주식회사 인쇄회로기판 및 제조방법
US9721799B2 (en) 2014-11-07 2017-08-01 Advanced Semiconductor Engineering, Inc. Semiconductor package with reduced via hole width and reduced pad patch and manufacturing method thereof
US10079156B2 (en) 2014-11-07 2018-09-18 Advanced Semiconductor Engineering, Inc. Semiconductor package including dielectric layers defining via holes extending to component pads
US9420695B2 (en) 2014-11-19 2016-08-16 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor process
US9426891B2 (en) * 2014-11-21 2016-08-23 Advanced Semiconductor Engineering, Inc. Circuit board with embedded passive component and manufacturing method thereof
DE102016219116A1 (de) * 2016-09-30 2018-04-05 Robert Bosch Gmbh Verfahren zum Herstellen einer elektronischen Baugruppe und elektronische Baugruppe, insbesondere für ein Getriebesteuermodul
US10057989B1 (en) * 2017-04-10 2018-08-21 Tactotek Oy Multilayer structure and related method of manufacture for electronics
TWI771610B (zh) * 2019-09-02 2022-07-21 矽品精密工業股份有限公司 電子封裝件及其承載結構與製法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
DE3248385A1 (de) * 1982-12-28 1984-06-28 GAO Gesellschaft für Automation und Organisation mbH, 8000 München Ausweiskarte mit integriertem schaltkreis
JPS6079770U (ja) 1983-11-07 1985-06-03 関西日本電気株式会社 積層型ハイブリツドic
FR2599893B1 (fr) * 1986-05-23 1996-08-02 Ricoh Kk Procede de montage d'un module electronique sur un substrat et carte a circuit integre
JPH0744320B2 (ja) * 1989-10-20 1995-05-15 松下電器産業株式会社 樹脂回路基板及びその製造方法
US5355102A (en) * 1990-04-05 1994-10-11 General Electric Company HDI impedance matched microwave circuit assembly
JP3094481B2 (ja) 1991-03-13 2000-10-03 松下電器産業株式会社 電子回路装置とその製造方法
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5306670A (en) * 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
US5353195A (en) * 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
US5552633A (en) * 1995-06-06 1996-09-03 Martin Marietta Corporation Three-dimensional multimodule HDI arrays with heat spreading
JP2830812B2 (ja) * 1995-12-27 1998-12-02 日本電気株式会社 多層プリント配線板の製造方法
MY125599A (en) * 1996-12-19 2006-08-30 Ibiden Co Ltd Printed circuit boards and method of producing the same
JPH10223800A (ja) * 1997-02-12 1998-08-21 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
JP2000311229A (ja) 1999-04-27 2000-11-07 Hitachi Ltd Icカード及びその製造方法
JP2001053447A (ja) 1999-08-05 2001-02-23 Iwaki Denshi Kk 部品内蔵型多層配線基板およびその製造方法
DE19940480C2 (de) * 1999-08-26 2001-06-13 Orga Kartensysteme Gmbh Leiterbahnträgerschicht zur Einlaminierung in eine Chipkarte, Chipkarte mit einer Leiterbahnträgerschicht und Verfahren zur Herstellung einer Chipkarte
US6284564B1 (en) * 1999-09-20 2001-09-04 Lockheed Martin Corp. HDI chip attachment method for reduced processing
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
JP3451373B2 (ja) * 1999-11-24 2003-09-29 オムロン株式会社 電磁波読み取り可能なデータキャリアの製造方法
US6475877B1 (en) * 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
US6396148B1 (en) * 2000-02-10 2002-05-28 Epic Technologies, Inc. Electroless metal connection structures and methods
US6713859B1 (en) * 2000-09-13 2004-03-30 Intel Corporation Direct build-up layer on an encapsulated die package having a moisture barrier structure
US6489185B1 (en) * 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
US6876072B1 (en) 2000-10-13 2005-04-05 Bridge Semiconductor Corporation Semiconductor chip assembly with chip in substrate cavity
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
JP2003037205A (ja) 2001-07-23 2003-02-07 Sony Corp Icチップ内蔵多層基板及びその製造方法
FI115285B (fi) * 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
US6701614B2 (en) * 2002-02-15 2004-03-09 Advanced Semiconductor Engineering Inc. Method for making a build-up package of a semiconductor
JP2003249763A (ja) * 2002-02-25 2003-09-05 Fujitsu Ltd 多層配線基板及びその製造方法
WO2003083543A1 (fr) * 2002-04-01 2003-10-09 Ibiden Co., Ltd. Substrat support de puce a circuit integre, procede de fabrication de substrat support de puce a circuit integre, dispositif de communication optique et procede de fabrication de dispositif de communication optique
US6876082B2 (en) * 2002-08-08 2005-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Refractory metal nitride barrier layer with gradient nitrogen concentration
FI20031341A (fi) * 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
JP2006216711A (ja) * 2005-02-02 2006-08-17 Ibiden Co Ltd 多層プリント配線板

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012507154A (ja) * 2008-10-30 2012-03-22 アーテー・ウント・エス・オーストリア・テヒノロギー・ウント・ジュステームテッヒニク・アクチェンゲゼルシャフト 電子構成部品をプリント回路基板に組み込むための方法
US8914974B2 (en) 2008-10-30 2014-12-23 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Method for integrating an electronic component into a printed circuit board
JP2012044134A (ja) * 2010-08-18 2012-03-01 Samsung Electro-Mechanics Co Ltd 埋め込み回路基板の製造方法
WO2012164719A1 (ja) * 2011-06-02 2012-12-06 株式会社メイコー 部品内蔵基板及びその製造方法
WO2012164720A1 (ja) * 2011-06-02 2012-12-06 株式会社メイコー 部品内蔵基板及びその製造方法
WO2014041628A1 (ja) * 2012-09-12 2014-03-20 株式会社メイコー 部品内蔵基板及びその製造方法
JP2018523310A (ja) * 2015-07-28 2018-08-16 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングOsram Opto Semiconductors GmbH 構成素子の製造方法および構成素子
US10903406B2 (en) 2015-07-28 2021-01-26 Osram Oled Gmbh Housing comprising a semiconductor body and a method for producing a housing with a semiconductor body
WO2018116799A1 (ja) * 2016-12-21 2018-06-28 株式会社村田製作所 電子部品内蔵基板の製造方法、電子部品内蔵基板、電子部品装置及び通信モジュール
JPWO2018116799A1 (ja) * 2016-12-21 2019-10-24 株式会社村田製作所 電子部品内蔵基板の製造方法、電子部品内蔵基板、電子部品装置及び通信モジュール
US11183453B2 (en) 2016-12-21 2021-11-23 Murata Manufacturing Co., Ltd. Electronic-component-embedded substrate having a wiring line with a roughened surface, electronic component device, and communication module

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