KR101013994B1 - 전자 소자 내장 인쇄회로기판 및 그 제조 방법 - Google Patents

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Abstract

전자 소자 내장 인쇄회로기판 및 그 제조 방법이 개시된다. 전자 소자가 내장된 인쇄회로기판을 제조하는 방법으로서, 금속박(metal foil)의 일면에 제1 회로 패턴을 형성하는 단계, 금속박의 일면과 전자 소자의 전극 사이에 접속 수지층을 개재하여 금속박의 일면에 전자 소자를 적층하는 단계, 절연층에 전자 소자를 매립하는 단계, 및 금속박의 일부를 제거하여, 접속 수지층을 통해 전극과 전기적으로 연결되는 제2 회로 패턴을 형성하는 단계를 포함하는 전자 소자 내장 인쇄회로기판 제조 방법이 제공된다. 이와 같은 본 발명에 따르면, 미세한 전극 피치를 갖는 전자 소자가 내장될 수 있다. 또한, 제조 비용을 절감할 수 있다.
전자 소자, 내장, 인쇄회로기판

Description

전자 소자 내장 인쇄회로기판 및 그 제조 방법{Printed circuit board having embedded electronic component and method of manufacturing the same}
본 발명은 전자 소자 내장 인쇄회로기판 및 그 제조 방법에 관한 것이다.
전자 산업의 발달에 따라, 전자 부품의 고기능화, 소형화에 대한 요구가 증가되고 있고, 이와 함께, 전자 소자가 실장된 인쇄회로기판의 박형화가 요구되고 있다.
이에 인쇄회로기판의 표면에 전자 소자를 실장하는 기존의 표면 실장식(SMT, Surface Mount Technology)과는 다른 새로운 방식의 전자 소자 실장 방식이 대두되고 있다.
즉, 인쇄회로기판의 내부에, 반도체 칩과 같은 능동 부품이나 캐패시터(capacitor)와 같은 수동 부품을 매립시켜 부품의 고밀도화 및 신뢰성 향상을 추구하는 전자 소자(능동 및 수동 소자) 내장 인쇄회로기판에 대한 연구가 진행되고 있는 것이다.
그러나, 종래 기술에 따른 전자 소자 내장 인쇄회로기판의 경우, 전자 소자 의 전극을 외부와 전기적으로 연결하기 위한 비아홀 가공 공정 등이 수반되어, 미세한 전극 피치를 가지는 전자 소자에는 적용되기 어려운 문제가 있었다.
본 발명은, 미세한 전극 피치를 갖는 전자 소자가 내장될 수 있는 전자 소자 내장 인쇄회로기판 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 전자 소자가 내장된 인쇄회로기판을 제조하는 방법으로서, 금속박(metal foil)의 일면에 제1 회로 패턴을 형성하는 단계, 금속박의 일면과 전자 소자의 전극 사이에 접속 수지층을 개재하여 금속박의 일면에 전자 소자를 적층하는 단계, 절연층에 전자 소자를 매립하는 단계, 및 금속박의 일부를 제거하여, 접속 수지층을 통해 전극과 전기적으로 연결되는 제2 회로 패턴을 형성하는 단계를 포함하는 전자 소자 내장 인쇄회로기판 제조 방법이 제공된다.
이 때, 전자 소자를 매립하는 단계는, 전자 소자가 적층된 금속박을 절연층으로 가압하여, 절연층에 전자 소자 및 제1 회로 패턴을 매립하는 단계를 포함할 수 있다.
또한, 접속 수지층은, 이방성 전도 필름(anisotropic conductive film, ACF), 이방성 전도 페이스트(anisotropic conductive paste, ACP), 비전도성 필름(non conductive film, NCF) 및 비전도성 페이스트(non conductive paste, NCP) 중 적어도 어느 하나를 포함할 수 있다.
한편, 금속박은 한 쌍이고, 전자 소자는 복수개이며, 전자 소자를 적층하는 단계는, 금속박 중 어느 하나의 일면에 전자 소자의 일부를 적층하고, 금속박 중 다른 하나의 일면에 전자 소자의 다른 일부를 적층하는 단계이고, 전자 소자를 매립하는 단계는, 전자 소자의 일부를 전자 소자의 다른 일부와 전극이 반대 방향을 향하도록 배치하여 수행될 수 있다.
또한, 본 발명의 다른 측면에 따르면, 절연층, 절연층에 매립되는 제1 회로 패턴, 전극이 절연층의 제1 회로 패턴이 매립된 면을 향하도록 절연층에 매립되는 전자 소자, 전극을 커버하도록 전자 소자에 형성되는 접속 수지층, 및 절연층에 접속 수지층과 접하도록 형성되어, 접속 수지층을 통해 전극과 전기적으로 연결되는 제2 회로 패턴을 포함하는 전자 소자 내장 인쇄회로기판이 제공된다.
이 때, 제1 회로 패턴은, 절연층 중 전자 소자가 매립되는 영역 이외의 영역에 매립될 수 있다.
또한, 접속 수지층은, 이방성 전도 필름(anisotropic conductive film, ACF), 이방성 전도 페이스트(anisotropic conductive paste, ACP), 비전도성 필름(non conductive film, NCF) 및 비전도성 페이스트(non conductive paste, NCP) 중 적어도 어느 하나를 포함할 수 있다.
그리고, 전자 소자는 복수개이고, 전자 소자의 일부는, 전자 소자의 다른 일부와 전극이 반대 방향을 향하도록 배치될 수 있다.
본 발명의 실시예에 따르면, 미세한 전극 피치를 갖는 전자 소자가 내장될 수 있다. 또한, 제조 비용을 절감할 수 있다.
본 발명에 따른 전자 소자 내장 인쇄회로기판 및 그 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 적층이라 함은, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
도 1은 본 발명의 일 측면에 따른 전자 소자 내장 인쇄회로기판(100) 제조 방법의 일 실시예를 나타낸 순서도이다.
본 실시예에 따르면, 도 1에 도시된 바와 같이, 전자 소자(140)가 내장된 인쇄회로기판을 제조하는 방법으로서, 금속박(metal foil, 110)의 일면에 제1 회로 패턴(120)을 형성하는 단계(S110), 금속박(110)의 일면과 전자 소자(140)의 전극(142) 사이에 접속 수지층(130)을 개재하여 금속박(110)의 일면에 전자 소자(140)를 적층하는 단계(S120), 절연층(150)에 전자 소자(140)를 매립하는 단 계(S130), 및 금속박(110)의 일부를 제거하여, 접속 수지층(130)을 통해 전극(142)과 전기적으로 연결되는 제2 회로 패턴(160)을 형성하는 단계(S140)를 포함하는 전자 소자 내장 인쇄회로기판(100) 제조 방법이 제시된다.
이와 같은 본 실시예에 따르면, 금속박(110)에 제1 회로 패턴(120)을 형성하고, 이 금속박(110)을 에칭하여 제2 회로 패턴(160)을 형성하는 2 단계의 공정을 통해, 전체 회로 패턴을 보다 미세하게 형성하고, 전자 소자(140)가 금속박(110)에 적층된 후 금속박(110)의 일부를 제거하여 제2 회로 패턴(160)을 형성함으로써, 전자 소자 내장 인쇄회로기판(100)에 있어서, 전자 소자(140) 전극(142)의 피치(pitch)를 보다 미세하게 구현할 수 있다. 또한, 제조 공정에 있어 캐리어를 사용하지 않으므로, 제조 비용을 절감할 수 있다.
이하, 도 1 내지 도 9를 참조하여, 본 실시예의 각 공정에 대하여 보다 상세히 설명하도록 한다.
도 2 내지 도 6은 본 발명의 일 측면에 따른 전자 소자 내장 인쇄회로기판(100) 제조 방법 일 실시예의 각 공정을 나타낸 단면도이다.
먼저, 도 2에 도시된 바와 같이, 금속박(110)의 일면에 제1 회로 패턴(120)을 형성한다(S110). 예를 들어, 에디티브(additive) 공정을 이용하여 제1 회로 패턴(120)을 형성하는 공정으로, 이 제1 회로 패턴(120)은 이 후 절연층(150)에 전자 소자(140)를 매립하는 공정을 통해 절연층(150)으로 매립된다.
다음으로, 도 3에 도시된 바와 같이, 금속박(110)의 일면과 전자 소자(140)의 전극(142) 사이에 접속 수지층(130)을 개재하여 금속박(110)의 일면에 전자 소자(140)를 적층한다(S120).
이와 같은 접속 수지층(130)은, 예를 들어, 이방성 전도 필름(anisotropic conductive film, ACF), 이방성 전도 페이스트(anisotropic conductive paste, ACP), 비전도성 필름(non conductive film, NCF), 비전도성 페이스트(non conductive paste, NCP) 또는 이들 간의 2 이상의 조합으로 이루어질 수 있다.
이와 같이, 전자 소자(140)의 전극(142)과 금속박(110) 일면 사이에 접속 수지층(130)을 개재함으로써, 전자 소자(140)의 전극(142)과 이 후 금속박(110)의 에칭에 의해 형성될 제2 회로 패턴(160)은, 이러한 접속 수지층(130)에 의하여 보다 효과적으로 전기적으로 연결될 수 있다.
그리고, 에칭 등에 의해 형성되어 표면 거칠기가 증가된 회로 패턴을 접속 수지층(130)에 접합하는 것이 아니라, 패터닝(patterning)되지 않아 표면 거칠기가 작은 금속박(110)을 접속 수지층(130)에 먼저 접합시키고, 이 후 금속박(110)을 에칭하여 제2 회로 패턴(160)을 형성함으로써, 전극(142)과 제2 회로 패턴(160) 간의 접속 효율이 향상될 수 있다.
한편, 금속박(110)은 한 쌍이고, 전자 소자(140)는 복수개일 수 있으므로, 금속박(110) 중 어느 하나의 일면에는 전자 소자(140)의 일부를 적층하고, 금속박(110) 중 다른 하나의 일면에는 전자 소자(140)의 다른 일부를 적층할 수 있다. 즉, 도 3에 도시된 바와 같은 금속박(110)에 전자 소자(140)를 적층하는 공정을 다 수 수행하는 것이다.
이에 따라, 이 후 공정에서 전자 소자(140)의 일부 및 다른 일부를 절연층(150)의 양면으로 각각 가압하여 복수의 전자 소자(140)를 일괄적으로 절연층(150)에 매립할 수 있다.
다음으로, 도 4에 도시된 바와 같이, 절연층(150)에 전자 소자(140)를 매립한다(S130). 본 공정은, 상술한 공정에 의하여 전자 소자(140)가 적층된 금속박(110)을 절연층(150)으로 가압하여, 절연층(150)에 전자 소자(140)와 함께 제1 회로 패턴(120)을 매립함으로써, 수행될 수 있다.
이 경우, 본 공정은, 도 4에 도시된 바와 같이, 전자 소자(140)의 일부를 전자 소자(140)의 다른 일부와 전극(142)이 반대 방향을 향하도록 배치하여 수행될 수 있다. 즉, 상술한 바와 같이, 한 쌍의 금속박(110)의 각 일면에 복수의 전자 소자(140)를 나누어 각각 적층하고, 이들 복수의 전자 소자(140)가 절연층(150)의 양면에 각각 매립되도록 한 쌍의 금속박(110)을 절연층(150)의 양면으로 각각 가압하는 것이다.
본 실시예에 따르면, 상술한 바와 같이, 제1 회로 패턴(120)의 형성, 및 전자 소자(140)의 매립 공정에 있어, 캐리어를 사용하지 않음으로써, 제조 비용을 절감하고, 제조 공정을 단순화할 수 있다.
본 실시예의 경우, 도 3 및 도 4에 도시된 바와 같이, 한 쌍의 금속박(110) 에 복수의 전자 소자(140)를 나누어 적층한 후, 이 금속박(110)을 절연층(150)의 양면으로 가압하여 전자 소자(140) 및 제1 회로 패턴(120)을 절연층(150) 내에 매립하는 경우를 일 예로 제시하였으나, 이 외에도 다양한 변형예가 수행될 수 있으며, 그 중 하나의 변형예가 도 7 내지 도 9에 도시되어 있다.
도 7 내지 도 9는 본 발명의 일 측면에 따른 전자 소자 내장 인쇄회로기판(100) 제조 방법 일 실시예의 일부 변형된 공정을 나타낸 단면도이다.
먼저, 도 7에 도시된 바와 같이, 한 쌍의 금속박(110) 중 어느 하나의 일면에, 복수의 전자 소자(140)의 일부를, 접속 수지층(130)을 개재하여 전극(142)이 금속박(110) 일면을 향하도록 적층하고, 복수의 전자 소자(140)의 다른 일부를, 접착층(145)을 개재하여 전극(142)이 형성되지 않은 면이 시드층을 향하도록 적층한다.
이 후, 도 8에 도시된 바와 같이, 복수의 전자 소자(140)를 절연층(150)에 매립하고, 도 9에 도시된 바와 같이, 한 쌍의 금속박(110) 중 다른 하나의 일면에, 복수의 전자 소자(140)의 다른 일부를, 접속 수지층(130)을 개재하여 전극(142)이 금속박(110) 일면을 향하도록 적층함으로써, 한 쌍의 금속박(110) 중 다른 하나를 절연층(150)에 적층한다.
즉, 도 7 내지 도 9에 도시된 바와 같이, 복수의 전자 소자(140)를 절연층(150)에 매립하는 공정이, 전극(142)과 금속박(110) 사이에 접속 수지층(130)을 개재하여 전자 소자(140)를 한 쌍의 금속박(110)에 나누어 각각 적층하는 공정 중에 진행될 수도 있는 것이다.
다음으로, 도 5 및 도 6에 도시된 바와 같이, 금속박(110)의 일부를 제거하여, 접속 수지층(130)을 통해 전극(142)과 전기적으로 연결되는 제2 회로 패턴(160)을 형성한다(S140). 즉, 서브트랙티브(subtractive) 공정을 통하여 금속박(110)의 일부를 제거하여 제2 회로 패턴(160)을 형성할 수 있으며, 이는 다음과 같이 나누어 설명할 수 있다.
우선, 도 5에 도시된 바와 같이, 금속박(110)의 타면 상에 에칭 레지스트층(155)을 형성하고, 포토리소그래피(photo-lithography) 공정에 의해, 이 에칭 레지스트층(155) 중 회로 패턴과 상응하는 영역을 제외한 나머지를 제거함으로써, 금속박(110) 중, 전자 소자(140)의 전극(142)을 커버하는 부분을 포함한 일부분을 제외하고 노출시킨다.
이어서, 도 6에 도시된 바와 같이, 에칭에 의하여 제2 회로 패턴(160)을 형성한다. 이에 따라, 절연층(150)에 매립된 제1 회로 패턴(120) 및 제2 회로 패턴(160)만이 잔존하게 된다. 즉, 절연층(150)에는 전자 소자(140)의 전극(142)과 접속 수지층(130)을 통해 전기적으로 연결되는 제2 회로 패턴(160)이 형성된다.
이와 같이, 전체 회로 패턴 중, 제1 회로 패턴(120)을 금속박(110)에 형성한 후 절연층(150)에 매립시키고, 금속박(110)의 일부를 제거하여 절연층(150)의 표면에 제2 회로 패턴(160)을 형성함으로써, 단일 공정에서 회로 패턴을 형성하는 경우에 비하여, 보다 미세하게 회로 패턴을 형성할 수 있으므로, 결과적으로, 전자 소자(140)의 전극(142)이 미세한 피치를 가지고 있는 경우에도, 전자 소자(140)를 보 다 정밀하고 효과적으로 절연층(150) 내에 내장할 수 있다.
다음으로, 본 발명의 다른 측면에 따른 전자 소자 내장 인쇄회로기판(200)의 일 실시예에 대하여 설명하도록 한다.
도 10은 본 발명의 다른 측면에 따른 전자 소자 내장 인쇄회로기판(200)의 일 실시예를 나타낸 단면도이다.
본 실시예에 따르면, 도 10에 도시된 바와 같이, 절연층(250), 절연층(250)에 매립되는 제1 회로 패턴(220), 전극(142)이 절연층(250)의 제1 회로 패턴(220)이 매립된 면을 향하도록 절연층(250)에 매립되는 전자 소자(240), 전극(142)을 커버하도록 전자 소자(240)에 형성되는 접속 수지층(230), 및 절연층(250)에 접속 수지층(230)과 접하도록 형성되어, 접속 수지층(230)을 통해 전극(142)과 전기적으로 연결되는 제2 회로 패턴(260)을 포함하는 전자 소자 내장 인쇄회로기판(200)이 제시된다.
이와 같은 본 실시예에 따르면, 전체 회로 패턴 중 제1 회로 패턴(220)은 절연층(250)에 매립되고, 제2 회로 패턴(260)은 표면에 돌출되도록 서로 별개의 공정에 의해 형성되어, 전체 회로 패턴이 미세하게 형성됨으로써, 전극(142) 피치가 미세한 전자 소자(240)의 경우에도 효과적으로 적용될 수 있다.
이하, 도 10을 참조하여 본 실시예의 각 구성에 대하여 보다 상세히 설명하도록 한다.
제1 회로 패턴(220)은, 절연층(250)에 매립된다. 이 때, 제1 회로 패턴(220)은, 절연층(250) 중 전자 소자(240)가 매립되는 영역 이외의 영역에 매립된다. 즉, 제1 회로 패턴(220)은, 절연층(250)의 전자 소자(240)가 매립되지 않는 영역, 즉, 절연층(250) 중, 전자 소자(240)가 매립되는 영역 사이의 잔여 공간의 표면에 매립된다.
이와 같이, 절연층(250) 중, 전자 소자(240)의 사이의 잔여 영역에 제1 회로 패턴(220)을 형성함으로써, 전자 소자 내장 인쇄회로기판(200)을 소형화할 수 있고, 전체 회로 패턴이 보다 미세화될 수 있다.
이러한 제1 회로 패턴(220)은 금속박의 일면에 예를 들어, 에디티브 방식에 의하여 형성한 후, 절연층(250)에 매립함으로써 형성될 수 있으며, 이에 대하여는 전술한 제조 방법의 일 실시예에 설명한 바 있으므로, 이에 대한 상세한 설명은 생략하도록 한다.
전자 소자(240)는, 전극(242)이 절연층의(250)의 제1 회로 패턴(220)이 매립된 면을 향하도록 절연층(250)에 매립된다. 즉, 전술한 제조 방법의 일 실시예에서 설명한 바와 같이, 제1 회로 패턴(220)이 형성된 금속박의 일면에 전극(242)이 금속박을 향하도록 전자 소자(240)를 적층하므로, 전자 소자(240)의 전극(242)은 절연층(250)의 제1 회로 패턴(220)이 매립된 면을 향하게 되는 것이다.
이 때, 전자 소자(240)는 복수개이고, 전자 소자(240)의 일부는, 전자 소자(240)의 다른 일부와 전극(142)이 반대 방향을 향하도록 배치된다. 이와 같이, 복수의 전자 소자(240)가, 일부는 절연층(250)의 일면을 향하여, 다른 일부는 절연 층(250)의 타면을 향하여 배치됨으로써, 대칭 구조의 전자 소자 내장 인쇄회로기판(200)을 구현할 수 있다.
이러한 복수의 전자 소자(240)는 한 쌍의 금속박에 각각 나누어 적층한 후, 이 금속박을 절연층(250)의 양면으로 각각 가압하여 절연층(250) 내에 매립될 수 있다. 이에 대하여는 전술한 제조 방법의 일 실시예에 설명한 바 있으므로, 이에 대한 상세한 설명은 생략하도록 한다.
접속 수지층(230)은, 전자 소자(240)의 전극(142)을 커버하도록 전자 소자(240)에 형성된다. 이와 같은 접속 수지층(230)은, 예를 들어, 이방성 전도 필름(anisotropic conductive film, ACF), 이방성 전도 페이스트(anisotropic conductive paste, ACP), 비전도성 필름(non conductive film, NCF), 비전도성 페이스트(non conductive paste, NCP) 또는 이들 간의 2 이상의 조합으로 이루어질 수 있다.
이와 같이, 전자 소자(240)의 전극(142)을 커버하도록 전자 소자(240)에 접속 수지층(230)이 형성됨으로써, 전자 소자(240)의 전극(142)과 제2 회로 패턴(260)은, 이러한 접속 수지층(230)에 의하여 보다 효과적으로 전기적으로 연결될 수 있다.
한편, 제2 회로 패턴(260)은, 절연층(250)에 접속 수지층(230)과 접하도록 형성되어, 접속 수지층(230)을 통해 전극(142)과 전기적으로 연결된다. 즉, 절연층(250) 상에 형성되되, 일부가 접속 수지층(230)을 커버하며 직접 접하는 것이다.
이와 같이, 절연층(250)에 매립된 제1 회로 패턴(220)을 형성하는 공정과 별 개의 공정에 의하여 절연층(250)에 돌출된 제2 회로 패턴(260)을 형성함으로써, 전체 회로 패턴이 보다 미세하게 형성될 수 있으므로, 결과적으로 전자 소자(240)의 전극(142)이 미세한 피치를 가지는 경우에도, 보다 정밀하게 전자 소자(240)를 절연층(250) 내로 매립할 수 있다.
이러한 제2 회로 패턴(260)은, 전자 소자(240)의 전극(142)과 금속박 사이에 접속 수지층(230)을 개재하여, 제1 회로 패턴(220)이 형성된 금속박에 전자 소자(240)를 적층한 후, 이 금속박을 절연층(250)으로 가압하여 전자 소자(240) 및 제1 회로 패턴(220)을 절연층(250)에 매립하고, 금속박 중 일부를 제거함으로써, 형성될 수 있으며, 이에 대하여는 전술한 제조 방법의 일 실시예에 설명한 바 있으므로, 이에 대한 상세한 설명은 생략하도록 한다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
도 1은 본 발명의 일 측면에 따른 전자 소자 내장 인쇄회로기판 제조 방법의 일 실시예를 나타낸 순서도.
도 2 내지 도 6은 본 발명의 일 측면에 따른 전자 소자 내장 인쇄회로기판 제조 방법 일 실시예의 각 공정을 나타낸 단면도.
도 7 내지 도 9는 본 발명의 일 측면에 따른 전자 소자 내장 인쇄회로기판 제조 방법 일 실시예의 일부 변형된 공정을 나타낸 단면도.
도 10은 본 발명의 다른 측면에 따른 전자 소자 내장 인쇄회로기판의 일 실시예를 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100: 인쇄회로기판
110: 금속박(metal foil)
120: 제1 회로 패턴
130: 접속 수지층
140: 전자 소자(electronic component)
142: 전극
150: 절연층
160: 제2 회로 패턴

Claims (8)

  1. 전자 소자가 내장된 인쇄회로기판을 제조하는 방법으로서,
    금속박(metal foil)의 일면에 제1 회로 패턴을 형성하는 단계;
    상기 금속박의 일면과 상기 전자 소자의 전극 사이에 접속 수지층을 개재하여 상기 금속박의 일면에 상기 전자 소자를 적층하는 단계;
    절연층에 상기 전자 소자를 매립하는 단계; 및
    상기 금속박의 일부를 제거하여, 상기 접속 수지층을 통해 상기 전극과 전기적으로 연결되는 제2 회로 패턴을 형성하는 단계를 포함하는 전자 소자 내장 인쇄회로기판 제조 방법.
  2. 제1항에 있어서,
    상기 전자 소자를 매립하는 단계는,
    상기 전자 소자가 적층된 상기 금속박을 상기 절연층으로 가압하여, 상기 절연층에 상기 전자 소자 및 상기 제1 회로 패턴을 매립하는 단계를 포함하는 것을 특징으로 하는 전자 소자 내장 인쇄회로기판 제조 방법.
  3. 제1항에 있어서,
    상기 접속 수지층은, 이방성 전도 필름(anisotropic conductive film, ACF), 이방성 전도 페이스트(anisotropic conductive paste, ACP), 비전도성 필름(non conductive film, NCF) 및 비전도성 페이스트(non conductive paste, NCP)로 이루어지는 군에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 전자 소자 내장 인쇄회로기판 제조 방법.
  4. 제1항에 있어서,
    상기 금속박은 한 쌍이고, 상기 전자 소자는 복수개이며,
    상기 전자 소자를 적층하는 단계는,
    상기 금속박 중 어느 하나의 일면에 상기 전자 소자의 일부를 적층하고, 상기 금속박 중 다른 하나의 일면에 상기 전자 소자의 다른 일부를 적층하는 단계이고,
    상기 전자 소자를 매립하는 단계는,
    상기 전자 소자의 일부를 상기 전자 소자의 다른 일부와 전극이 반대 방향을 향하도록 배치하여 수행되는 것을 특징으로 하는 전자 소자 내장 인쇄회로기판 제조 방법.
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