KR101343296B1 - 전자부품 내장기판 제조방법 및 전자부품 내장기판 - Google Patents

전자부품 내장기판 제조방법 및 전자부품 내장기판 Download PDF

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Abstract

본 발명은 전자부품 내장기판 제조방법 및 전자부품 내장기판에 관한 것이다. 본 발명의 하나의 실시예에 따라, 코어기판을 관통하는 캐비티에 외부전극을 갖는 전자부품을 삽입하는 단계; 코어기판 상하부로 절연층을 적층시켜 전자부품이 내장된 적층체를 형성하는 단계; 전자부품의 외부전극을 노출시키며 적층체를 관통하는 관통홀을 형성하는 단계; 및 관통홀에 도전성 물질을 충전(充塡)시키는 단계;를 포함하는, 전자부품 내장기판 제조방법이 제안된다. 또한, 전자부품 내장기판이 제안된다.

Description

전자부품 내장기판 제조방법 및 전자부품 내장기판{METHOD FOR MANUFACTURING ELECTRIC COMPONENT AND ELECTRIC COMPONENT}
본 발명은 전자부품 내장기판 제조방법 및 전자부품 내장기판에 관한 것이다. 구체적으로는, 내장된 전자부품의 외부전극의 일부가 관통홀 내부로 노출되도록 하고 관통홀에 도전성 물질을 충전시켜 전자부품 내장기판을 형성하는 전자부품 내장기판 제조방법 및 전자부품 내장기판에 관한 것이다.
전자부품의 소형화, 고밀도화, 박형화에 따라 반도체 패키지 기판 또한 박형화, 고기능화에 대한 연구가 활발히 진행되고 있다. 전자제품의 고성능화 및 소형화에 맞추어, 소형화된 전자부품이 내장된 내장기판의 사용이 확대되고 있다.
예컨대, 현재 모바일 단말에 사용되는 기판에는 소형 MLCC가 내장되어 있고, 향후 소형화 추세에 따라, 더 작은 사이즈의 소형부품을 더 작은 캐비티 내에 내장시켜야 한다.
일반적으로, 전자부품이 내장된 내장기판에서는, 내장 부품의 외부전극과 기판 상의 회로패턴을 연결되는 비아홀이 외부전극 상에 안착되도록 제조하고 있다.그러나 전자제품의 소형화 및 고성능화가 진행될수록, 더 작은 사이즈의 전자부품을 작은 캐비티 공간 내에 실장시키고, 전자부품의 외부전극와 기판의 회로패턴을 연결하는데 있어서 비아홀을 외부전극 상에 정확하게 안착시키기 위한 얼라인의 정확도 문제가 중요해지고 있다.
특히, 초소형 전자부품을 내장시키는 경우, 예컨대 소형 사이즈의 MLCC를 내장시키는 경우 MLCC의 외부전극 패드와 상부층 회로패턴과 연결하는 비아홀의 레지스트레이션(Registration)이 점차 어려워져, 편심없는 비아홀의 얼라인이 어려워지고 있다.
대한민국 공개특허공보 10-2006-0005840 (2006년 1월 18일 공개)
전술한 문제를 해결하고자, 내장된 전자부품의 외부전극과 내장기판의 회로패턴을 연결하기 위해 비아홀을 외부전극 패드 상에 안착시키지 않고, 외부전극이 노출되도록 관통홀을 형성하여 외부전극과 내장기판의 회로패턴을 쉽게 연결할 수 있는 기술을 제안하고자 한다.
전술한 문제를 해결하기 위하여, 본 발명의 제1 실시예에 따라, 코어기판을 관통하는 캐비티에 외부전극을 갖는 전자부품을 삽입하는 단계; 코어기판 상하부로 절연층을 적층시켜 전자부품이 내장된 적층체를 형성하는 단계; 내장된 전자부품의 외부전극을 노출시키며 적층체를 관통하는 관통홀을 형성하는 단계; 및 관통홀에 도전성 물질을 충전(充塡)시키는 단계;를 포함하는, 전자부품 내장기판 제조방법이 제안된다.
이때, 하나의 예에서, 관통홀을 형성하는 단계에서, CO2 레이저 가공을 통하여 외부전극을 노출시키며 관통홀을 형성할 수 있다.
또한, 하나의 예에 따르면, 도전성 물질을 충전시키는 단계에서, 도전성 페이스트를 관통홀에 충전(充塡)시켜 전자부품 내장기판을 형성할 수 있다.
또 하나의 예에서, 도전성 물질을 충전시키는 단계에서, 도금공정을 통하여 관통홀에 도전성 물질을 충전(充塡)시킬 수 있다.
또한, 하나의 예에 따르면, 관통홀이 충전(充塡)된 적층체 상에 추가 절연층을 적층하고 관통홀 상부의 추가 절연층을 관통하는 비아홀을 형성하여, 스택 비아구조를 형성하는 단계;를 더 포함할 수 있다.
또 하나의 예에 따르면, 적층체를 형성하는 단계는 코어기판의 상하부에 절연층을 적층시킨 이후에 절연층 상에 도전층을 형성시키는 단계를 포함할 수 있다.
또한, 하나의 예에서, 전자부품은 양측에 외부전극이 형성된 적층 커패시터이고, 관통홀을 형성하는 단계에서, 외부전극 양측 각각의 일부가 노출될 수 있다.
다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제2 실시예에 따라, 캐비티가 형성된 코어기판; 캐비티에 내장되되 외부전극을 갖는 전자부품; 코어기판의 상하부에 적층된 절연층; 및 전자부품의 외부전극을 노출시키며 절연층의 상하부를 관통하는 관통홀에 도전성 물질이 충전(充塡)되어 형성된 도전성 관통홀;을 포함하는, 전자부품 내장기판이 제안된다.
이때, 하나의 예에서, 도전성 관통홀은 절연층의 상하부 표면에서 내측으로 갈수록 폭이 좁아진다.
또한, 하나의 예에 따르면, 도전성 관통홀이 형성된 절연층 상에 추가 적층된 추가 절연층; 및 추가 절연층을 관통하며 도전성 관통홀의 상부에 안착되어 스택 비아구조를 형성하는 스택 비아홀;을 더 포함할 수 있다.
또한, 하나의 예에서, 전자부품은 양측에 외부전극이 형성된 적층 커패시터이고, 도전성 관통홀의 내부로 외부전극 양측 각각의 일부가 노출될 수 있다.
본 발명의 실시예에 따라, 내장된 전자부품의 외부전극과 내장기판의 회로패턴을 연결하기 위해 비아홀을 외부전극 패드 상에 안착시키지 않고, 외부전극이 노출되도록 관통홀을 형성하여 외부전극과 내장기판의 회로패턴을 쉽게 연결할 수 있다.
즉, 종래와 같이 외부 회로패턴과 내장된 전자부품의 외부전극을 비아홀을 통해 연결할 필요없이, 전자부품의 외부전극이 노출되도록 외부전극과 캐비티 내벽 사이의 공간을 관통하는 관통홀을 형성함으로써, 얼라인의 정확도 문제를 쉽게 해결할 수 있다.
본 발명의 다양한 실시예에 따라 직접적으로 언급되지 않은 다양한 효과들이 본 발명의 실시예들에 따른 다양한 구성들로부터 당해 기술분야에서 통상의 지식을 지닌 자에 의해 도출될 수 있음은 자명하다.
도 1a 내지 1g는 본 발명의 하나의 실시예에 따른 전자부품 내장기판 제조방법의 각 단계를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 하나의 실시예에 따른 전자부품 내장기판을 개략적으로 나타낸 도면이다.
전술한 과제를 달성하기 위한 본 발명의 실시예들이 첨부된 도면을 참조하여 설명될 것이다. 본 설명에 있어서, 동일부호는 동일한 구성을 의미하고, 당해 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 도모하기 위하여 부차적인 설명은 생략될 수도 있다.
본 명세서에서 하나의 구성요소가 다른 구성요소와 연결, 결합 또는 배치 관계에서 '직접'이라는 한정이 없는 이상, '직접 연결, 결합 또는 배치'되는 형태뿐만 아니라 그들 사이에 또 다른 구성요소가 개재됨으로써 연결, 결합 또는 배치되는 형태로도 존재할 수 있다.
본 명세서에 비록 단수적 표현이 기재되어 있을지라도, 발명의 개념에 반하거나 명백히 다르거나 모순되게 해석되지 않는 이상 복수의 구성 전체를 대표하는 개념으로 사용될 수 있음에 유의하여야 한다. 본 명세서에서 '포함하는', '갖는', '구비하는', '포함하여 이루어지는' 등의 기재는 하나 또는 그 이상의 다른 구성요소 또는 그들의 조합의 존재 또는 부가 가능성이 있는 것으로 이해되어야 한다.
본 명세서에서 참조되는 도면들은 본 발명의 실시예를 설명하기 위한 예시로써, 모양, 크기, 두께 등은 기술적 특징의 효과적인 설명을 위해 과장되게 표현된 것일 수 있다.
우선, 본 발명의 제1 실시예에 따른 전자부품 내장기판 제조방법을 도면을 참조하여 구체적으로 살펴볼 것이다. 이때, 참조되는 도면에 기재되지 않은 도면부호는 동일한 구성을 나타내는 다른 도면에서의 도면부호일 수 있다.
도 1a 내지 1g는 본 발명의 하나의 실시예에 따른 전자부품 내장기판 제조방법의 각 단계를 개략적으로 나타낸 도면이고, 도 2는 본 발명의 하나의 실시예에 따른 전자부품 내장기판을 개략적으로 나타낸 도면이다.
도 1a 내지 1g를 참조하면, 하나의 예에 따른 전자부품 내장기판 제조방법은 전자부품 삽입 단계(도 1a ~ 1b 참조), 적층체 형성 단계(도 1c ~ 1d 참조), 관통홀 형성 단계(도 1e 참조) 및 관통홀 충전 단계(도 1f ~ 1g 참조)를 포함할 수 있다. 또한, 도 2를 참조하여 하나의 예를 살펴보면, 전자부품 내장기판 제조방법은 스택 비아구조 형성 단계(도 2 참조)를 더 포함할 수 있다. 이하에서 구체적으로 살펴본다.
먼저, 도 1a ~ 1b를 참조하면, 전자부품 삽입 단계에서는 코어기판(10)을 관통하는 캐비티(10a)에 외부전극(35)을 갖는 전자부품(30)을 삽입한다. 이때, 전자부품(30)은 수동소자나 능동소자일 수 있고, 예컨대 양측에 외부전극(35)이 형성된 적층 커패시터일 수 있다.
도 1a ~ 1b를 참조하여 구체적으로 살펴보면, 하나의 예에서, 전자부품 삽입 단계는 코어기판 준비단계(도 1a 참조) 및 삽입 단계(도 1b 참조)를 포함할 수 있다. 이때, 도 1a를 참조하면, 코어기판 준비단계에서는 캐비티(10a)가 형성된 코어기판(10)이 준비된다. 캐비티(10a)는 CNC나 레이저 등을 이용하여 형성될 수 있다. 또한, 예를 들면, 도 1a에 도시된 바와 같이, 코어기판(10)은 캐비티(10a) 외에 관통홀(10b)이 형성될 수 있고, 상하부 표면에 회로패턴(15)이 형성될 수도 있다. 다음, 도 1b를 참조하면, 부품 삽입단계에서는 코어기판(10)의 캐비티(10a)에 외부전극(35)을 갖는 전자부품(30)이 삽입된다. 예컨대, 접착필름(20) 등을 이용하여 캐비티(10a)가 형성된 코어기판(10)의 하부를 막은 후 전자부품(30)을 캐비티(10a) 내의 접착필름(20) 상에 부착시켜 전자부품(30)을 고정시킨다.
다음, 도 1c ~ 1d를 참조하면, 적층체 형성 단계에서는 코어기판(10) 상하부로 절연층(50)을 적층시켜 전자부품(30)이 내장된 적층체를 형성한다. 이때, 도 1c 및 1d를 참조하면, 적층체 형성 단계, 예컨대 절연층 적층단계에서는 전자부품(30)이 삽입된 코어기판(10)의 상하부에 절연층(50)이 적층된다. 이때, 프레스로 압착하여 적층체를 형성할 수 있다. 도 1c를 참조하면, 전자부품(30)이 삽입된 코어기판(10)의 상부에 절연층(50a)을 적층하고 압착시켜 캐비티(10a) 내벽과 외부전극(35) 사이의 공간으로 절연제가 유입되도록 상부 절연층(50a)을 형성할 수 있다. 그 후, 도 1d에 도시된 바와 같이 하부에 부착된 예컨대 접착필름(20)을 제거하고 하부에 절연층(50b)을 적층하고 압착시켜 적층체를 형성할 수 있다. 이때, 하부 절연층(50b)과 상부 절연층(50a)은 동일 절연재질로 이루어질 수 있다.
또한, 도시되지 않았으나, 도 1e를 참조하면, 하나의 예에서, 적층체 형성 단계는 코어기판(10)의 상하부에 절연층(50)을 적층시킨 이후에 절연층(50) 상에 도전층(70)을 형성시키는 단계를 더 포함할 수 있다. 즉, 도 1c 및 1d에서 전자부품(30)이 삽입된 코어기판(10)의 상하부를 절연층(50)으로 적층하여 압착시켜 적층체를 형성한 후, 절연층(50)의 상하부면에 예컨대 동박층을 형성시켜 도전층(70)을 형성할 수 있다.
다음으로, 도 1e를 참조하면, 관통홀 형성 단계에서는 내장된 전자부품(30)의 외부전극(35)을 노출시키며 적층체를 관통하는 관통홀(51)을 형성한다. 종래에는 전자부품 내장기판의 경우, 외부전극과 연결되는 비아홀(도시되지 않음)이 외부전극 상에 안착되도록 하였으나, 전자부품, 예컨대 수동소자인 적층 커패시터가 소형화됨에 따라, 외부 회로패턴과 외부전극을 연결하기 위한 비아홀을 외부전극 상에 정확하게 안착시키기가 어려지고 있다. 그러나, 본 실시예에 따르면, 종래와 같이 외부 회로패턴과 내장된 전자부품의 외부전극을 비아홀(도시되지 않음)을 통해 연결할 필요없이, 전자부품(30)의 외부전극(35)의 일부가 노출되도록 외부전극(35)과 캐비티(10a) 내벽 사이의 공간을 관통하는 관통홀(51)을 형성함으로써, 얼라인의 정확도 문제를 쉽게 해결할 수 있다.
예컨대, 전자부품(30)이 양측에 외부전극(35)이 형성된 적층 커패시터인 경우, 관통홀 형성 단계에서, 외부전극(35) 양측 각각의 일부가 관통홀(51)의 내부로 노출될 수 있다.
또한, 하나의 예에 따르면, 관통홀 형성 단계에서, CO2 레이저 가공을 통하여 전자부품(30)의 외부전극(35)을 노출시키는 관통홀(51)을 형성할 수 있다. 일반적인 CO2 레이저 가공시 금속전극, 예컨대 구리전극을 관통하지 못하므로, 외부전극(35)과 캐비티(10a) 사이의 공간과 외부전극(35)의 일부를 걸치도록 CO2 레이저로 관통홀(51)을 가공할 수 있다. 이때, 적층체의 상하부 양측에서 CO2 레이저로 가공하므로, 적층체의 표면에서 내부로 갈수록 폭이 좁아지는 구조를 이루게 된다. 즉, CO2 레이저로 가공함에 따라, 보다 쉽게 전자부품(30)의 외부전극(35)의 일부가 노출되도록 외부전극(35)과 캐비티(10a) 내벽 사이의 공간을 관통하는 관통홀(51)을 형성할 수 있게 된다.
다음으로, 도 1f 및/또는 1g를 참조하면, 관통홀 충전 단계에서는 관통홀(51)에 도전성 물질을 충전(充塡)시킨다. 도전성물질로 충전된 관통홀은 도전성 관통홀(60)이 된다. 도전성 물질로는 예컨대 구리가 사용될 수 있으나, 그에 한정되지 않는다. 도 1f에 도시된 바와 같이 관통홀(51)에 도전성 물질을 충전시키고, 그 후 도 1g에 도시된 바와 같이 도전성 관통홀(60)이 형성된 적층체의 외곽 도전층(70)에 패턴을 형성하여 회로패턴(75)을 형성시킬 수도 있다.
이때, 하나의 예에 따르면, 관통홀 충전 단계에서, 도전성 페이스트를 관통홀(51)에 충전(充塡)시킬 수 있다. 도전성 페이스트를 관통홀(51)에 충전시키는 경우 적층체의 표면까지 고르게 충전이 가능하므로, 딤플(Dimple)과 같은 문제가 나타나지 않는다.
또한, 다른 하나의 예에서, 관통홀 충전 단계에서, 도금공정을 통하여 관통홀(51)에 도전성 물질을 충전(充塡)시킬 수도 있다. 이때, 전해도금 또는 무전해 도금방식이 이용될 수 있다.
또한, 도 2를 추가로 참조하면, 하나의 예에서, 전자부품 내장기판 제조방법은 스택 비아구조 형성 단계를 더 포함할 수 있다. 전술한 바와 같이, 도 1f 및/또는 1g를 참조하면, 관통홀 충전단계에서는 관통홀(51)에 도전성 물질이 충전(充塡)된다. 그리고, 도 2를 참조하면, 스택 비아구조 형성 단계에서는 관통홀(51)이 충전(充塡)된 적층체 상에 추가 절연층(150)을 적층하고 도전성 관통홀(60) 상부의 추가 절연층(150)을 관통하는 스택 비아홀(160)을 형성한다. 그에 따라, 스택 비아구조가 형성된 기판이 형성될 수 있다. 예컨대, 관통홀(51)에 도전성 물질로 도전성 페이스트를 충전시켜 표면을 고르게 한 후에 추가 절연층(150)을 적층하고 도전성 페이스트 충전된 관통홀(60) 상부에 스택 비아(160)를 형성할 수 있다.
다음으로, 본 발명의 제2 실시예에 따른 전자부품 내장기판을 도면을 참조하여 구체적으로 살펴본다. 이때, 전술한 제1 실시예에 따른 전자부품 내장기판 제조방법이 참조될 것이고, 이에 따라 중복되는 설명들은 생략될 수 있다.
도 1f 및/또는 1g는 본 발명의 하나의 예에 따른 전자부품 내장기판을 나타내고, 도 2는 본 발명의 또 하나의 예에 따른 전자부품 내장기판을 나타내고 있다.
도 1f, 1g 및/또는 2를 참조하면, 하나의 예에 따른 전자부품 내장기판은 코어기판(10), 전자부품(30), 절연층(50) 및 도전성 관통홀(60)을 포함하고 있다.
이때, 코어기판(10)에는 캐비티(10a)가 형성되어 있다. 예컨대, 코어기판(10)은 캐비티(10a) 외에 코어기판(10)의 상하부를 전기적으로 연결하는 관통홀(10b)을 구비할 수 있고, 또한, 코어기판(10)의 상하부에 회로패턴(15)이 형성될 수도 있다.
또한, 전자부품(30)은 외부전극(35)을 갖고 있으며, 캐비티(10a)에 내장되어 있다. 예컨대, 전자부품(30)은 수동소자 또는 능동소자일 수 있으며, 하나의 예에서, 양측에 외부전극(35)이 형성된 적층 커패시터일 수 있다. 예컨대, 전자부품(30)이 양측에 외부전극(35)이 형성된 적층 커패시터인 경우, 외부전극(35) 양측 각각의 일부가 도전성 관통홀(60)의 내부로 노출되도록 내장되어, 도전성 관통홀(60)과 전기적으로 연결될 수 있다.
또한, 절연층(50)은 코어기판(10)의 상하부에 적층되어 있다. 예컨대, 절연층(50) 상에는 미가공 도전층(70) 또는 도전층이 가공된 회로패턴(75)이 형성될 수 있다.
다음, 도전성 관통홀(60)은 전자부품(30)의 외부전극(35)을 노출시키며 절연층(50)의 상하부를 관통하는 관통홀(51)에 도전성 물질이 충전(充塡)되어 형성된다. 이에 따라, 예컨대 0402 사이즈 등과 같은 소형 커패시터 등의 소형 소자부품을 내장할 때, 외부전극(35)과 적층체의 회로패턴과 연결하기 위한 얼라인의 정확도 문제를 극복할 수 있다.
예컨대, 하나의 예에서, 도전성 관통홀(60)은 절연층(50)의 상하부 표면에서 내측으로 갈수록 폭이 좁아지게 형성될 수 있다.
또한, 도 2를 참조하여 하나의 예를 살펴보면, 전자부품 내장기판은 추가 절연층(150) 및 스택 비아홀(160)을 더 포함할 수 있다. 이때, 추가 절연층(150)은 도전성 관통홀(60)이 형성된 절연층(50) 상에 추가 적층되어 있다. 그리고 스택 비아홀(160)은 추가 절연층(150)을 관통하며 도전성 관통홀(60)의 상부에 안착되어 스택 비아구조를 형성한다. 예컨대, 도 2를 참조하면, 도전성 관통홀(60)이 형성된 절연층(50)의 상하부에는 회로패턴(75)이 형성되고, 추가 절연층(150)의 상부에도 회로패턴(175)이 형성될 수 있다.
이상에서, 전술한 실시예 및 첨부된 도면들은 본 발명의 범주를 제한하는 것이 아니라 본 발명에 대한 당해 기술분야에서 통상의 지식을 가진 자의 이해를 돕기 위해 예시적으로 설명된 것이다. 또한, 전술한 구성들의 다양한 조합에 따른 실시예들이 앞선 구체적인 설명들로부터 당업자에게 자명하게 구현될 수 있다. 따라서, 본 발명의 다양한 실시예는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있고, 본 발명의 범위는 특허청구범위에 기재된 발명에 따라 해석되어야 하며, 당해 기술분야에서 통상의 지식을 가진 자에 의한 다양한 변경, 대안, 균등물들을 포함하고 있다.
10 : 코어기판 10a : 캐비티
10b : 관통홀 15 : 회로패턴
20 : 접착필름 30 : 전자부품
35 : 외부전극 50, 50a, 50b : 절연층
51 : 관통홀 60 : 도전성 관통홀
70 : 도전층 75 : 회로패턴
150 : 추가 절연층 160 : 스택 비아 또는 스택 비아홀
175 : 회로패턴

Claims (11)

  1. 코어기판을 관통하는 캐비티에 외부전극을 갖는 전자부품을 삽입하는 단계;
    상기 코어기판 상하부로 절연층을 적층시켜 상기 전자부품이 내장된 적층체를 형성하는 단계;
    상기 전자부품의 상기 외부전극을 노출시키며 상기 적층체를 관통하는 관통홀을 형성하는 단계; 및
    상기 관통홀에 도전성 물질을 충전(充塡)시키는 단계;를 포함하는, 전자부품 내장기판 제조방법.
  2. 청구항 1에 있어서,
    상기 관통홀을 형성하는 단계에서, CO2 레이저 가공을 통하여 상기 외부전극을 상기 관통홀 내부로 노출시키는,
    전자부품 내장기판 제조방법.
  3. 청구항 1에 있어서,
    상기 도전성 물질을 충전시키는 단계에서, 도전성 페이스트를 상기 관통홀에 충전(充塡)시켜 상기 전자부품 내장기판을 형성하는,
    전자부품 내장기판 제조방법.
  4. 청구항 1에 있어서,
    상기 도전성 물질을 충전시키는 단계에서, 도금공정을 통하여 상기 관통홀에 상기 도전성 물질을 충전(充塡)시키는,
    전자부품 내장기판 제조방법.
  5. 청구항 1에 있어서,
    상기 관통홀이 충전(充塡)된 상기 적층체 상에 추가 절연층을 적층하고 상기 관통홀 상부의 상기 추가 절연층을 관통하는 비아홀을 형성하여, 스택 비아구조를 형성하는 단계;를 더 포함하는,
    전자부품 내장기판 제조방법.
  6. 청구항 1에 있어서,
    상기 적층체를 형성하는 단계는 상기 코어기판의 상하부에 상기 절연층을 적층시킨 이후에 상기 절연층 상에 도전층을 형성시키는 단계를 포함하는,
    전자부품 내장기판 제조방법.
  7. 청구항 1 내지 6 중의 어느 하나에 있어서,
    상기 전자부품은 양측에 상기 외부전극이 형성된 적층 커패시터이고,
    상기 관통홀을 형성하는 단계에서, 상기 외부전극 양측 각각의 일부가 노출되는,
    전자부품 내장기판 제조방법.
  8. 캐비티가 형성된 코어기판;
    상기 캐비티에 내장되며 외부전극을 갖는 전자부품;
    상기 코어기판의 상하부에 적층된 절연층; 및
    상기 전자부품의 상기 외부전극을 노출시키며 상기 절연층의 상하부를 관통하는 관통홀에, 도전성 물질이 충전(充塡)되어 형성된 도전성 관통홀;을 포함하는, 전자부품 내장기판.
  9. 청구항 8에 있어서,
    상기 도전성 관통홀은 상기 절연층의 상하부 표면에서 내측으로 갈수록 폭이 좁아지는,
    전자부품 내장기판.
  10. 청구항 8에 있어서,
    상기 도전성 관통홀이 형성된 상기 절연층 상에 추가 적층된 추가 절연층; 및
    상기 추가 절연층을 관통하며 상기 도전성 관통홀의 상부에 안착되어 스택 비아구조를 형성하는 스택 비아홀;을 더 포함하는,
    전자부품 내장기판.
  11. 청구항 8 내지 10 중의 어느 하나에 있어서,
    상기 전자부품은 양측에 상기 외부전극이 형성된 적층 커패시터이고,
    상기 도전성 관통홀의 내부로 상기 외부전극 양측 각각의 일부가 노출되는,
    전자부품 내장기판.
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