KR100972051B1 - 전자 소자 내장 인쇄회로기판 및 그 제조 방법 - Google Patents

전자 소자 내장 인쇄회로기판 및 그 제조 방법 Download PDF

Info

Publication number
KR100972051B1
KR100972051B1 KR1020080110413A KR20080110413A KR100972051B1 KR 100972051 B1 KR100972051 B1 KR 100972051B1 KR 1020080110413 A KR1020080110413 A KR 1020080110413A KR 20080110413 A KR20080110413 A KR 20080110413A KR 100972051 B1 KR100972051 B1 KR 100972051B1
Authority
KR
South Korea
Prior art keywords
electronic device
support substrate
forming
opening
resin layer
Prior art date
Application number
KR1020080110413A
Other languages
English (en)
Other versions
KR20100051305A (ko
Inventor
김운천
임순규
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020080110413A priority Critical patent/KR100972051B1/ko
Publication of KR20100051305A publication Critical patent/KR20100051305A/ko
Application granted granted Critical
Publication of KR100972051B1 publication Critical patent/KR100972051B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect

Abstract

전자 소자 내장 인쇄회로기판 및 그 제조 방법이 개시된다. 복수의 전극이 형성된 전자 소자가 내장된 인쇄회로기판을 제조하는 방법으로서, 지지 기판에 너비가 전자 소자의 너비 보다 작은 개구부를 전자 소자의 위치와 대응되도록 형성하는 단계, 지지 기판과 전자 소자 사이에 접착층을 개재하여, 전자 소자의 전극이 개구부로 노출되도록 지지 기판에 전자 소자를 적층하는 단계, 전자 소자가 매립되도록 지지 기판에 절연층을 적층하는 단계, 전자 소자의 전극을 커버하도록 개구부에 광경화성 수지층을 형성하는 단계, 광경화성 수지층의 일부에 광을 조사하여, 광경화성 수지층에 전자 소자의 전극이 노출되도록 비아홀(via hole)을 형성하는 단계, 비아홀에 전도성 물질을 충전하여 비아(via)를 형성하는 단계, 및 비아와 전기적으로 연결되도록 회로 패턴을 형성하는 단계를 포함하는 전자 소자 내장 인쇄회로기판 제조 방법이 제공된다. 이와 같은 본 발명에 따르면, 비아홀의 형성에 있어 레이져를 사용하지 않으므로, 생산성을 향상시키고 제조 비용을 절감할 수 있다.
전자 소자, 광경화성 수지층, 접착층

Description

전자 소자 내장 인쇄회로기판 및 그 제조 방법{Printed circuit board having embedded electronic component and method of manufacturing the same}
본 발명은 전자 소자 내장 인쇄회로기판 및 그 제조 방법에 관한 것이다.
전자 산업의 발달에 따라, 전자 부품의 고기능화, 소형화에 대한 요구가 증가되고 있고, 이와 함께, 전자 소자가 실장된 인쇄회로기판의 박형화가 요구되고 있다.
이에 인쇄회로기판의 표면에 전자 소자를 실장하는 기존의 표면 실장식(SMT, Surface Mount Technology)과는 다른 새로운 방식의 전자 소자 실장 방식이 대두되고 있다.
즉, 인쇄회로기판의 내부에, 반도체 칩과 같은 능동 부품이나 캐패시터(capacitor)와 같은 수동 부품을 매립시켜 부품의 고밀도화 및 신뢰성 향상을 추구하는 전자 소자(능동 및 수동 소자) 내장 인쇄회로기판에 대한 연구가 진행되고 있는 것이다.
그러나, 종래 기술에 따른 전자 소자 내장 인쇄회로기판의 경우, 전자 소자 의 전극을 외부와 전기적으로 연결하는 비아를 형성하기 위한 비아홀 가공 공정에 있어, 레이져를 이용함으로써, 생산성이 떨어지고, 제조 비용이 증가하는 문제점이 있다.
본 발명은, 생산성이 향상되고, 제조 비용이 절감된 전자 소자 내장 인쇄회로기판 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 복수의 전극이 형성된 전자 소자가 내장된 인쇄회로기판을 제조하는 방법으로서, 지지 기판에 너비가 전자 소자의 너비 보다 작은 개구부를 전자 소자의 위치와 대응되도록 형성하는 단계, 지지 기판과 전자 소자 사이에 접착층을 개재하여, 전자 소자의 전극이 개구부로 노출되도록 지지 기판에 전자 소자를 적층하는 단계, 전자 소자가 매립되도록 지지 기판에 절연층을 적층하는 단계, 전자 소자의 전극을 커버하도록 개구부에 광경화성 수지층을 형성하는 단계, 광경화성 수지층의 일부에 광을 조사하여, 광경화성 수지층에 전자 소자의 전극이 노출되도록 비아홀(via hole)을 형성하는 단계, 비아홀에 전도성 물질을 충전하여 비아(via)를 형성하는 단계, 및 비아와 전기적으로 연결되도록 회로 패턴을 형성하는 단계를 포함하는 전자 소자 내장 인쇄회로기판 제조 방법이 제공된다.
이 때, 개구부는, 전자 소자의 전극을 모두 커버하며, 광경화성 수지층은, 전자 소자의 전극을 모두 커버할 수 있다.
또한, 지지 기판은 금속박(metal foil)이며, 개구부를 형성하는 단계 이전에, 캐리어(carrier)에 지지 기판을 형성하는 단계를 더 포함하고, 절연층을 적층하는 단계와 광경화성 수지층을 형성하는 단계 사이에, 캐리어를 제거하는 단계를 더 포함할 수 있다.
한편, 지지 기판은, 금속박, 및 금속박에 형성되는 절연성 지지층을 포함하며, 전자 소자를 적층하는 단계는, 절연성 지지층과 전자 소자 사이에 접착층을 개재하여 수행될 수 있다.
본 발명의 실시예에 따르면, 비아홀의 형성에 있어 레이져를 사용하지 않으므로, 생산성을 향상시키고 제조 비용을 절감할 수 있다.
본 발명에 따른 전자 소자 내장 인쇄회로기판 및 그 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 형성 또는 적층이라 함은, 각 구성 요소 간에 물리적으로 직접 접촉되 는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
도 1은 본 발명의 일 실시예에 따른 전자 소자 내장 인쇄회로기판(100) 제조 방법을 나타낸 순서도이다. 도 2 내지 도 11은 본 발명의 일 실시예에 따른 전자 소자 내장 인쇄회로기판(100) 제조 방법의 각 공정을 나타낸 단면도이다.
본 실시예에 따르면, 도 1에 도시된 바와 같이, 복수의 전극(132)이 형성된 전자 소자(130)가 내장된 인쇄회로기판(100)을 제조하는 방법으로서, 지지 기판(110)에 너비가 전자 소자(130)의 너비 보다 작은 개구부(116)를 전자 소자(130)의 위치와 대응되도록 형성하는 단계, 지지 기판(110)과 전자 소자(130) 사이에 접착층(120)을 개재하여, 전자 소자(130)의 전극(132)이 개구부(116)로 노출되도록 지지 기판(110)에 전자 소자(130)를 적층하는 단계, 전자 소자(130)가 매립되도록 지지 기판(110)에 절연층(140)을 적층하는 단계, 전자 소자(130)의 전극(132)을 커버하도록 개구부(116)에 광경화성 수지층(160)을 형성하는 단계, 광경화성 수지층(160)의 일부에 광을 조사하여, 광경화성 수지층(160)에 전자 소자(130)의 전극(132)이 노출되도록 비아홀(via hole, 152)을 형성하는 단계, 비아홀(152)에 전도성 물질을 충전하여 비아(via, 150)를 형성하는 단계, 및 비아(150)와 전기적으로 연결되도록 회로 패턴(170)을 형성하는 단계를 포함하는 전자 소자 내장 인쇄회로기판(100) 제조 방법이 제시된다.
이와 같은 본 실시예에 따르면, 전자 소자(130)의 전극(132)을 커버하도록 개구부(116)에 광경화성 수지층(160)을 형성함으로써, 레이져를 사용하지 않고 비아홀(152)을 형성할 수 있으며, 이에 따라, 생산성을 향상시키고 제조 비용을 절감할 수 있다.
또한, 광경화성 수지층(160)을 비아홀(152)의 형성을 위하여 필요한 부분에만 국부적으로 형성함으로써, 제조 비용을 절감할 수 있다.
이하, 도 1 내지 도 11을 참조하여, 각 공정에 대하여 보다 상세히 설명하도록 한다.
먼저, 도 2에 도시된 바와 같이, 지지 기판(110)에 너비(도 11의 d1)가 전자 소자(130)의 너비(도 11의 d2) 보다 작은 개구부(116)를 전자 소자(130)와 대응되도록 형성한다(S110). 지지 기판(110)에는 개구부(116)가 형성되며, 이 개구부(116)는, 그 너비(도 11의 d1)가 이후 공정에서 지지 기판(110) 상에 적층될 전자 소자(130)의 너비(도 11의 d2) 보다 작도록 형성된다. 즉, 전자 소자(130) 보다 작은 사이즈의 개구부(116)를 형성하는 것이다.
이와 같이 개구부(116)의 너비(도 11의 d1)가 전자 소자(130)의 너비(도 11의 d2) 보다 작음으로써, 전자 소자(130)가 개구부(116)를 통과하지 않고 지지 기판(110) 상에 효과적으로 적층될 수 있으므로, 별도의 지지 수단이 필요치 않게 된다.
여기서, 지지 기판(110)은 금속박으로 이루어진다. 따라서, 금속박인 지지 기판(110)에 개구부(116)를 형성하기 이전에, 지지 기판(110)을 캐리어(carrier, 190) 상에 형성하게 되며, 이 때, 지지 기판(110)과 캐리어(190) 사이에는 발포 수지(195)가 개재됨으로써, 이후 공정에서 캐리어(190)를 보다 용이하게 제거할 수 있다.
다음으로, 도 3 및 도 4에 도시된 바와 같이, 지지 기판(110)과 전자 소자(130) 사이에 접착층(120)을 개재하여, 전자 소자(130)의 전극(132)이 개구부(116)로 노출되도록 지지 기판(110)에 전자 소자(130)를 적층한다(S120). 즉, 지지 기판(110)에 형성된 개구부(116)의 위치에 대응되게 전자 소자(130)를 적층할 시, 지지 기판(110)과 전자 소자(130) 사이에 접착층(120)을 개재하여 전자 소자(130)를 지지 기판(110)에 고정시키는 것이다.
다시 말해, 도 3에 도시된 바와 같이, 개구부(116)의 둘레 영역에 접착층(120)을 형성한 후, 이어서, 도 4에 도시된 바와 같이, 전자 소자(130)의 위치와 개구부(116)의 위치를 정렬시키고, 전자 소자(130)의 전극(132)이 개구부(116)를 통해 노출되도록 접착층(120) 상에 전자 소자(130)를 적층하여 고정시키는 것이다.
이 경우, 개구부(116)는, 전자 소자(130)의 사이즈 보다 작되, 전자 소자(130)에 형성된 복수의 전극(132)을 모두 커버할 수 있도록 형성되므로, 전자 소자(130)의 전극(132)은 개구부(116)를 통하여 모두 노출될 수 있다.
이와 같이, 전자 소자(130)를 지지 기판(110)에 정렬하여 적층하는 동시에, 접착층(120)에 의하여 전자 소자(130)를 지지 기판(110)에 고정시킴으로써, 이 후 공정에서, 보다 용이하고 정밀하게, 전자 소자(130)의 전극(132) 위치와 상응하도 록 비아(150) 및 회로 패턴(170) 등을 형성할 수 있다.
다음으로, 도 5에 도시된 바와 같이, 전자 소자(130)가 매립되도록 지지 기판(110)에 절연층(140)을 적층한다(S130). 예를 들어, 반경화 상태의 절연층(140)을 전자 소자(130)를 커버하도록 지지 기판(110)에 적층하여 전자 소자(130)를 매립시킨다. 이후 경화 공정을 통하여 반경화 상태의 절연층(140)을 경화시킬 수 있다.
다음으로, 도 6에 도시된 바와 같이, 캐리어(190)를 제거한다. 금속박인 지지 기판(110)은 캐리어(190)에 형성된 상태에서 전술한 공정들이 수행되므로, 개구부(116)에 광경화성 수지층(160)을 형성하기 위해서는, 캐리어(190)를 제거하여야 한다.
이 때, 지지 기판(110)과 캐리어(190) 사이에는 발포 수지(195)가 개재되어 있으므로, 이 발포 수지(195)를 이용하여 보다 용이하게 캐리어(190)를 제거할 수 있다.
다음으로, 도 7에 도시된 바와 같이, 전자 소자(130)의 전극(132)을 커버하도록 개구부(116)에 광경화성 수지층(160)을 형성한다(S140). 개구부(116) 내에 광경화성 수지를 충전하여, 전자 소자(130)의 전극(132)을 커버하도록 광경화성 수지층(160)을 형성하는 공정이다.
이에 따라, 이후 공정에서, 기존의 레이져 등을 이용하지 않고, 단순히 광에 의해 일부 영역을 경화시킴으로써, 비아홀(152)을 천공할 수 있으므로, 제조 비용을 현저히 절감시킬 수 있고, 생산성 역시 향상시킬 수 있다.
또한, 이 경우, 상술한 바와 같이, 개구부(116)는, 너비(도 11의 d1)가 전자 소자(130)의 너비(도 11의 d2) 보다 작게 형성되되 전자 소자(130)의 전극(132)을 모두 커버할 수 있도록 일정 면적을 갖도록 형성되므로, 이러한 개구부에 광경화성 수지를 충전하면, 광경화성 수지층(160)에 의해 전자 소자(130)의 전극(132)이 모두 커버된다.
즉, 광경화성 수지층(160)은 전자 소자(130)의 일면 중, 광에 의한 패터닝에 의하여 비아홀(152)을 형성할 필요가 있는 영역, 즉, 전극(132)이 형성된 위치에 상응하는 영역에만 국부적으로 형성될 수 있으므로, 제조 비용을 절감할 수 있다.
이와 같은 광경화성 수지층(160)은, 광에 의해 패터닝이 가능한 수지로서, 최종 인쇄회로기판(100)에도 잔존하게 되므로, 기판 절연체로서의 특성, 즉, 강도, 내열성 및 내흡습성 등을 만족시킬 필요가 있다.
다음으로, 도 8에 도시된 바와 같이, 광경화성 수지층(160)의 일부에 광을 조사하여, 광경화성 수지층(160)에 전자 소자(130)의 전극(132)이 노출되도록 비아홀(152)을 형성한다(S150). 상술한 바와 같이, 전자 소자(130)의 전극(132)은 광경화성 수지층(160)에 의해 커버되므로, 이 광경화성 수지층(160)의 일부에 광을 조사함으로써, 비아(150)의 형성을 위한 비아홀(152)을 천공할 수 있다.
즉, 광경화성 수지층(160) 상에, 예를 들어, 마스크(mask)를 이용하여 광경화성 수지층(160)의 비아홀(152)이 형성될 영역, 즉, 전자 소자(130)의 전극(132) 위치와 상응하는 위치에, 광, 예를 들어, 자외선(UV)을 조사하여, 이 영역을 선택적으로 제거함으로써, 레이져 등을 사용하지 않고도, 전자 소자(130)의 전극(132) 을 외부로 노출시키는 비아홀(152)을 형성할 수 있다.
다음으로, 도 9에 도시된 바와 같이, 비아홀(152)에 전도성 물질을 충전하여 비아(150)를 형성한다(S160). 즉, 도금 등의 방식에 의하여 비아홀(152) 내부에 전도성 물질을 충전함으로써, 비아(150)를 형성할 수 있다.
이 때, 비아(150)를 형성하기 위한 도금에 의하여 지지 기판(110)의 표면에도 도 9에 도시된 바와 같은 금속층이 형성될 수 있다. 이러한 금속층은 추후 공정에 의하여 회로 패턴(170)이 될 수 있다.
다음으로, 도 10에 도시된 바와 같이, 비아(150)와 전기적으로 연결되도록 회로 패턴(170)을 형성한다(S170). 전술한 공정에 의하여 비아(150)와 함께 형성된 금속층의 일부를 에칭하여 제거함으로써, 비아(150)와 전기적으로 연결되는 회로 패턴(170)을 형성할 수 있다.
다음으로, 도 11에 도시된 바와 같이, 회로 패턴(170)의 일부가 노출되도록 절연층(140)에 솔더 레지스트(180)를 형성한다. 회로 패턴(170)의 일부는, 외부 장치와의 전기적 연결을 위하여 패드(pad)로서 제공되므로, 이러한 패드 영역은 외부로 노출되고, 패드 영역을 제외한 나머지 회로 패턴(170)은 솔더 레지스트(180)에 의하여 보호된다.
이러한 솔더 레지스트(180)는 공지된 포토 리소그래피 등의 방식에 의하여 형성될 수 있다.
이하, 본 발명의 변형된 실시예에 따른 전자 소자 내장 인쇄회로기판(100) 제조 방법에 대하여 설명하도록 한다.
도 12 내지 도 20은 본 발명의 변형된 실시예에 따른 전자 소자 내장 인쇄회로기판(100) 제조 방법의 각 공정을 나타낸 단면도이다.
본 변형 실시예에 따르면, 먼저, 도 12에 도시된 바와 같이, 지지 기판(110)에 너비가 전자 소자(130)의 너비 보다 작은 개구부(116)를 전자 소자(130)의 위치와 대응되도록 형성하고(S110), 도 13 및 도 14에 도시된 바와 같이, 지지 기판(110)과 전자 소자(130) 사이에 접착층(120)을 개재하여, 전자 소자(130)의 전극(132)이 개구부(116)로 노출되도록 지지 기판(110)에 전자 소자(130)를 적층한다(S120).
이어서, 도 15에 도시된 바와 같이, 전자 소자(130)가 매립되도록 지지 기판(110)에 절연층(140)을 적층하고(S130), 도 16에 도시된 바와 같이, 전자 소자(130)의 전극(132)을 커버하도록 개구부(116)에 광경화성 수지층(160)을 형성한다(S140).
이 후, 도 17에 도시된 바와 같이, 광경화성 수지층(160)의 일부에 광을 조사하여, 광경화성 수지층(160)에 전자 소자(130)의 전극(132)이 노출되도록 비아홀(152)을 형성하고(S150), 도 18에 도시된 바와 같이, 비아홀(152)에 전도성 물질을 충전하여 비아(150)를 형성한다(S160).
다음으로, 도 19에 도시된 바와 같이, 절연층(140)에 비아(150)와 전기적으로 연결되도록 회로 패턴(170)을 형성하고(S170), 도 20에 도시된 바와 같이, 회로 패턴(170)의 일부가 노출되도록 절연층(140)에 솔더 레지스트(180)를 형성한다.
이와 같은 본 변형 실시예의 경우, 절연층(140)을 적층하는 공정(S130), 광경화성수지층을 형성하는 공정(S140), 비아홀(152)을 형성하는 공정(S150), 비아(150)를 형성하는 공정(S160), 회로 패턴(170)을 형성하는 공정(S170) 및 솔더 레지스트(180)를 형성하는 공정은 전술한 일 실시예와 동일 또는 유사하므로, 이에 대한 설명은 생략하도록 하고, 이하, 개구부(116)를 형성하는 공정(S110) 및 전자 소자(130) 적층하는 공정(S120) 중, 전술한 일 실시예와의 차이점을 중심으로 설명하도록 한다.
먼저, 도 12에 도시된 바와 같이, 지지 기판(110)에 너비가 전자 소자(130)의 너비 보다 작은 개구부(116)를 전자 소자(130)의 위치와 대응되도록 형성한다(S110). 여기서, 지지 기판(110)은 금속박(112) 및 금속박(112)에 형성되는 절연성 지지층(114)을 포함하여 이루어진다.
이와 같이, 지지 기판(110)이 금속박(112) 및 절연성 지지층(114)으로 이루어짐으로써, 별도의 캐리어 등이 필요 없으므로 공정을 보다 단순화할 수 있다.
이어서, 도 13 및 도 14에 도시된 바와 같이, 지지 기판(110)과 전자 소자(130) 사이에 접착층(120)을 개재하여, 전자 소자(130)의 전극(132)이 개구부(116)로 노출되도록 지지 기판(110)에 전자 소자(130)를 적층한다(S120). 본 공정은, 절연성 지지층(114)과 전자 소자(130) 사이에 접착층(120)을 개재하여 수행될 수 있다.
즉, 상술한 바와 같이, 지지 기판(110)은 금속박(112)과 절연성 지지층(114)으로 이루어진다. 따라서, 도 13에 도시된 바와 같이, 지지 기판(110)의 절연성 지 지층(114) 상에 접착층(120)을 형성한 후, 도 14에 도시된 바와 같이, 접착층(120) 상에 전자 소자(130)를 적층하는 것이다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
도 1은 본 발명의 일 실시예에 따른 전자 소자 내장 인쇄회로기판 제조 방법을 나타낸 순서도.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 전자 소자 내장 인쇄회로기판 제조 방법의 각 공정을 나타낸 단면도.
도 12 내지 도 20은 본 발명의 변형된 실시예에 따른 전자 소자 내장 인쇄회로기판 제조 방법의 각 공정을 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100: 인쇄회로기판 110: 지지 기판
116: 개구부 120: 접착층
130: 전자 소자 132: 전극
140: 절연층 150: 비아
152: 비아홀 160: 광경화성 수지층
170: 회로 패턴 180: 솔더 레지스트
195: 발포 수지 190: 캐리어

Claims (4)

  1. 복수의 전극이 형성된 전자 소자가 내장된 인쇄회로기판을 제조하는 방법으로서,
    지지 기판에 너비가 상기 전자 소자의 너비 보다 작은 개구부를 상기 전자 소자의 위치와 대응되도록 형성하는 단계;
    상기 지지 기판과 상기 전자 소자 사이에 접착층을 개재하여, 상기 전자 소자의 전극이 상기 개구부로 노출되도록 상기 지지 기판에 상기 전자 소자를 적층하는 단계;
    상기 전자 소자가 매립되도록 상기 지지 기판에 절연층을 적층하는 단계;
    상기 전자 소자의 전극을 커버하도록 상기 개구부에 광경화성 수지층을 형성하는 단계;
    상기 광경화성 수지층의 일부에 광을 조사하여, 상기 광경화성 수지층에 상기 전자 소자의 전극이 노출되도록 비아홀(via hole)을 형성하는 단계;
    상기 비아홀에 전도성 물질을 충전하여 비아(via)를 형성하는 단계; 및
    상기 비아와 전기적으로 연결되도록 회로 패턴을 형성하는 단계를 포함하는 전자 소자 내장 인쇄회로기판 제조 방법.
  2. 제1항에 있어서,
    상기 개구부는, 상기 전자 소자의 전극을 모두 커버하며,
    상기 광경화성 수지층은, 상기 전자 소자의 전극을 모두 커버하는 것을 특징으로 하는 전자 소자 내장 인쇄회로기판 제조 방법.
  3. 제1항에 있어서,
    상기 지지 기판은 금속박(metal foil)이며,
    상기 개구부를 형성하는 단계 이전에,
    캐리어(carrier)에 상기 지지 기판을 형성하는 단계를 더 포함하고,
    상기 절연층을 적층하는 단계와 상기 광경화성 수지층을 형성하는 단계 사이에,
    상기 캐리어를 제거하는 단계를 더 포함하는 것을 특징으로 하는 전자 소자 내장 인쇄회로기판 제조 방법.
  4. 제1항에 있어서,
    상기 지지 기판은, 금속박, 및 상기 금속박에 형성되는 절연성 지지층을 포함하며,
    상기 전자 소자를 적층하는 단계는, 상기 절연성 지지층과 상기 전자 소자 사이에 상기 접착층을 개재하여 수행되는 것을 특징으로 하는 전자 소자 내장 인쇄회로기판 제조 방법.
KR1020080110413A 2008-11-07 2008-11-07 전자 소자 내장 인쇄회로기판 및 그 제조 방법 KR100972051B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080110413A KR100972051B1 (ko) 2008-11-07 2008-11-07 전자 소자 내장 인쇄회로기판 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080110413A KR100972051B1 (ko) 2008-11-07 2008-11-07 전자 소자 내장 인쇄회로기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20100051305A KR20100051305A (ko) 2010-05-17
KR100972051B1 true KR100972051B1 (ko) 2010-07-23

Family

ID=42277094

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080110413A KR100972051B1 (ko) 2008-11-07 2008-11-07 전자 소자 내장 인쇄회로기판 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100972051B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060066115A (ko) * 2003-09-18 2006-06-15 임베라 일렉트로닉스 오와이 전자 모듈 제조 방법
KR100687976B1 (ko) 2003-04-01 2007-02-27 임베라 일렉트로닉스 오와이 전자 모듈 및 그의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100687976B1 (ko) 2003-04-01 2007-02-27 임베라 일렉트로닉스 오와이 전자 모듈 및 그의 제조 방법
KR20060066115A (ko) * 2003-09-18 2006-06-15 임베라 일렉트로닉스 오와이 전자 모듈 제조 방법

Also Published As

Publication number Publication date
KR20100051305A (ko) 2010-05-17

Similar Documents

Publication Publication Date Title
US7550320B2 (en) Method of fabricating substrate with embedded component therein
KR101015651B1 (ko) 칩 내장 인쇄회로기판 및 그 제조방법
KR100836651B1 (ko) 소자내장기판 및 그 제조방법
KR101015704B1 (ko) 칩 내장 인쇄회로기판 및 그 제조방법
US7338892B2 (en) Circuit carrier and manufacturing process thereof
US20140078703A1 (en) Printed Circuit Board and Method for Manufacturing the Same
US20120008287A1 (en) Electronic component module and method of manufacturing the same
US20090309231A1 (en) Semiconductor device and method of manufacturing the same
TW200847860A (en) Microelectronic device including bridging interconnect to top conductive layer of passive embedded structure and method of making same
US20160081191A1 (en) Printed circuit board and manufacturing method thereof
KR101438915B1 (ko) 인쇄회로기판 및 그의 제조 방법
JPWO2011030542A1 (ja) 電子部品モジュールおよびその製造方法
KR101896555B1 (ko) 인쇄회로기판 및 인쇄회로기판 제조 방법
TWI586237B (zh) 線路板及其製作方法
KR101048515B1 (ko) 전자 소자 내장 인쇄회로기판 및 그 제조 방법
KR101047484B1 (ko) 전자 소자 내장 인쇄회로기판 및 그 제조 방법
WO2012032654A1 (ja) 部品内蔵基板
US20090102045A1 (en) Packaging substrate having capacitor embedded therein
KR20120120789A (ko) 인쇄회로기판의 제조방법
KR100972051B1 (ko) 전자 소자 내장 인쇄회로기판 및 그 제조 방법
KR100972050B1 (ko) 전자 소자 내장 인쇄회로기판 및 그 제조 방법
KR101501902B1 (ko) 금속 포스트를 구비한 인쇄회로기판 및 이의 제조 방법
TWI449147B (zh) 內埋元件之多層基板的製造方法
KR101609268B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR20150136914A (ko) 인쇄회로기판의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150707

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160701

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee