KR101101603B1 - 전자 모듈 제조 방법 - Google Patents

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리스토 투오미넨
안티 이홀라
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임베라 일렉트로닉스 오와이
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Abstract

도전체-패턴층(14)과 전기적으로 연결된 콘택 영역(17)를 갖는 컴포넌트(6)를 포함하는 전자 모듈을 제조하기 위한 방법이다. 본 방법에 따른 제조는, 적어도 도전체층(4)과 도전체층(4)의 제 1 표면 위의 절연체층(10)을 포함하는 적층된 막(layered membrane)으로부터 시작한다. 콘택 개구(17)는, 그것의 상대적인 위치가 컴포넌트(6)의 콘택 영역(7)의 상대적인 위치에 대응하며, 도전체층(4)과 절연체층(10)을 관통하며, 박막 내에서 만들어진다. 콘택 개구(17)의 제조 후에, 컴포넌트(6)의 콘택 영역이 콘택 개구(17)의 옆에 정렬하도록, 컴포넌트는 절연체층(10)의 표면에 부착된다. 이후에, 적어도 콘택 개구(17)와 컴포넌트(6)의 콘택 영역(7)에 도전체 물질이 만들어지며, 이러한 도전체 물질은 컴포넌트(6)를 도전체층(4)에 연결시키고, 도전체층(4)은 도전체-패턴층(14)을 형성하도록 패터닝된다.

Description

전자 모듈 제조 방법{METHOD FOR MANUFACTURING AN ELECTRONICS MODULE}
본 발명은 전자 모듈을 제조하기 위한 방법에 관한 것이다.
구체적으로, 본 발명은 하나 이상의 컴포넌트가 설치 베이스(installation base)에 내장되고, 도전체-패턴 구조에 연결되는 제조 방법에 관한 것이다. 제조되고 있는 전자 모듈은 회로 기판과 같은 모듈일 수 있으며, 이 모듈은 몇몇 컴포넌트들을 포함하고, 컴포넌트들은 전자 모듈 내에 제조된 도전 구조를 통해서 전기적으로 서로 연결된다. 전자 모듈은 몇몇의 콘택 단자들과 연결된 마이크로회로(microcircuit)를 포함할 수 있다. 마이크로회로 외에도 또는 마이크로회로 대신에, 예를 들어 수동 컴포넌트와 같은 다른 소자들 역시 인스톨 베이스에 내장될 수 있다. 목적은, 일반적으로 회로 기판에(회로 기판의 표면에) 노출되어 부착된 컴포넌트들을 전자 모듈에 내장시키는 것이다. 다른 중요한 컴포넌트 그룹은 회로 기판으로의 부착을 위해 일반적으로 노출된 컴포넌트들로 이루어져 있다. 본 발명에 따른 전자 모듈은 물론 다른 종류의 컴포넌트들도 포함할 수 있다.
특허 공보 US 6,284,564 B1은 전자 모듈을 제조하기 위한 방법을 개시한다. 이 방법에서, 제조는 절연 박막으로부터 시작된다. 접착제를 베어(bare) 절연 박막 위에 도포하거나 절연 박막 위에 먼저 도전 패턴을 만드는 방법으로, 절연 박막의 한 쪽에 접착제를 도포한다. 이후에, 비아(via)용 홀이 절연 박막 안에 천공된다. 또한, 홀은 전자 모듈에 부착되기 위한 컴포넌트의 콘택 영역의 위치에 천공된다. 이후에, 컴포넌트는 콘택 영역에 천공된 홀에 대해 일직선으로 접착층(adhesive layer)에 부착된다. 도전체층은 천공된 홀 내에 절연 박막의 자유표면 위로 성장되며, 도전체-패턴층을 형성하기 위해 패터닝된다.
특허 공보 US 6,475,877 B1은 전자 모듈을 제조하기 위한 다른 방법을 개시한다. 제조는 베어 절연 박막으로부터 시작된다. 절연 박막은 도전 표면마감재(conductor surfacing)로 된 제 1 표면이며, 이후 도전 표면은 부착될 컴포넌트의 콘택 영역에 개구를 갖도록 패터닝된다. 이후, 접착제가 절연 박막의 반대쪽에 도포되며, 이의 도움으로 컴포넌트는 박막의 표면에 부착되며, 도전 표면 마감재 내에 패터닝된 개구의 도움으로 정렬된다. 이후, 홀은 도전 표면 마감재 내에 패터닝된 개구에서 절연체층과 접착층을 통해서 개방된다. 도전체-패턴층을 형성하도록 패터닝된 금속은 개구 내로 도전 표면 마감재의 위로 성장된다.
상술한 방법에서, 컴포넌트는 비아 내에 직접적으로 정렬되거나(US 6,284,564 B1), 또는 컴포넌트와 비아는 도전 표면 마감재에 형성된 고정된 정렬 마스크(fixed alignment mask)의 도움으로 정렬된다(US 6,475,877 B1). 이러한 이유에서, 컴포넌트, 비아, 및 도전 패턴 사이에 우수한 정렬 정확도가 존재할 것이라고 생각될 수 있다. 작고 신뢰할 수 있는 구조를 비용 효율적으로 제조하려고 시도함에 있어서, 컴포넌트의 정렬은 중요한 요소이다. 컴포넌트를 매우 정확하고 신뢰할 수 있도록 정렬하는 것이 가능해야만 하며, 이는 잘못 정렬된 컴포넌트들이 신뢰도 문제를 야기할 것이고, 또한 생산량을 감소시켜, 모듈의 제조업자의 이윤이 감소할 것이기 때문이다.
본 발명은 새로운 방법을 만들고자 하며, 이 방법에 의해서 컴포넌트는 회로 기판 또는 다른 전자 모듈 안에 배치될 수 있다. 게다가 위에서 언급되는 방법들과 같은 새로운 방법은 컴포넌트들이 정확하게 정렬되도록 한다.
본 발명은 적층된 막으로부터 제조를 시작하는 것을 기초로 하며, 적어도 도전체층과 도전체층의 제 1 표면상의 절연체층을 포함한다. 추가로, 절연체층의 제 2 표면상에는, 절연 물질 또는 도전체 물질로 될 수 있는 지지층이 있을 수 있다. 이후, 콘택 개구들이 컴포넌트의 콘택 영역의 장래 위치에 대응하는 위치에서 만들어진다. 이후, 컴포넌트들은 도전체층의 제 1 표면 위에 절연체층 내의 콘택 개구에 따라 부착되고 정렬된다. 부착은 예를 들어 절연 접착제를 통해 이뤄질 수 있다. 이후, 절연체층과 컴포넌트의 콘택 영역 사이의 전기적 접촉은 콘택 개구를 통해 형성된다. 전기적 접촉이 만들어진 후, 도전 패턴이 도전체층으로부터 만들어진다.
보다 구체적으로, 본 발명에 따른 방법은 청구항 1에 제시된 것에 의해 특징지어진다.
본 발명은 상술된 방법에 대해 선택적인 제조 방법을 제공하며, 이는 특정 어플리케이션들에 대하여 유리한 특성들을 갖는다.
본 발명에 따른 방법에서, 적층된 막을 위한 기초 물질은, 예를 들어, 절연체층의 두께와 물질 특성에 상관없이 제조 공정에 대해 적절한 단단함을 가지도록 선택될 수 있다. 공보(US 6,284,564 B1과 US 6,475,877 B1)의 해결책과는 다르게, 제조되는 전자 모듈의 관점에서 최적이도록 절연체층의 두께와 물질을 선택할 가능성을 제공한다. 실제적으로, 상기 언급한 공보의 해결책은 폴리이미드 막(polyimide film)이 절연체층처럼 사용되도록 요구한다.
이럼에도, 본 발명의 실시예에서의 적층된 막의 단단함도 역시 제조 공정에 대해 최적이도록 선택될 수 있다. 적층된 막의 적절한 단단함은 도전체층에 의해 이뤄질 수 있고, 또는 필요하다면 지지 박막이 사용될 수 있다.
이러한 이유 때문에, 본 발명의 실시예에서의 절연체층의 두께도 역시, 필요하다면, 위에서 언급한 공보에서 개시된 방법을 사용할 때보다 명백히 더 얇도록 선택될 수 있다. 컴포넌트도 역시, 물론, 도전체층의 표면에 (이들 사이에 절연체층 없이) 직접 접착될 수 있지만, 절연체층을 사용하면 적어도 어떤 어플리케이션에서는 몇 가지 이점들을 가지고 있다고 생각될 수 있다. 무엇보다도, 접착층 내에 공기방울이 남을 수 있고, 이 경우 절연 물질이 도전체층과 컴포넌트 사이에서 결핍될 수 있기 때문에, 이는 결점의 실마리가 될 수 있다. 또한, 공기 방울은 화학적 식각을 사용하는 공정에서 바람직하지 않은 식각 결과를 초래할 수도 있다. 또한, 적절하게 선택된 이미 만들어진 절연체층의 도움으로, 접착제를 이용하는 것보다 도전체층 내에서의 더 나은 접착력을 이루는 것은 가능하다.
실시예에서, 도전체층의 표면 위의 상기 절연체층을 사용하는 것도 또한 가능하며, 이는 그 자체로 컴포넌트 방향으로의 접착 성질을 갖는다. 이 경우, 독립된 접착 스테이지(gluing stage)가 필요치 않을 것이며, 제조 공정은 간단해질 것이다. 상기 실시예를 이용함으로써, 적어도 일부의 경우에는, 보다 경제적인 제조비용과 더 나은 생산량을 달성할 수 있다.
게다가, 공보들(US 6,284,564 B1과 US 6,475,877 B1)에 개시된 해결책들과 차이점이 있는데, 이는 기초 물질인 적층된 막이 이미 실질적인 두께를 가진 도전체층을 포함하여, 도전체-패턴층에서 필요로 하는 도전체 물질이 콘택 개구의 금속화로 연결된 모듈의 블랭크에 도입되는 것이 필수적이지는 않을 것이라는데 있다. 이렇듯, 상기 콘택-개구 금속화 또는 충진(filling) 방법을 사용하는 것 또한 가능할 것이며, 이 방법은 플랫 표면 상에 도전체 물질을 증가시키지 않거나 전혀 증가시키지 않을 것이다. 전기화학적 성장의 사용은, 다른 한 편으로, 대향-전극(counter-electrode)을 생성하기 위해서 절연체층의 표면 위에 도전성 표면 마감재를 만들 필요가 없다는 이점을 갖는다.
본 발명의 일 실시예에서, 접착층은 컴포넌트와 절연체층 사이의 영역에서만 사용되어, 앞에서 언급된 공보에서 개시된 방법과 비교할 때 접착제의 소비를 감소시킬 수 있다
앞으로, 본 발명은 예시와 첨부한 도면을 참조로 된다.
도 1 내지 9는 일 실시예에 따른 제조 방법에 대한 일련의 단면들을 도시한다.
실시예에 따른 방법에서, 제조는 예를 들어 베어 도전체층(4)에서부터 시작될 수 있으며, 이는 예를 들어 금속층과 절연체층(10)으로 형성된 적층된 막일 수 있다. 도전체층(4)에 하나의 적용 가능한 제조 물질은 예를 들어 구리 호일(Cu)이다. 만약 공정에서 선택된 도전체층(4)이 매우 얇거나, 도전체층이 기타 이유들로 기계적으로 내구성이 약하다면, 지지층(12)을 이용하여 도전체층(4)을 지지하는 것이 추천된다. 지지층(12)은 예를 들어 알루미늄(Al), 철, 또는 구리와 같은 전기 도전성 물질일 수도 있고, 또는 폴리머와 같은 절연 물질일 수도 있다.
절연체층(10)은 예를 들어 에폭시와 같은 폴리머일 수 있다. 절연체층의 두께는 전형적으로 200㎛ 미만이며, 예를 들면 1㎛ 내지 20㎛, 바람직하게는 10㎛ 미만이다. 얇은 전자 모듈을 제조할 때, 절연체층에 적합한 두께는 전형적으로 약 4㎛ 내지 약 7㎛의 범위 내이다.
적층된 막은 회로-기판 산업에 잘 알려진 제조 방법들을 사용하여 제조될 수 있다. 적층된 막은 예를 들어 층들을 함께 라미네이팅(laminating)함으로써 제조될 수 있다.
적층된 막에 컴포넌트(6)를 부착하기 전에, 컴포넌트(6)의 콘택 영역(7) 위치에 도전체층(4)과 절연체층(10) 내에 콘택 개구(17)가 만들어진다. 콘택 개구(17)는 예를 들어 레이저를 이용한 천공으로 만들어질 수 있다. 콘택 개구들(17)의 상호적 위치는 컴포넌트의 콘택 영역들(7)의 상호적 위치에 대응하여 선택되며, 콘택 개구의 각각의 그룹의 지점과 위치는 컴포넌트가 전체 전자 모듈에 대해 올바르게 위치되도록 선택된다. 이렇듯, 전형적으로 하나의 콘택 개구(17)는 전기적 콘택의 생성에 기여하는 각각의 콘택 영역(7)를 위해 만들어진다. 제조되는 콘택 개구(17)의 표면 영역은 대응하는 콘택 영역(7)의 표면 영역에 비해 더 크거나 작을 수도 있다. 물론, 콘택 개구(17)의 표면 영역은 대응하는 콘택 영역(7)의 표면 영역에 비해 더 작게 선택될 수도 있으며, 또는 일부 실시예에서는 약간 더 크게 선택될 수도 있다. 만약 콘택 영역(7)의 표면 영역이 매우 크다면, 몇몇의 콘택 개구는 각각의 콘택 영역에 맞춰 제조될 수 있다.
콘택 개구(17)는 제 1 표면 또는 제 2 표면 방향으로부터 천공될 수 있다. 만약 실시예에서 지지층(12)이 사용되고, 도전체층의 제 2 표면 상에 있다면, 이 경우 천공될 개구는 완전히 지지층(12)을 관통할 필요가 없기 때문에, 제 1 표면 방향에서 콘택 개구(17)를 천공하는 것이 유리할 수 있다. 상기 실시예에서, 콘택 개구(17)는 나중에, 즉, 지지층(12)이 분리되었을 때 개방된다. 또한, 콘택 개구는 도전체층(4)과 지지층(12)으로 형성된 금속층이 지지층 방향으로부터의 식각에 의해 얇아지게 되는 방법으로 개방될 수도 있다. 또한 도전체층(4)과 지지층도 단일 물질층으로 형성될 수 있다. 이 경우 지지층(12)에 대응하는 물질층 부분은 제거되고, 콘택 개구(17)는 개방된다. 이렇듯, 콘택 개구(17)는 전체 도전체층(4)을 관통하여 연장하고자 한다.
컴포넌트(6)는 접착제를 사용하여 절연체층(10)의 표면에 부착된다. 접착을 위해, 접착층(5)은 절연체층(10)의 접착 표면 상에, 또는 컴포넌트(6)의 접착 표면 상에, 또는 둘 모두의 접착 표면 상에 도포된다. 이후에, 컴포넌트(6)는 베이스 내에 생성된 콘택 영역(17), 홀(3), 또는 다른 정렬 마스크를 이용하여, 컴포넌트(6)를 위해 계획된 위치에 정렬될 수 있다.
접착제 대신에, 컴포넌트(6)를 부착하기 위해서 적절한 테이프 또는 다른 접착제를 사용할 수도 있다. 또한 적어도 컴포넌트가 적소에 절연-물질층을 이용하여 고정될 때까지, 절연체층(10) 스스로, 적소에 컴포넌트를 유지시키기에 충분한 접착력을 가지는 것도 가능하다. 이 경우, 별도의 접착제 또는 테이프는 필요하지 않을 것이다.
컴포넌트(6)의 "접착 표면"이란 용어는 절연체층(10)을 향한 컴포넌트(6)의 표면을 말한다. 컴포넌트(6)의 접착 표면은 콘택 영역을 포함하며, 이를 통해 컴포넌트에 전기적 접촉이 형성될 수 있다. 콘택 영역은 예를 들어 컴포넌트의 표면 상의 평평한 영역일 수도 있고, 또는 보다 일반적으로는 컴포넌트(6)의 표면에서 돌출한 콘택 돌기(contact protrusion)일 수도 있다. 일반적으로 컴포넌트(6)는 적어도 2개의 콘택 영역 또는 돌기를 갖는다. 복잡한 마이크로회로에서는 매우 많은 콘택 영역이 있을 수도 있다.
많은 실시예에서, 접착 표면 또는 접착 표면들에 많은 접착제를 도포하여 컴포넌트(6)와 절연체층(10) 사이의 남아있는 공간을 접착제로 충진하는 것이 바람직하다. 이 경우, 별도의 충진제(filler agent)는 필요하지 않을 것이다. 컴포넌트(6)와 절연체층(10) 사이에 남아있는 공간을 충진하면, 컴포넌트(6)와 절연체층(10) 사이의 기계적 연결이 견고해지며, 따라서 기계적으로 보다 내구성 있는 구조가 될 것이다. 접착하는 동안, 접착재도 또한 콘택 개구(17) 안으로 들어갈 것이다.
"접착제(adhesive)"라는 용어는 컴포넌트를 절연체층(10)에 부착시키는 물질을 말한다. 접착제의 제 1 성질은, 접착제가 절연체층의 표면 및 또는 컴포넌트의 표면에 비교적 액체 형태로 또는 예를 들어 박막의 형태와 같은 표면 형태에 맞춰진 다른 형태로 도포될 수 있다는 것이다. 접착제의 제 2 성질은, 적어도 컴포넌트가 몇몇 다른 방법으로 구조에 부착될 때까지, 접착제가 (절연체층(10)에 대한) 적소에 컴포넌트를 유지시키는 방식으로, 도포 후에, 접착제가 경화되거나 적어도 부분적으로 경화될 수 있다는 것이다. 접착제의 제 3 성질은 이의 부착력, 즉, 접착되는 표면에 부착하는 능력이다.
"접착(gluing)"이란 용어는 접착제를 이용하여 컴포넌트와 절연체층(10)을 서로 접착하는 것을 말한다. 따라서, 접착에서, 접착제는 컴포넌트와 절연체층(10) 사이에 주입되며, 컴포넌트는 절연체층(10)에 대해 적절한 위치에 위치되고, 여기서 접착제는 컴포넌트 및 절연체층(10)과 접촉하고 있으며, 컴포넌트와 절연체층(10) 사이의 공간을 적어도 부분적으로 충진한다. 이후에, 접착제는 (적어도 부분적으로) 경화하도록 허용되거나, 접착제는 (적어도 부분적으로) 활발히 경화(cure)되며, 이런 식으로 컴포넌트는 접착제를 이용하여 절연체층(10)에 부착된다. 일부 실시예에서, 컴포넌트의 콘택 돌기는, 접착 동안, 접착층을 통해 돌출될 수 있으며, 심지어 콘택 개구(17)까지 연장할 수도 있다.
실시예에서 사용된 접착제는 예를 들어 열적 경화 에폭시(thermally hardening epoxy)이다. 접착제는 사용되는 접착제가 절연체층(10)과 컴포넌트에 대한 충분한 접착을 갖는 방식으로 선택된다. 접착제의 하나의 바람직한 성질은 공정 동안, 접착제의 열팽창이 주변 물질의 열팽창과 매우 다르지는 않도록, 적절한 열팽창계수(thermal expansion coefficient)이다. 또한, 선택된 접착제는 짧은 경화 시간을 갖는 것이 바람직하며, 바람직하게는 대체로 몇 초 정도이다. 이러한 시간에, 접착제는 적어도 부분적으로 경화되어야 하며, 따라서 접착제는 적소에 컴포넌트를 유지할 수 있을 것이다. 최종 경화는 명백히 더 많은 시간이 걸릴 수 있으며, 실제로는 다음 공정 스테이지와 관련하여 발생하도록 계획될 수 있다. 또한, 접착제는 예를 들어 100℃ 내지 265℃의 온도로 수회 가열하는 것과 같은 사용된 공정 온도, 및 화학적 또는 기계적 변형(strain)과 같은 다른 제조-공정 변형을 견딜 수 있어야만 한다. 접착제는 절연 물질의 전기 전도성과 동일한 정도의 전기 전도성을 갖는 것이 바람직하다.
적절한 절연-물질층(1)은 예를 들어 회로 보드와 같은 전자 모듈의 베이스 물질로서 선택된다. 절연-물질층(1)은 예를 들어 글라스-파이버-강화 에폭시 시트(glass-fiber-reinforced epoxy sheet: FR4)와 같은 폴리머 베이스일 수 있다. 절연-물질층(1)을 위한 적절한 물질의 다른 예는 PI(폴리이미드), FR5, 아라미드, 폴리테트라플루오로에틸렌, 테프론®, LCP(액정 폴리머), 및 사전-경화된 바인더층(precured binder layer), 즉, 프리-프레그(pre-preg)이다.
적절한 방법을 사용하여, 절연체층(10)에 접착된 컴포넌트들의 크기와 상호적 위치에 따라서 선택된 리세스(recess) 또는 비아는 절연-물질층(10) 내에 생성된다. 또한, 리세스 또는 비아는 컴포넌트(6)보다 약간 크게 만들어질 수 있으며, 이 경우에, 절연체층(10)과 컴포넌트(6)에 대한 절연-물질층(10)의 정렬은 그렇게 중요하지 않게 될 것이다. 만약 공정에서, 컴포넌트를 위해 만들어진 비아가 포함된 절연-물질층(1)을 사용한다면, 홀이 만들어지지 않는 절연-물질층(11)을 추가적으로 사용함으로써 특정 이점들을 얻을 수 있다. 상기 절연-물질층(11)은 컴포넌트를 위해 만들어진 비아를 커버하도록 절연-물질층(1)의 위에 위치될 수 있다.
또한, 절연-물질층(1)은 상기 방법으로 만들어질 수 있으며, 액체 형태의 절연 물질은 절연체층(10)과 컴포넌트의 위에 도포되거나, 또는 부분적으로 경화되지 않은 절연-물질 시트가 이들 위에 배치된다. 이후에, 절연 물질은 경화되고, 절연-물질층(1)을 생성한다.
만약 제조될 전자 모듈 내에 제 2 도전체층을 희망한다면, 이는 예를 들어 절연-물질층(1)의 표면 위에 만들어질 수 있다. 실시예들에서, 여기서 제 2 절연-물질층이 사용되면, 도전체층은 이 제 2 절연-물질층(11)의 표면 위에 만들어질 수 있다. 도전 패턴(19)은 제 2 도전체층(9)으로부터 만들어질 수 있다. 도전체층(9)은 예를 들어 도전 박막(4)에서와 유사한 방법으로 만들어질 수 있다. 그러나, 간단한 실시예에서 그리고 간단한 전자 모듈을 만들 때, 제 2 도전 박막(9)을 필수적으로 만들어야만 하는 것은 아니다. 그러나, 제 2 도전 박막은 도전 패턴 및 컴포넌트(6) 및 전자기 방사선(electromagnetic radiation)으로부터 전체 모듈을 보호(EMC 보호)하기 위한 추가적인 공간과 같은 많은 수단으로 활용될 수 있다. 또한 제 2 도전 박막은 구조를 보강하고 예를 들어 모듈의 뒤틀림을 줄이기 위해 사용될 수도 있다.
전자 모듈 내에 만들어진 비아를 통해서, 전기적 접촉은 컴포넌트의 콘택 영역와 도전체층(4) 사이에 형성될 수 있다. 비아를 만들기 위해, 콘택 개구(17)는 개구에 삽입될 수 있는 접착제 및 다른 물질들로부터 세정된다. 이것은 컴포넌트들이 제 1 표면에 접착되기 때문에, 도전체 물질(4)의 제 2 표면 방향으로부터 자연적으로 수행된다. 또한, 콘택 개구의 세정과 관련하여, 컴포넌트(6)의 콘택 영역(7)를 세정하는 것도 가능하며, 이는 고품질의 전기적 접촉을 만들기 위한 기본 조건을 더욱 향상시킬 것이다. 세정은 예를 들어, 플라즈마 기술, 화학적 방법, 또는 레이저를 이용한 방법을 사용하여 이루어질 수 있다. 만약 콘택 개구(17)와 콘택 영역이 이미 충분히 청결하다면, 세정은 당연히 생략될 수 있다.
세정 후에, 컴포넌트(6)의 정렬이 성공적인지 체크하는 것도 가능하며, 이 때 도전체층(4)의 방향에서 바라볼 때, 올바르게 정렬된 컴포넌트의 콘택 영역(7)는 콘택 개구(17)를 통해서 나타날 것이다.
또한, 만약 접착제가 콘택 개구(17)를 충진하고 있지 않다면, 또는 접착제가 투명하다면, 또는 도전체층(4), 절연체층(10) 및 있음직한 지지층(12)이 이러한 층들을 통과해서 콘택 영역(7) 또는 컴포넌트이 보여질 정도로 얇다면, 세정 전에 컴포넌트(6)의 정렬이 성공적인지 체크될 수도 있다. 투명 접착제를 사용할 때 체크가 가장 빠르다.
이후에, 도전체 물질이 홀(17)로 삽입되며, 따라서 컴포넌트(6)와 도전체층(4) 사이에 전기적 접촉이 형성된다. 도전체 물질은 예를 들어 전기적 도전성 페이스트(paste)로 콘택 개구를 충진함으로써 만들어질 수 있다. 또한 도전체 물질은 회로-기판 산업에 잘 알려진 몇 가지 성장 방법 중 하나를 사용하여 만들어질 수도 있다. 현재, 최상의 전기적 접촉은 예를 들어 화학적 또는 전기화학적 방법을 사용하여 도전체 물질을 성장시킴으로써 야금 접합(metallurgical joint)을 형성하여 만들어진다. 따라서, 적어도 가장 필요한 실시예에서는 상기 방법을 항상 사용하는 것이 본 목적이다. 하나의 좋은 대안은 화학적 방법을 사용하여 박막을 성장시키고 더욱 경제적인 전기화학적 방법으로 본 성장을 지속시키는 것이다. 물론, 이 방법들 외에도, 최종 결과의 관점에서 유리한 일부 다른 방법들을 사용하는 것도 가능하다.
이하에서, 도 1 내지 9에서 도시된 절차 스테이지를 이용하여, 일부 가능한 실시예들을 매우 상세히 알아볼 것이다.
스테이지 A(도 1):
스테이지 A에서, 도전체층(4)과 도전체층의 제 1 표면 상에 절연체층(10)을 포함하는 적절한 적층된 막은 공정의 시작 물질로써 선택된다. 도전체층(4)의 한 표면 상에 지지층(12)이 있는 적층된 막 또한 시작 물질로써 선택될 수도 있다. 지지층(12)은 선택적이며, 오직 도 2에서 점선으로 도시된다. 적층된 막은, 예를 들어, 지지 베이스(12)의 표면에 도전체층(4)을 생성하기 위한 적절한 도전 박막을 부착하고 처리하기에 적절한 지지 베이스(12)를 선택함으로써 제조 될 수 있을 뿐만 아니라, 절연체층(10)을 생성하기 위한 절연 박막의 경우에도 위와 같다.
지지 베이스(12)는 예를 들어, 알루미늄(Al)과 같은 전기 도전성 물질로 이루어졌을 수도 있고, 또는 폴리머와 같은 절연 물질로 이루어졌을 수도 있다. 도전체층(4)은 예를 들어 지지 베이스(12)의 한 표면에 얇은 금속 호일을 부착함으로써 생성될 수 있으며, 얇은 금속 호일은 예를 들어 구리(Cu)를 라미네이팅 함으로써 생성될 수 있다. 금속 호일은 예를 들어 접착층을 사용하여 지지 베이스에 부착될 수 있으며, 접착층은 금속층의 라미네이팅 전에 지지 베이스(12) 또는 금속 호일의 표면에 도포된다. 이 스테이지에서, 금속 호일에 패턴이 있을 필요는 없다.
절연 층(10)은 예를 들어 이번에는 에폭시로 구성될 수도 있다.
스테이지 B(도 2):
콘택 개구(17)는 컴포넌트의 전기적 접촉에 필요한 비아를 형성하기 위해 만들어진다. 콘택 개구(17)는, 예를 들어 레이저 또는 기계적인 천공을 이용하여, 절연체층(10)과 도전체층(4)을 관통하여 만들어진다. 본 도면의 실시예에서, 콘택 개구(17)는 도전체층의 제 1 표면의 방향에서 천공되어, 지지층(12)의 물질까지 연장한다. 본 도면의 실시예에서, 콘택 개구(17) 외에도 정렬을 돕기 위해 사용될 수 있는 비아(3)가 만들어진다.
스테이지 C(도 3):
스테이지 C에서, 접착층(5)이 절연체층(10)의 위에 컴포넌트(6)가 부착될 영역에 도포된다. 이 영역은 "연결(connection) 영역"으로 호칭될 수 있다. 접착층(5)은 예를 들어 콘택 개구(17)의 도움으로 정렬될 수 있다. 접착층의 두께는 컴포넌트(6)가 접착층(5) 위로 압축될 때 컴포넌트(6)와 절연체층(10) 사이의 공간을 접착제가 완전히 충진할 수 있도록 선택된다. 만약 컴포넌트가 콘택 돌기(7)를 포함한다면, 접착층(5)의 두께는 예를 들어 컴포넌트(6)와 절연체층(10) 사이의 공간을 잘 충진시킬 수 있도록 콘택 돌기(7)의 높이의 약 1.1배 내지 10배로 더 커져야만 한다. 또한, 컴포넌트를 위해 형성된 접착층(5)의 표면 영역은 컴포넌트의 대응 표면 영역보다 약간 더 클 수도 있으며, 이는 부적당한 충진에 대한 위험을 감소시키는데 도움을 줄 것이다.
스테이지 C는 접착층(5)이 절연체층(10)의 연결 영역 대신에 컴포넌트(6)의 연결 표면 위에 도포되도록 수정될 수 있다. 이는 예를 들어 컴포넌트가 전자 모듈의 제 위치에 조립되기 전에 접착제에 디핑(dipping)되도록 수행될 수 있다. 또한, 접착제를 절연체층(10)의 연결 영역과 컴포넌트(6)의 연결 표면 모두 위에 도포하도록 처리하는 것도 가능하다.
이렇듯, 사용된 접착제는 전기적 절연체이므로, 컴포넌트(6)의 연결 영역들 간의 전기적 접촉은 접착층(5) 스스로에 의해 발생하지는 않는다.
스테이지 D(도 4):
스테이지 D에서, 컴포넌트(6)가 전자 모듈 내의 적소에 배치된다. 이는 예를 들어 컴포넌트(6)를 접착층(5) 위로 압력을 가하는 조립 기계를 이용하여 행해질 수 있다. 조립 스테이지에서, 공보(US 6,284,564 B1 및 US 6,475,877 B1)에서 개시된 방법으로 처리될 수도 있으며, 어떤 경우에는 콘택 개구(17)의 도움으로 제 위치에 정확하게 컴포넌트(6)를 정렬시킬 수도 있다. 더욱 가까운 정렬에서는, 비아(3) 또는 다른 이용 가능한 정렬 마스크가 이미 기판 내에 만들어져 있다면, 이를 사용할 수도 있다.
컴포넌트(6)는 따로 접착될 수도 있고, 적절한 그룹으로 접착될 수도 있다. 전형적인 과정은, 모듈 블랭크(module blank)를 조립 기계에 대해 적절한 위치로 가져가고, 그 후 컴포넌트를 정렬시켜서 모듈 블랭크 위에 가압하여, 정렬과 부착 동안 움직이지 않도록 고정된다.
스테이지 E(도 5):
절연-물질층(1)은 절연체층(10)의 위에 위치하고, 절연-물질층 안에 접착된 컴포넌트(6)를 위한 홀(2) 또는 리세스가 만들어질 준비가 되어 있다. 절연-물질층(1)은 적절한 폴리머 베이스로 만들어질 수 있으며, 이 안의 홀 또는 리세스는, 컴포넌트의 크기와 위치에 따라서 선택되며, 몇 가지 적절한 방법을 사용하여 만들어진다. 폴리머 베이스는 예를 들어 프리-프레그 베이스일 수도 있으며, 이는 회로-기판 산업에서 널리 사용되고, 공지되어 있다.
접착층(5)이 경화되거나, 또는 그렇지 않다면 컴포넌트(6)가 제 위치에 남아있도록 충분히 경화된 후에만 스테이지 E를 수행하는 것이 최선이며, 이 때 절연-물질층(1)은 적소에 배치된다.
또한, 나중에 경화되는 절연 물질로 된 시트가 이 안에 홀을 갖지 않고 컴포넌트와 절연체층(10)의 위에 배치되는 방식으로 절연-물질층(1)이 만들어질 수도 있다. 상기 시트는 예를 들어 적절하게 선택된 프리-프레그일 수 있다. 또한, 나중에 경화되는 절연 물질이 컴포넌트와 절연체층(10) 위에 액체 형태로 도포되는 방식으로 절연-물질층(10)이 만들어질 수도 있다.
스테이지 F(도 6):
스테이지 F에서, 패터닝되지 않은 절연-물질층(11)이 절연-물질층(1)의 위에 배치되고, 그 다음 도전체층(9)이 그 위에 배치된다. 절연-물질층(1)과 같이, 절연-물질층(11)도 적절한 폴리머 박막으로 예를 들어 상기 언급된 프리-프레그 베이스로 만들어질 수 있다. 도전체층(9)도 예를 들어 구리 호일 또는 다른 본 목적에 적당한 일부 박막일 수 있다.
스테이지 F는 실시예들에서 유용하며, 여기서 절연-물질층(1)은 컴포넌트(6) 주변에 개방 홀(2)을 포함하며, 그리고 희망한다면, 도전체층(9)은 절연-물질층(1)의 대향면에 부착된다. 그리고, 절연 물질(11)은 컴포넌트의 개구(2)를 충진할 것이고, 도전체층(9)과 절연-물질층(1)을 서로에 대해 고정시킬 것이다. 또한, 개구(2)가 개별 필러로 충진되는 방식으로 진행될 수도 있다. 또한, 제 2 도전체층(9)은 절연-물질층(1)이 경화되기 전에 절연-물질층(1)에 직접 부착될 수도 있다.
이렇듯 스테이지 F는 일부 실시예에서 유용하지만, 대부분의 실시예에서는 생략되거나 다른 종류의 절차로 대체될 수 있다.
스테이지 G(도 7):
이러한 스테이지에서, (층(1 및 11) 내의) 폴리머가 도전체층(4 및 9) 사이의 컴포넌트(6)의 주위에 통합된 기밀층(unified and tight layer)을 형성하는 방식으로, 층(1, 11, 및 9)은 열과 압력을 이용하여 압축된다. 이 과정은 제 2 도전체층을 상당히 평탄하고 평평하게 만든다.
단일 도전 패턴층(14)을 포함하는 단일 전자 모듈의 제조 시, 스테이지 F는 심지어 완전히 생략될 수 있으며, 또는 층(1 및 11)은 도전체층(9)없이 구조에 라미네이팅 될 수 있다.
이렇듯, 스테이지 G는 스테이지 F와 밀접하게 관련되어, 스테이지 F와 연결되어 위에 나타낸 변형은 스테이지 G와도 관련될 수 있다.
만약 적층된 막이 지지층(12)을 포함한다면, 지지층(12)은 분리될 수 있거나 그렇지 않으면 이 스테이지에서 구조에서 제거될 수 있다. 제거는 예를 들어 기계적으로 또는 식각을 이용하여 수행될 수 있다.
절연-물질층(1)의 표면 상에 두꺼운 통합된 도전체층(4와 12를 함께)이 존재하는 실시예에서, 지지층(12)에 대응하는 도전체층의 일부는 식각되어 떨어져 나갈 수 있다. 이 방법에서, 도전체층(4)의 제 2 표면 상의 콘택 개구(17)가 개방될 수 있다. 그러나, 콘택(17)은 그 후 일반적으로 접착제(5)로 충진될 것이다.
이후에, 콘택 개구(17)는 예를 들어 화학적 방법, 레이저를 이용한 방법, 또는 플라즈마 식각 방법과 같은 적절한 방법을 사용하여 접착제로부터 세정된다. 동시에, 콘택 개구(17)의 "바닥"에 위치한 컴포넌트의 콘택 영역(7)도 역시 세정된다.
이 스테이지에서, 원한다면, 다른 홀, 예를 들면 비아를 위한 절연-물질층(1)을 관통하는 홀(3)도 또한 만들어질 수 있다.
스테이지 H(도 8):
스테이지 H에서, 도전체 물질은 콘택 개구(17) 내에 성장된다. 예시적인 공정에서, 도전체 물질은 베이스의 상부에 또한 동시에 성장되어서, 절연체층(4 및 9)의 두께 또한 증가시킨다. 희망한다면, 도전물질은 홀(3) 내에서도 성장될 수 있다.
성장되는 도전체 물질은 예를 들어 구리 또는 다른 충분한 전기적 도전성 물질일 수 있다. 도전체 물질의 선택은 컴포넌트(6)의 콘택 돌기(7)의 물질과 전기적인 접촉을 형성하기 위해서 물질의 능력이 고려된다. 일 예시적인 공정에서, 도전체 물질은 대부분 구리이다. 구리 금속화는 홀(17) 안에 화학적 구리로 된 박막을 적층함으로써 수행될 수 있으며, 이후에 도금은 전기화학적 구리-성장 방법을 사용하여 지속된다. 본 예에서 화학적 구리가 사용된 이유는, 접착제의 상부에 적층을 형성하여 전기화학적 도금으로 전기적 도전체로서 기능할 것이기 때문이다. 따라서, 금속은 습식-화학적 방법을 사용하여 성장될 수 있어, 성장은 저렴하면서도 도전 구조는 품질이 우수해진다.
스테이지 H는 컴포넌트(6)와 도전체층(4) 사이에 전기적 접촉을 형성하기 위한 것이다. 이렇듯, 스테이지 H에서, 도전체층(4 및 9)의 두께를 증가시키는 것은 필수적이지 않으나, 대신, 본 공정은 스테이지 H에서 홀(17)은 적절한 물질만으로 충진되도록 균등하게 잘 설계될 수 있다. 전기적 접촉은 예를 들어 전기적 도전성 페이스트로 콘택 개구(17)를 충진하거나 또는 다른 적당한 마이크로비아 금속화 방법을 사용하여 만들어질 수 있다.
스테이지 I(도 9):
스테이지 I에서, 희망하는 도전 패턴들(14 및 19)은 베이스의 표면 상의 도전체층(4 및 9)로부터 만들어진다. 만약 실시예에서 도전체층(4)만이 사용된다면, 패턴은 오직 베이스의 한 표면 상에만 형성된다. 또한, 제 2 도전체층(9)이 실시예에서 사용된다고 할지라도, 도전체층(4)으로만 도전 패턴을 형성하도록 진행될 수도 있다. 상기 실시예에서, 패터닝되지 않은 도전체층(9)은 예를 들어 전자 모듈을 기계적으로 지지하거나 보호하는 층으로써 기능하거나, 또는 전자기 방사성에 대한 보호와 같은 층으로써 기능할 수 있다.
도전 패턴(14)은 도전 패턴의 밖으로부터 도전체층(4)의 도전체 물질을 제거함으로써 만들어질 수 있다. 도전체 물질은 예를 들어 회로-기판 산업에서 잘 알려지고 널리 사용되는 패터닝 및 식각 방법의 일부를 사용하여 제거될 수 있다.
스테이지 I 후에, 전자 모듈은 컴포넌트(6) 또는 수 개의 컴포넌트들 뿐만 아니라 도전 패턴들(14 및 19)(일부 실시예에서는 오직 도전 패턴(14)만)을 포함하며, 이를 이용하여 컴포넌트(6) 또는 컴포넌트들은 외부회로에 또는 서로에 연결될 수 있다. 그 후, 동작 완전성을 생성하기 위한 필수 조건들이 존재한다. 따라서, 공정은 전자 모듈이 스테이지 I 후에 준비되는 방식으로 설계될 수 있으며, 도 9는 하나의 가능한 전자 모듈의 예를 도시한다. 희망한다면, 예를 들어 보호제로 전자 모듈을 코팅하거나, 또는 전자 모듈의 제 1 및/또는 제 2 표면 상에 추가적인 도전 패턴을 제조함으로써, 스테이지 I 후에도 공정은 지속될 수 있다.
상기 나열된 도면들의 예들은 일부 가능한 공정들을 도시하며, 이를 통해서 본 발명은 활용될 수 있다. 그러나 본 발명은 상술된 공정으로만 제한되지 않으며, 대신에 본 발명은 청구항의 전체 범위와 등가의 설명들을 고려한다면 다른 다양한 공정 및 이의 최종 생산물들을 포함한다. 또한 본 발명은 예시에 의해 도시된 구조와 방법만으로 제한되지 않으며, 대신에 본 발명의 다양한 어플리케이션들은 매우 다양한 종류의 전자 모듈 및 회로-기판을 제조하는데 사용될 수 있으며, 이들은 상술된 예시와는 매우 다를 수 있다는 것은 본 기술 분야의 당업자들에게 명백할 것이다. 이렇듯, 도면의 컴포넌트와 회로는 오직 제조 공정을 설명하기 위한 목적으로만 도시된다. 이렇듯, 본 발명에 따른 기본 사상으로부터 벗어나지 않고, 많은 변경들이 상술된 예시들로 이루어진 공정으로 제조될 수 있다. 변경은 예를 들어 상이한 스테이지들에 기술된 제조 기술과 관련되거나, 또는 서로 관계된 공정 스테이지들의 순서와 관련된다.

Claims (13)

  1. 회로-보드형 전자 모듈을 제조하기 위한 방법으로서,
    상기 전자 모듈은 도전체-패턴층(14)과 전기적으로 접속되는 적어도 하나의 콘택 영역(7)를 갖는 컴포넌트(6)를 포함하고, 상기 방법은,
    상기 전자 모듈에 하나 이상의 컴포넌트(6)를 배치하는 단계;
    내장되는 컴포넌트들(6)을 서로 전기적으로 접속하는 단계;
    적어도 도전체층(4) 및 상기 도전체층(4)의 제 1 표면 상의 절연체층(10)을 포함하는 적층된 막(layered membrane)을 구성하는(taking) 단계;
    상기 도전체층(4)에 콘택 개구들(17)을 형성하는 단계 ― 상기 콘택 개구들의 상호적 위치들(mutual position)은 접속될 각각의 컴포넌트(6)의 콘택 영역들(7)의 상호적 위치들과 대응하며, 상기 콘택 개구들은 상기 도전체층(4)과 상기 절연체층(10) 모두를 관통함 ― ;
    상기 콘택 개구들(17)의 제조 이후에, 상기 컴포넌트(6)의 상기 콘택 영역들(7)이 상기 대응하는 콘택 개구들(17) 상에 정렬되도록 위치된, 상기 적층된 막의 상기 절연체층(10)의 표면에 각각의 컴포넌트(6)를 부착하는 단계;
    적어도 상기 콘택 개구들(17) 및 상기 컴포넌트(6)의 상기 콘택 영역들(7)에서, 상기 컴포넌트(6)를 상기 도전체층(4)에 접속하는 도전체 물질을 형성하는 단계; 및
    상기 도전체-패턴층(14)을 형성하도록 상기 도전체층(4)를 패터닝하는 단계
    를 포함하는, 회로-보드형 전자 모듈 제조 방법.
  2. 제 1 항에 있어서,
    상기 콘택 개구들(17)이 구성되기 전에, 상기 적층된 막은 도전체층(4) 및 상기 도전체층(4)의 제 1 표면상의 절연체층(10)으로 구성되는, 회로-보드형 전자 모듈 제조 방법.
  3. 제 1 항에 있어서,
    상기 콘택 개구들(17)이 구성되기 전에, 상기 적층된 막은 상기 도전체층(4)의 제 2 표면상의 지지층(12)을 포함하는, 회로-보드형 전자 모듈 제조 방법.
  4. 제 1 내지 3 항 중 어느 한 항에 있어서,
    상기 콘택 개구들(17)이 구성되기 전에, 상기 적층된 막의 상기 도전체층(4)은 본질적으로 모두 상기 도전체 물질을 포함하며, 이후에 상기 도전체-패턴층(14)이 상기 도전체 물질로부터 생성되는 것을 특징으로 하는 회로-보드형 전자 모듈 제조 방법.
  5. 제 1 내지 3 항 중 어느 한 항에 있어서,
    상기 적층된 막의 상기 절연체층(10)은 에폭시로 이루어지는, 회로-보드형 전자 모듈 제조 방법.
  6. 제 1 내지 3 항 중 어느 한 항에 있어서,
    상기 적층된 막의 상기 절연체층(10)의 두께는 10㎛ 미만인, 회로-보드형 전자 모듈 제조 방법.
  7. 제 1 내지 3 항 중 어느 한 항에 있어서,
    상기 컴포넌트는 절연성 접착제(5)를 통해 상기 절연체층(10)에 부착되는, 회로-보드형 전자 모듈 제조 방법.
  8. 제 1 내지 3 항 중 어느 한 항에 있어서,
    상기 컴포넌트(6)를 상기 도전체층(4)에 접속하는 상기 도전체 물질은 화학적 및/또는 전기화학적 금속화 방법을 사용하여 제조되는, 회로-보드형 전자 모듈 제조 방법.
  9. 제 1 내지 3 항 중 어느 한 항에 있어서,
    상기 컴포넌트(6)를 상기 도전체층(4)에 연결시키는 상기 도전체 물질은 도전체 물질로 상기 콘택 개구들(17)을 충진(filling)함으로써 형성되는, 회로-보드형 전자 모듈 제조 방법.
  10. 제 1 내지 3 항 중 어느 한 항에 있어서,
    적어도 하나의 제 2 도전체-패턴층(19)이 상기 전자 모듈 내에 제조되는, 회로-보드형 전자 모듈 제조 방법.
  11. 제 1 내지 3 항 중 어느 한 항에 있어서,
    상기 도전체층(4)에 부착된 적어도 하나의 컴포넌트(6)는 언팩킹된(unpacked) 마이크로회로 칩인, 회로-보드형 전자 모듈 제조 방법.
  12. 서로 전기적으로 접속되는 하나 이상의 내장된 컴포넌트(6)를 포함하는 회로-보드형 전자 모듈로서,
    도전체-패턴층(14) ―상기 컴포넌트(6)는 상기 도전체-패턴층(14)과 전기적으로 접속되는 적어도 하나의 콘택 영역(7)을 가짐 ― ;
    적어도 상기 도전체-패턴층(14) 및 상기 도전체-패턴층(14)의 제 1 표면 상의 절연체층(10)을 포함하는 적층된 막(layered membrane);
    상기 도전체-패턴층(14)의 콘택 개구들(17) ― 상기 콘택 개구들(17)의 상호적 위치들은 상기 내장된 컴포넌트들(6)의 상기 콘택 영역들(7)의 상호적(mutual) 위치들에 대응하고, 상기 콘택 개구들(17)은 상기 도전체-패턴층(14)과 상기 절연체층(10) 모두를 관통함 ― ; 및
    적어도 상기 콘택 개구들(17)과 상기 컴포넌트(6)의 상기 콘택 영역들(7)에서 상기 컴포넌트(6)를 상기 도전체-패턴층(14)에 접속하는 도전체 물질
    을 포함하며, 상기 컴포넌트들(6)은 상기 컴포넌트(6)의 상기 콘택 영역들(7)이 상기 대응하는 콘택 개구들(17)상에 정렬되게 위치되도록, 상기 적층된 막의 상기 절연체층(10)의 표면에 부착되는, 회로-보드형 전자 모듈.
  13. 제 6 항에 있어서,
    상기 적층된 막의 상기 절연체층(10)의 두께는 4㎛ 내지 7㎛의 범위인, 회로-보드형 전자 모듈 제조 방법.
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI117814B (fi) * 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
DE102005003632A1 (de) 2005-01-20 2006-08-17 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Katheter für die transvaskuläre Implantation von Herzklappenprothesen
GB2441265B (en) 2005-06-16 2012-01-11 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
SG139594A1 (en) * 2006-08-04 2008-02-29 Micron Technology Inc Microelectronic devices and methods for manufacturing microelectronic devices
WO2008078899A1 (en) * 2006-12-23 2008-07-03 Lg Innotek Co., Ltd Semiconductor package and manufacturing method thereof
DE102007015819A1 (de) * 2007-03-30 2008-10-09 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe sowie elektronische Baugruppe
US20100328913A1 (en) * 2007-03-30 2010-12-30 Andreas Kugler Method for the producing an electronic subassembly, as well as electronic subassembly
US7896915B2 (en) 2007-04-13 2011-03-01 Jenavalve Technology, Inc. Medical device for treating a heart valve insufficiency
DE102007024189A1 (de) * 2007-05-24 2008-11-27 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe
DE102008009220A1 (de) * 2008-02-06 2009-08-13 Robert Bosch Gmbh Verfahren zum Herstellen einer Leiterplatte
US9044318B2 (en) 2008-02-26 2015-06-02 Jenavalve Technology Gmbh Stent for the positioning and anchoring of a valvular prosthesis
ES2903231T3 (es) 2008-02-26 2022-03-31 Jenavalve Tech Inc Stent para el posicionamiento y anclaje de una prótesis valvular en un sitio de implantación en el corazón de un paciente
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
FI123205B (fi) 2008-05-12 2012-12-31 Imbera Electronics Oy Piirimoduuli ja menetelmä piirimoduulin valmistamiseksi
AT12316U1 (de) 2008-10-30 2012-03-15 Austria Tech & System Tech Verfahren zur integration eines elektronischen bauteils in eine leiterplatte
US8914974B2 (en) 2008-10-30 2014-12-23 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Method for integrating an electronic component into a printed circuit board
US8124449B2 (en) 2008-12-02 2012-02-28 Infineon Technologies Ag Device including a semiconductor chip and metal foils
FI122216B (fi) 2009-01-05 2011-10-14 Imbera Electronics Oy Rigid-flex moduuli
FI20095110A0 (fi) * 2009-02-06 2009-02-06 Imbera Electronics Oy Elektroniikkamoduuli, jossa on EMI-suoja
BR112012029896A2 (pt) 2010-05-25 2017-06-20 Jenavalve Tech Inc válcula cardíaca protética para endoprótese e endoprótese
US8735735B2 (en) 2010-07-23 2014-05-27 Ge Embedded Electronics Oy Electronic module with embedded jumper conductor
AT13055U1 (de) * 2011-01-26 2013-05-15 Austria Tech & System Tech Verfahren zur integration eines elektronischen bauteils in eine leiterplatte oder ein leiterplatten-zwischenprodukt sowie leiterplatte oder leiterplatten-zwischenprodukt
WO2013065099A1 (ja) 2011-10-31 2013-05-10 株式会社メイコー 部品内蔵基板の製造方法及びこの方法を用いて製造した部品内蔵基板
CN103918356A (zh) 2011-11-08 2014-07-09 名幸电子有限公司 元器件内置基板的制造方法以及使用该方法制成的元器件内置基板
KR101233640B1 (ko) * 2011-11-28 2013-02-15 대덕전자 주식회사 내장형 인쇄회로기판의 수율 향상방법
JP5521130B1 (ja) 2012-08-30 2014-06-11 パナソニック株式会社 電子部品パッケージおよびその製造方法
WO2014038128A1 (ja) 2012-09-05 2014-03-13 パナソニック株式会社 半導体装置およびその製造方法
US9084382B2 (en) 2012-10-18 2015-07-14 Infineon Technologies Austria Ag Method of embedding an electronic component into an aperture of a substrate
CN104603932A (zh) 2012-12-21 2015-05-06 松下知识产权经营株式会社 电子部件封装件及其制造方法
JP5624697B1 (ja) 2012-12-21 2014-11-12 パナソニック株式会社 電子部品パッケージおよびその製造方法
WO2014097645A1 (ja) 2012-12-21 2014-06-26 パナソニック株式会社 電子部品パッケージおよびその製造方法
WO2014097642A1 (ja) 2012-12-21 2014-06-26 パナソニック株式会社 電子部品パッケージおよびその製造方法
CN105491978A (zh) 2013-08-30 2016-04-13 耶拿阀门科技股份有限公司 用于假体瓣膜的径向可折叠框架及其制造方法
US9380697B2 (en) 2014-01-28 2016-06-28 Panasonic Intellectual Property Management Co., Ltd. Electronic device and manufacturing method for same
US9373762B2 (en) 2014-06-17 2016-06-21 Panasonic Intellectual Property Management Co., Ltd. Electronic part package
EP3288495B1 (en) 2015-05-01 2019-09-25 JenaValve Technology, Inc. Device with reduced pacemaker rate in heart valve replacement
JP6620989B2 (ja) 2015-05-25 2019-12-18 パナソニックＩｐマネジメント株式会社 電子部品パッケージ
US11065138B2 (en) 2016-05-13 2021-07-20 Jenavalve Technology, Inc. Heart valve prosthesis delivery system and method for delivery of heart valve prosthesis with introducer sheath and loading system
WO2018138658A1 (en) 2017-01-27 2018-08-02 Jenavalve Technology, Inc. Heart valve mimicry
EP3557608A1 (en) 2018-04-19 2019-10-23 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Packaged integrated circuit with interposing functionality and method for manufacturing such a packaged integrated circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5302851A (en) 1991-12-19 1994-04-12 International Business Machines Corporation Circuit assembly with polyimide insulator
US20020017711A1 (en) 1999-07-12 2002-02-14 Kwon Yong Hwan Semiconductor package
US20060232666A1 (en) * 2003-08-05 2006-10-19 Koninklijke Philips Electronics N.V. Multi-view image generation
US20060242282A1 (en) * 2005-04-20 2006-10-26 Netqos, Inc. Method and system for visualizing network performace characteristics

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
JP3094481B2 (ja) 1991-03-13 2000-10-03 松下電器産業株式会社 電子回路装置とその製造方法
US5838545A (en) * 1996-10-17 1998-11-17 International Business Machines Corporation High performance, low cost multi-chip modle package
US6232666B1 (en) 1998-12-04 2001-05-15 Mciron Technology, Inc. Interconnect for packaging semiconductor dice and fabricating BGA packages
US6284564B1 (en) 1999-09-20 2001-09-04 Lockheed Martin Corp. HDI chip attachment method for reduced processing
US6242282B1 (en) 1999-10-04 2001-06-05 General Electric Company Circuit chip package and fabrication method
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6475877B1 (en) * 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
US6596968B2 (en) * 2000-08-28 2003-07-22 Ube Industries, Ltd. Method of producing through-hole in aromatic polyimide film
US6489185B1 (en) * 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
JP2002158307A (ja) 2000-11-22 2002-05-31 Toshiba Corp 半導体装置及びその製造方法
FI115285B (fi) * 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
FI119215B (fi) * 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
JP2004063890A (ja) * 2002-07-30 2004-02-26 Fujitsu Ltd 半導体装置の製造方法
FI115601B (fi) 2003-04-01 2005-05-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
FI117812B (fi) * 2004-08-05 2007-02-28 Imbera Electronics Oy Komponentin sisältävän kerroksen valmistaminen
JP2006100666A (ja) * 2004-09-30 2006-04-13 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5302851A (en) 1991-12-19 1994-04-12 International Business Machines Corporation Circuit assembly with polyimide insulator
US20020017711A1 (en) 1999-07-12 2002-02-14 Kwon Yong Hwan Semiconductor package
US20060232666A1 (en) * 2003-08-05 2006-10-19 Koninklijke Philips Electronics N.V. Multi-view image generation
US20060242282A1 (en) * 2005-04-20 2006-10-26 Netqos, Inc. Method and system for visualizing network performace characteristics

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