CN104603932A - 电子部件封装件及其制造方法 - Google Patents

电子部件封装件及其制造方法 Download PDF

Info

Publication number
CN104603932A
CN104603932A CN201380043802.4A CN201380043802A CN104603932A CN 104603932 A CN104603932 A CN 104603932A CN 201380043802 A CN201380043802 A CN 201380043802A CN 104603932 A CN104603932 A CN 104603932A
Authority
CN
China
Prior art keywords
layer
metallization layer
metal
electronic component
sealing resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201380043802.4A
Other languages
English (en)
Inventor
川北晃司
中谷诚一
泽田享
山下嘉久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of CN104603932A publication Critical patent/CN104603932A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4871Bases, plates or heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135Double encapsulation or coating and encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50Wavelength conversion elements
    • H01L33/507Wavelength conversion elements the elements being in intimate contact with parts other than the semiconductor body or integrated with parts other than the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52Encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/64Heat extraction or cooling elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008Processes
    • H01L2933/0033Processes relating to semiconductor body packages
    • H01L2933/0041Processes relating to semiconductor body packages relating to wavelength conversion elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008Processes
    • H01L2933/0033Processes relating to semiconductor body packages
    • H01L2933/005Processes relating to semiconductor body packages relating to encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008Processes
    • H01L2933/0033Processes relating to semiconductor body packages
    • H01L2933/0066Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008Processes
    • H01L2933/0033Processes relating to semiconductor body packages
    • H01L2933/0075Processes relating to semiconductor body packages relating to heat extraction or cooling elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明的用于制造电子部件封装件的方法,形成将电子部件埋设于密封树脂层并使得该电子部件的电极从该密封树脂层的表面露出的封装件前体。尤其在电子部件封装件的制造方法中,将如下工序进行组合来实施,由此得到阶梯状的金属镀敷层,所述工序包括:对封装件前体逐次实施干式以及湿式的镀敷处理法来形成多个金属镀敷层的工序;和对该多个金属镀敷层的至少2个实施图案形成处理的工序。

Description

电子部件封装件及其制造方法
技术领域
本发明涉及电子部件封装件及其制造方法。更详细而言,本发明涉及具备电子部件的封装品及其制造方法。
背景技术
伴随电子设备的发展,在电子学领域正在开发各种各样的安装技术。若进行例示,作为IC、电感器等的电子部件的安装技术(封装技术),存在使用了电路基板、引线框的安装技术。即,作为一般的电子部件的封装件形态存在“使用电路基板的封装件”以及“使用引线框的封装件”等。
“使用电路基板的封装件”(参照图15(a))具有在电路基板上安装电子部件的形态。作为这种封装件的种类一般存在“引线接合型(W/B型)”和“倒装片型(F/C型)”。“引线框类型”(参照图15(b))具有包含由引线、压料垫(die pad)等构成的引线框的形态。引线框类型的封装件与使用电路基板的封装件都是通过焊接等而接合有各种电子部件。
在先技术文献
专利文献
专利文献1:美国专利第7927922号公报
专利文献2:美国专利第7202107号公报
专利文献3:JP特表2008-522396号公报
发明内容
发明要解决的课题
但是,在现有技术中,存在在散热特性以及高密度安装时的连接可靠性这些点上不充分的问题。
本发明鉴于这些问题点而作,目的在于提供一种实现散热特性以及高密度安装时的连接可靠性提高的电子部件封装件及其制造方法。
解决课题的手段
为了达成上述目的,本发明的一个方式所涉及的电子部件封装件的制造方法的特征在于,
形成将电子部件埋设于密封树脂层并使得电子部件的电极从密封树脂层的表面露出的封装件前体,
将如下工序进行组合来实施,由此得到阶梯状的金属镀敷层,所述工序包括:对这样的封装件前体逐次实施干式以及湿式的镀敷处理法来形成多个金属镀敷层的工序;和对这样的多个金属镀敷层的至少2个实施图案形成处理的工序。
此外,本发明的一个方式所涉及的电子部件封装件的特征在于,具有:
密封树脂层;
埋设于密封树脂层的电子部件;以及
与电子部件电连接的阶梯状的金属镀敷图案层,
阶梯状的金属镀敷图案层由相对而言定位于内侧的内侧镀敷图案和相对而言定位于外侧的外侧镀敷图案构成,内侧镀敷图案从外侧镀敷图案露出从而金属镀敷图案层呈阶梯形状。
发明效果
根据本发明的电子部件封装件,通过对电子部件直接形成金属镀敷层,从而能够实现散热特性以及高密度安装时的连接可靠性的提高。
附图说明
图1是表示本发明的电子部件封装件制造方法的概念的示意图。
图2是示意性地表示按照第1实施方式的本发明的电子部件封装件的制造方法的工序剖面图。
图3是示意性地表示按照第1实施方式的本发明的电子部件封装件的制造方法的工序剖面图。
图4是示意性地表示按照第2实施方式的本发明的电子部件封装件的制造方法的工序剖面图。
图5是示意性地表示按照第2实施方式的本发明的电子部件封装件的制造方法的工序剖面图。
图6是示意性地表示按照第3实施方式的本发明的电子部件封装件的制造方法的工序剖面图。
图7是示意性地表示按照第3实施方式的本发明的电子部件封装件的制造方法的工序剖面图。
图8是算数平均粗糙度Ra的说明图。
图9是示意性地表示“具有多个电子部件设置区域的金属图案层”的方式的示意图。
图10是示意性地表示按照本发明的发光元件封装件的制造方法的工序剖面图。
图11是示意性地表示本发明的电子部件封装件的构成的剖面图。
图12是用于说明本发明中的“面接触(直接接合或者面接合)”的示意图。
图13是示意性地示出本发明的电子部件封装件(附加地具备金属图案层的电子部件封装件)的构成的剖面图。
图14是表示按照本发明的发光元件封装件形态的电子部件封装件的构成的剖面图。
图15是示意性地表示现有技术的电子部件封装件的构成方式的剖面图。
具体实施方式
(作为本发明的基础的见解)
本发明者关于在“背景技术”栏中记载的现有的封装技术,发现会产生以下的问题。
“使用电路基板的封装件”(参照图15(a))虽然能够实现高密度安装,但是由于使用电路基板因此在散热性这一点上留有课题。此外,基板成本自身也不能忽视,在成本上不一定令人满意。进而,原本用于进行引线接合、倒装片安装的成本也不能忽视,期望进一步的成本降低(例如,在倒装片安装中需要高价的贴片机(mounter))。
“引线框类型”(参照图15(b))由于难以用引线框进行微细的加工,因此不适合高密度的安装。进而由于两种类型都进行焊接,因此在用树脂对整体进行了密封的情况下,担心所谓的“焊锡毛刺(solder flash)”的问题,在连接可靠性这一点上不一定令人满意。即,在模块安装焊接中的加热时,使用于封装件内的部件接合的焊锡材料,将会再次熔融,有可能浸出到微细的间隙(毛刺),或者引起短路。
此外,作为精细形成电极的方法,虽然有在抗蚀剂上形成图案之后,通过镀敷来形成电路的半加成法,但难以使镀敷的高度均匀。尤其是为了形成阶梯状的电极,需要在各自的镀敷后进行研磨,还存在花费成本的问题。
本发明鉴于这种情况而作。即,本发明的主要目的在于,提供一种满足合适的散热特性以及连接可靠性,并且能够实现低廉的安装成本的封装技术。
因此,本申请发明者们,并非在现有技术的延长线上进行对应,而是通过在新的方向上进行应对来尝试达成上述目的。结果,完成了达成了上述目的的电子部件封装件及其制造方法的发明。具体来说,在本发明的一个方式中,提供一种电子部件封装件的制造方法,其特征在于,
形成将电子部件埋设于密封树脂层,使得电子部件的电极从密封树脂层的表面露出的封装件前体,
将如下工序进行组合来实施,由此得到阶梯状的金属镀敷层,所述工序包括:对这样的封装件前体逐次实施干式以及湿式的镀敷处理法来形成多个金属镀敷层的工序;和对这样的多个金属镀敷层的至少2个实施图案形成处理的工序。
这种本发明的一个方式所涉及的电子部件封装件的制造方法的特征之一在于,通过对电子部件的电极露出面“实施干式镀敷以及湿式镀敷这2种镀敷处理法来形成多个金属镀敷层”和“对多个金属镀敷层的至少2层实施图案形成处理”的组合,作为整体而形成阶梯状的金属镀敷层。
此外,在本发明的一个方式中,还提供一种通过上述制造方法而得到的电子部件封装件。这种电子部件封装件的特征在于,具有:
密封树脂层;
埋设于密封树脂层的电子部件;以及
与电子部件电连接的阶梯状的金属镀敷图案层,
阶梯状的金属镀敷图案层由相对而言定位于内侧的内侧镀敷图案和相对而言定位于外侧的外侧镀敷图案构成,内侧镀敷图案从外侧镀敷图案露出从而金属镀敷图案层呈阶梯形状。
本发明的一个方式所涉及的电子部件封装件的特征之一在于,金属镀敷图案层由内侧镀敷图案和外侧镀敷图案这2个图案构成,因为成为内侧镀敷图案从外侧镀敷图案局部地露出的形态,所以形成了“阶梯形状”。
如上所述,按照本发明的一个方式,能够达成理想的散热特性以及连接可靠性,并且实现低廉的安装成本的封装。
就“散热特性”而言,在本发明的一个方式中没有进行经由引线接合或凸块的安装(即,封装件成为无引线接合/无凸块),来自电子部件的热经由金属镀敷层(金属镀敷图案层)被高效地散热。特别是,由于能够由热传导性高的铜等的材质来形成金属镀敷层(金属镀敷图案层),并且,能够设置为“厚度大的金属镀敷层”,因此能够经由该金属镀敷层将热高效地放出到外部。此外,在本发明中无需进行“焊接”就达成了封装,即实现了不使用“焊锡材料”的封装件。由此,“焊锡毛刺”的不良情况被避免,在这一点上能够实现“连接可靠性”的提高。
此外,在本发明的一个方式所涉及的制造方法中,通过在整个面镀敷后利用减成法形成图案而得到了“阶梯形状的金属镀敷部”,能够防止镀敷高度的偏差,此外,由于不需要研磨因此能够实现低成本制造。进而,阶梯状的金属镀敷部分对“优良线路部”和“高散热部”的兼顾做出贡献。具体来说,阶梯状的金属镀敷部分,能够使需要优良线路的电子部件上的镀敷厚度更薄且优良,另一方面,能够使发热大的电子部件上的镀敷厚度更厚,因此能够合适地兼顾高密度安装性和散热性。
进而,本发明的一个方式所涉及的封装件成为“无基板构造”。该“无基板”由于不使用基板,因此相应地有助于低成本制造。此外,与引线接合、倒装片安装等相比能够以简易的工艺进行封装,因此在这一点上也能够实现低成本化。
以下详细地说明本发明的一个方式所涉及的电子部件封装件及其制造方法。此外,附图所示的各种要素只不过是为了本发明的理解而示意性地进行了表示,尺寸比、外观等可能与实物不同,需要留意。
[本发明的制造方法]
首先,对本发明的一个方式所涉及的电子部件封装件的制造方法进行说明。在本发明的一个方式所涉及的制造方法中,如图1所示,通过对如下工序进行组合来实施而获得了“阶梯状的金属镀敷层”:对“电子部件被埋设于密封树脂层的封装件前体”实施干式以及湿式的金属镀敷处理法的工序;和在金属镀敷层的至少2层进行图案形成处理的工序。
更具体来说,首先,形成“至少1种电子部件被埋设于密封树脂层,使得电子部件的电极从密封树脂层的表面露出的封装件前体”。接着,对如下工序进行组合来实施,由此获得阶梯状的金属镀敷层:“对封装件前体中电子部件的电极露出的密封树脂层面逐次实施干式以及湿式的镀敷处理法来形成多个金属镀敷层的工序”、和“对这样的多个金属镀敷层的至少2个实施图案形成处理的工序”。
例如,对电子部件的电极露出的密封树脂层面实施(1)干式镀敷法→(2)湿式镀敷法→(3)干式镀敷法或者湿式镀敷法→(4)湿式镀敷法,并且对通过这样的金属镀敷处理而获得的镀敷层中的2层实施图案形成处理。例如,对通过上述(2)以及上述(4)而获得的2个镀敷层进行图案形成处理(类型I),或者,对通过上述(3)以及上述(4)而获得的2个镀敷层进行图案形成处理(类型II)。
尤其在通过上述(4)而获得的镀敷层的图案形成处理时,优选使用对于紧挨其而形成的金属镀敷层(即,通过上述(4)的镀敷处理而获得的金属镀敷层)具有溶解除去作用,但是对于通过在其之前进行的镀敷法而形成的金属镀敷层(即,通过上述(3)的镀敷处理而获得的金属镀敷层)不具有溶解除去作用的蚀刻剂(ェッチヤント)。即,例如作为金属镀敷层的形成工序而实施(1)干式镀敷法→(2)湿式镀敷法→(3)干式镀敷法→(4)湿式镀敷法的情况下,优选利用虽然对于通过(4)的湿式镀敷法形成的金属镀敷层具有溶解除去作用,但是对于通过(3)的干式镀敷法形成的金属镀敷层不具有溶解除去作用的蚀刻剂来进行图案形成处理。换言之,这意味着通过(3)的干式镀敷法形成的金属镀敷层不被蚀刻剂溶解除去,能够作为图案形成处理的阻挡材料(蚀刻阻止构件)而发挥作用。即,本发明优选包含以下的方式:
·将在先行的一方的图案形成处理后所形成的金属镀敷层(『以上述类型I的方式来说是在对通过(2)的湿式镀敷法而形成的金属镀敷层进行了图案形成处理之后形成的通过(3)的干式镀敷法而形成的金属镀敷层)』或者『被赋予了先行的一方的图案形成处理的金属镀敷层(以上述类型II的方式来说,是对通过(3)的干式镀敷法而形成的金属镀敷层实施图案形成处理而得到的图案层)』,作为后续的另一方的图案形成处理时所实施的蚀刻的阻止构件来使用(以上述类型I以及类型II的方式来说,作为在对通过(4)的湿式镀敷法而形成的金属镀敷层进行的图案形成处理中实施的蚀刻的蚀刻剂阻止构件而使用)。
这样在本发明中,逐次实施干式以及湿式的金属镀敷处理法,并对由此形成的金属镀敷层的至少2层选择性地实施图案形成处理,由此得到了“阶梯状的金属镀敷层”。
此外,本发明中使用的“阶梯状的金属镀敷层”的“阶梯状”意味着具有由多个子镀敷层构成的金属镀敷层作为整体具备厚壁部和薄壁部的形态。换言之,在本发明中,与电子部件的电极部电连接的金属镀敷层(特别是由多个子镀敷层构成的金属镀敷层)阶梯状地具有不同的厚度。
本发明的制造方法能够通过各种具体的实施方式来实现。以下对此进行说明。
(第1实施方式)
图2(a)~(k)以及图3(a)~(c)示出按照第1实施方式的本发明的制造方法的工艺。
在这种实施方式中,阶梯状的金属镀敷层的形成的特征在于,包括以下工序:
(i)对电极面露出的密封树脂层的主面整个面地实施干式镀敷法来形成第1金属镀敷层的工序;
(ii)对第1金属镀敷层的主面整个面地实施湿式镀敷法来形成第2金属镀敷层的工序;
(iii)对第2金属镀敷层实施图案形成处理,形成使第1金属镀敷层局部地露出的金属镀敷图案层A的工序;
(iv)对金属镀敷图案层A以及局部地露出的第1金属镀敷层整个面地实施干式镀敷法或湿式镀敷法来形成第3金属镀敷层的工序;
(v)对第3金属镀敷层的主面整个面地实施湿式镀敷法来形成第4金属镀敷层的工序;
(vi)对第4金属镀敷层实施图案形成处理,形成使第3金属镀敷层局部地露出的金属镀敷图案层B的工序;以及
(vii)将露出的第3金属镀敷层以及位于其正下方的局部的第1金属镀敷层除去的工序。
更加具体地说明这种第1实施方式。首先,实施封装件前体的形成工序。这种封装件前体的形成优选包含如下工序:按照粘贴于粘着性载体的方式将电子部件配置于粘着性载体的工序;按照覆盖电子部件的方式在粘着性载体上形成密封树脂层的工序;以及,将粘着性载体从密封树脂层剥离,使电子部件的电极从密封树脂层的表面露出的工序。
若具体说明,则首先如图2(a)以及图2(b)所示,在粘着性载体20上配置至少1种电子部件30。即,对粘着性载体20安装电子部件30。这种电子部件30的配置,优选按照其电极部分35与粘着性载体20相接的方式进行。由此,在以后的剥离操作中能够使电子部件30的电极35合适地露出。
电子部件30只要是在电子学安装领域使用的电路部件/电路元件即可,可以使用任意种类的部件。虽然只不过是例示,但作为这种电子部件的种类,可以列举:IC(例如控制IC)、电感器、半导体元件(例如,MOS(金属氧化物半导体))、电容器、功率元件、发光元件(例如LED)、片式电阻、片式电容器、片式变阻器、片式热敏电阻、其他片状的层叠滤波器、连接端子等。
粘着性载体20可以是例如由基板和粘着层构成的载体片。即,如图2(a)所示,可以使用在支撑基材24上设置了粘着层26的2层构造的载体片。就以后进行合适的脱模处理这一点而言,优选支撑基材24具有可挠性。
作为支撑基材24,只要不给以后进行的“电子部件的配置”、“密封树脂层的形成”等工艺带来障碍,则可以为任意的片状构件。例如,支撑基材24的材质可以为树脂、金属以及/或者陶瓷等。作为支撑基材24的树脂,例如可以列举:聚对苯二甲酸乙二醇酯、聚萘二甲酸乙二酯等的聚酯树脂;聚甲基丙烯酸甲酯等的丙烯酸树脂;聚环烯烃树脂;聚碳酸酯等。作为支撑基材24的金属,例如可以列举:铁、铜、铝或者它们的合金等(举一个例子,可以为SUS等的不锈钢材料)。作为支撑基材24的陶瓷,例如可以列举:磷灰石、氧化铝、二氧化硅、碳化硅、氮化硅、碳化硼等。支撑基材自身的厚度,由于为“片状”,因而优选为0.1mm~2.0mm,更优选为0.2mm~1.0mm(例如,0.2mm)。
另一方面,粘着层26只要对电子部件具有粘着性则没有特别限制。例如,粘着层自身可以包含从丙烯酸树脂系粘接剂、聚氨酯树脂系粘接剂、硅酮树脂系粘着剂以及环氧树脂系粘接剂所构成的群中选择的至少1种以上的粘接性材料。粘着层26的厚度优选为2μm~50μm,更优选为5μm~20μm(例如10μm)。此外,作为粘着层26,也可以使用粘着双面胶带(例如也可以使用对PET薄膜等的树脂薄层的两主面形成了粘接剂层的胶带)。
继电子部件向粘着性载体20上的配置之后,如图2(c)所示,按照覆盖电子部件30的方式在粘着性载体20上形成密封树脂层40,获得电子部件密封体。密封树脂层40能够通过在利用旋涂法、刮刀法等将树脂原料涂敷于粘着性载体20的粘着面之后付诸热处理、光照射等来设置(即,能够通过使涂敷的树脂原料热固化或光固化来设置密封树脂层40)。或者,也可以通过其他方法使树脂薄膜等粘合于粘着性载体20的粘着面来设置密封树脂层40。进而,可以将未固化状态的粉体状或者液状的密封树脂填充到模具中,通过加热固化来设置密封树脂层40。
密封树脂层40的材质只要提供绝缘性则可以为任意种类的材质,例如,可以为环氧系树脂、硅酮系树脂等。密封树脂层40的厚度,优选为0.5mm~5.0mm程度,更优选为1.2mm~1.8mm程度。
继密封树脂层的形成之后,如图2(d)所示,将粘着性载体20从电子部件密封体剥离。由此,使电子部件30的电极35从密封树脂层40的表面露出,得到封装件前体100’。
继得到封装件前体100’之后,实施工序(i)以及(ii)。即,如图2(e)所示,对电极面露出的密封树脂层的主面整个面地实施干式镀敷法来形成第1金属镀敷层50′,接着,对第1金属镀敷层50′的主面整个面地实施湿式镀敷法来形成第2金属镀敷层50″。这种工序具有对“对电子部件的电极露出面直接形成金属层”这样的工艺特征。尤其第2金属镀敷层50″可以设置得较厚。在这种工序中,可以说正是因为实施干式镀敷法,才能够通过以后的湿式镀敷法较厚地且密接力良好地形成镀敷层。
干式镀敷法包含真空镀敷法(PVD法)和化学气相镀敷法(CVD法),真空镀敷法(PVD法)进一步包含溅射、真空蒸镀以及离子镀等。另一方面,湿式镀敷法包含电镀法(例如电解镀敷)、化学镀敷法以及熔融镀敷法等。作为某一个合适的方式,在本发明的制造方法中,作为干式镀敷法可以通过溅射来形成,作为湿式镀敷法可以通过电镀法(例如电解镀敷)来形成。
优选为,实施干式镀敷法来形成100nm~1000nm厚度的第1金属镀敷层50′(参照图2(e)),接着,实施湿式镀敷法来形成18μm~500μm厚度的第2金属镀敷层50″(参照图2(f))。即,第1金属镀敷层50′非常薄,相对于此,在该第1金属镀敷层50′上较厚地设置第2金属镀敷层50″。由于第2金属镀敷层50″如此较厚地设置,因此作为整体能够使金属镀敷层较厚。
通过干式镀敷法形成的第1金属镀敷层50′优选包含例如从Ti(钛)、Cr(铬)、Ni(镍)、W(钨)、Cu(铜)以及合金(例如由它们的至少2种金属元素构成的合金)所构成的群中选择的至少1种金属材料。另一方面,通过湿式镀敷法形成的第2金属镀敷层50″,优选包含从Ag(银)、Cu(铜)、Ni(镍)、Ti(钛)以及Al(铝)所构成的群中选择的至少1种金属材料。
继工序(i)以及(ii)之后实施工序(iii)。即,如图2(g)所示,对第2金属镀敷层50″实施图案形成处理,形成第1金属镀敷层50′局部地露出的金属镀敷图案层A。如图2的右侧所示,图案形成处理可以通过规定图案的抗蚀剂的形成来进行。这种图案形成处理自身,只要是在电子学安装领域使用的处理则没有特别限制。例如,可以通过利用实施抗蚀剂形成~曝光/显影~蚀刻等的光刻来实施希望的图案形成处理。具体而言,首先在第2金属镀敷层上整个面地形成抗蚀剂,之后将抗蚀剂图案形成为规定的图案形状。然后,介由这种规定图案的抗蚀剂实施蚀刻处理等来将第2金属镀敷层局部地除去,形成金属镀敷图案层A(抗蚀剂最终会剥离除去)。
继工序(iii)之后实施工序(iv)。即,如图2(h)所示,对金属镀敷图案层A(即,图案形成处理后的第2金属镀敷层50″)以及局部地露出的第1金属镀敷层50′整个面地实施干式镀敷法或湿式镀敷法来形成第3金属镀敷层50″′。在此实施的“干式镀敷法”以及“湿式镀敷法”可以与在上述工序(i)以及(ii)中说明过的镀敷法相同。
如图2(i)所示,在这种工序(iv)中第3金属镀敷层50″′被形成为沿着金属镀敷图案层A的表面轮廓而局部地具有弯曲形态。
继工序(iv)之后实施工序(v)。即,如图2(i)所示,对第3金属镀敷层50″′的主面整个面地实施湿式镀敷法来形成第4金属镀敷层50″″。在此实施的“湿式镀敷法”也与在上述工序(ii)中说明过的镀敷法相同。
如图2(i)所示,在这种工序(v)中,优选将第4金属镀敷层50″″形成为填满起因于弯曲形态而局部地形成的第3金属镀敷层50″′的凹部,并且在该第3金属镀敷层50″′上具有厚度。
继工序(v)之后实施工序(vi)。即,如图2(j)所示,对第4金属镀敷层50″″实施图案形成处理,形成第3金属镀敷层50″′局部地露出的金属镀敷图案层B。在此实施的图案形成处理可以与在上述工序(iii)中说明过的处理相同。
如图2(j)所示,金属镀敷图案层B优选具有如下图案形态:比“起因于弯曲形态而局部地形成的第3金属镀敷层的凹部”更位于外侧的区域“P”比该凹部更大地被除去。
在这种金属镀敷图案层B的形成中,使用虽然对于第4金属镀敷层50″″具有溶解除去作用,但对于第3金属镀敷层50″′不具有溶解除去作用的蚀刻剂。从另一个观点来说,第3金属镀敷层50″′不被工序(vi)中使用的蚀刻剂溶解除去,能够作为工序(vi)的图案形成处理的阻挡材料(蚀刻阻止构件)而发挥作用。例如,在第4金属镀敷层50″″由铜构成,第3金属镀敷层50″′由Ti(钛)构成的情况下,作为在工序(vi)中使用的具有选择性的蚀刻剂,可以使用“以过氧化氢为主要成分的蚀刻剂(例如三菱气体化学(株)的WLC-T)”。
继工序(vi)之后实施工序(vii)。即,如图2(k)所示,将露出的第3金属镀敷层50″′以及位于其正下方的局部的第1金属镀敷层50′除去。
这种除去处理优选使用虽然对于第1金属镀敷层50′以及第3金属镀敷层50″′具有溶解除去作用,但对于第2金属镀敷层50″以及第4金属镀敷层50″″不具有溶解除去作用的蚀刻剂。例如,在第2以及第4金属镀敷层50″以及50″″由铜构成,第1以及第3金属镀敷层50′以及50″′由Ti(钛)构成的情况下,作为在工序(vii)的除去处理中使用的蚀刻剂,可以使用“以过氧化氢为主要成分的蚀刻剂(例如,三菱气体化学(株)的WLC-T)”。
被除去的部分,只不过是“露出的第3金属镀敷层”和“位于第3金属镀敷层的正下方的局部的第1金属镀敷层”这样的镀敷部的表面部分。更具体来说,“露出的第3金属镀敷层”相当于通过先行的工序(vi)的图案形成处理而变得露出的第3金属镀敷层50″′的局部的部分。另一方面,“位于第3金属镀敷层的正下方的局部的第1金属镀敷层”相当于位于第3金属镀敷层50″′的下方,并且,与该第3金属镀敷层50″′直接相接的第1金属镀敷层50′的局部的部分(例如图2(j)的“Q”部分)。
通过经由以上的封装件前体的形成工序以及工序(i)~(vii),能够得到由第1~第4子金属镀敷层构成的“阶梯状的金属镀敷层50”(参照图2(k))。
在得到了阶梯状的金属镀敷层50之后,优选对这样的金属镀敷层形成抗蚀剂层60。例如,如图3(a)所示,优选按照局部地覆盖金属镀敷图案层50的方式在密封树脂层的表面(通过粘着性载体的剥离而露出的表面)上形成阻焊剂层60。这种抗蚀剂层60的形成,可以与在电子学安装领域普遍被使用的阻焊剂形成相同。
通过经由这样的工序(例如通过还附加地经由图3(b)所示的切割处理等),最终能够获得图3(c)所示的电子部件封装件100。
(第2实施方式)
图4(a)~(k)以及图5(a)~(c)中示出按照第2实施方式的本发明的制造方法的工艺。
在这种实施方式中,阶梯状的金属镀敷层的形成包括如下工序:
(i)’对电极面露出的密封树脂层的主面整个面地实施干式镀敷法来形成第1金属镀敷层的工序;
(ii)’对第1金属镀敷层的主面整个面地实施湿式镀敷法来形成第2金属镀敷层的工序;
(iii)’对第2金属镀敷层的主面整个面地实施干式镀敷法或湿式镀敷法来形成第3金属镀敷层的工序;
(iv)’对第3金属镀敷层实施图案形成处理,形成使第2金属镀敷层局部地露出的金属镀敷图案层A’的工序;
(v)’对金属镀敷图案层A’以及局部地露出的第2金属镀敷层整个面地实施湿式镀敷法来形成第4金属镀敷层的工序;
(vi)’对第4金属镀敷层实施图案形成处理,形成使第1金属镀敷层以及第3金属镀敷层局部地露出的金属镀敷图案层B’的工序;以及
(vii)’将局部地露出的第1金属镀敷层以及第3金属镀敷层除去的工序。
在第2实施方式中,如图4(a)~4(f)所示,封装件前体100’的形成工序以及工序(i)’和(ii)’,与第1实施方式中的封装件前体100的形成工序以及工序(i)和(ii)相同。
继工序(ii)’之后实施工序(iii)’。即,如图4(g)所示,对第2金属镀敷层50″的主面整个面地实施干式镀敷法或湿式镀敷法来形成第3金属镀敷层50″′。这种干式或湿式的镀敷法自身可以与第1实施方式中说明过的镀敷处理相同。即,例如作为干式镀敷处理可以实施溅射,作为湿式镀敷法可以实施电镀法(例如电解镀敷)。
第3金属镀敷层50″′在未被进行图案形成处理的第2金属镀敷层50″上整体地形成,因此第2金属镀敷层50″能够如图示那样具有平坦的层形态。
继工序(iii)’之后实施工序(iv)’。即,如图4(h)所示,对第3金属镀敷层50″′实施图案形成处理,形成第2金属镀敷层50″局部地露出的金属镀敷图案层A’。图案形成处理自身与第1实施方式中说明过的方式相同,可以利用使用了规定的抗蚀剂/图案的光刻来进行。
继工序(iv)’之后实施工序(v)’。即,如图4(i)所示,对金属镀敷图案层A’以及局部地露出的第2金属镀敷层50″整个面地实施湿式镀敷法来形成第4金属镀敷层50″″。尤其优选第4金属镀敷层50″″如图示那样形成为包住第2金属镀敷层50″上的金属镀敷图案层A’(即,第3金属镀敷图案层50″′)。
继工序(v)’之后实施工序(vi)’。即,如图4(j)所示,对第4金属镀敷层50″″实施图案形成处理,形成第1金属镀敷层50′以及第3金属镀敷层50″′局部地露出的金属镀敷图案层B’。在此实施的图案形成处理自身与第1实施方式中说明过的方式相同,可以利用使用了规定的抗蚀剂/图案的光刻来进行。
如图4(j)所示,优选金属镀敷图案层B’具有如下图案形态:比金属镀敷图案层A’的隔离部分“R”更位于外侧的区域“S”比该R部分更宽地被除去。
在这种金属镀敷图案层B’的形成中,第1实施方式中说明过的方式相同,使用虽然对于第4金属镀敷层50″″(更优选不仅是第4金属镀敷层50″″还有第2金属镀敷层50″)具有溶解除去作用,但是对于第3金属镀敷层50″′(更优选不仅是第3金属镀敷层50″′还有第1金属镀敷层50′)不具有溶解除去作用的蚀刻剂。从另一个观点来说,第3金属镀敷层50″′不会被工序(vi)’中使用的蚀刻剂溶解除去,能够作为工序(vi)’的图案形成处理的阻挡材料(蚀刻阻止构件)而发挥作用。此外,与第1实施方式相同,例如在第4金属镀敷层50″″以及第2金属镀敷层50″由铜构成、第3金属镀敷层50″′由Ti(钛)构成的情况下,作为工序(vi)’中使用的蚀刻剂,可以使用“以过氧化氢为主要成分的蚀刻剂(例如,三菱气体化学(株)的WLC-T)”。
继工序(vi)’之后实施工序(vii)’。即,如图4(k)所示,将露出的第1金属镀敷层50′以及第3金属镀敷层50″′除去。
被除去的部分只不过是“露出的第1金属镀敷层”以及“露出的第3金属镀敷层”这样的镀敷部的表面部分。更具体来说,“露出的第3金属镀敷层”相当于通过先行的工序(vi)’的图案形成处理而变得露出的第3金属镀敷层50″′以及第1金属镀敷层50′各自的局部的露出部分。此外,与第1实施方式相同,这种除去处理优选使用虽然对于第1金属镀敷层50′以及第3金属镀敷层50″′具有溶解除去作用,但是对于第2金属镀敷层50″以及第4金属镀敷层50″″不具有溶解除去作用的蚀刻剂。例如,在第2以及第4金属镀敷层50″以及50″″由铜构成、第1以及第3金属镀敷层50′以及50″′由Ti(钛)构成的情况下,作为工序(vii)’的除去处理中使用的蚀刻剂,可以使用“以过氧化氢为主要成分的蚀刻剂(例如,三菱气体化学(株)的WLC-T)”。
通过经由以上的封装件前体的形成工序以及工序(i)’~(vii)’,将会得到由第1~第4子金属镀敷层构成的“阶梯状的金属镀敷层50”(参照图4(k))。然后,在得到了阶梯状的金属镀敷层50之后,与第1实施方式相同,通过经由阻焊剂层60的形成、切割处理等(参照图5(a)以及图5(b)),最终能够得到图5(c)所示的电子部件封装件100。
(第3实施方式)
图6(a)~(1)或图7(a)~(k)中示出按照第3实施方式的本发明的制造方法的主要工艺。这种第3实施方式的特征在于,在封装件前体100’的形成工序中,在将金属图案层10设置于粘着性载体20之后,在与该金属图案层10不重叠的区域内将电子部件30配置于粘着性载体20。
具体来说,首先,如图6(a)或图7(a)所示,将金属图案层10设置在粘着性载体20上。即,按照粘贴于粘着性载体20的方式设置金属图案层10。这种金属图案层10是实施了图案化处理的金属层。作为这种金属图案层10的金属材质,可以包含从铜(Cu)、铝(Al)、银(Ag)、钯(Pd)、铂(Pt)以及镍(Ni)所构成的群中选择的至少1种金属材料。金属图案层10的厚度,优选为5μm~100μm,更优选为10μm~50μm(例如18μm)。
金属图案层10上的“图案形成”既可以在设置到粘着性载体20之前进行,或者,也可以在设置到粘着性载体20之后进行。即,可以通过以下的(1)以及(2)中的任意一种方式将金属图案层10设置于粘着性载体20。
(1)将预先被进行了图案形成处理的金属箔粘贴于粘着性载体,由此,在粘着性载体上设置金属图案层。
(2)在将金属箔或金属层设置在粘着性载体上之后对金属箔或金属层付诸图案形成处理,由此,在粘着性载体上设置金属图案层。
此外,金属图案层的图案形成处理自身只要是在电子学安装领域使用的处理则没有特别限制。例如,可以通过利用实施抗蚀剂形成~曝光/显影~蚀刻等的光刻来进行图案形成处理。进一步而言,尤其在上述(1)的情况下,可以通过冲孔加工(冲压加工)等的机械加工处理来对金属箔进行图案形成。
在设置了金属图案层10之后进行电子部件30的配置。即,如图6(b)或图7(b)所示,对于与金属图案层10不重叠的载体区域至少配置1种电子部件30。即,在与金属图案层10不重叠的范围内对粘着性载体20粘贴电子部件30。
在电子部件30的配置时,可以将金属图案层10作为识别图案来使用。即,也可以将金属图案层10的至少一部分作为校准标记来使用(参照图6的右上图)。例如,可以将金属图案层的校准标记用于配置电子部件30时的位置决定。由此,能够将希望的电子部件30正确地定位,能够实现可靠性高的封装件。此外,校准标记自身既可以有意地预先包含在金属图案层10的图案中,或者,也可以将以别的目的而形成的图案部分直接作为校准标记来利用。此外,这种金属图案层10的校准标记,不限于使用于电子部件的位置决定,也可以使用于其他用途的位置决定。
在配置了电子部件30之后,实施密封树脂层的形成。即,如图6(c)或图7(c)所示,按照覆盖金属图案层10以及电子部件30的方式在粘着性载体20上形成密封树脂层40,得到电子部件密封体。接着,如图6(d)或图7(d)所示,将粘着性载体20从电子部件密封体剥离,由此,使电子部件30的电极35从密封树脂层40的表面露出,并且使金属图案层10露出。
在此,在第3实施方式中,通过金属图案层10的存在而达成了粘着性载体20的合适的剥离。更具体来说,通过局部地介于密封树脂层40与粘着性载体20的接合面的金属图案层10的存在,使粘着性载体20相对于密封树脂层40的整体的脱模性提高。这是因为,“金属图案层10与粘着性载体20的接合面a”提供比“密封树脂层40与粘着性载体20的接合面b”减小了的接合力(参照图6的右侧正中间的图)。即,使“提供减小了的接合力的接合面a”局部地介于金属图案层10与粘着性载体20的接合面,由此,作为整体实现了粘着性载体20相对于密封树脂层40的剥离性提高。换言之,在本发明中局部地介于密封树脂层40与粘着性载体20的接合面的金属图案层10作为“脱模促进构件”或“脱模辅助构件”而发挥作用。
这样,在第3实施方式中,因金属图案层10而有效地实现了“粘着性载体20与密封树脂层40的整体的脱模性”,因此能够合适地进行粘着性载体20的剥离操作。
此外,为了更合适地进行粘着性载体的剥离,优选使用具有光泽面的金属图案层。具体来说,优选在剥离前设置成金属图案层10的光泽面10A与粘着性载体20相接的形态(参照图6的右侧下图)。即,优选在金属图案层配置时,按照金属图案层10的光泽面10A与粘着性载体20(尤其是粘着层26)相接的方式将金属图案层10设置在粘着性载体20上。若这种金属图案层10的“光泽面”被合适地利用,则能够进一步减小“金属图案层10与粘着性载体20的接合面a”的接合力,结果能够使“粘着性载体20相对于密封树脂层40的剥离性”进一步提高。
此外,优选除了“光泽面”之外或者取代“光泽面”而使用具有粗化面10B的金属图案层10。在这种情况下,优选预先设置成如下形态:金属图案层10被密封树脂层40覆盖,使得粗化面10B与密封树脂层40接合(参照图6的右侧下图),由此,能够更加合适地进行粘着性载体20的剥离。即,优选按照金属图案层10的粗化面10B成为露出面的方式(即,按照与粗化面10B对置的主面与粘着性载体相接的方式)将金属图案层10设置在粘着性载体20上。而且,由于对这种露出的粗化面10B提供密封树脂层40,因此金属图案层10被密封树脂层40覆盖,使得粗化面10B与密封树脂层40相互接合。若存在这种金属图案层10的“粗化面”,则金属图案层10与密封树脂层40的接合力因此而增加(因为密封树脂层40的树脂材料陷入粗化面10B而存在,所以金属图案层与密封树脂层的接合力增加),结果,能够更合适地进行粘着性载体20的剥离。
作为尤其优选的方式,金属图案层具有“光泽面”以及“粗化面”。即,优选金属图案层10具有“光泽面10A”以及“粗化面1OB”,金属图案层10被密封树脂层40覆盖,使得“光泽面10A”与粘着性载体20相接,并且粗化面10B与密封树脂层40相互接合。在这种情况下,能够实现“金属图案10与密封树脂层40的密接性提高”以及“密封树脂层40与粘着性载体20的剥离性提高”这两者。
此外,在本发明中『粗化面』意味着金属图案层的主面为粗糙的面(微细的凹凸面),实质上意味着例如金属图案层10的表面的算数平均粗糙度Rz为5.0μm以上,优选为7.0μm以上(虽然其上限值没有特别限制,但例如为10.0μm以下)。此外,在本说明书中『光泽面』意味着金属图案层的主面为平滑面,实质上意味着例如金属图案层10的表面的算数平均粗糙度Ra为0.3μm以下,优选为0.2μm以下(Rz为2.0μm以下,优选为1.0μm以下)(即,金属图案层的光泽面的算数平均粗糙度Ra为0(排除0)~0.3μm,优选为0(排除0)~0.2μm)。在此,本说明书中所说的『算数平均粗糙度(Ra)』实质上意味着从图8所示的粗糙度曲线(就本发明而言是“金属图案层的表面的剖面形状分布”)中,在其平均线的方向上抽取基准长度L,对该抽取部分的从平均线到测定曲线的偏差的绝对值进行合计,并对由此得到的值进行平均化而得到的值。此外,在此所说的“表示表面粗糙度的Rz”是指由JISB0601规定的粗糙度“Rz”。即,本发明中的『Rz』是指,从粗糙度曲线中在其平均线的方向上抽取基准长度,求出从该抽取部分的平均线起在纵倍率的方向上测定出的、最高的山顶至第5位为止的山顶的标高(Yp)的绝对值的平均值、和最低的谷底至第5位为止的谷底的标高(Yv)的绝对值的平均值之和,将该值用微米(μm)来表示(参照JIS B0601:1994)。
若通过以上这种粘着性载体的剥离得到了封装件前体,则此后的工序实施与上述的第1实施方式或第2实施方式同样的工艺处理(例如,参照图6(e)~(1)以及图7(e)~(k)),将会得到“阶梯状的金属镀敷层”。然后,在得到了阶梯状的金属镀敷层之后,与上述方式同样地通过阻焊剂层形成、切割处理等,能够得到最终的电子部件封装件100。
(第4实施方式)
这种第4实施方式是适于“多个电子部件封装件的批量制造”的实施方式。即,按照这种实施方式,能够批量制造多个电子部件封装件。在这种情况下,优选使用“具有多个开口形态的金属图案层”作为金属图案层。具体来说,在封装件前体形成工序中,优选使用“具有多个电子部件设置区域的金属图案层”作为设置于粘着性载体的金属图案层(参照图9)。例如,作为“具有多个电子部件设置区域的金属图案层”可以使用“将具备用于设置各电子部件的空间的金属图案分别阵列状地配置多个而成的金属图案层10”。而且,将分别用于多个电子部件封装件的电子部件分别配置成定位于多个电子部件设置区域的每一个(即,将各个电子部件配置于在各个电子部件设置区域露出的局部的粘着性载体区域)。通过经由这样的工序,结果能够批量获得“多个前体一体化的电子部件封装件前体”。因此,最终,在逐次实施干式以及湿式的金属镀敷处理法,并对由此形成的金属镀敷层的至少2层实施图案形成处理而得到“阶梯状的金属镀敷层”之后,若实施切割处理则能够得到多个电子部件封装件。即,若在得到了“阶梯状的金属镀敷层”之后进行切割处理,使得“金属图案层的多个电子部件设置区域”分别划分为单独区域,则能够得到多个电子部件封装件。
(第5实施方式)
这种第5实施方式是适于“发光元件封装件的制造”的实施方式。本发明即使在电子部件中包含发光元件的情况(即,在封装件前体形成工序中作为配置于粘着性载体的电子部件包含发光元件的情况)下,也能够合适地进行发光元件封装品的制造。在这种情况下,作为密封树脂层的形成,进行荧光体层以及透明树脂层的形成。具体来说,在配置于粘着性载体的发光元件上配置荧光体层44,接着,覆盖发光元件以及荧光体层地形成透明树脂层46(参照图10(a)~(c))。荧光体层的形成以及透明树脂层的形成自身,可以与在常规的LED封装件制造中普遍被使用的方法相同。以后的工序实施与上述第1实施方式或第2实施方式同样的工艺(参照图10(d)~(h))。由此,最终能够得到具有希望的发光元件封装件形态的电子部件封装件。
[本发明的电子部件封装件]
接着,对本发明的一个方式所涉及的电子部件封装件进行说明。本发明的一个方式所涉及的电子部件封装件是通过上述的制造方法而得到的封装件。
图11示意性地示出本发明的一个方式所涉及的电子部件封装件的构成。如图所示,电子部件封装件100具有:密封树脂层40;电子部件30;“与电子部件连接的阶梯状的金属镀敷图案层50”。
如图所示,阶梯状的金属镀敷图案层50由相对而言定位于内侧的内侧镀敷图案和相对而言定位于外侧的外侧镀敷图案构成,内侧镀敷图案从外侧镀敷图案局部地露出,由此金属镀敷图案层呈阶梯形状。
此外,在本发明中,如图11所示,内侧镀敷图案被设置成与电子部件(尤其是其电极35)直接接合,在其上设置有外侧镀敷图案。由此可知,本发明中所说的“内侧镀敷图案”中的“内侧”这一表述实质上意味着相对于“电子部件的电极露出面”位于近侧的位置,另一方面,“外侧镀敷图案”中的“外侧”这一表述实质上意味着相对于“电子部件的电极露出面”位于远侧的位置。
在本发明的电子部件封装件中,电子部件30埋设于密封树脂层40。在本发明中尤其优选电子部件30在与密封树脂层40处于平齐的状态下埋设于该密封树脂层40。即,“电子部件30的表面”与“密封树脂层40的表面”实质上位于同一平面上。就电子部件30而言,尤其优选电子部件的电极部分35成为与密封树脂层40平齐的状态(即,优选电子部件的电极35的表面与密封树脂层40的表面实质上位于同一平面上)。
作为埋设于密封树脂层40的电子部件30,可以列举例如:IC(例如控制IC);电感器;半导体元件(例如,MOS(金属氧化物半导体));电容器;功率元件;发光元件(例如LED)片式电阻;片式电容器;片式变阻器;片式热敏电阻;其他片状的层叠滤波器;连接端子等。此外,密封树脂层40可以包含例如环氧系树脂、硅酮系树脂等。这种密封树脂层的厚度优选为0.5mm~5.0mm程度,更优选为1.2mm~1.8mm程度。
如图11的放大图所示,尤其优选阶梯状的金属镀敷图案层具有4层构造。具体来说,优选内侧镀敷图案由第1金属镀敷层50′以及第2金属镀敷层50″构成,另一方面外侧镀敷图案由第3金属镀敷层50″′以及第4金属镀敷层50″″构成,由此,阶梯状的金属镀敷图案层50作为整体具有4层构造。例如,在内侧镀敷图案中第1金属镀敷层50′构成干式镀敷层,另一方面第2金属镀敷层50″构成湿式镀敷层,此外,在外侧镀敷图案中第3金属镀敷层50″′构成干式镀敷层或湿式镀敷层,另一方面第4金属镀敷层50″″构成湿式镀敷层。
在本发明的电子部件封装件100中,优选干式镀敷层包含从钛(Ti)、铬(Cr)、镍(Ni)、钨(W)、铜(Cu)以及合金(例如由它们的至少2种金属元素构成的合金)所构成的群中选择的至少1种材质。另一方面,优选湿式镀敷层包含从银(Ag)、铜(Cu)、镍(Ni)、钛(Ti)以及铝(Al)所构成的群中选择的至少1种材质。特别是,作为干式镀敷层而设置的第1金属镀敷层与第3金属镀敷层含有相同金属材料,而且,作为湿式镀敷层而设置的第2金属镀敷层与第4金属镀敷层含有相同金属材料为宜。例如,作为干式镀敷层而设置的第1金属镀敷层50′与第3金属镀敷层50″′作为相同金属材料而含有Ti(钛),另一方面,作为湿式镀敷层而设置的第2金属镀敷层50″与第4金属镀敷层50″″作为相同金属材料而含有铜。此外,在特别重视“散热特性”的情况下,通过湿式镀敷法形成的厚的第2金属镀敷层50″以及/或者第4金属镀敷层50″″的材质优选热传导性高且对散热特性有效地做出贡献的材质,因而尤其优选铜(Cu)。
通过干式镀敷法形成的金属镀敷层(即,例如第1金属镀敷层50′以及第3金属镀敷层50″′)非常薄(优选能够具有纳米级的厚度),相对于此,通过湿式镀敷法形成的金属镀敷层(即,例如第2金属镀敷层50″以及第4金属镀敷层50″″)较厚(优选能够具有微米级的厚度)。因此,在内侧镀敷图案中第1金属镀敷层50′构成干式镀敷层、第2金属镀敷层50″构成湿式镀敷层,此外,在外侧镀敷图案中第3金属镀敷层50″′构成干式镀敷层、第4金属镀敷层50″″构成湿式镀敷层的情况下,阶梯状的金属镀敷图案层50的大部分由湿式镀敷层占据。
对某合适的方式进行例示,通过干式镀敷法形成的第1金属镀敷层50′优选具有100nm~1500nm厚度,更优选具有100nm~1000nm厚度(例如300nm的Ti层和1000nm的Cu层的2种构造)。另一方面,通过湿式镀敷法形成的第2金属镀敷层50″为2μm~30μm,优选为5μm~20μm程度。而且,通过干式镀敷法形成的第3金属镀敷层50″′优选具有100nm~1500nm厚度,更优选具有100nm~1000nm厚度(例如300nm的Ti以及1000nm的Cu的厚度),通过湿式镀敷法来形成的情况下的第4金属镀敷层50″″优选为14μm~500μm厚度(例如16μm~470μm厚度),更优选为30μm~230μm程度。这样,第2与第4金属镀敷层的合计厚度为16~530μm程度,更优选为35~250μm程度,湿式镀敷层被设置得较厚,因此作为整体合适地实现了厚的金属镀敷层。
从图11所示的方式可知,在本发明的电子部件封装件100中,阶梯状的金属镀敷图案层50与电子部件30(尤其是其电极部分35)相互直接(directly)面接触(直接接合或者面接合),由此,金属镀敷图案层50与电气部件30相互电连接。构成干式镀敷层的第1金属镀敷层50′和第3金属镀敷层50″′非常薄(例如薄到实质上可以忽视热阻/电阻的程度),因此可以视为构成湿式镀敷层的厚的第2金属镀敷层50″以及第4金属镀敷层50″″与电子部件(尤其是其电极部分35)直接(directly)面接触(直接接合或者面接合)。在此所说的『面接触(直接接合或者面接合)』实质上意味着各要素的主面彼此(上侧面/下侧面)相互接触的方式,尤其是,意味着各要素的主面彼此(上侧面/下侧面)在相互重合的范围内全接触的方式。具体来说,意味着“电子部件(尤其是其电极部分)的主面(从密封树脂层露出的下侧的主面)”与“金属镀敷图案层的主面(上侧主面)”在相互重合的范围内全接触的方式。换言之,在本说明书中使用的『面接触(直接接合或者面接合)』意味着金属镀敷图案层以及电子部件(尤其是其电极部分)的主面区域中的相互重叠的区域彼此全接触的方式(即,相当于图12中的“下侧主面区域A”和“上侧主面区域B”全接触的方式)。
这样,由于是“面接触(直接接合或者面接合)”,因此能够使来自电子部件的热经由金属镀敷图案层50高效地放出到外部。尤其是,进行着面接触的金属镀敷图案层50,如上所述被设置得较厚,因此能够合适地作为散热器而发挥作用,尤其能够有效地对封装件的散热对策做出贡献。
本发明的封装件,由于像这样能够具有优异的散热特性,因此能够带来电子部件的特性、动作寿命增加的效果,而且,还能够有效地防止因热而引起的“电子部件、密封树脂的变性/变色”等。此外,由于是“面接触(直接接合或者面接合)”,因此与经由金属丝或凸块的电连接的情况相比电阻也优异。因此,本发明的封装件还能够发挥能够流过更大的电流的效果等。例如,若以LED封装件等的发光元件封装件的情况为例,则起因于高散热特性、大电流等,本发明能够实现更高亮度的发光元件封装件。
此外,本发明的金属镀敷层为阶梯状。因此,能够将“相对较厚的部分”设置在特别要求散热性的电子部件的下方,另一方面,能够将要求优良的金属镀敷布线的部位设为“相对较薄的部分”。即,以图11而言,在电子部件A是半导体元件(例如,MOS(金属氧化物半导体))、功率元件、发光元件(例如LED)或电感器等的高散热类型的情况下,将“阶梯状的金属镀敷层的相对较厚的部分”定位于该电子部件A的电极部的下方区域,另一方面,将“阶梯状的金属镀敷层的相对较薄的部分”定位于除此之外的要求优良的金属镀敷布线的区域。
此外,在本发明中为了作为封装品而成为更合适的方式,也可以设置抗蚀剂层。即,也可以对金属镀敷图案层设置抗蚀剂层。更具体来说,如图11所示,优选按照至少部分覆盖金属镀敷图案层的方式设置阻焊剂层60。这种抗蚀剂层60可以与在电子学安装领域普遍被使用的阻焊剂相同。
本发明的电子部件封装件100,在通过上述的第3实施方式的制法而得到的情况下,具有金属图案层10。在这种情况下,如图13所示,优选按照金属图案层10成为与密封树脂层40平齐的状态的方式将金属图案层10埋设于密封树脂层40。在本发明中尤其优选将金属图案层10以及电子部件30在与密封树脂层40平齐的状态下埋设于该密封树脂层40。即,优选“金属图案层10的表面”与“密封树脂层40的表面”实质上处于同一平面上,并且“电子部件30的电极表面”与“密封树脂层40的表面”实质上处于同一平面上。
被埋设于密封树脂层的金属图案层10包含例如从铜(Cu)、银(Ag)、钯(Pd)、铂(Pt)以及镍(Ni)所构成的群中选择的至少1种金属材料。金属图案层10的厚度优选为5μm~100μm,更优选为10μm~50μm(例如18μm)。在金属图案层10具有光泽面的情况下,如图13所示,优选按照光泽面10A与密封树脂层40成为平齐的方式将金属图案层10埋设于密封树脂层40。此外,在金属图案层10具有粗化面10B的情况下,同样如图13所示,优选按照粗化面10B与密封树脂层40接合的方式使金属图案层10被密封树脂层40覆盖。此外,如上所述,『光泽面』实质上意味着金属图案层的表面的算数平均粗糙度Ra为0.3μm以下,优选为0.2μm以下,『粗化面』实质上意味着金属图案层的表面的算数平均粗糙度Rz为5.0μm以上,优选为7.0μm以上。
此外,在封装件制造过程中将金属图案层作为识别图案来使用的情况下,在金属图案层10的至少一部分具有“作为校准标记的图案部分”。更具体而言,如图13所示“校准标记的金属图案部分10”被埋设于密封树脂层40。优选“校准标记的金属图案部分10”被埋设成为与密封树脂层40平齐的状态。
在本发明的封装件中,优选例如“电子部件的电极”和“金属图案层”经由金属镀敷图案层的至少一部分而相互电连接。由此能够实施合适的布线形态。换言之,通过金属镀敷图案层采取适当的布线形态,从而电子部件的电极35与金属图案层10能够间接地相互连接。在这种布线形态下,在电子部件发热的情况下,可发挥能够使该热经由金属镀敷层10而合适地散热的效果。
本发明的电子部件封装件100,在通过上述的第5实施方式的制法而得到的情况下,优选具有图14所示的构成。即,在作为电子部件30而包含发光元件,且电子部件封装件成为发光元件封装品的情况下,设置有荧光体层以及透明树脂层。具体来说,如图14所示,作为“埋设了电子部件的密封树脂层”优选设置有“在发光元件30上形成的荧光体层44”以及“按照覆盖发光元件30以及荧光体层44的方式形成的透明树脂层46”。由此,作为本发明的电子部件封装件100能够实现发光元件封装品。这种“荧光体层”以及“透明树脂层”的材质/厚度等,可以采用在一般的LED封装件中常规被使用的材质/厚度。此外,在本说明书中『发光元件』是指发出光的元件,实质上意味着例如发光二极管(LED)以及包含发光二极管的电子部件。因此,本发明中的『发光元件』用于表示不仅包含“LED的裸片(即LED芯片)”、还包含“LED芯片被模制的分立类型”的方式。此外,不限于LED芯片,还可以使用半导体激光芯片等。
在电子部件中包含发光元件的封装件的情况下,能够将通过干式镀敷法而形成的第1金属镀敷层50′合适地作为“反射层”来使用。在这种情况下,由于“反射层”被定位在发光元件的正下方,因此能够通过反射层(通过干式镀敷法而形成的第1金属镀敷层50′)使从发光元件发出的朝下的光高效地反射。即,能够使“朝下发出的光”朝向上方。若特别重视这种高反射特性,则优选第1金属镀敷层50′是包含从Ag(银)以及Al(铝)等所构成的群中选择的金属的干式镀敷层。
最后,确认性地附带叙述本发明具有下述的方式。
第1方式:一种电子部件封装件的制造方法,是用于制造电子部件封装件的方法,其特征在于,
所述制造方法形成将电子部件埋设于密封树脂层以使得电子部件的电极从密封树脂层的表面露出的封装件前体,
所述制造方法将如下工序进行组合来实施,由此得到阶梯状的金属镀敷层,所述工序包括:对封装件前体逐次实施干式以及湿式的镀敷处理法来形成多个金属镀敷层的工序;和对多个金属镀敷层的至少2个实施图案形成处理的工序。
第2方式:在上述第1方式中,电子部件封装件的制造方法的特征在于,将先行的一方的所述图案形成处理后所形成的金属镀敷层或者被赋予了先行的一方的图案形成处理的金属镀敷层,在后续的另一方的所述图案形成处理时所进行的蚀刻中作为蚀刻阻止构件来利用。
第3方式:在上述第1方式或第2方式中,电子部件封装件的制造方法的特征在于,
所述阶梯状的金属镀敷层的形成包括如下工序:
(i)对电极(电极面)露出的密封树脂层的主面整个面地实施干式镀敷法来形成第1金属镀敷层的工序;
(ii)对第1金属镀敷层的主面整个面地实施湿式镀敷法来形成第2金属镀敷层的工序;
(iii)对第2金属镀敷层实施图案形成处理,形成使第1金属镀敷层局部地露出的金属镀敷图案层A的工序;
(iv)对金属镀敷图案层A以及局部地露出的第1金属镀敷层整个面地实施干式镀敷法或湿式镀敷法来形成第3金属镀敷层的工序;
(v)对第3金属镀敷层的主面整个面地实施湿式镀敷法来形成第4金属镀敷层的工序;
(vi)对第4金属镀敷层实施图案形成处理,形成使第3金属镀敷层局部地露出的金属镀敷图案层B的工序;以及
(vii)将露出的第3金属镀敷层以及位于其正下方的局部的第1金属镀敷层除去的工序。
第4方式:在上述第3方式中,电子部件封装件的制造方法的特征在于,在工序(vi)的金属镀敷图案层B的形成时所实施的蚀刻中,将通过工序(iv)而形成的第3金属镀敷层作为蚀刻的阻止构件来使用。
第5方式:在上述第1方式或第2方式中,电子部件封装件的制造方法的特征在于,阶梯状的金属镀敷层的形成包括如下工序:
(i)’对电极(电极面)露出的密封树脂层的主面整个面地实施干式镀敷法来形成第1金属镀敷层的工序;
(ii)’对第1金属镀敷层的主面整个面地实施湿式镀敷法来形成第2金属镀敷层的工序;
(iii)’对第2金属镀敷层的主面整个面地实施干式镀敷法或湿式镀敷法来形成第3金属镀敷层的工序;
(iv)’对第3金属镀敷层实施图案形成处理,形成使第2金属镀敷层局部地露出的金属镀敷图案层A’的工序;
(v)’对金属镀敷图案层A’以及局部地露出的第2金属镀敷层整个面地实施湿式镀敷法来形成第4金属镀敷层的工序;
(vi)’对第4金属镀敷层实施图案形成处理,形成使第1金属镀敷层以及第3金属镀敷层局部地露出的金属镀敷图案层B’的工序;以及
(vii)’将露出的第1金属镀敷层以及第3金属镀敷层除去的工序。
第6方式:在上述第5方式中,电子部件封装件的制造方法的特征在于,在工序(vi)’的金属镀敷图案层B的形成时所实施的蚀刻中,将通过工序(iv)’而形成的第3金属镀敷层的金属镀敷图案层A’作为该蚀刻的阻止构件来使用。
第7方式:在上述第3方式~第6方式的任意一者中,电子部件封装件的制造方法的特征在于,在工序(vii)或工序(vii)’的除去时,使用虽然对于第1金属镀敷层以及第3金属镀敷层具有溶解除去作用,但是对于第2金属镀敷层以及第4金属镀敷层不具有溶解除去作用的蚀刻剂。
第8方式:在上述第1方式~第7方式的任意一者中,电子部件封装件的制造方法的特征在于,作为干式镀敷法而实施溅射,另一方面,作为湿式镀敷法而实施电镀。
第9方式:在上述第1方式~第8方式的任意一者中,电子部件封装件的制造方法的特征在于,通过实施干式镀敷法来形成厚度100nm~1000nm的第1金属镀敷层以及第3金属镀敷层,
另一方面通过实施湿式镀敷法来形成厚度5μm~20μm的第2金属镀敷层以及厚度14μm~500μm的第4金属镀敷层。
第10方式:在上述第1方式~第9方式的任意一者中,电子部件封装件的制造方法的特征在于,在封装件前体的形成时,得到将电子部件埋设于密封树脂层并使得电子部件的电极面与密封树脂层成为平齐的状态的所述封装件前体。
第11方式:在上述第10方式中,电子部件封装件的制造方法的特征在于,在封装件前体的形成时,除了电子部件的埋设之外还将金属图案层埋设于密封树脂层,由此得到金属图案层的主面以及电子部件的电极面与密封树脂层成为平齐的状态的封装件前体。
第12方式:在上述第1方式~第11方式的任意一者中,电子部件封装件的制造方法的特征在于,封装件前体的形成包括如下工序:
(a)按照粘贴于粘着性载体的方式将电子部件配置于该粘着性载体的工序;
(b)按照覆盖电子部件的方式在粘着性载体上形成密封树脂层的工序;以及
(c)通过将粘着性载体从密封树脂层剥离,来使电子部件的电极从密封树脂层的表面露出的工序。
第13方式:在从属于上述第11方式的上述第12方式中,电子部件封装件的制造方法的特征在于,在工序(a)中,在按照粘贴于粘着性载体的方式将金属图案层设置于粘着性载体之后,在与金属图案层不重叠的区域将电子部件配置于粘着性载体。
第14方式:在上述第13方式中,电子部件封装件的制造方法的特征在于,金属图案层具有光泽面,在剥离前该金属图案层的光泽面与粘着性载体相接。
第15方式:在上述第13方式或第14方式中,电子部件封装件的制造方法的特征在于,金属图案层具有粗化面,金属图案层被密封树脂层覆盖,使得粗化面与所述密封树脂层接合。
第16方式:在上述第12方式~第15方式的任意一者中,电子部件封装件的制造方法的特征在于,作为在工序(a)中配置的电子部件,包含发光元件,
在工序(b)中作为密封树脂层的形成,在发光元件上配置荧光体层,并按照覆盖发光元件以及荧光体层的方式形成透明树脂层。
第17方式:一种电子部件封装件,具有:
密封树脂层;
埋设于密封树脂层的电子部件;以及
与电子部件电连接的阶梯状的金属镀敷图案层,
阶梯状的金属镀敷图案层由相对而言定位于内侧的内侧镀敷图案和相对而言定位于外侧的外侧镀敷图案构成,内侧镀敷图案从外侧镀敷图案露出,由此金属镀敷图案层呈阶梯形状。
第18方式:在上述第17方式中,电子部件封装件的特征在于,内侧镀敷图案由第1金属镀敷层以及第2金属镀敷层构成,另一方面外侧镀敷图案由第3金属镀敷层以及第4金属镀敷层构成,由此,阶梯状的金属镀敷图案层作为整体具有4层构造。
第19方式:在上述第18方式中,电子部件封装件的特征在于,在内侧镀敷图案中第1金属镀敷层构成干式镀敷层,另一方面第2金属镀敷层构成湿式镀敷层,
此外在外侧镀敷图案中第3金属镀敷层构成干式镀敷层或湿式镀敷层,另一方面第4金属镀敷层构成湿式镀敷层。
第20方式:在上述第19方式中,电子部件封装件的特征在于,作为干式镀敷层而设置的第1金属镀敷层和第3金属镀敷层构成为包含相同的金属材料,此外
作为湿式镀敷层而设置的第2金属镀敷层和第4金属镀敷层构成为包含相同的金属材料。
第21方式:在上述第20方式中,电子部件封装件的特征在于,干式镀敷层构成为包含从钛、铬、镍、钨、铜以及合金所构成的群中选择的至少1种材质,
另一方面湿式镀敷层构成为包含从银、铜、镍、钛以及铝所构成的群中选择的至少1种材质。
第22方式:在上述第18方式~第21方式的任意一者中,电子部件封装件的特征在于,第1金属镀敷层以及第3金属镀敷层分别具有100nm~1000nm厚度,第2金属镀敷层具有5μm~20μm的厚度,此外,第4金属镀敷层具有14μm~500μm的厚度。
第23方式:在上述第17方式~第22方式的任意一者中,电子部件封装件的特征在于,将电子部件埋设于密封树脂层,使得电子部件的电极与密封树脂层成为平齐的状态。
第24方式:在上述第17方式~第23方式的任意一者中,电子部件封装件的特征在于,还具有埋设于密封树脂层的金属图案层,
将金属图案层埋设于密封树脂层,使得金属图案层与密封树脂层成为平齐的状态。
第25方式:在上述第24方式中,电子部件封装件的特征在于,阶梯状的金属镀敷图案层以及/或者金属图案层的至少一部分成为电子部件封装件的散热构件。
第26方式:在上述第17方式~第25方式的任意一者中,电子部件封装件的特征在于,作为电子部件,包含发光元件,
作为密封树脂层,在发光元件上设置荧光体层,并设置有覆盖发光元件以及荧光体层的透明树脂层。
以上,对本发明的实施方式进行了说明,但终究只不过例示了典型例子。因此,本发明不限定于此,本领域技术人员容易理解可以考虑各种方式。
例如,在本发明的制造方法中,也可以对剥离的粘着性载体进行再利用。即,在本发明中,可以在以后进行的别的电子部件封装件制造中使用“一度使用过的粘着性载体”。
实施例
按照本发明制作了电子部件封装件。
《使用材料》
在封装件制造中使用的“粘着性载体(粘着薄膜)”等如下。
粘着性载体(粘着薄膜) 粘着单面胶带(粘着层约15μm+聚酯膜约200μm)约200mm×约200mm
密封树脂层 液状环氧树脂
铜箔(金属图案层/部件识别用铜箔) 单面光泽铜箔(约18μm):树脂侧粗化面
实施以下的工艺,制作了电子部件封装件。
通过实施上述工艺,获得了“无基板”、“无引线接合/无凸块”、“不使用焊锡材料”的封装件。此外,在这种封装件中形成与“电子部件的电极露出面”连接的无凸块的厚的阶梯形状的金属镀敷图案层,并确认了能够将这种阶梯状的金属镀敷图案层的厚的局部部分作为散热器来使用,另一方面,能够将其薄的局部部分作为优良线路来使用。
工业实用性
本发明能够合适地用于电子学安装领域的各种用途。例如,本发明能够合适地应用于电源封装件(POL转换器,例如降压型DC-DC转换器)、LED封装件、部件内置模块等。
关联申请的相互参照
本申请主张基于日本国专利申请第2012-279842号(申请日:2012年12月21日,发明名称“电子部件封装件及其制造方法”)的巴黎公约上的优先权。将该申请所公开的内容全部通过该引用而包含在本说明书中。
符号说明
10  金属图案层
10A  金属图案层的光泽面
10B  金属图案层的粗化面
20  粘着性载体
24  粘着性载体的支撑基板
26  粘着性载体的粘着层
30  电子部件
35  电子部件的电极
40  密封树脂层
44  荧光体层
46  透明树脂层
50  金属镀敷层
50′  第1金属镀敷层
50″  第2金属镀敷层
50″′  第3金属镀敷层
50″″  第4金属镀敷层
60  抗蚀剂层
100’  电子部件封装件前体
100  电子部件封装件
P  比“起因于第2金属镀敷层的弯曲形态而局部地形成的第3金属镀敷层的凹部”更位于外侧的区域
Q  位于露出的第3金属镀敷层的正下方的局部的第1金属镀敷层
R  金属镀敷图案层A’的隔离部分
S  比金属镀敷图案层A’的隔离部分R更位于外侧的区域

Claims (26)

1.一种电子部件封装件的制造方法,用于制造电子部件封装件,在所述制造方法中,
形成将电子部件埋设于密封树脂层并使得该电子部件的电极从该密封树脂层的表面露出的封装件前体,
将如下工序进行组合来实施,由此得到阶梯状的金属镀敷层,所述工序包括:对所述封装件前体逐次实施干式以及湿式的镀敷处理法来形成多个金属镀敷层的工序;和对该多个金属镀敷层的至少2个实施图案形成处理的工序。
2.根据权利要求1所述的电子部件封装件的制造方法,其特征在于,
将在先行的一方的所述图案形成处理后形成的所述金属镀敷层、或者被赋予了先行的一方的所述图案形成处理的所述金属镀敷层,在后续的另一方的所述图案形成处理时所进行的蚀刻中作为蚀刻阻止构件来利用。
3.根据权利要求1所述的电子部件封装件的制造方法,其特征在于,
所述阶梯状的金属镀敷层的形成包括如下工序:
(i)对所述电极露出的所述密封树脂层的主面整个面地实施干式镀敷法来形成第1金属镀敷层的工序;
(ii)对所述第1金属镀敷层的主面整个面地实施湿式镀敷法来形成第2金属镀敷层的工序;
(iii)对所述第2金属镀敷层实施图案形成处理,形成使所述第1金属镀敷层局部地露出的金属镀敷图案层A的工序;
(iv)对所述金属镀敷图案层A以及所述局部地露出的所述第1金属镀敷层整个面地实施干式镀敷法或湿式镀敷法来形成第3金属镀敷层的工序;
(v)对所述第3金属镀敷层的主面整个面地实施湿式镀敷法来形成第4金属镀敷层的工序;
(vi)对所述第4金属镀敷层实施图案形成处理,形成使所述第3金属镀敷层局部地露出的金属镀敷图案层B的工序;以及
(vii)将所述露出的所述第3金属镀敷层以及位于其正下方的局部的所述第1金属镀敷层除去的工序。
4.根据权利要求3所述的电子部件封装件的制造方法,其特征在于,
在所述工序(vi)的所述金属镀敷图案层B的形成时所实施的蚀刻中,将通过所述工序(iv)而形成的所述第3金属镀敷层作为该蚀刻的阻止构件来使用。
5.根据权利要求1所述的电子部件封装件的制造方法,其特征在于,
所述阶梯状的金属镀敷层的形成包括如下工序:
(i)’对所述电极露出的所述密封树脂层的主面整个面地实施干式镀敷法来形成第1金属镀敷层的工序;
(ii)’对所述第1金属镀敷层的主面整个面地实施湿式镀敷法来形成第2金属镀敷层的工序;
(iii)’对所述第2金属镀敷层的主面整个面地实施干式镀敷法或湿式镀敷法来形成第3金属镀敷层的工序;
(iv)’对所述第3金属镀敷层实施图案形成处理,形成使所述第2金属镀敷层局部地露出的金属镀敷图案层A’的工序;
(v)’对所述金属镀敷图案层A’以及所述局部地露出的所述第2金属镀敷层整个面地实施湿式镀敷法来形成第4金属镀敷层的工序;
(vi)’对所述第4金属镀敷层实施图案形成处理,形成使所述第1金属镀敷层以及第3金属镀敷层局部地露出的金属镀敷图案层B’的工序;以及
(vii)’将所述露出的所述第1金属镀敷层以及所述第3金属镀敷层除去的工序。
6.根据权利要求5所述的电子部件封装件的制造方法,其特征在于,
在所述工序(vi)’的所述金属镀敷图案层B的形成时所实施的蚀刻中,将通过所述工序(iv)’而形成的所述第3金属镀敷层的所述金属镀敷图案层A’作为该蚀刻的阻止构件来使用。
7.根据权利要求3所述的电子部件封装件的制造方法,其特征在于,
在所述工序(vii)的所述除去时,使用虽然对于所述第1金属镀敷层以及所述第3金属镀敷层具有溶解除去作用、但是对于所述第2金属镀敷层以及所述第4金属镀敷层不具有溶解除去作用的蚀刻剂。
8.根据权利要求1所述的电子部件封装件的制造方法,其特征在于,
作为所述干式镀敷法而实施溅射,另一方面,作为所述湿式镀敷法而实施电镀。
9.根据权利要求1所述的电子部件封装件的制造方法,其特征在于,
通过实施所述干式镀敷法来形成厚度100nm~1000nm的所述第1金属镀敷层以及第3金属镀敷层,
另一方面,通过实施所述湿式镀敷法来形成厚度5μm~20μm的所述第2金属镀敷层以及厚度14μm~500μm的所述第4金属镀敷层。
10.根据权利要求1所述的电子部件封装件的制造方法,其特征在于,
在所述封装件前体的形成时,得到将所述电子部件埋设于所述密封树脂层并使得该电子部件的电极面与该密封树脂层成为平齐的状态的所述封装件前体。
11.根据权利要求10所述的电子部件封装件的制造方法,其特征在于,
在所述封装件前体的形成时,除了所述电子部件的埋设之外还将金属图案层埋设于所述密封树脂层,由此得到该金属图案层的主面以及该电子部件的所述电极面与该密封树脂层成为平齐的状态的该封装件前体。
12.根据权利要求1所述的电子部件封装件的制造方法,其特征在于,
所述封装件前体的形成包括如下工序:
(a)按照粘贴于粘着性载体的方式将所述电子部件配置于该粘着性载体的工序;
(b)按照覆盖所述电子部件的方式在所述粘着性载体上形成密封树脂层的工序;以及
(c)通过将所述粘着性载体从所述密封树脂层剥离,来使所述电子部件的所述电极从该密封树脂层的表面露出的工序。
13.根据权利要求12所述的电子部件封装件的制造方法,其特征在于,
在所述封装件前体的形成时,除了所述电子部件的埋设之外还将金属图案层埋设于所述密封树脂层,由此得到该金属图案层的主面以及该电子部件的所述电极面与该密封树脂层成为平齐的状态的该封装件前体,
在所述工序(a)中,在按照粘贴于所述粘着性载体的方式将金属图案层设置于该粘着性载体之后,在与该金属图案层不重叠的区域将所述电子部件配置于该粘着性载体。
14.根据权利要求13所述的电子部件封装件的制造方法,其特征在于,
所述金属图案层具有光泽面,在所述剥离前该金属图案层的该光泽面与所述粘着性载体相接。
15.根据权利要求13所述的电子部件封装件的制造方法,其特征在于,
所述金属图案层具有粗化面,该金属图案层被该密封树脂层覆盖,使得该粗化面与所述密封树脂层接合。
16.根据权利要求12所述的电子部件封装件的制造方法,其特征在于,
作为在所述工序(a)中配置的所述电子部件,包含发光元件,
在所述工序(b)中,作为所述密封树脂层的形成,在所述发光元件上配置荧光体层,并按照覆盖该发光元件以及该荧光体层的方式形成透明树脂层。
17.一种电子部件封装件,具有:
密封树脂层;
埋设于所述密封树脂层的电子部件;以及
与所述电子部件电连接的阶梯状的金属镀敷图案层,
所述阶梯状的金属镀敷图案层由相对而言定位于内侧的内侧镀敷图案和相对而言定位于外侧的外侧镀敷图案构成,该内侧镀敷图案从该外侧镀敷图案露出,由此所述金属镀敷图案层呈阶梯形状。
18.根据权利要求17所述的电子部件封装件,其特征在于,
所述内侧镀敷图案由第1金属镀敷层以及第2金属镀敷层构成,另一方面,所述外侧镀敷图案由第3金属镀敷层以及第4金属镀敷层构成,由此,所述阶梯状的金属镀敷图案层作为整体具有4层构造。
19.根据权利要求18所述的电子部件封装件,其特征在于,
在所述内侧镀敷图案中,所述第1金属镀敷层构成干式镀敷层,另一方面,所述第2金属镀敷层构成湿式镀敷层,
在所述外侧镀敷图案中,所述第3金属镀敷层构成干式镀敷层或湿式镀敷层,另一方面,所述第4金属镀敷层构成湿式镀敷层。
20.根据权利要求19所述的电子部件封装件,其特征在于,
作为所述干式镀敷层而设置的所述第1金属镀敷层和所述第3金属镀敷层构成为包含相同的金属材料,
作为所述湿式镀敷层而设置的所述第2金属镀敷层和所述第4金属镀敷层构成为包含相同的金属材料。
21.根据权利要求20所述的电子部件封装件,其特征在于,
所述干式镀敷层构成为包含从钛、铬、镍、钨、铜以及合金所构成的群中选择的至少1种材质,
另一方面,所述湿式镀敷层构成为包含从银、铜、镍、钛以及铝所构成的群中选择的至少1种材质。
22.根据权利要求18所述的电子部件封装件,其特征在于,
所述第1金属镀敷层以及所述第3金属镀敷层分别具有100nm~1000nm厚度,所述第2金属镀敷层具有5μm~20μm的厚度,所述第4金属镀敷层具有14μm~500μm的厚度。
23.根据权利要求17所述的电子部件封装件,其特征在于,
所述电子部件被埋设于所述密封树脂层,使得该电子部件的电极与该密封树脂层成为平齐的状态。
24.根据权利要求17所述的电子部件封装件,其特征在于,
还具有埋设于所述密封树脂层的金属图案层,
所述金属图案层被埋设于所述密封树脂层,使得该金属图案层与该密封树脂层成为平齐的状态。
25.根据权利要求24所述的电子部件封装件,其特征在于,
所述阶梯状的金属镀敷图案层以及/或者所述金属图案层的至少一部分成为所述电子部件封装件的散热构件。
26.根据权利要求17所述的电子部件封装件,其特征在于,
作为所述电子部件,包含发光元件,
作为所述密封树脂层,在所述发光元件上设置荧光体层,并设置有覆盖该发光元件以及该荧光体层的透明树脂层。
CN201380043802.4A 2012-12-21 2013-12-20 电子部件封装件及其制造方法 Pending CN104603932A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012279842 2012-12-21
JP2012-279842 2012-12-21
PCT/JP2013/007501 WO2014097641A1 (ja) 2012-12-21 2013-12-20 電子部品パッケージおよびその製造方法

Publications (1)

Publication Number Publication Date
CN104603932A true CN104603932A (zh) 2015-05-06

Family

ID=50977999

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380043802.4A Pending CN104603932A (zh) 2012-12-21 2013-12-20 电子部件封装件及其制造方法

Country Status (4)

Country Link
US (1) US9425122B2 (zh)
JP (1) JP5624700B1 (zh)
CN (1) CN104603932A (zh)
WO (1) WO2014097641A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016219785A (ja) * 2015-05-25 2016-12-22 パナソニックIpマネジメント株式会社 電子部品パッケージ
CN106291651A (zh) * 2015-05-18 2017-01-04 中国辐射防护研究院 一种气溶胶中210Po的分析方法
CN108496250A (zh) * 2016-01-28 2018-09-04 奥斯兰姆奥普托半导体有限责任公司 多芯片组件的制造

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI651830B (zh) * 2015-02-17 2019-02-21 立昌先進科技股份有限公司 多功能小型化表面黏著型電子元件及其製法
JP6522402B2 (ja) 2015-04-16 2019-05-29 ローム株式会社 半導体装置
US10340417B2 (en) * 2015-10-15 2019-07-02 Lg Innotek Co., Ltd. Semiconductor device, semiconductor device package, and lighting system comprising same
DE102016208431A1 (de) * 2016-05-17 2017-11-23 Osram Opto Semiconductors Gmbh Anordnung mit einem elektrischen Bauteil
JP6868455B2 (ja) 2016-06-02 2021-05-12 パナソニック株式会社 電子部品パッケージおよびその製造方法
US10283688B2 (en) * 2016-08-22 2019-05-07 Nichia Corporation Light emitting device
US10418341B2 (en) 2016-08-31 2019-09-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming SIP with electrical component terminals extending out from encapsulant
JP6610497B2 (ja) 2016-10-14 2019-11-27 オムロン株式会社 電子装置およびその製造方法
JP6610498B2 (ja) * 2016-10-21 2019-11-27 株式会社村田製作所 複合型電子部品の製造方法
US10804119B2 (en) * 2017-03-15 2020-10-13 STATS ChipPAC Pte. Ltd. Method of forming SIP module over film layer
CN111326948B (zh) * 2018-12-15 2023-04-07 深圳市中光工业技术研究院 激光器芯片的制备方法
US10796998B1 (en) * 2019-04-10 2020-10-06 Gan Systems Inc. Embedded packaging for high voltage, high temperature operation of power semiconductor devices
US11342248B2 (en) 2020-07-14 2022-05-24 Gan Systems Inc. Embedded die packaging for power semiconductor devices

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4935312A (en) 1987-06-25 1990-06-19 Nippon Mining Co., Ltd. Film carrier having tin and indium plated layers
JPH0198237A (ja) 1987-10-12 1989-04-17 Matsushita Electric Ind Co Ltd 半導体装置の実装方法
US4835067A (en) 1988-01-21 1989-05-30 Electro Alloys Corp. Corrosion resistant electroplating process, and plated article
US4889584A (en) 1989-03-31 1989-12-26 Meiko Electronics Co., Ltd. Method of producing conductor circuit boards
JP2941523B2 (ja) 1991-10-25 1999-08-25 ローム株式会社 半導体装置
EP0605179B1 (en) 1992-12-22 1997-05-02 Citizen Watch Co. Ltd. Hard carbon coating-clad base material
KR0169820B1 (ko) 1995-08-22 1999-01-15 김광호 금속 회로 기판을 갖는 칩 스케일 패키지
JP3728847B2 (ja) 1997-02-04 2005-12-21 株式会社日立製作所 マルチチップモジュールおよびその製造方法
US6319834B1 (en) 1999-08-18 2001-11-20 Advanced Micro Devices, Inc. Method and apparatus for improved planarity metallization by electroplating and CMP
US6453549B1 (en) 1999-12-13 2002-09-24 International Business Machines Corporation Method of filling plated through holes
US6475877B1 (en) 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
JP2001217354A (ja) 2000-02-07 2001-08-10 Rohm Co Ltd 半導体チップの実装構造、および半導体装置
EP1990833A3 (en) 2000-02-25 2010-09-29 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
US6566258B1 (en) 2000-05-10 2003-05-20 Applied Materials, Inc. Bi-layer etch stop for inter-level via
US6452258B1 (en) 2000-11-06 2002-09-17 Lucent Technologies Inc. Ultra-thin composite surface finish for electronic packaging
JP2002170921A (ja) * 2000-12-01 2002-06-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3692314B2 (ja) 2001-07-17 2005-09-07 日東電工株式会社 配線回路基板
KR100447968B1 (ko) 2001-08-07 2004-09-10 주식회사 하이닉스반도체 웨이퍼 레벨 패키지의 제조방법
US20030060041A1 (en) * 2001-09-21 2003-03-27 Intel Corporation Dual-stack, ball-limiting metallurgy and method of making same
JP3900961B2 (ja) 2002-02-18 2007-04-04 日立電線株式会社 樹脂接着用銅箔およびその製造方法
JP3682654B2 (ja) 2002-09-25 2005-08-10 千住金属工業株式会社 無電解Niメッキ部分へのはんだ付け用はんだ合金
JP4101705B2 (ja) * 2003-06-18 2008-06-18 三菱伸銅株式会社 金属層形成方法
JP2005019754A (ja) * 2003-06-26 2005-01-20 Sony Corp 複合部品及びその製造方法
DE10334576B4 (de) 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
FI117814B (fi) 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
CN101032034A (zh) 2004-06-30 2007-09-05 克里公司 用于封装发光器件的芯片级方法和芯片级封装的发光器件
FI117369B (fi) 2004-11-26 2006-09-15 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
JP4449724B2 (ja) 2004-12-08 2010-04-14 株式会社デンソー 半導体モジュール
JP2006278774A (ja) 2005-03-29 2006-10-12 Hitachi Cable Ltd 両面配線基板の製造方法、両面配線基板、およびそのベース基板
JP2008251644A (ja) 2007-03-29 2008-10-16 Sharp Corp 半導体発光装置
US8237259B2 (en) * 2007-06-13 2012-08-07 Infineon Technologies Ag Embedded chip package
US9610758B2 (en) * 2007-06-21 2017-04-04 General Electric Company Method of making demountable interconnect structure
US20080318055A1 (en) 2007-06-21 2008-12-25 General Electric Company Recoverable electronic component
US9953910B2 (en) 2007-06-21 2018-04-24 General Electric Company Demountable interconnect structure
JP5155616B2 (ja) 2007-07-25 2013-03-06 沖プリンテッドサーキット株式会社 Rfidタグ、rfidシステムおよびrfidタグの製造方法
TWI364801B (en) 2007-12-20 2012-05-21 Chipmos Technologies Inc Dice rearrangement package structure using layout process to form a compliant configuration
TW200947740A (en) * 2008-05-05 2009-11-16 Univ Nat Central Process for encapsulating LED chip by fluorescent material
FI123205B (fi) 2008-05-12 2012-12-31 Imbera Electronics Oy Piirimoduuli ja menetelmä piirimoduulin valmistamiseksi
US20090289362A1 (en) 2008-05-21 2009-11-26 Texas Instruments Incorporated Low Inductance Ball Grid Array Device Having Chip Bumps on Substrate Vias
WO2010018708A1 (ja) 2008-08-12 2010-02-18 株式会社村田製作所 部品内蔵モジュールの製造方法及び部品内蔵モジュール
JP2010080528A (ja) 2008-09-24 2010-04-08 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法
US8569892B2 (en) * 2008-10-10 2013-10-29 Nec Corporation Semiconductor device and manufacturing method thereof
JP5382911B2 (ja) 2008-11-12 2014-01-08 東洋鋼鈑株式会社 酸化物超電導線材用金属積層基板の製造方法及び該基板を用いた酸化物超電導線材
JP5147677B2 (ja) * 2008-12-24 2013-02-20 新光電気工業株式会社 樹脂封止パッケージの製造方法
JP5354224B2 (ja) 2009-11-19 2013-11-27 株式会社村田製作所 部品内蔵モジュールの製造方法
JP5577694B2 (ja) 2009-12-24 2014-08-27 株式会社村田製作所 部品内蔵モジュール
US9313900B2 (en) 2010-04-02 2016-04-12 Inktec Co., Ltd. Method for manufacturing a double-sided printed circuit board
JP5647492B2 (ja) 2010-11-15 2014-12-24 新光電気工業株式会社 半導体パッケージの製造方法
US8114712B1 (en) 2010-12-22 2012-02-14 General Electric Company Method for fabricating a semiconductor device package
US8900929B2 (en) 2012-03-21 2014-12-02 Stats Chippac, Ltd. Semiconductor device and method for forming openings and trenches in insulating layer by first LDA and second LDA for RDL formation
CN104272446B (zh) 2012-08-30 2016-11-09 松下知识产权经营株式会社 电子部件封装体及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106291651A (zh) * 2015-05-18 2017-01-04 中国辐射防护研究院 一种气溶胶中210Po的分析方法
CN106291651B (zh) * 2015-05-18 2018-12-25 中国辐射防护研究院 一种气溶胶中210Po的分析方法
JP2016219785A (ja) * 2015-05-25 2016-12-22 パナソニックIpマネジメント株式会社 電子部品パッケージ
CN108496250A (zh) * 2016-01-28 2018-09-04 奥斯兰姆奥普托半导体有限责任公司 多芯片组件的制造

Also Published As

Publication number Publication date
US20150214129A1 (en) 2015-07-30
JPWO2014097641A1 (ja) 2017-01-12
US9425122B2 (en) 2016-08-23
WO2014097641A1 (ja) 2014-06-26
JP5624700B1 (ja) 2014-11-12

Similar Documents

Publication Publication Date Title
CN104603932A (zh) 电子部件封装件及其制造方法
CN104272446A (zh) 电子部件封装体及其制造方法
US8236619B2 (en) Method of making a semiconductor chip assembly with a post/base heat spreader and a mulitlevel conductive trace
CN104584208B (zh) 电子部件封装以及其制造方法
CN101253627B (zh) 电路装置及其制造方法
US8525214B2 (en) Semiconductor chip assembly with post/base heat spreader with thermal via
US8354688B2 (en) Semiconductor chip assembly with bump/base/ledge heat spreader, dual adhesives and cavity in bump
CN100536127C (zh) 电路装置
US8288792B2 (en) Semiconductor chip assembly with post/base/post heat spreader
US8076182B2 (en) Method of making a semiconductor chip assembly with a post/base heat spreader and a cavity over the post
US8212279B2 (en) Semiconductor chip assembly with post/base heat spreader, signal post and cavity
US8207019B2 (en) Method of making a semiconductor chip assembly with a post/base/post heat spreader and asymmetric posts
US8203167B2 (en) Semiconductor chip assembly with post/base heat spreader and adhesive between base and terminal
US20110089465A1 (en) Semiconductor chip assembly with post/base heat spreader with esd protection layer
US9825209B2 (en) Electronic component package and method for manufacturing the same
CN105990265A (zh) 功率转换电路的封装模块及其制造方法
US20100190297A1 (en) Method of making a semiconductor chip assembly with a post/base heat spreader and a cavity in the post
CN104584210A (zh) 电子部件封装件及其制造方法
TW200950006A (en) Circuit board process
US8415703B2 (en) Semiconductor chip assembly with post/base/flange heat spreader and cavity in flange
CN104584207A (zh) 电子部件封装以及其制造方法
US20110104855A1 (en) Method of making a semiconductor chip assembly with a post/base heat spreader with an ESD protection layer
CN101310379B (zh) 半导体器件
CN102881605B (zh) 用于制造半导体封装的方法
CN101533818B (zh) 集成电路元件的封装结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20150506