CN102881605B - 用于制造半导体封装的方法 - Google Patents

用于制造半导体封装的方法 Download PDF

Info

Publication number
CN102881605B
CN102881605B CN201210242485.6A CN201210242485A CN102881605B CN 102881605 B CN102881605 B CN 102881605B CN 201210242485 A CN201210242485 A CN 201210242485A CN 102881605 B CN102881605 B CN 102881605B
Authority
CN
China
Prior art keywords
chip
contact
hole
coating
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210242485.6A
Other languages
English (en)
Other versions
CN102881605A (zh
Inventor
保罗·加尼泽尔
马丁·斯坦丁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN102881605A publication Critical patent/CN102881605A/zh
Application granted granted Critical
Publication of CN102881605B publication Critical patent/CN102881605B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2731—Manufacturing methods by local deposition of the material of the layer connector in liquid form
    • H01L2224/2732—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73217—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

本文提供了一种用于制造半导体封装的方法，该方法包括提供衬底，衬底具有相对的第一和第二表面并在预定位置处具有从第一表面通过其至第二表面形成的一个以上通孔；提供至少一个第一芯片，第一芯片具有第一和第二相对的表面并在至少一个第一芯片的第一表面上具有一个以上第一接触端；放置至少一个第一芯片，使其第一表面在衬底的第一表面上且在其间一个以上通孔的外部涂覆粘合剂，使得一个以上通孔与一个以上第一接触端对准，由此形成具有对应相对的第一和第二表面的芯片组件；为芯片组件的第一表面配置导电镀层材料的第一镀层以电接触一个以上第一接触端，其中第一镀层的镀层材料延伸进通孔中以通过其电接触一个以上第一接触端。

Description

用于制造半导体封装的方法
技术领域
本发明的各种实施方式总的来说涉及一种用于制造半导体封装的方法。
背景技术
现今的半导体封装需要用较低成本给出优异性能。器件焊盘的再次分配允许封装内部有更小的芯片外壳，这显著降低了制造成本。设计必须继续推进性能界限，并撬动用于实现成本缩减的更有效的制造方法。
传统的封装生产已发展到封装不再明显阻碍器件性能的水平。然而，仍有降低生产成本和简化用于该封装生产的处理的潜在空间，其应包括再次分配以扩大焊盘面积。
发明内容
本发明的各种实施方式提供了一种用于制造半导体封装的方法，该方法包括：提供衬底，该衬底具有相对的第一和第二表面，并在预定位置处具有从第一表面通过其至第二表面而形成的一个或多个通孔；提供至少一个第一芯片，该第一芯片具有第一和第二相对的表面，并在至少一个第一芯片的第一表面上具有一个或多个第一接触端；放置至少一个第一芯片，使其第一表面在衬底的第一表面上，且在其间一个或多个通孔的外部涂覆有粘合剂（adhesive），使得一个或多个通孔与一个或多个第一接触端对准，由此形成具有对应的相对的第一和第二表面的芯片组件（die assembly）；为芯片组件的第一表面配置导电镀层材料（plating material）的第一镀层，以电接触一个或多个第一接触端，其中，第一镀层的镀层材料延伸进通孔中，以通过其电接触一个或多个第一接触端。
附图说明
附图中，遍及不同的示图，类似附图标记一般指代相似部件。附图不一定按比例绘制，而是通常重点强调以说明本发明的原理。在下文描述中，参照以下附图来描述本发明的各种实施方式，其中：
图1A至图1FB示出了用于说明根据各种实施方式来制造半导体封装的方法的透视图；
图1G示出了沿着图1FT的线G-G的截面；
图2A至图2J示出了用于说明根据各种实施方式来制造半导体封装的方法的透视图；
图3T和图3B分别从顶部和从底部示出了使用根据各种实施方式的方法制造的半导体封装的透视图；
图4和图5分别示出了使用根据各种实施方式的方法制造的半导体封装的透视图；以及
图6示出了用于说明根据各种实施方式来制造半导体封装的方法的示意性流程图。
具体实施方式
以下详细描述参照以可实践本发明的说明、具体细节和实施的方式示出的附图。
本文使用词语“示例性”来意指“用作实例、例子或说明”。本文作为“示例性”来描述的任何实施方式或设计不一定要理解为较其它实施方式或设计是优选的或有利的。
现将参照图1A至图1G来描述根据各种实施方式的用于制造半导体封装1（参见图1FT、图1FB和图1G）的方法。
如图1A所示，配置了面板形、平板形或薄膜形衬底或载体2，其包括第一表面3（这里，例如上表面）和与第一表面3相对的第二表面5（这里，例如下表面）。衬底2配置有从第一表面3通过衬底2延伸至第二表面5的多个通孔7’、7”、7’’’。在各种实施方式中，多个通孔7’、7”、7’’’可包括三个通孔7’、7”、7’’’，其分别与芯片9的芯片接触端9’、9”、9’’’（在该实施方式中，第一、第二和第三接触端9’、9”、9’’’分别提供例如MOSFET的源极、栅极和漏极接触）相关联以固定在衬底2上（例如，参见图1FT和图1G），下文将进一步讨论。需要注意，在各种实施方式中，例如，可配置任何其它数目的通孔，诸如四、五、六、七、八、九、十或甚至更多通孔。
此外，根据各种实施方式，在三个通孔7’、7”、7’’’中，第一通孔7’（与芯片9的源极接触端9’相关联）可包括多个子通孔8’，其限定了第一组子孔8’，它的外包络限定了第一通孔7’的外周边，第二通孔7”（与芯片9的栅极接触端9”相关联）可被形成为单个通孔（或者第二通孔7”也可被看作由第二组子通孔限定，该第二组仅包括一个子通孔），以及第三通孔7’’’（与芯片9的漏极接触端9’’’相关联）可包括多个子通孔8’’’，其限定了第三组子孔8’’’，它的外包络限定了第三通孔7’’’的外周边。
衬底2的材料可以是塑料材料，例如高热阻半刚性或刚性材料，诸如聚酰亚胺、聚醚醚酮、高TG环氧树脂、双马来酰亚胺、玻璃增强环氧树脂、PTFE、碳和/或芳纶纤维增强树脂或聚酯纤维（这也适用于其它实施方式）。衬底厚度可以在从约25μm至约1mm的范围内，或可以在从约25μm至约250μm的范围内，或者可以在从约20μm至约100μm的范围内。可在将芯片9置于衬底2上与在衬底2上放置芯片9的相应接触端9’、9”、9’’’相关联的位置处之前，配置通孔或通口7’、7”、7’’’，其中，第一通孔7’（具有其相应子通孔8’）和第二通孔7”被安置在将被置于衬底上的芯片9重叠的位置处，其中，这些位置形成/限定了分别与芯片9的第一和第二接触端9’和9”（源极和栅极）的图形相符合的图形，使得芯片9可被置于衬底上，并使其第一和第二接触端9’和9”与对应相关联的多个通孔7’、7”（这里，第一和第二通孔7’、7”）对准并面向它们。第三通孔7’’’（具有其相应子通孔8’’’）可被置于芯片9在被放置于衬底2上时不重叠其的位置处。如下文将进一步描述的那样，第三通孔7’’’可用于提供从衬底2的第一表面3至第二表面5的第三接触端9’’’（漏极接触端）的电连通接触（electrical through contact）。在各种实施方式中，第一和第三通孔7’、7’’’的子通孔8’、8’’’为圆形，且第一和第三通孔7’和7’’’（即，其周边包络）为矩形。通孔7’、7”、7’’’各自可被形成为例如圆形、椭圆形、矩形或任何其它合适的几何形状的单个孔，其中，通孔7’、7”、7’’’的形状通常可以相同，或者可以彼此不同。在各种实施方式中，一个或多个通孔7’、7”、7’’’可被形成为长槽，或者可包括一个或多个长槽作为子通孔。可经由机械钻孔、激光钻孔、冲孔或水射流切割（water-jet cutting）来配置通孔7’、7”、7’’’和相应子通孔8’、8’’’。也可在芯片9被置于衬底2并与衬底2结合后，形成横向安置在芯片外的第三通孔7’’’。
如图1B所示，粘合剂11可被涂覆在衬底2的上表面3上，其中，当芯片9正被或被安装到衬底2上时，粘合剂11可替代或额外地涂覆在芯片9的面向衬底2的第一表面3的安装面13（下文将进一步描述的芯片的第一表面13）上。可涂覆粘合剂11，以覆盖衬底2的第一表面3的通孔7’、7”、7’’’以外的整个可用表面区域。也可涂覆粘合剂11，使得仅覆盖衬底2的第一表面的多个通孔7’、7”、7’’’以外的整个可用表面区域的预定部分或部位。
如图1C所示，在多个通孔7’、7”、7’’’形成以及在衬底2上涂覆粘合剂11之后，放置具有相对的第一和第二表面13、15（这里分别提供给我们下表面和上表面13、15）的芯片9，使其第一表面13在衬底2的第一表面3上且其间涂覆有粘合剂11。芯片9放置在衬底2上，使得配置在芯片9的第一表面13上的第一和第二接触端9’、9”与对应相关联的多个通孔7’、7”或与所有的多个通孔7’、7”、7’’’的对应相关联的一部分（这里与第一和第二通孔7’、7”）对准。即，在各种实施方式中，当向芯片9的第一表面13上看去时，芯片9的第一和第二接触端9’、9”形成第一和第二通孔7’、7”的图形与之对应的端图形。
粘合剂11可以是室温下为固体的热固性材料。粘合剂11可经由印刷（网印或蜡印）、辊涂或喷涂来淀积在衬底2的第一表面3上和/或芯片9的第一表面13上。粘合剂11可包括降低其粘度以便于淀积过程的溶剂。在结合过程中，可对粘合剂11加热，以将粘度减小至其表面有粘性的水平。随着粘合剂11再次冷却固化，芯片9随后被固定到位。
在该结构中，即，利用面向衬底2的这里分别代表源极和栅极的第一和第二接触端9’、9”，芯片9将与衬底2结合，以形成具有相对的第一和第二侧面或表面19、21（这里分别为下表面和上表面）的芯片组件17。尽管在各种实施方式中，第一和第二芯片端9’和9”被配置在芯片9的面向衬底2的第一表面13上，但也可以有第一至第三接触端9’、9”、9’’’全部被配置在芯片9的面向衬底2的第一表面13上，或者在芯片9的背离衬底2的第二表面15上。第一和第二接触端9’、9”还可被配置在芯片9的背离衬底2的第二表面15上，且芯片9的第三接触端9’’’可被配置在芯片9的面向衬底2的第一表面13上。例如，芯片9或多个芯片9的第一和第二接触端9’、9”（例如，源极和栅极）可被配置在衬底2的第一侧面3上，即第一和第二接触端9’、9”面向衬底2的第一侧面3，以及衬底2的第一侧面3上的各个芯片9的第三端9’’’（例如，漏极）背离所述第一侧面3，而且在衬底2的第二侧面5上，一个或多个其他芯片可配置有各个其他芯片的面向衬底第二侧面5的第三接触端（例如，漏极），以及各个其他芯片的背离衬底的第一和第二接触端（例如，漏极和栅极）。这些其他芯片通常还可以是如衬底的第一侧面3上的芯片9所述的类型。光成像电介质可被引入到第二侧面5上，以限定具有面向衬底2的漏极的各个其他芯片的通孔，其中，这些通孔一般是例如结合衬底的第一侧面3上的各个芯片9的第一和第二接触端9’、9”所述的通孔7’、7”的类型。还可存在仅具有两个接触端的其它类型的芯片9（诸如二极管），其中，两个接触端可以都配置在芯片9的面向衬底2的第一表面13上，或者可以都配置在芯片9的背离衬底2的第二表面15上，或可以分别单独配置在第一和第二表面13、15上。芯片9的类型也可以是IGBT、横向半导体器件、IC驱动器IC、传感器件等。
此外，如下文还将结合本发明的其它实施方式进一步说明的那样，可在衬底2上配置多于一个的芯片9，其中，一个或多个不同和/或相同类型的芯片9可被配置在衬底2的第一表面3上，和/或其中，一个或多个不同和/或相同类型的芯片9可被配置在衬底2的第二表面5上。如果多个芯片9被配置在衬底2的第一和/或第二表面3、5上，那么存在所配置的相应通孔，诸如在衬底2与芯片9的那些表面上的接触端的图形相匹配的图形中的通孔7’、7”、7’’’，芯片9的那些表面被配置为要放置在衬底2的相应表面（诸如第一和/或第二表面3、5）上的芯片9的安装表面。
如图1D所示芯片组件17可使多余粘合剂11从衬底2上去除，使得仅在衬底2与芯片9之间存留粘合剂11。所述多余粘合剂11可利用溶剂或水溶液显影工艺去除。芯片9与衬底2之间存留的粘合剂11可被固化以在其之间永久结合。
从图1ET、图1EB和图1G（其分别从顶部（向芯片组件17的第二表面21上看去）、从底部（向芯片组件17的第一表面19上看去）和沿着图1FT的线G-G的截面示出了芯片组件17）可以看出，芯片组件17可在其第一和第二表面19、21上分别配置有第一和第二导电镀层23、25，第一和第二导电镀层23、25中的每一个均接触对应关联的接触端9’、9”、9’’’，其中，第一镀层23延伸过衬底2中的第一和第二通孔7’、7”，以分别直接电接触第一和第二接触端9’和9”（这里为源极和栅极），通过衬底2并延伸进和在衬底2中第三通孔7’’’内部，以直接电接触芯片组件17的第二表面21上的第二镀层25的材料，第二镀层25直接电接触芯片组件17的第二表面21上的芯片9的第三接触端9’’’（这里为漏极），并延伸进和在第三通孔7’’’内部，以对应接触芯片组件17的第一表面19上的第一镀层23的材料。
镀层23、25中的每一个均可包括种子层，其被溅射、蒸发或化学镀至芯片组件17的第一和第二表面或侧面19、21，并提供与芯片19的第一和第二表面13和15上的相应接触端9’、9”、9’’’的初始电接触。在这方面，可以使用在（各个）芯片9的背离衬底2的第二表面15上未金属化（背面金属化）的芯片9（或多个芯片9），因为第二镀层25可形成这种（背面）金属化。在使用这一种子层的情况下，种子层最终可被向上电镀，以形成所需厚度的最终镀层23、25，该厚度可在几个微米（诸如从约1μm至约3μm的范围内）到几百微米（诸如从约100μm至约500μm的范围内）的范围内。
从图1FT和图1FB（其分别从顶部（向芯片组件17的第二表面21上看去）和从底部（向芯片组件17的第一表面19上看去）示出了最终的半导体封装1）以及从图1G可以看出，第一和第二镀层23、25均可被刻蚀，以从其上去除材料，例如来限定第二镀层25，并由第一镀层23提供各接触垫23’、23”、23’’’，它们分别（各自）与芯片9的接触端9’、9”、9’’’（该情况下为源极、栅极和漏极）相关联。（在图1FT中，将附图标记9’和9”放入圆括号中，以表示相应接触端在芯片9的底面上，且因此，在该图中不可见）。从图1FB和图1G可以看出，在各种实施方式中，所有接触垫23’、23”、23’’’均可置于芯片组件以及由此的半导体封装1的同一侧面上，该侧面相当于芯片组件17的第一表面19（这里为底面）。
图2A至图2J公开了用于说明根据各种实施方式来制造半导体封装1（例如，参见图2J）的方法的透视图。
参照图2A和图2B，根据各种实施方式的方法，配置了面板形、平板形或薄膜形衬底或载体2，其可包括第一表面3（这里，例如是上表面），以及正对第一表面3的第二表面5（这里，例如是下表面）。（图2B从顶部（较大截面）和底部（示出的反转后的较小截面）视图示出了衬底）。各种实施方式中的衬底2可以是相对标准的PCB芯的类型，且例如可包括玻璃增强树脂、聚酰亚胺或PTFE的芯100，以及导电层102、104（第一和第二导电层102、104），其例如在芯100的各表面上呈现铜箔片的形式，并相当于衬底2的第一和第二表面3、5。芯100可具有从约25μm至约1mm的范围内，或例如从约25μm至约250μm的范围内，或者例如从约50μm至约100μm的范围内的厚度。
从图2B可以看出，第一和第二导电层102、104例如经由刻蚀下凹至芯100，以产生相应地暴露出衬底2的芯100的凹槽或凹口106、108。这里，第一凹槽106形成在衬底2的第一表面3上，以及第二凹槽108形成在衬底2的第二表面5上。凹槽（这里的第一和第二凹槽106、108）形成了用于接受或容纳相应关联的芯片9、190（参见图2D）（这里是第一和第二芯片9、190）的芯片容纳槽。各凹槽106、108的周边形状可与要放入各凹槽106、108中的关联芯片9、190的相应周边形状相符合。第一和第二导电层102、104的各自厚度可以相同或小于第一和第二芯片9、190的每一个的（与衬底2的表面3、5相交）相应厚度。
如图2C所示，在衬底2中配置从第一表面3延伸至第二表面5的多个通孔或通口200、202、204、206、208和210。在各种实施方式中，多个通孔200、202、204、206、208和210可包括在第一凹槽106内的第一通孔200，其被配置为这里呈互相平行排列的长槽形式的一组子通孔200’；在第一凹槽106内的第二通孔202，其被配置为这里呈圆形的单个通孔202；第二凹槽108内的第三通孔204，其被配置为这里呈互相平行排列的长槽形式的且各自沿着其长度被截断一次的一组子通孔204’；在第二凹槽108内的第四通孔206，其被配置为这里呈圆形开口形式的单个通孔；在第一和第二凹槽106、108外部的第五通孔208，这里其呈两个圆形子通孔208’的形式；以及在第一和第二凹槽106、108外部的第六通孔210，这里其呈两个圆形子通孔210’的形式。
如下文将进一步说明的那样，第一和第五通孔200和208可与第一芯片9的源极接触端9’相关联，第二和第六通孔202和210与第一芯片9的栅极接触端9”相关联，第三通孔204与第二芯片190的源极端190’相关联，第四通孔206与第二芯片190的栅极接触端190”相关联，以及第五通孔（另外）与第二芯片190的漏极接触端190’’’相关联。第一和第二芯片9、190，例如各自可以是金属氧化物半导体场效应晶体管（MOSFET）或其它类型的场效应晶体管（FET），诸如其它类型的功率FET。
可以某种方式在衬底2中形成多个通孔200、202、204、206、208和210，且这些通孔可以是结合图1A至图1G的实施方式所述的类型。如在图1A至图1G的实施方式中那样，在芯片9、190被放置在衬底2上并与其结合之前，形成多个通孔200、202、204、206、208和210。
在使通孔200、202、204、206、208和210形成在衬底2中之后，将粘合剂（诸如胶水，比如环氧树脂基胶水）涂覆至第一和第二凹槽106、108内且在所述凹槽106、108内配置的相应多个通孔200、202、204和206以外，以及还在凹槽106、108以外的衬底2中配置的其余通孔208和210之外的衬底2的第一和第二表面3和5。在这方面，通孔以外可以指通孔应当没有粘合剂，以允许通过其进行电连通，这将在下文更详细地描述。粘合剂也可以是任何其他合适的粘合剂，诸如丙烯酸酯基胶水或氰基丙烯酸酯、硅酮基、聚氨酯或聚酰亚胺基胶水。此外，可将填充剂或溶剂结合到粘合剂中，例如以调节光成像特性和/或粘合剂的粘度特性。可如之前实施方式所述，即，例如利用蜡印、喷涂（喷墨）、光成像、转印等将粘合剂涂覆至衬底2的第一和第二表面3和5。胶水图形可类似于（对应关联的）多个通孔200、202、204和206的孔径结构或孔径图形的形状（底片形状），或者也可仅涂覆在（对应关联的）多个通孔200、202、204和206以外的某些指定位置处。
从图2D可以看出，在使通孔200、202、204、206、208和210形成在衬底2中之后，以及在将粘合剂配置在衬底2的第一和第二表面3、5上之后，将第一芯片9放入第一凹槽106中，使其第一表面13面向衬底2的第一表面3，从而第一芯片9的源极接触端9’（参见图2G和图2H各自的小图）与第一通孔200对准，以及第一芯片9的栅极接触端9”（参见图2G和图2H各自的小图）与第二通孔202对准。最终，第一和第二通孔200、202形成在与第一芯片9的第一表面13上形成的源极和栅极接触端9’、9”的端图形相匹配的图形（通孔200、202的包络图形）中。与第一芯片9的第一表面13相对的第一芯片9的第二表面15，被配置为第一芯片9的漏极接触端9’’’，或者漏极接触端9’’’形成在第一芯片9的所述第二表面15上。此外，从图2D可进一步看出，在使通孔200、202、204、206、208和210形成在衬底2中之后，第二芯片190被放入第二凹槽108中，使其第一表面213面向衬底2的第二表面5，从而第二芯片190的源极接触端190’与第三通孔204对准，以及第二芯片190的栅极接触端190”与第三通孔204对准。最终，第三和第四通孔204、206形成在与第二芯片190的第一表面213上形成的源极和栅极接触端190’、190”的端图形相匹配的图形（通孔204、206各自的包络图形）中。与第二芯片190的第一表面213相对的第二芯片190的第二表面215，被配置为第二芯片190的漏极接触端190’’’（参见图2H的小图），或者漏极接触端190’’’形成在第二芯片190的所述第二表面215上。
如下文还将进一步描述的那样，第五通孔208与第二芯片190的漏极接触端190’’’以及第一芯片9的源极接触端9’（参见图2J的反转后的小图L-out）相关联。在这方面，将从衬底2的第一表面3（在第一芯片9以下/被第一芯片9重叠）通过第一通孔200连通至衬底2的第二表面5（如下文进一步描述）的第二芯片190的漏极接触端190’’’和第一芯片9的源极接触端9’，将在衬底2的第二表面5上彼此电连接，以及随后将一起从衬底2的第二表面5通过第五孔208（再次）连通至第一表面3，从而可一起连接在衬底2的第一表面3的相应的共用（HSS）接触垫220（参见图2G和图2J）上。
还如下文将进一步描述的那样，第六通孔210以下述方式与第一芯片9的栅极接触端9’相关联：将从衬底2的第一表面3（在第一芯片9以下/被第一芯片9重叠）通过第二通孔202配置到衬底2的第二表面5的电连通接触，将经由此处（衬底2的第一表面3上）电连接至（GI）接触垫222（参见图2G和图2J）的第六通孔210从衬底2的第二表面5（再次）连通至第一表面3。
还如下文将进一步描述的那样，第一芯片9的第二表面15上的漏极接触端9’’’将与配置在衬底2的第一表面3上的（Vin）接触垫224（参见图2G和图2J）电连接。第二芯片190的源极接触端190’将从衬底2的第二表面5（在第二芯片190以下/被第二芯片190重叠）通过第三通孔204电连通至此处与（Gnd）接触垫226（参见图2G和图2J）电连接的衬底2的第一表面3。而且第二芯片190的栅极接触端190”将从衬底2的第二表面5（想第二芯片190以下/被第二芯片190重叠）经由第四通孔206电连通至衬底2的第一表面3，以与衬底2的第一表面3（参见图2H）上的（G2）接触垫228电连接。
在使芯片9、190放入凹槽106和108内并将它们的那些接触端9’、9”、190’、190”（其面向衬底2）与对应关联的多个通孔200、202、204、206对准之后，可通过固化所涂覆的粘合剂来将第一和第二芯片9、190与衬底2结合，从而产生具有固定在衬底位置上的芯片9和190（例如，参见图2E和图2F）以及具有相应形成的相对的第一和第二表面或侧面19、21的芯片组件17。在粘合剂固化期间或之前，芯片组件17可经受与衬底2的表面3、5相交的压强或压力。从图2F可以看出，边缘保护230可被用在第一和第二芯片9、190的周边四周。在该情况下，该边缘保护230，例如防止在芯片9、190与配置在衬底2上的第一和第二铜层102、104之间形成铜的硅化物。边缘保护230可由环氧树脂、丙烯酸酯或类似聚合物形成。
需要注意，在要放置第一和第二芯片9、190的区域以外的第五和第六通孔208、210也可在将芯片9、190放置并结合至衬底2之后形成。
从图2G可以看出，芯片组件17的第一和第二表面19、21随后可分别用导电材料的第一和第二镀层23、25覆盖，其中，各镀层23、25可包括例如化学镀铜、碳/石墨、导电聚合物等的种子层，并直接覆盖在芯片组件17的第一和第二表面19、21上。在这方面，所有可用表面（包括在多个通孔200、202、204、206、208、210内的表面）均可用种子层覆盖。所述种子层随后可用导电覆盖层向上电镀至最终形成各个第一和第二镀层23、25。所述覆盖层例如可由电解铜或其它导电材料制成。从而，第一芯片9的漏极接触端9’’’直接连接至芯片组件17的第二表面21上的第二镀层25，第二芯片190的栅极和源极接触端190’、190”直接经由对应关联的第三和第四通孔204、206电连通至延伸进所述第三和第四通孔204和206、在其内部以及通过其的第二镀层25，第二芯片190的漏极接触端190’’’直接电连接至芯片组件17的第一表面19上的第一镀层23，第一芯片9的栅极和源极接触端9’、9”分别直接经由对应关联的第一和第二通孔200、202电连通至延伸进所述第一和第二通孔200和202、在其内部以及通过其的第一镀层23。
第一和第二镀层23、25的厚度各自可在从约10μm至约100μm的范围内，或例如在从约25μm至约75μm的范围内。
从图2H（较大图）可以看出，从芯片组件17的第二表面21上的第二镀层25去除材料，以产生彼此隔开并由此彼此未电接触的接触垫220、222、224、228、226。从图2H（表示反转后的较小图）可以看出，从芯片组件17的第一表面19上的第一镀层23去除材料，以根据要实现的最终电路在芯片组件的第一表面19上配置电连接线。在这方面，如上文已说明的那样，存留第一镀层23的材料，使得第二芯片190的漏极接触端190’’’电连接/耦接至芯片组件17的第一表面19上的第一芯片9的源极接触端9’，并使得第一芯片9的栅极接触端9”经由（G1）接触垫222处的第六通孔210再次连通至第二镀层25的材料，以及使得第二芯片190的漏极接触端190’’’和第一芯片9的源极接触端9’经由（HSS）接触垫220处的第五通孔208连通至第二镀层25的材料。
根据前述过程，通过从完全覆盖了芯片组件17的第一和第二表面19、21的镀层23、25去除材料来配置/形成最终的接触垫图形。该去除过程可利用刻蚀来进行，因而将应用镀层和刻蚀工艺。然而，可替代地，可经由使用例如抗镀技术的直接图形电镀来配置芯片组件17的第一和第二表面19、21上的电路的接触垫220、222、224、226、228的所需图形以及任何电连接线的所需图形。在应用电镀和刻蚀工艺的情况下，可使用镀锡作为抗蚀剂，且随后镀锡可被光处理（photo-processed）或激光构造（laserstructured）。
参照图2I（参见左侧小图），芯片组件17的第二表面21上的接触垫220、222、224、226和228周围可配置有边缘保护232，其可以是类似于芯片9、190的边缘保护230的结构。在芯片组件17的第一表面19上，可配置另一接触垫234，以允许在芯片组件17的第一表面19处第二芯片190的漏极接触端190’’’以及还有第一芯片的源极接触端9’（即，除了芯片组件17的第二表面21上的接触垫220之外）的电接触。该另一接触垫234还可配置有如芯片组件17的第二表面21上的接触垫220、222、224、226、228的方式的四周边缘保护。
从图2I可进一步看出，可进行焊料掩膜工艺，据此芯片组件17的两个表面或侧面19、21上的接触垫220、222、224、226、228和234以外或周围的区域被焊料覆盖。接触垫220、222、224、226、228以及234各自可另外配置有保护覆盖物，诸如EnicG、锡、OSP或Ag覆盖物。
图2J中示出了根据前述过程制造的并由此具有相应的最终结构的最终半导体封装1。从该结构可得出，半导体封装1提供了产生同步补偿（半桥）的两个功率FET（例如MOSFET）的集成。如上所述，节点（L-out或另一接触垫234）在该结构中直接耦接。
对于本领域技术人员而言，显然本发明不限于结合上述具体实施方式所述的半导体封装1的结构类型，但本文所述方法可用于制造各种不同结构类型的半导体封装1。在这方面，图3T和图3B分别从顶部和底部示出了根据基于本发明的方法制造的另一结构类型的半导体封装1，其中，在该实施方式中，一个或多个芯片（这里是一个芯片9）被放置在衬底上，并使一个或多个芯片9的面向衬底2的表面上的接触端与（对应关联的）多个通孔320、322、324、326和328对准之前，以使得从衬底2的第一表面3延伸至第二表面5的方式在衬底2中配置多个通孔320、322、324、326和328，而且一个或多个芯片9随后与衬底2结合，这里是一个芯片9与衬底2的第一表面3结合。
此外，尽管例如图2A-图2J描述了半导体封装1提供的具体的单个电路的配置/形成，但显然多个独立和/或耦接的电路可被置于衬底2上，那么其中，衬底2可以关于其第一和第二表面3、5的大小相应增大的尺寸来配置。在这个方面，多个不同和/或相同类型的第一芯片9可被置于衬底2的第一表面3上，和/或多个不同和/或相同类型的第二芯片190可被置于衬底2的第二表面5上。
此外，参照图4和图5，根据本文所述各种实施方式的方法制造的多个半导体封装1可彼此层叠，以形成多层半导体封装4（图5示出了该封装4的一种实施方式的分解图），这形成了多个半导体封装1的集成单元。在这方面，图4示出了根据本文所述各种实施方式的方法制造的两个半导体封装1、1’的顶视图（左图）和底视图（右图），其中，配置在半导体封装1、1’上的一个或多个芯片可以任何期望和/或所需的方式彼此垂直相连接。各半导体封装1、1’可包括多个独立电路，以及参照图5，可层叠在一起，其间介有其他重分配层250、260。半导体封装1、1’可使用预浸材料接合在一起，并以与传统PCB（印刷电路板）制造类似的方法垒起来。根据图5，另一电气和/或电子电路元件270（诸如电连接线、半导体元件等）可被配置在所述最下重分配层260的下表面上。
下文中，将基于示出相应的示意性流程图的图6来说明各种实施方式。
根据图6的各种实施方式，一种用于制造半导体封装的方法包括：500，提供衬底，该衬底具有相对的第一和第二表面以及在预定位置处具有从第一表面通过其至第二表面而形成的一个或多个通孔。各通孔可以是单个通孔，或者可包括一组或多个子通孔。一个或多个通孔与接触端（诸如芯片（比如FET）的漏极、源极和栅极接触端，或诸如其它电子部件（比如二极管、电容器、电感器等的接触端）相关联。而且，一个或多个通孔被配置在与要以使得面向衬底的方式放置在衬底上的对应关联的接触端的图形相对应的图形中。
此外，根据图6的各种实施方式，该方法包括：510，提供至少一个第一芯片，该第一芯片具有第一和第二相对表面，以及在至少一个第一芯片的第一表面上具有一个或多个第一接触端（诸如源极、栅极和/或漏极）；以及520，放置至少一个第一芯片，使其第一表面位于衬底的第一表面上，并将粘合剂涂覆在其间一个或多个通孔的外部，从而一个或多个通孔与一个或多个第一接触端对准，因此形成具有相应相对的第一和第二表面的芯片组件。参照之前所述实施方式，显然可提供多个不同和/或相同类型的第一芯片，并将它们各自的第一表面放置在衬底的第一表面上，使得配置在各个第一芯片的第一表面上的一个或多个接触端与对应相关的多个通孔中的一个或几个通孔对准。此外，可提供一个或多个不同和/或相同类型的第二芯片，并将它们各自的第一表面放置在衬底的第二表面（另见下文）上，使得配置在各个第二芯片的第一表面上的一个或多个接触端与对应关联的多个通孔中的一个或几个通孔对准。一个或多个第一和/或第二芯片还可在其背离衬底的第二表面上具有一个或多个接触端，诸如源极、栅极和/或漏极。
除了多个通孔或所述多个通孔的一部分之外，可在衬底中形成一个或多个通孔，这些通孔不直接面向芯片，且因此，不直接面向配置在各个芯片（第一和/或第二芯片）的第一表面上的对应相关的接触端，但可被配置在芯片的周边延伸的外部。也可在将各芯片放置在衬底上并与衬底结合之后，在衬底中形成芯片的位置/延伸的横向以外的这些通孔。放置在衬底上的一个或多个芯片的周边延伸以外的这些通孔可被用于提供电连通接触，例如以提供在芯片第一表面上的接触端与衬底（相当于芯片组件的第二表面）之间的接触，该接触暴露在直接位于芯片和衬底的第一表面（相当于芯片组件的第二表面）上的接触垫以下的衬底的第二表面（相当于芯片组件的第一表面）上。
此外，根据图6的实施方式，该方法包括：530，为在衬底的第二表面一侧上的芯片组件的第一表面配置导电镀层材料的第一镀层，以电接触一个或多个第一接触端，其中，第一镀层的镀层材料延伸进通孔、在其内部以及通过其，以电接触通过其的一个或多个第一接触端。这些一个或多个通孔面向各个第一芯片的第一表面，并由此位于相应芯片的周边延伸的内部，这些一个或多个通孔被芯片组件的第一表面（相当于衬底的第二表面）上的第一镀层的镀层材料填充，从而直接接触一个或多个芯片的对应关联的接触端。如上所述，可以有一个或多个芯片的周边延伸以外的通孔，而且芯片组件的第一表面（衬底的第二表面）上的第一镀层的导电材料可从芯片组件的第一表面通过芯片的周边延伸以外的这些通孔延伸至第二表面（从衬底的第二表面至第一表面），以在那里连接至一个或多个相关联的接触垫。540中，在衬底的第一表面一侧上的芯片组件的第二表面可配置有导电材料的第二镀层，并可由其形成接触垫。在一个或多个芯片的横向以外的通孔的情况下，第一和第二镀层的材料均可延伸进这些通孔以及在这些通孔内，从而在第一与第二镀层之间建立电接触，允许电线形成以在芯片组件的第一与第二表面之间产生任何所需的电气/电子电路。即，如上所述，第一和第二镀层允许接触垫分别在芯片组件的第一和第二侧面/表面（分别为衬底的第二和第一侧面/表面）上产生，以及一个或多个芯片的横向以外的通孔允许配置在芯片组件的一个表面/侧面上的接触垫之间的电连接的产生，且接触端仅直接暴露在芯片组件的各个其它/相对侧面/表面上（即，使各个芯片的接触端经由衬底内在芯片以下/被芯片覆盖/被芯片重叠的区域中的相关联的通孔，仅直接暴露在芯片组件的各个其它侧面上的芯片以下）。
用于所需电路的接触垫和电路连接线以及其它所需接触/线，可通过去除以使得广泛覆盖这些表面的方式在芯片组件的各个第一和第二表面上形成的第一和/或第二镀层的一部分，而从第一和/或第二镀层产生。即，第一和/或第二镀层可被涂覆至芯片组件的第一和第二表面/侧面的整个表面区域。可替代地，例如，也可借助于使用抗镀剂的图形电镀来直接形成所需接触垫/线图形。在后者情况下，第一和第二镀层应被理解为直接作为单独的接触垫和/或电连接线和/或类似部件而形成。
同样如结合之前所述实施方式所述，一个或多个通孔中的各个通孔可作为单个通孔或多个通孔而形成，或者可由多个子通孔或子通口形成，这些子通孔的外周边包络线限定了相应通孔的外周边延伸。单个通孔可具有与对应关联的芯片的对应关联的接触端的外周边延伸相对应的外周边延伸，接触端和通孔将被直接排列成彼此面对或一个在另一个之上。在子通孔的情况下，它们的周边包络延伸可对应于对应关联的芯片的对应关联的接触端的周边延伸，接触端和通孔将被直接排列为彼此面对或一个在另一个之上。然而，各通孔也可具有与相应面向的对应关联的芯片的接触端的周边延伸不同的周边延伸。即，各个通孔/口可具有任何合适的周边形状，诸如长槽、圆孔、矩形孔、三角孔、椭圆孔或任何其它几何形状的形式。各单个通孔或各子通孔可以之前所述几何形状形成。在子通孔的情况下，可单独使用或组合使用不同形状的子通孔（诸如长槽、圆孔、矩形孔、椭圆孔、三角孔）来形成相应的通孔/口。
参照图6，该方法还可包括550，提供一个或多个第二芯片，该第二芯片具有第一和第二表面，并在其第一表面上具有一个或多个第一接触端（诸如源极、栅极和/或漏极），且可选地，在其第二表面上具有一个或多个第二接触端（诸如源极、栅极和/或漏极）；以及560，放置一个或多个第二芯片，使其第一表面在衬底的第二表面上，且其间涂覆有粘合剂，使得一个或多个第一接触端与衬底中形成的对应关联的多个通孔对准，或者与衬底中形成的所有多个通孔的对应关联的一部分通孔对准。
配置在芯片组件的第二表面（衬底的第一表面）上的第二镀层的材料延伸进与各个第二芯片的第一接触端相关联的通孔、在其内以及通过其，从而与其建立电接触。
第一和/或第二镀层可包括最初分别覆盖芯片组件的第一和/或第二表面的导电种子层，以及可包括最终的向上电镀，例如，如之前实施方式所述。
随着从第一和第二镀层产生接触垫和电连接线，可完成半导体封装。然而，该方法还可包括570，为芯片组件的第一和第二表面配置用于保护接触垫的焊料掩膜，以及580，为接触垫配置导电保护层，例如，如图2A至图2J的实施方式所述。
各种实施方式始于具有预图形化的塑料载体的组件。这样的一个作用是可在其它封装概念（针对芯片表面的孔径等）之上减少影响芯片的处理。该设计明显减少了各处理阶段的数目、复杂度和成本。各种实施方式还可提供针对需要可靠性要求或隔离特性的特定应用的益处。各种实施方式可允许柔性器件以及还有刚性或半刚性器件的复合形式的生产。
各种实施方式使用具有切穿该膜的孔（预图形化）的半刚性膜。粘合剂层可被涂覆至一侧以及结合到该位置的芯片（对于离散器件，这可以是下贴至膜的栅极和源极）。可使用显影工艺去除多余的粘合剂。随后可在两个测量用金属、导电种子层覆盖该组件。其后可电镀该组件，以在两个侧面上形成厚金属层。接着可在两个侧面上用抗蚀剂覆盖该组件，并图形化该组件。这可以有效地例如以五个阶段来生产完整的器件。
尽管已参照具体实施方式专门示出和描述了本发明，但本领域技术人员应当理解，在不背离由所附权利要求限定的本发明的思想和范围的前提下，可对其进行各种形式和细节上的改变。因此，本发明的范围由所附权利要求来表示，并从而旨在包括出自权利要求的等价物的涵义和范围内的所有改变。此外，从属权利要求中所述的且仅引用一些之前的权利要求的方面也可被应用于任何其它独立权利要求和从属权利要求的主题。

Claims (23)

1.一种用于制造半导体封装的方法，该方法包括：
提供衬底，所述衬底具有相对的第一表面和第二表面，且在预定位置处具有从所述第一表面通过其至所述第二表面而形成的一个或多个通孔；
提供至少一个第一芯片，所述第一芯片具有第一和第二相对的表面，并在所述至少一个第一芯片的第一表面上具有一个或多个第一接触端；
放置所述至少一个第一芯片，使其第一表面在所述衬底的第一表面上，且在其间所述一个或多个通孔的外部涂覆有粘合剂，使得所述一个或多个通孔与所述一个或多个第一接触端对准，由此形成具有对应的相对的第一表面和第二表面的芯片组件，所述芯片组件的第一表面相当于所述衬底的第二表面，所述芯片组件的第二表面相当于所述第一芯片的第二表面；
为所述芯片组件的第一表面配置导电镀层材料的第一镀层，以电接触所述一个或多个第一接触端，其中，所述第一镀层的镀层材料延伸进所述通孔中，以通过其来电接触所述一个或多个第一接触端，以及
去除所述第一镀层的一部分，以在所述芯片组件的第一表面上形成与所述至少一个第一接触端相关联的至少一个单独的第一接触垫。
2.根据权利要求1所述的方法，
其中，所述至少一个第一芯片在所述芯片的第二表面上配置有一个或多个第二接触端，以及
其中，该方法还包括为所述芯片组件的第二表面配置导电镀层材料的第二镀层，以接触所述一个或多个第二接触端。
3.根据权利要求2所述的方法，还包括：
去除所述第一镀层和所述第二镀层中的至少一个的一部分，以在所述芯片组件的第一表面和第二表面中的至少一个上形成分别与所述一个或多个第一接触端和第二接触端相关联的一个或多个单独的第一接触垫和第二接触垫。
4.根据权利要求2所述的方法，还包括：
去除至少所述第一镀层的一部分，以在所述芯片组件的至少第一表面上形成分别与所述一个或多个第一接触端和第二接触端相关联的一个或多个单独的第一接触垫，其中，所述提供衬底的步骤包括提供具有多个通孔的所述衬底，所述多个通孔的位置分别与所述一个或多个第一接触端和第二接触端以及各个所述第一接触垫相关联，其中，所述第一镀层和所述第二镀层经由分别与所述一个或多个第二接触端相关联的那些一个或多个通孔彼此电接触。
5.根据权利要求1所述的方法，
其中，所述至少一个第一芯片在所述芯片的第一表面上配置有多个第一接触端，其中，所述衬底配置有多个通孔，
其中，所述芯片被放置在所述衬底上，使所述多个第一接触端与所述多个通孔对准，且其中，该方法还包括去除所述第一镀层的一部分，以在所述芯片组件的第一表面上形成与所述多个第一接触端相关联的单独的接触垫。
6.根据权利要求1所述的方法，
其中，所述一个或多个通孔中的一些分别由多个子通孔形成，所述子通孔的包络形成相应通孔的外周边。
7.根据权利要求1所述的方法，
其中，所述一个或多个通孔中的一些分别作为单个独立通孔而形成。
8.根据权利要求1所述的方法，
其中，所述衬底是膜型或面板型衬底。
9.根据权利要求1所述的方法，
其中，利用刻蚀来进行对所述第一镀层的一部分的去除。
10.根据权利要求2所述的方法，
其中，所述第一镀层和所述第二镀层各自包括种子层，所述种子层分别与至少一个所述第一接触端和所述第二接触端接触，且其中，所述第一镀层和所述第二镀层各自包括覆盖相应的所述种子层的向上镀层。
11.根据权利要求1所述的方法，
其中，在将所述芯片放置在所述衬底的第一表面上之前，所述衬底的第一表面配置有导电层，且其中，所述导电层在要放置所述至少一个第一芯片的位置处配置有凹槽。
12.根据权利要求1所述的方法，还包括：
沿着所述至少一个第一芯片的周边芯片边缘配置电隔离材料，以提供使所述周边芯片边缘电隔离的边缘保护。
13.根据权利要求1所述的方法，
其中，所述粘合剂被涂覆至整个可用表面区域的仅分别由所述衬底的第一表面和所述至少一个第一芯片的第一表面限定的一部分。
14.根据权利要求1所述的方法，
其中，所述衬底配置有多个通孔，该方法还包括：
提供至少一个第二芯片，所述第二芯片具有第一和第二相对的表面，且在所述至少一个第二芯片的第一表面上具有一个或多个第一接触端；
放置所述至少一个第一芯片和第二芯片，分别使其各自的第一表面在所述衬底的第一表面和第二表面上，且分别在其间所述多个通孔的外部涂覆有粘合剂，使得所述一个或多个通孔与所述至少一个第一芯片的所述一个或多个第一接触端以及所述至少一个第二芯片的所述一个或多个第一接触端对准，以形成具有相对的第一表面和第二表面的芯片组件；
为所述芯片组件的所述第二表面配置导电镀层材料的第二镀层，以电接触所述至少一个第二芯片的所述一个或多个第一接触端，其中，所述第二镀层的镀层材料延伸进相应的所述通孔中，以通过其来电接触所述至少一个第二芯片的所述一个或多个第一接触端。
15.根据权利要求1所述的方法，
其中，以长槽形状形成所述一个或多个通孔中的一些。
16.一种用于制造半导体封装的方法，该方法包括：
提供载体，所述载体具有相对的第一表面和第二表面，且具有以预定图形从所述第一表面通过其至所述第二表面而形成的多个通孔；
提供至少一个第一芯片，所述第一芯片具有第一和第二相对的表面，并在所述至少一个第一芯片的第一表面上具有多个第一接触端，所述第一接触端分别与所述通孔相关联，并在所述至少一个第一芯片的第二表面上具有一个或多个第二接触端；
放置所述至少一个第一芯片，使其所述第一表面在所述载体的所述第一表面上，且在所述至少一个第一芯片的第一表面与所述载体的第一表面之间的所述一个或多个通孔的外部涂覆有粘合剂，使得所述多个通孔与跟他们相关联的第一接触端对准，由此形成具有对应的相对的第一侧面和第二侧面的芯片组件，所述芯片组件的所述第一侧面相当于所述载体的第二表面，所述芯片组件的所述第二侧面相当于所述第一芯片的第二表面；以及
分别为所述芯片组件的所述第一侧面和所述第二侧面配置各导电镀层材料的第一镀层和第二镀层，以分别电接触所述第一接触端和所述第二接触端，其中，所述第一镀层的镀层材料延伸过所述通孔，以电接触所述一个或多个第一接触端。
17.根据权利要求16所述的方法，
其中，提供至少一个第二芯片，所述第二芯片具有第一和第二相对的表面，并在所述至少一个第二芯片的第一表面上具有多个第一接触端，以及在所述至少一个第二芯片的第二表面上具有一个或多个第二接触端，
其中，放置所述至少一个第一芯片和第二芯片，使其各自的第一表面分别在所述载体的第一表面和第二表面上，且分别在其间所述多个通孔的外部涂覆有粘合剂，使得所述多个通孔与所述至少一个第一芯片的所述多个第一接触端以及所述至少一个第二芯片的所述多个第一接触端对准，以形成具有对应的相对的第一侧面和第二侧面的芯片组件，以及
其中，所述芯片组件的所述第一侧面和所述第二侧面分别配置有各导电镀层材料的第一镀层和第二镀层，以分别电接触所述至少一个第一芯片的所述多个第一接触端和所述至少一个第二芯片的所述多个第一接触端，其中，所述第一镀层和所述第二镀层的镀层材料延伸在所述通孔中，以通过其分别电接触所述至少一个第一芯片的所述多个第一接触端和所述至少一个第二芯片的所述多个第一接触端。
18.根据权利要求16所述的方法，
其中，去除所述第一镀层的一部分，使得从所述第一镀层形成与所述至少一个第一芯片的所述多个第一接触端相关联的多个第一接触垫。
19.根据权利要求17所述的方法，
其中，分别去除所述第一镀层和所述第二镀层的一部分，使得从所述第一镀层和所述第二镀层形成多个第一接触垫和第二接触垫，所述第一接触垫和所述第二接触垫分别与所述至少一个第一芯片的所述多个第一接触端和所述至少一个第二芯片的所述多个第一接触端相关联。
20.一种用于制造半导体封装的方法，该方法包括：
提供芯片，所述芯片具有第一和第二相对的表面，并具有根据端图形安置在所述芯片的第一表面上的一个或多个第一接触端，以及在所述芯片的第二表面上具体一个或多个第二接触端；
提供衬底，所述衬底具有相对的第一表面和第二表面，并具有根据符合所述端图形的通孔图形从所述第一表面通过其至所述第二表面而形成的多个通孔；
放置所述芯片，使其第一表面在所述衬底的第一表面上，且在其间所述一个或多个通孔的外部涂覆有粘合剂，使得所述第一接触端的所述端图形与所述通孔的所述通孔图形对准，并固化所述粘合剂以将所述芯片与所述衬底结合，由此形成具有相对的第一表面和第二表面的芯片组件，所述芯片组件的第一表面相当于所述衬底的第二表面，所述芯片组件的第二表面相当于所述芯片的第二表面；以及
分别为所述芯片组件的第一表面和第二表面配置各导电镀层材料的第一镀层和第二镀层，以分别电接触所述多个第一接触端和所述一个或多个第二接触端，其中，所述第一镀层的镀层材料延伸进所述通孔中，以通过其电接触所述一个或多个第一接触端。
21.一种用于制造半导体封装的方法，该方法包括：
提供芯片，所述芯片具有第一和第二相对的表面，并在要形成端图形的位置处具有安置在所述芯片的第一表面上的多个第一接触端，以及在所述芯片的第二表面上具有一个或多个第二接触端；
提供衬底，所述衬底具有相对的第一表面和第二表面，并在要形成符合所述端图形的通孔图形的位置处具有从所述第一表面通过其至所述第二表面而形成的多个通孔；
放置所述芯片，使其第一表面在所述衬底的第一表面上，且在其间所述一个或多个通孔的外部涂覆有粘合剂，使得所述第一接触端的所述端图形与所述通孔的所述通孔图形对准，且固化所述粘合剂以将所述芯片与所述衬底结合，由此形成具有相对的第一表面和第二表面的芯片组件，所述芯片组件的第一表面对应所述衬底的第二表面，所述芯片组件的第二表面相当于所述芯片的第二表面；以及
为所述芯片组件的第一表面和第二表面配置各导电镀层材料的第一镀层和第二镀层，以分别电接触所述多个第一接触端和所述一个或多个第二接触端，其中，所述第一镀层的镀层材料延伸进所述通孔中，以通过其电接触所述一个或多个第一接触端。
22.一种用于制造半导体封装的方法，该方法包括：
提供衬底，所述衬底具有相对的第一表面和第二表面，并在预定位置处具有从第一表面通过其至第二表面而形成的一个或多个通孔；
提供一个或多个第一芯片，其各自具有第一和第二相对的表面，且各自在第一表面上具有一个或多个第一接触端；
放置所述一个或多个第一芯片，使其第一表面在所述衬底的第一表面上，且在其间所述一个或多个通孔的外部涂覆有粘合剂，使得所述一个或多个通孔的至少一部分与所述一个或多个第一接触端对准，由此形成具有对应的相对的第一表面和第二表面的芯片组件，所述芯片组件的第一表面相当于所述衬底的第二表面，所述芯片组件的第二表面相当于所述第一芯片的第二表面；以及
为所述芯片组件的所述第一表面配置导电镀层材料的第一镀层，以电接触所述一个或多个第一接触端，其中，所述第一镀层的镀层材料延伸进所述通孔中，以通过其电接触所述一个或多个第一接触端，
提供一个或多个第二芯片，其各自具有第一和第二相对的表面，以及各自在第一表面上具有一个或多个第一接触端；
放置所述一个或多个第二芯片，使其第一表面在所述衬底的第二表面上，且在其间所述一个或多个通孔的外部涂覆有粘合剂，使得所述多个通孔的一部分与所述一个或多个第二芯片的所述一个或多个第一接触端对准；
为所述芯片组件的第二表面配置导电镀层材料的第二镀层，以电接触所述一个或多个第二芯片的所述一个或多个第一接触端，其中，所述第二镀层的镀层材料延伸进所述通孔中，以通过其电接触所述一个或多个第二芯片的所述一个或多个第一接触端。
23.根据权利要求22所述的方法，
其中，所述第一镀层被涂覆在所述芯片组件的第一表面的整个可用表面区域上，以及该方法还包括从所述第一镀层去除材料，以从其形成一个或多个单独的接触垫，所述一个或多个单独的接触垫与所述一个或多个第一芯片的所述一个或多个第一接触端相关联，或者其中，所述第一镀层是镀在所述芯片组件的第一表面上的直接形成与所述一个或多个第一芯片的所述一个或多个第一接触端相关联的单独的接触垫的图形。
CN201210242485.6A 2011-07-12 2012-07-12 用于制造半导体封装的方法 Active CN102881605B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/180,630 2011-07-12
US13/180,630 US8603858B2 (en) 2011-07-12 2011-07-12 Method for manufacturing a semiconductor package

Publications (2)

Publication Number Publication Date
CN102881605A CN102881605A (zh) 2013-01-16
CN102881605B true CN102881605B (zh) 2015-09-16

Family

ID=47425774

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210242485.6A Active CN102881605B (zh) 2011-07-12 2012-07-12 用于制造半导体封装的方法

Country Status (3)

Country Link
US (1) US8603858B2 (zh)
CN (1) CN102881605B (zh)
DE (1) DE102012106280B4 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8598593B2 (en) * 2011-07-15 2013-12-03 Infineon Technologies Ag Chip comprising an integrated circuit, fabrication method and method for locally rendering a carbonic layer conductive
US9818659B2 (en) * 2015-10-12 2017-11-14 Deca Technologies Inc. Multi-die package comprising unit specific alignment and unit specific routing
CN111862886A (zh) * 2020-08-03 2020-10-30 京东方科技集团股份有限公司 驱动基板及其制作方法和显示装置
TWI795959B (zh) * 2021-04-23 2023-03-11 強茂股份有限公司 表面黏著式功率半導體封裝元件及其製法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1875493A (zh) * 2003-11-07 2006-12-06 特里多尼克光电子有限公司 带有散热板的发光二极管装置
CN101165866A (zh) * 2006-10-20 2008-04-23 美国博通公司 一种集成电路封装体及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6306680B1 (en) 1999-02-22 2001-10-23 General Electric Company Power overlay chip scale packages for discrete power devices
FI115285B (fi) 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
FI119215B (fi) 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
TWI341570B (en) * 2006-03-17 2011-05-01 Phoenix Prec Technology Corp Laminated ic packaging substrate and connector structure
US7879652B2 (en) 2007-07-26 2011-02-01 Infineon Technologies Ag Semiconductor module
JP5362725B2 (ja) 2007-09-11 2013-12-11 コーニンクレッカ フィリップス エヌ ヴェ アンビエント光補償センサ及び手順

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1875493A (zh) * 2003-11-07 2006-12-06 特里多尼克光电子有限公司 带有散热板的发光二极管装置
CN101165866A (zh) * 2006-10-20 2008-04-23 美国博通公司 一种集成电路封装体及其制造方法

Also Published As

Publication number Publication date
CN102881605A (zh) 2013-01-16
DE102012106280A1 (de) 2013-01-17
DE102012106280B4 (de) 2018-03-22
US20130017651A1 (en) 2013-01-17
US8603858B2 (en) 2013-12-10

Similar Documents

Publication Publication Date Title
TWI420635B (zh) 低分佈剖面倒裝功率模組及製造方法
US10490478B2 (en) Chip packaging and composite system board
US10354939B2 (en) Multilayer board and electronic device
US9532494B2 (en) Manufacturing method of package structure
US7511365B2 (en) Thermal enhanced low profile package structure
KR101463988B1 (ko) 반도체 내장 기판 및 그 제조 방법
KR20150104033A (ko) 초박형 임베디드 반도체 소자 패키지 및 그 제조 방법
CN104241219A (zh) 元件嵌入式封装结构和其制造方法
US20130027896A1 (en) Electronic component embedded printed circuit board and method of manufacturing the same
JP2008160128A (ja) 印刷回路基板、これを含む発光装置及びその製造方法
JP2007535156A (ja) 埋込み構成要素からの熱伝導
JP2007081408A (ja) リジッド−フレキシブルパッケージオンパッケージ（ｐｏｐ）用印刷回路基板及びその製造方法
US9589942B2 (en) Package structure and manufacturing method thereof
US10847496B2 (en) Chip wiring method and structure
US20150223318A1 (en) Multilayer wiring board
CN102881605B (zh) 用于制造半导体封装的方法
CN103311134B (zh) 半导体封装件及其制造方法
US20120292778A1 (en) Embedded semiconductor power modules and packages
KR20160059125A (ko) 소자 내장형 인쇄회로기판 및 그 제조방법
CN106328633B (zh) 电子装置模块及其制造方法
CN112040629B (zh) 电路板及其制作方法
US10051734B2 (en) Wiring board and method for manufacturing the same
WO2009066950A2 (en) Heat-radiating substrate and method of manufacturing the same
US11335664B2 (en) Integrated circuit packaging method and integrated packaging circuit
CN101599474B (zh) 集成电路模块及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant