JP2007503713A - 電子モジュールおよびその製造方法 - Google Patents

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Abstract

構成素子（６）が、導電層の表面に接着（５）され、その後にこの導電層から導電性パターン（１４）が形成された電子モジュールおよびその製造方法を提供する。この接着には導電性接着剤、好ましくは異方導電性接着を用いる。構成素子（６）を接着した後に、導電層に取り付けられたこの構成素子（６）を囲む絶縁材料層（１）を、導電層の表面上に形成するか、もしくはこの表面に取り付ける。その後に導電層の表面に構成素子（６）が接着されている当該導電層から、導電性パターン（１４）を形成する。

Description

本発明は、電子モジュールおよびその製造方法に関する。
特に、本発明は、取り付け基部に埋め込まれた一つ以上の構成素子を含む電子モジュールに関する。電子モジュールは、モジュール中に形成した導電性構造体を介して、互いに電気的に接続したいくつかの構成素子を有する回路板のようなモジュールとすることができる。構成素子は、受動構成素子、マイクロ回路、半導体構成素子、またはその他の同様な構成素子とすることができる。一般に、回路板に接続している複数の構成素子は、１つの構成素子群を形成する。その他の重要な構成素子群は、回路板へ接続するために、一般的にパッケージ化されている構成素子である。本発明が関連する電子モジュールには、その他の種類の構成素子を含めることもできること勿論である。
取り付け基部は、電子産業において電気構成素子の取り付け基部として一般に使用されている基部に類似する種類のものとすることができる。基部の課題は、構成素子に機械的な取り付け基部を与えたり、基部上の構成素子と基部外にある構成素子との双方に必要な電気接続を提供することである。取り付け基部は回路板にすることができ、この場合には、本発明が関連する構造および方法は、回路板の製造技術に密接に関連する。また、取り付け基部は、その他の基部、例えば、１つまたは複数の構成素子をパッケージ化するのに用いられる基部、もしくは機能モジュール全体のための基部とすることもできる。
回路基板に用いられる製造技術は、特に、マイクロ回路における取り付け基部、すなわち、基板が、半導体材料から成るのに対し、回路板に対する取り付け基部の材料は、ある形態の絶縁材料であるという事実において、マイクロ回路に用いられる技術とは異なっている。また、マイクロ回路の製造技術は、一般的には、回路板の製造技術に比して、非常に高価である。
構成素子、特に半導体構成素子の容器およびパッケージの構造および製造技術は、構成素子のパッケージ化は、主として構成素子を機械的に保護するとともに構成素子の取扱いを容易にする容器を、構成素子を囲むように形成することを目的としている点で、回路板の構造および製造技術とは異なっている。構成素子の表面には、コネクタ部品、代表的には突出部があり、これにより、パッケージ化された構成素子を容易に回路板上の正しい位置に設置しうるようにするとともに回路板に所望の接続を行いうるようにする。更に、構成素子の容器の内部には、容器外にあるコネクタ部品を実際の構成素子の表面上の接続領域に接続する導電体が存在し、これら導電体を介して構成素子を、その周囲に、所望通りに接続しうるようになっている。
しかしながら、従来の技術を用いて製造される構成素子の容器には、かなり大きなスペースを必要とする。電子デバイスが小さくなるにつれて、構成素子の容器は、スペースを要し、不可欠なものではなく、余分な費用を発生させるために、排除される傾向にある。この問題を解決するために、さまざまな構造および方法が開発された。
これに対する１つの既知の解決策は、パッケージ化されていない半導体構成素子を、直接的に回路板の表面に取り付けて接続するフリップチップ（FC）技術である。しかしながら、フリップチップ技術は、多くの弱点および問題点を有している。例えば、特に機械的な応力が回路板と半導体構成素子との間に発生する分野においては、接続の信頼性が問題となるおそれがある。機械的な応力を回避する試みとして、機械的な応力を平均化する適切な弾性をもつアンダフィルが、半導体構成素子と回路板との間に設けられている。この処理工程は、製造処理を遅くさせるとともに製造費を増大させる。装置の通常の動作によって生じる熱膨張によってさえ、FC構造の長期の信頼性を損なうのに十分大きな応力を生ぜしめるおそれがある。
米国特許第４，２４６，５９５号明細書は、構成素子のために、取り付け基部に凹所を形成した1つの解決策を開示している。これら凹所の底部には、２層式の絶縁層が隣接しており、この絶縁層には構成素子を接続するための孔があけられている。この絶縁層のうち構成素子に対接する方の層は接着剤から成っている。この後、構成素子の接続領域が凹所の底部に面するようにしてこれら構成素子が凹所内に埋め込まれ、絶縁層にあけた孔を介して構成素子に電気接点が形成される。構造を機械的に耐久性があるものにしたい場合 には、構成素子を取り付け基部にも取り付ける必要があり、その結果、製造方法は非常に複雑になる。複数の異なる材料および処理工程を有する複雑な方法を使用して、利益が得られるように廉価な製品を製造することは、極めて困難である。しかも、この方法は、１９８１年に特許されて以来、今日まで使用されている技術に対応していない。
特開２００１−５３４４７号公報には、取り付け基部に、構成素子のための凹所を形成する他の解決法が開示されている。構成素子は、その接点領域が取り付け基部の表面に面するように、凹所内に配置される。次に、取り付け基部の表面上に且つ構成素子を覆うように絶縁層が形成される。この絶縁層には、構成素子用の接点開口が形成され、これら接点開口を介して構成素子に電気的接点が形成される。この方法では、取り付け基部の幅および厚みに対して構成素子を正確に位置決めし、フィードスルーが確実に成功するようにするためには、凹所の形成およびこの凹所内の構成素子の設置に関して、かなり大きな精度が必要とされる。
本発明は、電子モジュールの製造を、比較的簡単で経済的に行いうるようにするとともに機械的に耐久性のある構造を達成することを目的とする。
本発明は、導電性の接着剤を用いて、構成素子を導電層に接着させ、導電層と構成素子の接点領域もしくは突出接点部との間に、電気接点を形成するようにすることに基づくものである。その後、この導電層から回路板構造、もしくは他の電子モジュールの一部となる導電性パターンを形成する。構成素子を接着した後に、導電層に接着された構成素子を囲む絶縁材料層を、導電層の表面上に形成するか取り付ける。
より詳細に言えば、本発明による方法は、請求項１に述べた特徴を有する。
更に、本発明による電子モジュールは、請求項１３に述べた特徴を有する。
本発明を用いることによって、種々の利点を得ることができる。その理由は、本発明を用いることによって、取り付け基部内に埋め込まれたパッケージ化していない構成素子を有する電子モジュールを、機械的な耐久性を備えた状態で製造することができるためである。
本発明は、比較的少ない種類の材料しか必要としない、極めて簡単な製造方法を提供することができる。このために、本発明によれば、電子モジュールを低価格で製造することができる種々の具体例が得られる。例えば、米国特許第４，２４６，５９５号明細書（ＦＩＧ．８）に開示されている技術では、支持層２４、絶縁層１６および接着層１７が必要となる。更に、機械的にしっかりした取り付けを達成するために構成素子を支持層２４に取り付ける第４の絶縁材料（ＦＩＧ．８の実施例には図示されていない）、すなわち充填材も必要となる。特開２００１−５３４４７号公報の解決策においても、構成素子を完全に囲む対応する取り付けを達成するには、約３〜４個の別々の絶縁材料または絶縁層が必要となる（図２および４）。
上述した特許および公開公報とは異なり、本発明は、２〜３個の絶縁材料もしくは絶縁層を用いて構成素子を完全に囲むことのできる具体例を提供しうる。その理由は、構成素子の接点面を導電層に接着させ、それにより、好適例においては、接着剤が、本質的に構成素子の接点面の全領域に亘ってこの構成素子を取り付けるようにするためである。このような例においては、電子モジュールを形成する基部材料として作用する絶縁材料層を用いて、構成素子を取り付ける。この絶縁材料層は、構成素子の接着の後に形成する為、好適例においては、この絶縁材料層を構成素子を囲んでこの構成素子の形と一致するように形成することができる。このような例においては、１〜２枚の絶縁材料シートからなる基部材料層および接着剤層を用いて、構成素子を一体に取り付けることができる。
本発明の具体例においては、構成素子が内部に埋め込まれた回路板を製造することができる。また、本発明は、小さく、かつ信頼性の高い構成素子用パッケージを、回路板の一部として構成素子を囲むように形成することができる具体例を提供する。このような具体例における製造処理は、個別のパッケージ化された構成素子を回路板の表面に取り付けて接続する製造方法よりも、簡単で廉価となる。また、この製造方法は、オープンリール（リール・トゥ・リール）式の製品を製造するための方法に適用することもできる。構成素子を有する薄肉で廉価な回路板製品は、好適な具体例による本発明方法を用いることにより形成することができる。
また、本発明は、重要な他の追加の利点を得るために用いることができるその他の多くの好ましい具体例をも提供する。このような具体例を用いることで、例えば、構成素子のパッケージ化の工程と、回路板の製造の工程と、構成素子の組み立ておよび接続工程とを、全体として１つの工程となるように組み合わせることができる。別々の処理工程を統合することによって、重大なロジスティカルな利点が得られ、また小型で信頼性の高い電子モジュールを製造することが可能になる。更なる付加的な利点は、このような電子モジュールの製造方法に、既知の回路板製造および組み立て技術を殆ど利用することができることである。
上述した具体例による複合工程は、全体として、例えばフリップチップ技術を用いて回路板を製造し、この回路板へ構成素子を取り付けるよりも簡単となる。これらの好ましい具体例を用いることで、その他の製造方法と比較して、以下の利点を得ることができる。
‐ 構成素子の接続にハンダ付けが必要ではない。その代わりに、構成素子の表面の接続領域と取り付け基部の金属薄膜との間の電気接続を、導電性の接着剤を用いて行う。このことは、構成素子の接続に際して、金属を関連の高温度にして長時間融解状態に保つ必要がないということを意味する。従って、ハンダ付けにより接続を行うよりも、信頼性の高い構造を達成することができる。特に、接続領域が小さい場合、合金の脆弱性が重大な問題を生ぜしめる。好ましい具体例における、ハンダ付けを必要としない解決法は、ハンダ付けを用いる解決法よりも、明らかに小さい構造を達成することが可能である。
‐ 本発明の方法を用いることで、より小さい構造体を製造することが可能であるため、構成素子同士をより近い位置に配置することが可能になる。従って、構成素子間の導電体の長さも短くなり、電気回路の特性が改善される。例えば、エネルギー損失、混信および伝送時間の遅延をかなり低減させることができる。
‐ 本発明の方法は、無鉛の製造処理を可能とし、環境的にやさしいものとなる。
‐ ハンダ付けを用いない製造工程を使用すれば、不所望な金属間化合物が生じる割合が少なくなり、これにより長期に亘る構造の信頼性が改善される。
‐ また、本発明方法により、取り付け基部や、これらに埋め込んだ構成素子を互いに積み重ねることができる為、三次元構造体を製造することができる。
本発明により、その他の好ましい具体例を提供しうる。例えば、可撓性回路板を、本発明に関連して使うことができる。更に、処理全体に亘って取り付け基部の温度を低く保つことのできる具体例においては、有機の製造材料を広く使用することができる。
上述した具体例を用いて、非常に薄い構造体を製造することができ、その構造体の薄さにもかかわらず、構成素子を、回路板のような取り付け基部の内部で完全に保護することができる。
構成素子を、完全に取り付け基部内に位置させた具体例においては、回路板と構成素子との間の接続は、機械的に耐久性があり信頼性の高いものとなる。
また上述した具体例によれば、比較的少ない処理工程しか必要としない、電子モジュールの製造処理を設計しうる。処理工程数が少ない具体例においては、処理において使用する装置が少なくて足り、種々の製造方法を使用しなくて済む。このような具体例を用いることで、より複雑な処理を用いた場合に比べて、多くの場合において製造費を低減させることもできる。
また、電子モジュールの導電性パターン層の数も、上述した具体例によって適切に選択することができる。例えば、１つまたは２つの導電性パターン層を設けることができる。回路板産業において既知のように、これらの導電性パターン上に追加の導電性パターン層を製造することができる。このようにしてモジュール全体には、例えば、３つ、４つ、もしくは５つの導電性パターン層を設けることができる。最も簡単な具体例においては、１つの導電性パターン層と１つの導電体層とだけを有する。ある具体例では、電子モジュールに含まれる各導電体層は、導電性パターンの形成に利用することができる。
構成素子に接続される導電体層を、この構成素子を接続した後にのみパターン化する具体例においては、構成素子の位置においてもこの導電体層が導電性パターンを有するようにすることができる。また、電子モジュールに他の導電性パターン層を設け、この他の導電性パターン層をモジュールの基部材料側とは反対側の表面（構成素子に接続した導電性パターン層の側とは反対側の絶縁材料の表面）に位置させた具体例においても同様の利点が得られる。この場合、この他の導電性パターン層にも、構成素子の位置に導電性パターンを有するようにすることができる。構成素子の位置に導電体層の導電性パターンを配置することで、より効果的にモジュールのスペースを利用することができ、より密度の高い構造を達成することができる。
本発明を用いることで、既存技術において見られる、構成素子の接続に関するフィードスルーに起因する問題を低減させることができる。その理由は、本発明によればフィードスルーをまったく必要とせず、処理の初期工程においてすでに構成素子が直接的に導電性薄膜に接続され、この導電性薄膜から電子モジュールの構成素子に至る導電体が形成される為である。
以下に、本発明を、実施例および添付図面を参照して説明する。
電子モジュールの製造方法の実施例として、導電層４から製造を開始する。この導電層として、例えば金属層を用いることができる。導電層４に用いる適切な製造材料の例として、銅（Cu）薄膜がある。この処理において用いられる導電性薄膜４が極めて薄肉である場合、あるいは、他の理由から導電性薄膜４に機械的に耐久性がない場合、導電性薄膜４を支持層１２を用いて支持することが望ましい。この手順は例えば、支持層１２の製造から開始するようにして用いることができる。この支持層１２は例えば、アルミニウム（Al）、スチール、或いは銅のような導電性材料、またはポリマのような絶縁材料とすることができる。この支持層１２の一方の表面上には、例えば回路基板産業において周知のある製造方法を用いて、パターン化していない導電層４を形成することができる。導電層は、例えば銅（Cu）薄膜を支持層１２の前記一方の表面上に積層することによって製造することができる。あるいはまた、支持層１２を、導電層４の表面上に形成することによって手順を進行することも可能である。導電性薄膜４は、いくつかの層またはいくつかの材料を有する平坦な金属薄膜、もしくはその他の薄膜とすることもできる。
後の処理工程で、導電層４から導電性パターンを形成する。この場合、導電性パターンは、構成素子６に対して整列させる必要がある。この整列は、適切な整列マークを使用することによって最も容易に行うことができる。これらの整列マークの少なくともいくつかは、この処理工程で予め形成しておくことができる。実際の整列マークの形成方法には、いくつかの異なる方法がある。１つの可能な方法は、構成素子６の設置領域の近くにおいて導電層４に貫通孔３を形成する方法である。また、同一の貫通孔３を、構成素子６と絶縁材料層１とを整列させるのに使用することもできる。好ましくは、この調整を正確に行うために、少なくとも２つの貫通孔３を設ける必要がある。
構成素子６は、導電性の接着剤を用いて、導電層４の表面に取り付ける。この目的に適した導電性の接着剤は一般的に、基本的な２種類の接着剤、すなわち等方導電性接着剤および異方導電性接着剤として得ることができる。等方導電性接着剤は全方向に導電性であるのに対し、異方導電性接着剤は一方向で導電性であり、この方向に対し直角な方向では、導電性が極めて低いものである。異方導電性接着剤は、例えば、適切な導電体粒子を混合した、絶縁性の接着剤から形成することができる。この場合、接着すべき接続領域を接着処理中に互いに押圧し、導電体粒子が互いに接触してこれら接続領域間に接着剤層を通る導電性チャンネルが形成されるようにする。一方、接着される構成素子の表面と平行な方向では、接着剤は圧力を受けず、導電性チャンネルは形成されない。以下の実施例は主として異方導電性接着剤を用いた場合のものである。しかしながら、ある実施例においては、等方導電性接着剤を用いることもできること勿論である。
接着するために、接着剤層５を、導電層４または構成素子６、もしくはこれら双方の接着面上に塗布する。その後、整列孔３またはその他の整列マークを用いることで、構成素子６を設計通りの位置に整列させることができる。あるいはまた、最初に構成素子６を、導電層４に相対位置で接着し、その後に整列マークを構成素子に対して整列させて形成するように処理することもできる。構成素子６の接着面とは、導電層４に対面している面のことを表す。構成素子６の接着面は、この構成素子に対する電気接点を形成しうる接点領域を有する。接点領域は、例えば、構成素子６の表面上の平坦な領域、もしくはより一般的には、構成素子６の表面から突出している突出接点部とすることができる。通常は、構成素子６には、少なくとも２つの接点領域もしくは突出接点部がある。複合超小型回路においては、さらに多い接点領域を設けることができる。
多くの実施例においては、構成素子６と導電層４との間にあるスペースを完全に満たすことができるだけの量の接着剤を、前記接着面に塗布するのが好ましい。この場合、別途に充填材を使用する必要はない。構成素子６と導電層４との間のスペースを満たすことによって、構成素子６と導電層４との間の機械的な結合を強化し、これによって、構造をより機械的に耐久性のあるものとする。また大きな分断されていない接着剤層によっても、導電層４から形成すべき導電性パターン４を支持し、後の処理工程中構造体を保護するようにしうる。
接着剤とは、構成素子を導電層に取り付けることができる材料を意味するものである。接着剤の１つの特性は、接着剤が、導電層および構成素子の双方またはいずれか一方の表面上で、ほぼ液体の形態で、或いは表面の形状に適合することのできる形態で、広がるように塗布されるということである。接着剤の他の特性は、接着剤が塗布後に、少なくとも部分的に硬化する、もしくはこれを硬化させることができ、これによって、少なくとも構成素子が他の方法によって構造体に固着されるまでの間、接着剤がこの構成素子を（導電層に対して）適切な位置に保持することができるようにすることである。接着剤の３番目の特性は、その接着能力、すなわち、その接着面に対する固着能力である。
接着とは、接着剤を用いて、構成素子と導電層とを互いに取り付けることを表す。従って、接着に当たっては、接着剤を、構成素子と導電層との間に入れて、構成素子を導電層に対して適切な位置に配置し、この位置において接着剤が構成素子および導電層と接触して、構成素子と導電層との間のスペースを少なくとも部分的に満たすようにする。その後、接着剤は、（少なくとも部分的に）硬化されるか、もしくは接着剤を（少なくとも部分的に）積極的に硬化させ、これによって、接着剤を用いて、構成素子が、導電層に固着される。ある実施例においては、構成素子の突出接点部を、接着中に、接着剤層内に延在させて導電層と接触させることができる。
接着剤は、使用する接着剤が導電性薄膜、回路基板、および構成素子に対して充分な粘着力を確実に有するように選択するのが好ましい。接着剤の１つの好適な特性は、接着剤の熱膨張が、処理中に、周囲の材料の熱膨張とあまりに大きく相違しないように適した熱膨張率を有することである。選択する接着剤は、硬化時間が短い、好ましくは最大で数秒のものとするのが好ましい。この時間内で、接着剤が構成素子を適切な位置に保持することができる程度にまで、接着剤が、少なくとも部分的に、硬化するようにする必要がある。最終的な硬化には、より多くの時間を要すること明らかであり、また最終的な硬化は、後の処理工程と関連して行われるように設計することもできる。しかも、接着剤は、使用される処理温度、例えば１００℃〜２６５℃の範囲の温度に数時間耐えるようにするとともに、製造処理における他の応力、例えば化学的および機械的な応力に耐えるようにする必要がある。
電子モジュールの基部材料、例えば回路基板として適切な絶縁材料層１を選択する。適切な方法を用いることで、導電層４に取り付けられる構成素子６の寸法および相対位置に応じて、この絶縁材料層１中に凹所または貫通孔を形成する。凹所または貫通孔は、構成素子６よりもわずかに大きく形成することができ、この場合、導電層４に対する絶縁材料層１の整列は、それ程臨界的になものとはならない。構成素子６のために貫通孔が形成されている絶縁材料層１が処理に用いられる場合、孔が形成されていない他の絶縁材料層１１を追加的に用いることにより、ある利点が得られる。この種の絶縁材料層１１は絶縁材料層１の頂面上に位置させて、構成素子用の貫通孔を被覆するようにしうる。
電子モジュールに他の（第２の）導電層を形成したい場合、この他の導電層は、例えば、絶縁材料層１の表面上に形成することができる。他の絶縁材料層１１を用いる実施例においては、他の導電層をこの他の絶縁材料層１１の表面上に形成することができる。所望に応じ、他の導電層９から導電性パターン１９を形成することができる。この他の導電層９は、例えば、導電性薄膜４と同様にして形成することができる。しかしながら、他の導電層９の製造は、簡単な実施例、および簡単な電子モジュールを製造する場合には必ずしも必要ではない。しかしながら、他の導電層９は、多くの手段に、例えば導電性パターンのための付加的なスペースとして利用したり、構成素子６やモジュール全体を電磁放射から保護（EMCシールド）したりするために利用することができる。他の導電層９を用いることで、構造体を補強することができ、しかも例えば、取り付け基部のそりを低減させることができる。
上述した実施例の製造処理は、回路基板を製造する当業者にとって一般に知られている製造方法を使用して実行することができる。
以下に、図１〜８に示す方法の各工程を、より詳細に説明する。
工程Ａ（図１）：
工程Ａにおいて、処理の出発材料として適切な導電層４を選択する。この導電層４を支持基部１２の表面上に設けた層状シートを出発材料として選択することもできる。この層状シートは、例えば、適切な支持基部１２を処理用に準備し、この支持基部１２の表面に、導電層４を形成するための適切な導電性薄膜を取り付けることにより製造しうる。
支持基部１２は、例えば、アルミニウム（Al）のような導電性材料、もしくはポリマのような絶縁材料で形成することができる。導電層４は、例えば、支持基部１２の一方の表面に金属薄膜を取り付けることによって形成できる。この金属薄膜は、例えば、銅（Cu）を積層することにより形成できる。この金属薄膜は、例えば、接着剤層を用いることにより支持基部に取り付けることができる。この接着剤層は支持基部１２の表面に、もしくは積層して金属層を形成する前の金属薄膜の表面上に塗布する。この工程では、金属薄膜をいかなるパターンにもする必要はない。この金属薄膜には、例えば、錫または金としうる表面層を設けることができる。
図１の実施例においては、構成素子６の設置および接続に際して整列を行うための孔３を支持基部１２および導電層４を貫通するように形成する。設置すべき各構成素子６に対し例えば、２つの貫通孔３を形成しうる。ある適切な方法、例えば、ミリング、衝撃押し出しまたは穿孔の機械的な方法或いはレーザを用いる方法により貫通孔３を形成することができる。しかしながら、必ずしも貫通孔３を形成する必要はなく、これに代えて他の適切な整列用のマーキングを用いて構成素子６を整列することができる。図１に示した実施例においては、構成素子を整列させるのに用いた貫通孔３は、支持基部１２および導電層４の双方を貫通して延在している。この場合、取り付け基部の両面上で整列を行うのに同じ整列マーク（貫通孔３）を使用することができるという利点が得られる。
上述した工程Ａは、自己支持形式の導電層４が用いられ、それにより支持層１２を完全に排除した実施例においても同様に実行することができる。
工程Ｂ（図２）：
工程Ｂにおいては、導電層４のうち構成素子６を取り付ける領域に接着剤層５を塗布する。この領域を、取り付け領域と称する。接着剤層５は、例えば、貫通孔３を用いて、整列配置することができる。接着剤層の厚みは、構成素子６を接着剤層５上へ押圧した際に、接着剤が構成素子６と導電層４との間のスペースを適切に満たすように選択する。構成素子６が突出接点部７を有する場合、接着剤層５の厚みは、接着剤層によって構成素子６と導電層４との間のスペースが適切に満たすように、例えば突出接点部７の高さの１．５〜１０倍の大きさになるようにするのが好ましい。構成素子６に対し形成した接着剤層５の表面積は、構成素子６の対応する表面積よりも少し大きくなるようにし、これによって前記スペースの充満が不十分となるのを回避するようにすることもできる。
工程Ｂは、導電層４の取り付け領域の代わりに、構成素子６の取り付け面上に接着剤層５を塗布するというように変更することができる。この変更は例えば、構成素子を電子モジュールにおける適切な位置に設置する前に、接着剤にこの構成素子を浸漬することによって行うことができる。また、導電層４の取り付け領域と構成素子６の取り付け面との双方に接着剤を塗布するように変更することもできる。
この実施例において使用する接着剤は、異方導電性接着剤とし、接着剤層５が、構成素子６の接点領域（例えば突出接点部７）と導電層４との間の電気接点を形成するようにする。接着剤の異方性は、構成素子６の接点領域（例えば突出接点部）間で“横方向”に電気接点が形成されないことを意味する。
工程Ｃ（図３）：
工程Ｃにおいては、構成素子６を、電子モジュール内の適切な個所に設置する。この設置は、例えば、アセンブリ機構を用いて構成素子６を接着剤層５内に押圧することによって行うことができる。アセンブリ工程においては、整列のために形成し貫通孔３、もしくはその他の使用可能な整列マークを用いて、構成素子６を整列させる。
構成素子６は、個々に、もしくは適切な群にして接着することができる。代表的な手順は、取り付け基部の底部と称される導電層を、アセンブリ機構に対して適切な位置にもたらし、その後に構成素子６を整列させるとともに、この整列および取り付け中に固定状態に保たれている取り付け基部の底部に押圧させる。組み立てに関連して、接着剤により設定される条件を満足させて設計どおりに電気接点が形成されるようにする必要がある。
工程Ｄ（図４）：
工程Ｄにおいては、構成素子６を導電層４に接着するための予備形成凹所が存在する絶縁材料層１を導電層４の頂面上に配置する。この絶縁材料層１は、適切なポリマの基材から形成することができ、この絶縁材料層に、構成素子６の寸法および位置に応じた凹所すなわち空所をある適切な方法を用いて形成する。使用するポリマは、例えば、回路基板産業において既知で広く使われており、ガラス繊維マットや、いわゆるＢ段階エポキシ樹脂から形成されたプレプレグの基材とすることができる。この工程Ｄは、接着剤層５が硬化したら、すなわち、構成素子６が絶縁材料層１の設置中に、適所に維持される程度に充分に接着剤層が硬化したら行うのが最も適切である。
非常に簡単な電子モジュールを製造する場合には、絶縁材料層１を工程Ｄに応じて導電層４に取り付け、これに続いて導電層４をパターン化する処理を行うことができる。
工程Ｅ（図５）：
工程Ｅにおいては、パターン化されていない絶縁材料層１１を、絶縁材料層１の頂面上に配置し、この絶縁材料層１１の頂面上に他の導電層９を配置する。この絶縁材料層１１は、絶縁材料層１と同様に、適切なポリマ薄膜、例えば前述したプレプレグの基材から形成することができる。一方、導電層９は、例えば銅薄膜、または目的に適したある種の他の薄膜とすることができる。
工程Ｆ（図６）：
工程Ｆにおいては、（層１および１１の）ポリマが、構成素子６を囲む導電層４および９間で一体化した隙間のない層を形成するように、層１、１１および９を、熱および圧力を用いて圧縮する。この手段を用いることにより、他の導電層９を極めて平滑で平坦にすることができる。
簡単な電子モジュールや単一の導電性パターン層14を含む電子モジュールを製造する場合には、工程Ｅを完全に省略するか、または、導電層９を用いずに、層１および１１を構造体に積層することができる。
工程Ｇ（図７）：
工程Ｇにおいては、支持基部１２を構造体から剥離、もしくはその他の方法で除去する。この除去は、例えば、機械的に、またはエッチングによって行うことができる。この工程Ｇは、支持基部１２を使用しない実施例からは省略することができること勿論である。
工程Ｈ（図８）：
工程Ｈにおいては、絶縁材料層１の表面上の導電層４および９から所望の導電性パターン１４および１９を形成する。実施例において単一の導電層４のみが使われる場合、絶縁材料層の一方の面上にだけにパターンを形成する。実施例において他の導電層９を用いる場合であっても、導電性パターンを導電層４のみから形成するようにすることもできる。このような実施例においては、パターン化されていない導電層９は、例えば、電子モジュールの機械的な支持もしくは保護層として、あるいは電磁放射に対する保護層として作用することができる。
導電性パターン１４は、例えば、導電性パターン以外から導電層４の導電性材料を除去することにより形成することができる。導電性材料は、例えば、回路基板産業において広く使われており、周知であるパターン化方法もしくはエッチング方法のいずれかを用いることによって除去することができる。
工程Ｈの後には、電子モジュールは１つの構成素子６または数個の構成素子６と、導電性パターン１４および１９(ある実施例においては導電性パターン１４のみ)とを有し、これらの導電性パターンを用いて構成素子６を外部回路にもしくは互いに接続することができる。この時点ですでに機能全体を達成した状態にある。従って、工程Ｈ後に電子モジュールがすでに完成しているように処理工程を設計することができるものであり、図８は上述した方法を用いて製造しうる可能な電子モジュールの一例を示している。所望に応じ、工程Ｈの後でも処理を継続することができ、例えば、電子モジュールの表面に保護物質を設けたり、電子モジュールの表面および裏面の双方またはいずれか一方に付加的な導電性パターンを設けたりすることができる。
図９：
図９は、多層電子モジュールを示し、このモジュールは互いの上面上に積層された３つの絶縁材料層１と、この層の構成素子６と、合計で６つの導電性パターン層１４および１９とを含む。絶縁材料層１は、中間層３２を用いて、互いに取り付けられている。これら中間層３２は、例えば、取り付け用の絶縁材料層１の相互間に積層されたプレプレグエポキシ樹脂層とすることができる。この積層後に、接点を形成するために、電子モジュールに貫通孔をドリル成形する。接点は、これらの貫通孔内に導電層３１を成長させることにより形成する。電子モジュールを貫通する導電層３１を用いることで、取り付け用の絶縁材料層１のさまざまな導電性パターン１４および１９を互いに適切に接続することができ、これにより多層電子モジュールの機能全体を達成する。
図９の実施例を基礎として、本発明の方法を多くの種々の三次元回路構造体の製造に用いることができることは明らかである。本発明の方法を用いて、例えば、いくつかのメモリ回路を互いに載置してこれらのメモリ回路を含むパッケージを形成し、これらのメモリ回路を全体として１つの機能を形成するように互いに接続するようにすることができる。この種のパッケージを、三次元マルチチップモジュールと称することができる。この種のモジュールにおいては、チップを自由に選択することができ、種々のチップ間の接点は、選択した回路に応じて容易に形成することができる。
多層電子モジュールのサブモジュール（構成素子６と導電性パターン１４および１９とを有する絶縁材料層１）は、例えば、上述した電子モジュールを製造する方法の１つを用いて製造できる。層構造へ接続するいくつかのサブモジュールは、この目的に適合した他の方法を用いて極めて容易に製造することができること勿論である。
図１〜９の実施例に示すある可能な処理工程を用いることで、本発明を実施しうるが、本発明は、上述した処理工程のみに限定されるものではなく、特許請求の範囲の記載を考慮して、本発明は、これらの処理工程に代えて種々の他の等価な処理工程およびその最終製品をも包含するものである。本発明はまた、実施例において記載されている構造および方法だけに限定されるものではなく、これに代えて、上述した実施例とは大きく異なる広範囲の種々の電子モジュールおよび回路基板を製造するように、本発明を種々に適用しうることは当業者にとって明らかである。従って、図面の構成素子および配線は、本発明の製造処理を例示するためだけのものである。それゆえ、本発明による基本的な概念の範囲内に維持した状態で、上述した実施例における処理から種々に変更を行うことができるものである。これらの変更は、例えば、異なる処理工程において説明した製造技術や、これらの処理工程の相互の順序に関するものとすることができる。
等方導電性接着剤を使用することもできる。このような実施例においては、前記工程Ｂを変更して、構成素子６の接点領域もしくは突出接点部７のみに接着剤層５を塗布するようにする。この場合、各構成素子６の接着剤層５は、互いに接触していない別々の部分から構成される。これらの部分が互いに接触するものとすると、構成素子（マイクロ回路）６の対応する接点領域が、電気的に互いに接続してしまい、電子モジュールが損傷してしまう可能性がある。これらの部分間にあるスペースは、絶縁材料によって満たす（アンダフィルもしくはオーバーモールドする）ことができる。
本発明の方法を用いることにより、構成素子６が導電層１４および１９の間で２方向に位置し、それによりある構成素子が導電層１４に接着され、他のある構成素子が上下逆となって導電層１９に接着されるようにした電子モジュールを製造することもできる。この場合は、例えば、導電層１４に面する側で絶縁材料層１に孔をあけ、追加の構成素子６をこれらの孔内に埋め込んで、導電層１９に接続するようにできる。また、工程Ｅにおいては、図４に示されているようなサブモジュールを導電層９の代わりに用いるように処理を行うことができる。
また、本発明の方法を用いることにより、構成素子６の「底面」から導電層１４に電気接点を形成し且つ構成素子６の「頂面」から導電層１９に電気接点を形成するようにして、構成素子６の両面に電気接点を形成することもできる。
本発明の方法を用いることにより、回路基板に接続するための構成素子パッケージを形成することもできる。このようなパッケージには、互いに電気的に接続した数個の構成素子を含めることもできる。
本発明の方法は、あらゆる電子モジュールを製造するのにも用いることができる。電子モジュールは、一般的な回路基板と同様に、外側面に構成素子を取り付けうる回路基板とすることもできる。
図１は、本発明による電子モジュールの一製造工程を示す断面図である。 図２は、同じくその他の製造工程を示す断面図である。 図３は、同じくその更に他の製造工程を示す断面図である。 図４は、同じくその更に他の製造工程を示す断面図である。 図５は、同じくその更に他の製造工程を示す断面図である。 図６は、同じくその更に他の製造工程を示す断面図である。 図７は、同じくその更に他の製造工程を示す断面図である。 図８は、同じくその更に他の製造工程を示す断面図である。 図９は、互いに上下に積重ねた多層電子モジュールを示す断面図である。

Claims (17)

  1. ‐ 導電層（４）を準備する工程と、
    ‐ 接点表面を有し、この接点表面上に接点領域（７）が設けられた構成素子（６）を準備する工程と、
    ‐ 異方導電性接着剤（５）を用いて、前記構成素子（６）をその接点表面側から前記導電層（４）の第１表面に接着させ、前記構成素子（６）の接点領域（７）と前記導電層（４）との間に電気接点が形成されるようにする工程と、
    ‐ 前記導電層（４）に接着された前記構成素子（６）を囲む絶縁材料層（１）を、前記導電層(４)の第１の表面上に形成する工程と、
    ‐ 前記導電層(４)から導電性パターン(１４)を形成する工程と
    を有する電子モジュールの製造方法。
  2. 請求項１に記載の電子モジュールの製造方法において、少なくとも１つの構成素子（６）を導電層（４）に接着し、接着剤（５）は、構成素子（６）の接続領域以外で実質的に導電層（４）に接着剤が存在しないようにこの導電層（４）上の領域に塗布する電子モジュールの製造方法。
  3. 請求項１または２に記載の電子モジュールの製造方法において、
    ‐ 構成素子（６）を整列させるために、導電層（４）上に少なくとも１つの整列マークを形成し、
    ‐ 構成素子（６）を、少なくとも１つの整列マークに対して整列させて、前記導電層（４）に接着する
    電子モジュールの製造方法。
  4. 請求項３に記載の電子モジュールの製造方法において、少なくとも１つの整列マークを、導電層（４）を貫通している貫通孔（３）とする電子モジュールの製造方法。
  5. 請求項１〜４のいずれか一項に記載の電子モジュールの製造方法において、導電層（４）の材料の一部を除去して残存する材料が導電性パターン（１４）を形成するようにすることにより、導電性パターン（１４）を導電層（４）から形成する電子モジュールの製造方法。
  6. 請求項１〜５のいずれか一項に記載の電子モジュールの製造方法において、前記導電層（４）に支持層（１２）を取り付け、前記絶縁材料層（１）の製造後で前記導電性パターン（１４）の製造前に前記支持層（１２）を取り除く電子モジュールの製造方法。
  7. 請求項１〜６のいずれか一項に記載の電子モジュールの製造方法において、１つもしくは複数の構成素子（６）のための凹所もしくは空所を形成した絶縁材料層（１）を前記導電層（４）に取り付けることによって構成素子（６）を囲む絶縁材料層（１）を製造する電子モジュールの製造方法。
  8. 請求項７に記載の電子モジュールの製造方法において、導電層（４）に取り付けられている第１の絶縁材料層（１）に、構成素子（６）を覆う一体化した第２の絶縁材料層（１１）を取り付ける電子モジュールの製造方法。
  9. 請求項１〜８のいずれか一項に記載の電子モジュールの製造方法において、前記導電層（４）の例とは反対側の前記絶縁材料層（１）の面に第２の導電性パターン層（９）を形成する電子モジュールの製造方法。
  10. 請求項１〜９のいずれか一項に記載の電子モジュールの製造方法において、回路板構造に接続しない分離した構成素子（６）を導電層（４）に接着する電子モジュールの製造方法。
  11. 請求項１〜１０のいずれか一項に記載の電子モジュールの製造方法において、１つよりも多い構成素子（６）を同様にして電子モジュール内に埋め込み、これらの構成素子（６）を互いに電気的に接続し、全体としての機能を達成するようにする電子モジュールの製造方法。
  12. 請求項１〜１１のいずれか一項に記載の電子モジュールの製造方法において、第１のモジュールを少なくとも１つの第２のモジュールと一緒に製造し、製造したこれらのモジュールを互いに重なるように取り付けて互いに整列させ、互いに重なるように取り付けたこれらモジュールにフィードスルー用の孔を形成し、このように形成した孔内に導体（３１）を形成して、各モジュール上の電子回路を互いに接続することで、全体としての機能を達成する電子モジュールの製造方法。
  13. ‐ 第１および第２の表面を有する絶縁材料層（１）と、
    ‐ この絶縁材料層（１）内に形成されその第１の表面上に開放した少なくとも１つの孔又は凹所と、
    ‐ この少なくとも１つの孔又は凹所内に入れた少なくとも１つの構成素子（６）であって、この構成素子は前記絶縁材料層（１）の第１の表面に面する側のこの構成素子（６）の面上に接点領域（７）を有し、この構成素子（６）の厚さは絶縁材料層（１）の第１の表面および第２の表面間の方向でこの絶縁材料層（１）の厚さよりも薄くした当該構成素子（６）と、
    ‐ 前記絶縁材料層（１）の第１の表面上と、前記絶縁材料層（１）内の前記少なくとも１つの孔又は凹所の上部上と、前記構成素子（６）の接点領域（７）の位置とに延在している導電性パターン層（１４）と、
    ‐ 前記絶縁材料層（１）の孔又は凹所内で、前記構成素子の接点領域（７）と前記導電性パターン層（１４）との間にある硬化させた異方導電性接着剤（５）であって、この接着剤を介して前記導電性パターン層（１４）と前記構成素子の接点領域（７）との間に電気接点を形成する当該異方導電性接着剤（５）と
    を有する電子モジュール。
  14. 請求項１３に記載の電子モジュールにおいて、前記導電性パターン層（１４）がほぼ平坦であり、絶縁材料層（１）と構成素子（６）に対するこの絶縁材料層（１）内の孔又は凹所とに対接して位置する前記導電性パターン層（１４）の表面が、ほぼ完全に絶縁材料層（１）の第１の表面のレベル位置にあることを特徴とする電子モジュール。
  15. 請求項１３または１４に記載の電子モジュールにおいて、この電子モジュールが、前記絶縁材料層（１）の第２の表面上に延在する他の導電性パターン層（１９）を有していることを特徴とする電子モジュール。
  16. 請求項１３〜１５のいずれか一項に記載の電子モジュールにおいて、この電子モジュールが、前記導電性パターン（１４，１９）によって電気的に相互接続されて全体として機能を達成するようにした複数個の構成素子（６）を有していることを特徴とする電子モジュール。
  17. 請求項１３〜１６のいずれか一項に記載の電子モジュールにおいて、硬化させた前記異方導電性接着剤（５）が、前記絶縁材料層（１）内の孔又は凹所内で前記構成素子（６）と前記導電性パターン層（１４）との間にあるスペースを完全に埋めていることを特徴とする電子モジュール。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007019267A (ja) * 2005-07-07 2007-01-25 Toshiba Corp 配線基板、およびこの配線基板を備えた電子機器
JP2010538478A (ja) * 2007-09-25 2010-12-09 インテル・コーポレーション 高密度ｂｌｂｕ層および低密度またはコアレス基板を備えたｉｃパッケージ

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI117814B (fi) 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
DE112006001506T5 (de) 2005-06-16 2008-04-30 Imbera Electronics Oy Platinenstruktur und Verfahren zu ihrer Herstellung
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
FI122128B (fi) 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
FI20060256L (fi) 2006-03-17 2006-03-20 Imbera Electronics Oy Piirilevyn valmistaminen ja komponentin sisältävä piirilevy
US8510935B2 (en) * 2007-07-10 2013-08-20 Joseph C Fjelstad Electronic assemblies without solder and methods for their manufacture
DE102007044754A1 (de) * 2007-09-19 2009-04-09 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe sowie elektronische Baugruppe
DE102008000842A1 (de) 2008-03-27 2009-10-01 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
US8124449B2 (en) 2008-12-02 2012-02-28 Infineon Technologies Ag Device including a semiconductor chip and metal foils
TWI417993B (zh) * 2009-02-04 2013-12-01 Unimicron Technology Corp 具凹穴結構的封裝基板、半導體封裝體及其製作方法
US8049114B2 (en) * 2009-03-22 2011-11-01 Unimicron Technology Corp. Package substrate with a cavity, semiconductor package and fabrication method thereof
TWI456715B (zh) * 2009-06-19 2014-10-11 Advanced Semiconductor Eng 晶片封裝結構及其製造方法
US8390083B2 (en) * 2009-09-04 2013-03-05 Analog Devices, Inc. System with recessed sensing or processing elements
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8320134B2 (en) 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
DE102010014579A1 (de) * 2010-04-09 2011-10-13 Würth Elektronik Rot am See GmbH & Co. KG Verfahren zum Herstellen einer elektronischen Baugruppe
KR101085752B1 (ko) * 2010-05-10 2011-11-21 삼성전기주식회사 회로 기판 및 상기 회로 기판에 장착된 성분의 테스트 방법
WO2012051340A1 (en) 2010-10-12 2012-04-19 Analog Devices, Inc. Microphone package with embedded asic
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8487426B2 (en) 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
US9155198B2 (en) 2012-05-17 2015-10-06 Eagantu Ltd. Electronic module allowing fine tuning after assembly
US20150245475A1 (en) * 2012-09-10 2015-08-27 Meiko Electronics Co., Ltd. Component-embedded substrate and manufacturing method thereof
CN203206586U (zh) * 2013-02-27 2013-09-18 奥特斯(中国)有限公司 用于生产印制电路板的半成品
CN104576883B (zh) 2013-10-29 2018-11-16 普因特工程有限公司 芯片安装用阵列基板及其制造方法
WO2015077808A1 (de) 2013-11-27 2015-06-04 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Leiterplattenstruktur
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
AT515447B1 (de) 2014-02-27 2019-10-15 At & S Austria Tech & Systemtechnik Ag Verfahren zum Kontaktieren eines in eine Leiterplatte eingebetteten Bauelements sowie Leiterplatte
US11523520B2 (en) 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
US9666558B2 (en) 2015-06-29 2017-05-30 Point Engineering Co., Ltd. Substrate for mounting a chip and chip package using the substrate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09270583A (ja) * 1996-03-29 1997-10-14 Hitachi Aic Inc 多層プリント配線板
JP2002305381A (ja) * 2001-04-05 2002-10-18 Ibiden Co Ltd プリント配線板及びその製造方法
JP2002305364A (ja) * 1997-11-25 2002-10-18 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュールおよびその製造方法
JP2003209357A (ja) * 2002-01-15 2003-07-25 Sony Corp 多層基板製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4246595A (en) * 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
US4993148A (en) * 1987-05-19 1991-02-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a circuit board
US6034331A (en) * 1996-07-23 2000-03-07 Hitachi Chemical Company, Ltd. Connection sheet and electrode connection structure for electrically interconnecting electrodes facing each other, and method using the connection sheet
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
JP3458707B2 (ja) * 1998-05-06 2003-10-20 松下電器産業株式会社 実装ユニット
JP2000307216A (ja) * 1999-04-20 2000-11-02 Sony Corp プリント配線板のパターン形成方法
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
US6475877B1 (en) * 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
TW569424B (en) * 2000-03-17 2004-01-01 Matsushita Electric Ind Co Ltd Module with embedded electric elements and the manufacturing method thereof
US6489185B1 (en) * 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
JP2002094200A (ja) * 2000-09-18 2002-03-29 Matsushita Electric Ind Co Ltd 回路基板用電気絶縁材と回路基板およびその製造方法
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
US20020175402A1 (en) * 2001-05-23 2002-11-28 Mccormack Mark Thomas Structure and method of embedding components in multi-layer substrates
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
FI115285B (fi) * 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
FI20031341A (fi) * 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09270583A (ja) * 1996-03-29 1997-10-14 Hitachi Aic Inc 多層プリント配線板
JP2002305364A (ja) * 1997-11-25 2002-10-18 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュールおよびその製造方法
JP2002305381A (ja) * 2001-04-05 2002-10-18 Ibiden Co Ltd プリント配線板及びその製造方法
JP2003209357A (ja) * 2002-01-15 2003-07-25 Sony Corp 多層基板製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007019267A (ja) * 2005-07-07 2007-01-25 Toshiba Corp 配線基板、およびこの配線基板を備えた電子機器
JP2010538478A (ja) * 2007-09-25 2010-12-09 インテル・コーポレーション 高密度ｂｌｂｕ層および低密度またはコアレス基板を備えたｉｃパッケージ
US9941245B2 (en) 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate

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