FI121909B - Piirilevy ja menetelmä sen valmistamiseksi - Google Patents

Piirilevy ja menetelmä sen valmistamiseksi Download PDF

Info

Publication number
FI121909B
FI121909B FI20085332A FI20085332A FI121909B FI 121909 B FI121909 B FI 121909B FI 20085332 A FI20085332 A FI 20085332A FI 20085332 A FI20085332 A FI 20085332A FI 121909 B FI121909 B FI 121909B
Authority
FI
Finland
Prior art keywords
structural
temporary
electrical component
circuit board
component
Prior art date
Application number
FI20085332A
Other languages
English (en)
Swedish (sv)
Other versions
FI20085332A0 (fi
Inventor
Petteri Palm
Arni Kujala
Original Assignee
Imbera Electronics Oy
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Imbera Electronics Oy filed Critical Imbera Electronics Oy
Priority to FI20085332A priority Critical patent/FI121909B/fi
Publication of FI20085332A0 publication Critical patent/FI20085332A0/fi
Priority to PCT/FI2009/050256 priority patent/WO2009127780A1/en
Priority to EP09732413.1A priority patent/EP2274962B1/en
Priority to JP2011504491A priority patent/JP5551680B2/ja
Priority to CN2009801134848A priority patent/CN102007825B/zh
Priority to US12/420,617 priority patent/US8286341B2/en
Priority to KR1020090033075A priority patent/KR101260908B1/ko
Application granted granted Critical
Publication of FI121909B publication Critical patent/FI121909B/fi

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/90—Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/90—Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1536—Temporarily stacked PCBs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Description

PIIRILEVY JA MENETELMÄ SEN VALMISTAMISEKSI KEKSINNÖN ALA
Esillä oleva keksintö koskee piirilevytek-5 nilkkaa. Erityisesti esillä oleva keksintö koskee piirilevyä ja menetelmää sähköisen komponentin käsittävän piirilevyn valmistamiseksi käyttäen väliaikaista tasomaista kiinnitysvälinettä.
10 KEKSINNÖN TAUSTA
Tärkeitä näkökohtia tekniikan tason mukaisissa piirilevyissä ja niiden valmistusmenetelmissä ovat puolijohdesirujen kiinnittäminen tiheästi, mikä mahdollistaa pienet mittasuhteet sivu- ja pystysuunnassa, 15 sekä tukevuus, mukaan lukien luotettavat sähköiset kontaktit ja litteys, jolloin varmistetaan osien hyvä kohdistaminen litografisen käsittelyn aikana. Edelleen tuotantoprosessin piirilevyjen valmistamiseksi tulisi olla niin kustannustehokas kuin mahdollista erityises-20 ti massatuotannossa. Tämä kustannustehokkuus liittyy myös komponenttien pakkaustiheyteen piirilevyllä.
Piirilevyissä yleisenä ongelmana on valmistusprosessista johtuva vääntyminen. Vääntyminen voi aiheutua esim. piirilevyn lämpökäsittelyn aikana pii-25 rilevyn rakenteessa olevien eri materiaalikerrosten erilaisten lämpölaajenemiskerrointen vuoksi. Piirile-o vyn vääntymisen vähentämiseksi on esitetty useita eri- c\i laisia menetelmiä ja rakenteita. Esimerkiksi julkai- o ^ sussa US20060021791 esitetään komponenttien erityistä ° 30 sijoittamista piirilevylle ja julkaisussa JP1248685 x £ tuodaan esiin piirilevyrakenne, jonka rakenteessa on oj ylimääräisiä kerroksia sen lämpölaajenemisominaisuuk- lo sien säätelemiseksi, oo § Ongelmana tunnetun tekniikan mukaisissa lä- cvj 35 hestymistavoissa, yllä mainitut julkaisut mukaan luki- 2 en, piirilevyn vääntymisen vähentämiseksi on se, että ne asettavat rajoituksia piirilevyjen suunnittelulle. Nämä rajoitukset voivat koskea esim. eristävien ja johtavien kerrosten suhteellista asettelua, piirilevyn 5 vähimmäispaksuutta ja integroitujen komponenttien si joittamista piirilevylle. Toisena ongelmana tunnetun tekniikan mukaisissa ratkaisuissa on, että ne monimutkaistavat valmistusprosessia ja laskevat siten sen tuotantokapasiteettia ja kustannustehokkuutta. Jousta-10 vuuden vähentyminen piirilevyjen suunnittelussa voi myös heikentää piirilevyn sähköisten liitosten luotettavuutta .
KEKSINNÖN TARKOITUS
15 Esillä olevan keksinnön tarkoituksena on vä hentää edellä mainittuja tunnetun tekniikan teknisiä ongelmia aikaansaamalla uudenlainen piirilevy ja uudenlainen menetelmä piirilevyn valmistamiseksi.
20 KEKSINNÖN YHTEENVETO
Esillä olevan keksinnön mukaiselle menetelmälle on tunnusomaista se, mitä on esitetty itsenäisessä patenttivaatimuksessa 1.
Esillä olevan keksinnön mukaiselle tuotteelle 25 on tunnusomaista se, mitä on esitetty itsenäisessä patenttivaatimuksessa 8.
g Esillä olevan keksinnön mukainen menetelmä C\1 , piirilevyn valmistamiseksi käsittää vaiheet, joissa C\1 *? kiinnitetään vähintään yksi rakenteellinen apuväline
CM
o 30 väliaikaisen tasomaisen kiinnitysvälineen kummallekin c puolelle, järjestetään vähintään yhdestä rakenteelli- ^ sesta apuvälineestä aukko sähköistä komponenttia var oo oo ten väliaikaisen tasomaisen kiinnitysvälineen kummal-
LO J
o lekin puolelle, kiinnitetään vähintään yksi sähköinen o ^ 35 komponentti komponenttikalvoon siten, että sähköisen komponentin navat ovat komponenttikalvoa vasten, kiin- 3 nitetään vähintään yhden sähköisen komponentin sisältävä komponenttikalvo vähintään yhteen rakenteelliseen apuvälineeseen väliaikaisen tasomaisen kiinnitysväli-neen kummallekin puolelle siten, että vähintään yksi 5 sähköinen komponentti upotetaan sähköiselle komponentille tarkoitettuun aukkoon, ja erotetaan väliaikaisen tasomaisen kiinnitysvälineen kummallakin puolella olevat vähintään yhdet rakenteelliset apuvälineet toisistaan, niin että saadaan kaksi erillistä piirilevyä.
10 Esillä olevan keksinnön mukainen piirilevy käsittää vähintään yhden sähköisen komponentin, ensimmäisen rakenteellisen apuvälineen ja toisen rakenteellisen apuvälineen. Piirilevy käsittää edelleen väliaikaisen tasomaisen kiinnitysvälineen ensimmäisen raken-15 teellisen apuvälineen ja toisen rakenteellisen apuvälineen välissä ja komponenttikalvon, joka kiinnitetään vähintään yhteen sähköiseen komponenttiin, joka upotetaan täytemateriaaliin sähköiselle komponentille tarkoitettuun aukkoon, joka on muodostettu käyttäen en-20 simmäistä tai toista rakenteellista apuvälinettä, jolloin komponenttikalvo peittää rakenteellisen apuvälineen ainakin osittain siltä puolelta, joka on kauempana väliaikaisesta tasomaisesta kiinnitysvälineestä.
Esillä olevan keksinnön mukainen valmistusme-25 netelmä mahdollistaa piirilevyn symmetrisen kaksipuolisen rakenteen poikittaissuunnassa ennen rakenteel-listen apuvälineiden erotusvaihetta; symmetriatasona o on väliaikaisen tasomaisen kiinnitysvälineen taso. Kun c\j tämän tyyppinen symmetrinen rakenne viedään lämpökä-
O
30 sittelyn tai hehkutuksen läpi, rakenteen vääntyminen o saadaan minimoitua, sillä lämpölaajenemiskerroin on £ käytännöllisesti katsoen identtinen symmetriatason kummallakin puolella. Lisäksi esillä olevan keksinnön
CO
g menetelmä ei aseta rajoituksia piirilevyrakenteen o 35 suunnittelulle, kunhan vain lämpölaajenemiskertoimet c\i ovat samanlaiset kaksipuolisessa rakenteessa. Esillä 4 olevan keksinnön mukaista kaksipuolista tuotetta voidaan käyttää esim. pohjarakenteena, ja tämän pohjarakenteen molemmille puolille voidaan prosessoida tietty johdotuskokoonpano käyttäen esim. tavanomaisia lito-5 grafia- ja pinnoitustekniikoita, kuten laserkuvioin-tia, kemiallista syövyttämistä, virratonta päällystämistä, elektrolyyttistä pinnoittamista tai erilaisia ohutkalvojen valmistustekniikoita, kuten CVD tai PECVD.
10 Esillä olevan keksinnön eräässä suoritusmuo dossa väliaikainen tasomainen kiinnitysväline on kalvo .
Esillä olevan keksinnön eräässä suoritusmuodossa menetelmä käsittää vaiheen, jossa kiinnitetään 15 rakenteellinen kerros väliaikaisen tasomaisen kiinni- tysvälineen kummallekin puolelle vähintään yhden rakenteellisen apuvälineen ja väliaikaisen tasomaisen kiinnitysvälineen väliin.
Esillä olevan keksinnön eräässä suoritusmuo-20 dossa väliaikaisen tasomaisen kiinnitysvälineen pinta- ala on pienempi kuin väliaikaisen tasomaisen kiinnitysvälineen kummallekin puolelle kiinnitetyn rakenteellisen kerroksen pinta-ala, jolloin väliaikaisen tasomaisen kiinnitysvälineen kummallakin puolella ole-25 vat rakenteelliset kerrokset ovat suorassa kosketuk sessa toistensa kanssa rakenteellisten kerrosten reu-nojen läheisellä osuudella.
o Esillä olevan keksinnön eräässä suoritusmuo- c\i dossa esillä olevan keksinnön mukainen menetelmä kä- o ^ 30 sittää vaiheen, jossa väliaikaisen tasomaisen kiinni- o tysvälmeen kummallakin puolella olevat rakenteelliset £ kerrokset liitetään yhteen rakenteellisten kerrosten OJ reunojen läheiseltä osuudelta.
CO
LO Väliaikaisen tasomaisen kiinnitysvälineen oo § 35 kummallakin puolella olevien rakenteellisten kerrosten C\l yhteenliittämisen rajaaminen tämän kiinnitysvälineen 5 ympärillä olevien reunojen läheiselle osuudelle (alueelle) helpottaa rakenteellisten kerrosten ja siten rakenteellisten apuvälineiden erottamista toisistaan väliaikaisen tasomaisen kiinnitysvälineen kummaltakin 5 puolelta.
Esillä olevan keksinnön eräässä suoritusmuodossa rakenteelliset kerrokset ja/tai vähintään yksi rakenteellinen apuväline ovat polymeeriä tai polymee-rikomposiittia.
10 Esillä olevan keksinnön eräässä suoritusmuo dossa esillä olevan keksinnön mukainen menetelmä käsittää vaiheen, jossa koteloidaan vähintään yksi sähköinen komponentti ainakin osittain täytemateriaaliin lämpökäsittelemällä rakenteellinen kerros ja/tai vä-15 hintään yksi rakenteellinen apuväline, johon vähintään yksi sähköinen komponentti on upotettu.
Esillä olevan keksinnön mukainen menetelmä mahdollistaa piirilevyrakenteen, jossa sähköinen komponentti on upotettuna rakenteellisen kerroksen ja/tai 20 vähintään yhden rakenteellisen apuvälineen muodosta maan rakenteeseen ja, jossa se on sähköisessä yhteydessä rakenteen pinnalla oleviin johtimiin. Tämä upotettu rakenne parantaa piirilevyn mekaanista stabiili-suutta ja suojaa upotettuja sähköisiä komponentteja 25 ympäristöltä. Upotettu rakenne mahdollistaa edelleen kootun piirilevyrakenteen lopullisen paksuuden pienen-tämisen. Esillä olevan keksinnön mukaisen menetelmän o toisena etuna on, että se ei edellytä uusien prosessien välineiden kehittämistä, vaan menetelmä voidaan to co 30 teuttaa monissa olemassa olevissa tuotantolinjoissa o vain vähäisin laitteistomuutoksin. x dl Edellä kuvattuja keksinnön suoritusmuotoja voidaan käyttää missä tahansa yhdistelmässä toistensa
CO
LO kanssa. Useita suoritusmuotoja voidaan yhdistää kek- oo § 35 sinnön toisen suoritusmuodon muodostamiseksi. Menetel ty mä tai tuote, johon keksintö liittyy, voi käsittää vä- 6 hintaan yhden edellä kuvatuista keksinnön suoritusmuodoista .
KEKSINNÖN YKSITYISKOHTAINEN SELOSTUS
5 Seuraavassa esillä olevaa keksintöä kuvataan yksityiskohtaisemmin viitaten liitteenä oleviin kuviin, joissa
Kuva 1 on ensimmäinen kaaviokuva esillä olevan keksinnön ensimmäisen suoritusmuodon mukaisesta 10 menetelmästä,
Kuva 2 on toinen kaaviokuva esillä olevan keksinnön ensimmäisen suoritusmuodon mukaisesta menetelmästä,
Kuva 3 on kolmas kaaviokuva esillä olevan 15 keksinnön ensimmäisen suoritusmuodon mukaisesta menetelmästä,
Kuva 4 on neljäs kaaviokuva esillä olevan keksinnön ensimmäisen suoritusmuodon mukaisesta menetelmästä, 20 Kuva 5 on viides kaaviokuva esillä olevan keksinnön ensimmäisen suoritusmuodon mukaisesta menetelmästä,
Kuva 6 on kuudes kaaviokuva esillä olevan keksinnön ensimmäisen suoritusmuodon mukaisesta mene-25 telmästä,
Kuva 7 on seitsemäs kaaviokuva esillä olevan keksinnön ensimmäisen suoritusmuodon mukaisesta mene-cm telmästä, i q Kuva 8 on kahdeksas kaaviokuva esillä olevan i cm 30 keksinnön ensimmäisen suoritusmuodon mukaisesta mene- o x telmästä, tr “ Kuva 9 on yhdeksäs kaaviokuva esillä olevan co keksinnön ensimmäisen suoritusmuodon mukaisesta mene- oo ^ telmästä, o o
CM
7
Kuva 10 on ensimmäinen kaaviokuva esillä olevan keksinnön toisen suoritusmuodon mukaisesta menetelmästä,
Kuva 11 on toinen kaaviokuva esillä olevan 5 keksinnön toisen suoritusmuodon mukaisesta menetelmästä,
Kuva 12 on kolmas kaaviokuva esillä olevan keksinnön toisen suoritusmuodon mukaisesta menetelmästä, 10 Kuva 13 on neljäs kaaviokuva esillä olevan keksinnön toisen suoritusmuodon mukaisesta menetelmästä,
Kuva 14 on viides kaaviokuva esillä olevan keksinnön toisen suoritusmuodon mukaisesta menetelmäs-15 tä,
Kuva 15 on kuudes kaaviokuva esillä olevan keksinnön toisen suoritusmuodon mukaisesta menetelmästä,
Kuva 16 on seitsemäs kaaviokuva esillä olevan 20 keksinnön toisen suoritusmuodon mukaisesta menetelmästä,
Kuva 17 on kahdeksas kaaviokuva esillä olevan keksinnön toisen suoritusmuodon mukaisesta menetelmästä, ja 25 Kuva 18 on yhdeksäs kaaviokuva esillä olevan keksinnön toisen suoritusmuodon mukaisesta menetelmäs-tä.
o Yksinkertaisuuden vuoksi seuraavissa esimer- c\i c\i kinomaisissa suoritusmuodoissa osien numerot pidetään cp ^ 30 samoina toistuvien komponenttien osalta.
° Kuvat 1-9 kuvaavat kaaviomaisesti esillä
X
dl olevan keksinnön ensimmäisen suoritusmuodon mukaisen piirilevyrakenteen valmistusprosessia. Kukin kuva
CO
ίο esittää läpileikkausnäkymän pnnlevyrakenteesta val- oo § 35 mistusprosessin yhdessä vaiheessa. Kuvien järjestys
(M
8 vastaa valmistusprosessin prosessivaiheiden järjestystä .
Kuvat 1 ja 2 esittävät, kuinka sähköinen komponentti 4 asetetaan eristävälle komponenttikalvolle 5 5. Epoksihartsia 8 levitetään eristävän komponentti-kalvon 5 päälle niille kohdille, joihin sähköiset komponentit 4 halutaan kiinnittää tai asettaa muuten kalvolle 5. Sähköiset komponentit 4 asetetaan eristävälle komponenttikalvolle 5 siten, että sähköisten kompo-10 nenttien 4 navat 6 ovat kohti eristävää komponentti- kalvoa 5. Kun sähköisen komponentin 4 alla oleva epok-si 8 on kovettunut ja sirujen 4 paikat ovat kiinni eristävässä komponenttikalvossa 5, eristävä komponent-tikalvo 5 poistetaan selektiivisesti siten, että säh-15 köisten komponenttien 4 navat 6 tulevat esille. Napojen 6 alla olevat läpivientireiät 9 voidaan muodostaa poistamalla eristävä komponenttikalvo 5 napojen 6 alta esim. kemiallisesti etsaamalla fotolitografiän jälkeen tai laserkuvioinnilla.
20 Kuvassa 3 kaksi eristävää komponenttikalvoa 5, jotka käsittävät kiinnitetyt sähköiset komponentit 4, asetetaan väliaikaisen tasomaisen kiinnitysvälineen 2 vastakkaisille puolille siten, että sähköisten komponenttien 4 navat 6 ovat poispäin väliaikaisesta ta-25 somaisesta kiinnitysvälineestä 2. Symmetrisen kaksipuolisen rakenteen kummallakin puolella olevat eristä-vät komponenttikalvot 5 peittävät rakenteen valmistusta prosessin tässä vaiheessa. Väliaikaisen tasomaisen cvi kiinnitysvälineen 2 kummallakin puolella on rakenteel-
O
30 linen kerros 1, joka voi olla esim. esikovetettua ma- 0 teriaalia tai muuta kovetettua tai kovettamatonta po- o- lymeerikomposiittimateriaalia, joka käsittää epoksi- hartsia ja vahvikekuitua, tai polymeeriä. Rakenteel-oo g listen kerrosten 1 pinta-ala voi olla suurempi kuin o 35 väliaikaisen tasomaisen kiinnitysvälineen 2, niin että
CM
rakenteellisten kerrosten 1 reunojen läheinen osuus 9 ulottuu väliaikaisen tasomaisen kiinnitysvälineen 2 ulkopuolelle. Keksinnön tässä suoritusmuodossa väliaikainen tasomainen kiinnitysväline 2 on kalvo, jolla on sopiva adheesio tai jolla ei ole adheesiota rakenteel-5 lisiin kerroksiin 1. Tämä adheesio rakenteellisiin kerroksiin 1 voi olla heikko tai jopa lähellä nollaa symmetrisen kaksipuolisen rakenteen kummankin puolen suhteellisen helpon erottamisen mahdollistamiseksi valmistusprosessin myöhemmässä vaiheessa.
10 Kuva 3 esittää piirilevyrakenteen geometrian, johon on järjestetty aukkoja 3 rakenteeseen upotettavia sähköisiä komponentteja 4 varten. Aukkoja 3 voidaan järjestää esim. yksittäisille komponenteille tai komponenttiryhmille asettamalla rakenteellisia apuvä-15 lineitä 10 sopivasti sähköisten komponenttien 4 ympärille. Rakenteelliset apuvälineet 10 voivat olla esim. samaa materiaalia kuin rakenteelliset kerrokset 1. On myös huomattava, että keksinnön esimerkinomaisissa suoritusmuodoissa esitetty rakenteellinen apuväline 10 20 voi olla edelleen muodostettu joukosta pienempiä ra kenteellisia kokonaisuuksia, kuten esim. ohuita kerroksia .
Kun kuvan 3 kerrosrakenteeseen siirretään lämpöä ja rakenne altistetaan pystysuuntaiselle puris- 25 tuspaineelle, kuvassa 3 esitetyt piirilevyrakenteen useat komponentit, jotka sisältävät polymeerikompo- siittimateriaalia, eli rakenteelliset kerrokset 1 ja o rakenteelliset apuvälineet 10 (jotka käsittävät ensim- cvi mäisen rakenteellisen apuvälineen 16 ja toisen raken- o 30 teellisen apuvälineen 17), voidaan sulauttaa toisiinsa o kuvassa 4 esitetyn tiiviin piirilevyrakenteen muodosti tamiseksi. Kuvan 4 rakenteessa väliaikaisen tasomaisen kiinnitysvälineen 2 kummallakin puolella olevat raken-
CO
LO teelliset kerrokset 1 on kiinnitetty toisiinsa raken-
oo J
o 35 teellisten kerrosten 1 reunojen läheiseltä osuudelta
OJ
7, joka ulottuu väliaikaisen tasomaisen kiinnitysväli- 10 neen 2 ulkopuolelle. Sähköiset komponentit 4 ovat upotettuina rakenteellisten kerrosten 1 ja rakenteellisten apuvälineiden 10 muodostamiin aukkoihin 3. Pystysuuntaisen puristuspaineen ja lämmön käytön aikana 5 rakenteellisten kerrosten 1 polymeerikomposiitissa ja/tai rakenteellisissa apuvälineissä 10 oleva epoksi-hartsi tai muu sopiva täytemateriaali täyttää ainakin osittain aukot 3, joihin sähköiset komponentit 4 on upotettu, ja koteloi sähköiset komponentit 4 ainakin 10 osittain epoksiin tai muuhun sopivaan täytemateriaaliin. Tämä vahvistaa ja parantaa edelleen piirilevyra-kenteen mekaanista stabiilisuutta. Tämän prosessivaiheen aikana rakenteelliset apuvälineet 10 ja rakenteelliset kerrokset 1 voidaan kaikki kiinnittää yhteen 15 rakenteen tiiviin sisäosan muodostamiseksi.
Kuvan 5 rakenteessa on valmistettu sähköiset kontaktit 11 sähköisten komponenttien 4 esillä oleviin napoihin 6. Tämä on tehty päällystämällä kuvan 4 rakenne molemmilta puolin johtavalla kerroksella, esim. 20 kuparilla, ja kuvioimalla johtava kerros tietyn johdo-tuskuvion ja/tai sähköisten kontaktien 11 muodostamiseksi eristävän komponenttikalvon 5 päälle. Johtava kerros voidaan valmistaa esim. kemiallisella pinnoituksella, elektrolyyttisellä pinnoittamisella tai mo-25 nilla ohutkalvon valmistustekniikoilla, kuten CVD tai PECVD. Johtavan kerroksen kuviointi voidaan suorittaa esim. laserkuvioinnilla tai kemiallisesti etsaamalla ^ fotolitografiän jälkeen. Sähköisten kontaktien 11 cm valmistamisen aikana johtava kerros täyttää eristävään ^ 30 komponenttikalvoon 5 muodostetut läpivientireiät 9.
o
Kontaktialueiden 12 pinnat voidaan puhdistaa esim. la- £ serkäsittelyllä ja/tai kemiallisesti etsaamalla ja ^ päällystää eri materiaalia (esim. palladiumia) oleval- oo £ la ohuella kerroksella ennen johtavalla kerroksella oo o 35 pinnoittamista kontaktivastuksen pienentämiseksi ja
CM
11 sähköisten kontaktien 11 adheesion lisäämiseksi ja niiden stabiliteetin parantamiseksi.
Ylimääräisten johdotuskuvioiden aikaansaamiseksi ja piirilevyn reitityskyvyn parantamiseksi säh-5 köisten kontaktien 11 päälle voidaan valmistaa toinen eristävä kerros, lisäkerros 13, kuvan 6 mukaisesti. Lisäkerros 13 voidaan valmistaa esim. painamalla poly-meerikomposiittikerros rakenteen päälle (luonnollisesti molemmille puolille) tai esim. käyttämällä ohutkal-10 von valmistustekniikoita, kuten PECVD, CVD tai ALD. Toisen johdotuskuvion muodostamiseksi lisäkerroksen 13 päälle kuvan 7 mukaisesti suoritetaan samanlaiset vaiheet kuin muodostettaessa sähköiset kontaktit 11 eristävän komponenttikalvon 5 päälle. Eli ensin muodoste-15 taan läpivientireiät lisäkerrokseen 13 esim. laserku-vioinnilla ja/tai kemiallisesti etsaamalla fotolito-grafian jälkeen sähköisten kontaktien 11 tuomiseksi esiin selektiivisesti. Saatu rakenne päällystetään molemmilta puolilta johtavalla materiaalilla, esim. ku-20 parilla. Tämä johtava päällyste kuvioidaan sitten tietyn johdotuskuvion 14 muodostamiseksi lisäkerroksen 13 päälle. Johtava päällyste voidaan valmistaa esim. kemiallisella pinnoituksella, elektrolyyttisellä pinnoittamisella tai yllä luetelluilla eri ohutkalvon 25 valmistustekniikoilla tai käyttämällä hartsilla päällystettyä kuparia, esim. kalvoina. Johtavan päällys-teen kuviointi voidaan suorittaa esim. laserkuvioin-o nilla tai kemiallisesti etsaamalla fotolitografiän c\j jälkeen. Kun johtavaa päällystettä valmistetaan, se
O
30 täyttää lisäkerrokseen 13 muodostetut läpivientireiät. o .....
Sähköisten kontaktien 11 ja ylimääräisen johdotuskuvi-£ on 14 välissä olevien kontaktialueiden 15 pinnat voi- daan puhdistaa esim. laserkäsittelyllä ja/tai kemial-
CO
g lisesti etsaamalla ja päällystää eri materiaalia § 35 (esim. palladiumia) olevalla ohuella kerroksella ennen C\] johtavalla päällysteellä pinnoittamista, sähköisten 12 kontaktien 11 ja ylimääräisen johdotuskuvion 14 välisen kontaktivastuksen pienentämiseksi ja kontaktialu-eiden 15 stabiilisuuden parantamiseksi.
Kun kuvan 7 kaksipuolinen symmetrinen piiri-5 levyrakenne on muodostettu, rakenteen kaksi puolta voidaan erottaa toisistaan kuvien 8 ja 9 mukaisesti. Erottamista helpottaa väliaikainen tasomainen kiinni-tysväline 2, joka erottaa kaksipuolisen piirilevyra-kenteen kaksi puolta toisistaan. Käytännössä erottami-10 nen voidaan toteuttaa siten, että reunojen läheinen osuus 7 poistetaan koko rakenteesta ensimmäisenä. Reunojen läheisen osuuden 7 poistaminen voidaan toteuttaa esim. laserleikkauksella ja/tai mekaanisella jyrsimi-sellä. Reunojen läheisen osuuden 7 poistaminen poistaa 15 tiukan kiinnittymisen rakenteen kahden puolen väliltä, sillä väliaikaisen tasomaisen kiinnitysvälineen 2 materiaali on valittu estämään rakenteellisten kerrosten 1 voimakas kiinnittyminen väliaikaiseen tasomaiseen kiinnitysvälineeseen 2 piirilevyn valmistuksen aikana. 20 Kun kaksipuolisen rakenteen reunojen läheinen osuus 7 on poistettu, piirilevyn kahden puolen erottaminen toisistaan voidaan toteuttaa esim. käsin. Näin saatua kahta piirilevyä, jotka on esitetty kuvassa 9, voidaan käyttää itsenäisesti.
25 Kuvat 10 - 18 esittävät kaaviomaisesti esillä olevan keksinnön toisen suoritusmuodon mukaisen piiri-levyrakenteen valmistusprosessia. Kukin kuva esittää o läpileikkausnäkymän piirilevyrakenteesta valmistuspro- cvi sessin yhdessä vaiheessa. Kuvien järjestys vastaa vai-
O
^ 30 mistusprosessin prosessivaiheiden järjestystä, o
Kuvat 10 ja 11 esittävät sähköisen komponen-αί tin 4 asettamista johtavalle komponenttikalvolle 5.
Epoksihartsia 8 levitetään johtavalle komponenttikal-
CO
g voile 5 kohtiin, joihin sähköiset komponentit 4 halu- § 35 taan kiinnittää tai asettaa muulla tavoin kalvolle 5.
(M
Sähköiset komponentit 4 asetetaan johtavalle kompo- 13 nenttikalvolle 5 siten, että sähköisten komponenttien 4 navat 6 ovat kohti johtavaa komponenttikalvoa 5. Johtava komponenttikalvo 5 poistetaan selektiivisesti niin, että sähköisten komponenttien 4 navat 6 tulevat 5 esiin läpivientireikien 9 läpi. Läpivientireikien 9 muodostaminen johtavaan komponenttikalvoon 5 voidaan toteuttaa ennen sähköisten komponenttien 4 sijoittamista komponenttikalvolle 5 tai jopa ennen epoksin 8 levittämistä komponenttikalvolle 5. Tämä parantaa lä-10 pivientireikien 9 kohdistamista, kun ne voidaan muo dostaa kohdistusmerkkien kanssa saman kuviointivaiheen aikana, ja kuviointivaiheita tarvitaan näin yksi vähemmän. Napojen 6 alla olevat läpivientireiät 9 voi daan muodostaa poistamalla johtava komponenttikalvo 5 15 napojen 6 alta esim. kemiallisesti etsaamalla fotoli-tografian jälkeen tai laserkuvioinnilla.
Kuvassa 12 kaksi johtavaa komponenttikalvoa 5, jotka käsittävät kiinnitetyt sähköiset komponentit 4, asetetaan väliaikaisen tasomaisen kiinnitysvälineen 20 2 vastakkaisille puolille siten, että sähköisten kom ponenttien 4 navat 6 ovat poispäin väliaikaisesta tasomaisesta kiinnitysvälineestä 2. Symmetrisen kaksipuolisen rakenteen kummallakin puolella olevat johtavat komponenttikalvot 5 peittävät rakenteen valmistus-25 prosessin tässä vaiheessa. Keksinnön tässä suoritus muodossa väliaikainen tasomainen kiinnitysväline 2 on tasomainen rakenne, jossa kaksi kalvoa on kiinnitetty, o esim. liimattu, yhteen niiden reunoilta, ja väliaikai- c\j sen tasomaisen kiinnitysvälineen 2 keskiosassa on il-
O
30 marako 18, joka erottaa kaksi kalvoa toisistaan, o
Kuva 12 esittää piirilevyrakenteen geometri- £ an, johon on järjestetty aukkoja 3 rakenteeseen upo- tettavia sähköisiä komponentteja 4 varten. Aukot 3 co ...
g voidaan järjestää esim. yksittäisille komponenteille o 35 tai komponenttiryhmälle asettamalla sopivasti raken-
(N
teellisiä apuvälineitä 10 sähköisten komponenttien 4 14 ympärille. Rakenteelliset apuvälineet 10 voivat olla esim. polymeerikomposiittia tai polymeeriä. Tämän toisen suoritusmuodon mukaisessa pakkausrakenteessa sähköisiä komponentteja 4 ei ole koteloitu kokonaan vaan 5 niiden väliaikaista tasomaista kiinnitysvälinettä 2 kohti oleva takapinta jää esiin. Tämä pakkausrakenne voi näin ollen olla edullinen esim. sähköisille komponenteille 4, joiden tulisi jäädä jonkinlaiseen yhteyteen ympäristön kanssa. Tällaisia komponentteja 4 10 voivat olla esim. optoelektroniset laitteet, kuten LED-diodit ja laserit, erilaiset anturit ja MEMS-komponentit.
Kun kuvan 12 kerrosrakenteeseen siirretään lämpöä ja rakenne altistetaan pystysuuntaiselle puris-15 tuspaineelle, kuvassa 12 esitetyt piirilevyrakenteen useat komponentit, jotka sisältävät polymeerikompo-siittimateriaalia, esim. rakenteelliset apuvälineet 10 (jotka käsittävät ensimmäisen rakenteellisen apuvälineen 16 ja toisen rakenteellisen apuvälineen 17), voi-20 daan liittää yhteen väliaikaisen tasomaisen kiinnitys-välineen 2 välityksellä kuvassa 13 esitetyn yhtenäisen piirilevyrakenteen muodostamiseksi. Sähköiset komponentit 4 ovat upotettuina rakenteellisten apuvälineiden 10 muodostamiin aukkoihin 3. Pystysuuntaisen 25 puristuspaineen ja lämmön käytön aikana esim. rakenteellisten apuvälineiden 10 polymeerikomposiitin epok-sihartsi tai muu sopiva täytemateriaali täyttää aina-^ kin osittain aukot 3, joihin sähköiset komponentit 4 c\i on upotettu, ja koteloi ainakin osittain sähköiset
O
^ 30 komponentit 4 epoksiin tai muuhun sopivaan täytemate- o riaaliin. Tämä vahvistaa ja parantaa edelleen piirile-cc Q- vyrakenteen mekaanista stabnlisuutta. Tämän prosessini^ vaiheen aikana rakenteelliset apuvälineet 10 kiinnit- oo £ tyvät kokonaan tai osittain väliaikaiseen tasomaiseen oo o 35 kiinnitysvälineeseen 2. Niin kutsuttuja valumattomia
CM
esikovetettuja materiaaleja voidaan käyttää esim. ra- 15 kenteellisissa apuvälineissä 10 ja/tai rakenteellisissa kerroksissa 1 siinä tapauksessa, että ei haluta sähköisten komponenttien 4 täyttä koteloimista. Tämä voi tulla kyseeseen silloin, kun jokin sähköisen kom-5 ponentin 4 alue halutaan jättää esiin ympäristölle (esim. LED-diodien, lasereiden, anturien ja MEMS-laitteiden tapauksessa). Nämä valumattomat materiaalit eivät sisällä materiaaleja, jotka valuisivat aukkoihin 3 lämpökäsittelyn ja paineen käyttämisen aikana.
10 Kuvan 14 rakenteessa on valmistettu sähköiset kontaktit 11 sähköisten komponenttien 4 esillä oleviin napoihin 6. Tämä on tehty päällystämällä kuvan 13 rakenne molemmilta puolilta johtavalla kerroksella, esim. kuparilla, ja kuvioimalla johtava kerros ja joh-15 tava komponenttikalvo 5 tietyn johdotuskuvion ja/tai sähköisten kontaktien 11 muodostamiseksi. Johtava komponenttikalvo 5 ja johtavan komponenttikalvon 5 päällä oleva johtava kerros voidaan kuvioida käyttäen samaa litografista maskia sähköisten kontaktien 11 aikaan-20 saamiseksi. Piirilevyrakenteen koko pinta voidaan pinnoittaa johtavalla kerroksella käyttämällä esim. kuparin kemiallista pinnoitusta sähköisten kontaktien 11 aikaansaamiseksi.
Keksinnön eräässä suoritusmuodossa, joka on 25 muunnelma keksinnön toisesta suoritusmuodosta, voidaan sähköisten kontaktien 11 kuvioinnissa käytetty resis- tikerros pinnoittaa vielä toisella johtavalla kerrok- o sella. Tässä suoritusmuodossa edellä mainittu resisti- c\j kerros toimii samassa tarkoituksessa kuin lisäkerros o ^ 30 13, ja toinen johtava kerros voidaan kuvioida johdo- o tuskuviota 14 vastaavan johdotuskuvion aikaansaamiseksi si. Tässä tapauksessa johdotuskuvion ja sähköisten kontaktien 11 välinen kontaktointi muodostetaan säh-
CO
g köisten kontaktien 11 pystysuunnassa olevalle sivulle, o 35 Johtava kerros saattaa sähköisen komponentin
(M
4 navat 6 sähköiseen kontaktiin johtavan komponentti- 16 kalvon 5 kanssa. Johtava kerros voidaan valmistaa esim. kemiallisella pinnoituksella, elektrolyyttisellä pinnoittamisella tai erilaisilla ohutkalvon valmistustekniikoilla, kuten CVD tai PECVD. Johtavan kerroksen 5 ja johtavan komponenttikalvon 5 kuviointi voidaan suorittaa esim. laserkuvioinnilla, kuviopinnoituksella tai kemiallisesti etsaamalla fotolitografiän jälkeen. Sähköisten kontaktien 11 valmistamisen aikana johtava kerros täyttää johtavaan komponenttikalvoon 5 muodos-10 tetut läpivientireiät 9. Kontaktialueiden 12 pinnat voidaan puhdistaa esim. laserkäsittelyllä ja/tai kemiallisesti etsaamalla ja päällystää eri materiaalia (esim. palladiumia) olevalla ohuella kerroksella ennen johtavalla kerroksella pinnoittamista, kontaktivastuk-15 sen pienentämiseksi ja sähköisten kontaktien 11 adheesion lisäämiseksi ja niiden stabiilisuuden parantamiseksi .
Ylimääräisten johdotuskuvioiden aikaansaamiseksi ja piirilevyn reitityskyvyn parantamiseksi voi-20 daan valmistaa toinen eristävä kerros, lisäkerros 13, sähköisten kontaktien 11 päälle kuvan 15 mukaisesti. Lisäkerros 13 voidaan valmistaa esim. painamalla poly-meerikomposiittikerros rakenteen päälle (luonnollisesti molemmille puolille) tai esim. käyttämällä ohutkal-25 von valmistustekniikoita, kuten PECVD, CVD tai ALD.
Toisen johdotuskuvion muodostamiseksi lisä-^ kerroksen 13 päälle kuvan 16 mukaisesti suoritetaan o samanlaiset vaiheet kuin muodostettaessa sähköiset c\i kontaktit 11 johtavan komponenttikalvon 5 päälle. Eli 30 ensin muodostetaan läpivientireiät lisäkerrokseen 13 o esim. laserkuvioinnilla ja/tai kemiallisesti etsaamal- £ la fotolitografiän jälkeen sähköisten kontaktien 11 tuomiseksi esiin selektiivisesti. Saatu rakenne pääl-co g lystetään (luonnollisesti molemmilta puolilta) johta- o 35 valla materiaalilla, esim. kuparilla. Tämä johtava
CM
päällyste kuvioidaan sitten tietyn johdotuskuvion 14 17 muodostamiseksi lisäkerroksen 13 päälle. Johtava päällyste voidaan valmistaa esim. kemiallisella pinnoituksella, elektrolyyttisellä pinnoittamisella tai yllä luetelluilla eri ohutkalvon valmistustekniikoilla, tai 5 käyttämällä hartsilla päällystettyä kuparia esim. kalvoina. Johtavan päällysteen kuviointi voidaan suorittaa esim. laserkuvioinnilla tai kemiallisesti etsaa-malla fotolitografiän jälkeen. Kun johtavaa päällystettä valmistetaan, se täyttää lisäkerrokseen 13 muo-10 dostetut läpivientireiät. Sähköisten kontaktien 11 ja ylimääräisen johdotuskuvion 14 välissä olevien kontak-tialueiden 15 pinnat voidaan puhdistaa esim. laser-käsittelyllä ja/tai kemiallisesti etsaamalla ja päällystää eri materiaalia (esim. palladiumia) olevalla 15 ohuella kerroksella ennen johtavalla päällysteellä pinnoittamista, sähköisten kontaktien 11 ja ylimääräisen johdotuskuvion 14 välisen kontaktivastuksen pienentämiseksi ja kontaktialueiden 15 stabiilisuuden parantamiseksi .
20 Kun kuvan 16 kaksipuolinen symmetrinen piiri- levyrakenne on muodostettu, rakenteen kaksi puolta voidaan erottaa toisistaan kuvien 17 ja 18 mukaisesti. Erottamisen tekee mahdolliseksi väliaikainen tasomainen kiinnitysväline 2, joka erottaa toisistaan kaksi-25 puolisen piirilevyrakenteen kaksi puolta. Piirilevyn kahden puolen erottaminen toisistaan voidaan tehdä esim. käsin. Näin saatua kahta piirilevyä, jotka on o esitetty kuvassa 18, voidaan käyttää itsenäisesti.
c\i Erottaminen toteutetaan niin, että väliaikai- o ^ 30 sen kerrostetun kiinnitysvälineen 2 kahden kalvon ° kiinnitys toisiinsa rikotaan sivuilta, ja kalvot voi- x £ vat jäädä kiinni niiden vastaavan puoleiseen piirile- vyrakenteeseen kuvan 17 mukaisesti. Kalvot voidaan
CO
LO sitten poistaa kahdesta piirilevystä sähköisten kompo- 00 § 35 nenttien 4 pinnan tuomiseksi esiin ympäristöön kuvan C\l 18 mukaisesti.
18
Keksinnön eräässä suoritusmuodossa esim. kuvan 12 väliaikaisen tasomaisen kerrostetun kiinnitys-välineen 2 kaksi kalvoa voivat jäädä osaksi piirilevy-rakennetta kuvan 17 mukaisesti siinä tapauksessa, että 5 upotettujen sähköisten komponenttien 4 tuomiselle esiin ei ole tarvetta. Tässä tapauksessa väliaikaisen kerrostetun tasomaisen kiinnitysvälineen 2 kaksi kalvoa ovat rakenteellisesti samankaltaisia kuin ensimmäisessä suoritusmuodossa esim. kuvassa 3 esitetyt ra-10 kenteelliset kerrokset 1 ja väliaikaisen tasomaisen kiinnitysvälineen 2 voidaan yksinkertaisesti katsoa olevan ilmarako 18 kahden sivuiltaan toisiinsa liimatun rakenteellisen kerroksen 1 välissä. Tämän tyyppisessä rakenteessa rakenteelliset kerrokset 1 voivat 15 olla esim. kovaa muovimateriaalia tai metallia, jol loin kahden rakenteellisen kerroksen 1 adheesio toisiinsa saadaan aikaan esim. liimaamalla kerrokset 1 yhteen niiden sivuilta.
Väliaikaisen tasomaisen kiinnitysvälineen 2 20 täsmällinen rakenne edellä esitetyissä suoritusmuo doissa voi vaihdella. Kiinnitysväline 2 voi olla esim. yksinkertainen kalvo, kuten ensimmäisessä suoritusmuodossa, tai kerrosrakenne, kuten toisessa suoritusmuodossa. Väliaikainen tasomainen kiinnitysväline 2 on 25 suunniteltu helpottamaan symmetrisen kaksipuolisen piirilevyrakenteen kahden puolen erottamista toisis-^ taan. Kiinnitysväline 2 voidaan edelleen suunnitella o liittämään väliaikaisesti yhteen symmetrisen kaksipuo- cvj lisen rakenteen kaksi puolta yhdestä tai useammasta o ^ 30 kohdasta tasomaisen rakenteen keskiosan ympäristöstä.
° Yksinkertaisen kalvon halutut adheesio-ominaisuudet
X
£ voivat vaihdella kiinnittymättömästä täysin kiinnitty- oj vään riippuen piirilevyrakenteesta ja valmistusprosessi sista. Kalvo voi myös esim. kiinnittyä kokonaan ympä- oo § 35 röiviin rakenteisiin, mutta sopivalla lämpökäsittelyl-
(M
19 lä kalvo voidaan murtaa kaksipuolisen rakenteen puolten vapauttamiseksi toisistaan.
Koska piirilevyrakenne säilyy olennaisen symmetrisenä koko valmistusprosessin ajan ja erityisesti 5 mahdollisten lämpökäsittelyvaiheiden ajan, voidaan rakenteen vääntyminen minimoida. Vääntyminen voidaan minimoida pitämällä lämpölaajenemiskertoimet samanlaisina kaksipuolisen rakenteen kummallakin puolella. Tämä ei välttämättä tarkoita sitä, että johdotuskuvion pi-10 täisi olla identtinen molemmilla puolilla. Siten on mahdollista suunnitella erilaiset johdotuskuviot rakenteen eri puolille. Vääntymisen vähentämisen lisäksi kuvissa 1 - 9 ja kuvissa 10 - 18 esitettyjä valmistusmenetelmiä voidaan käyttää olennaisesti kaksinkertais-15 tamaan tuotantolinjan tuotantokapasiteetti, sillä yhdestä kaksipuolisesta rakenteesta voidaan saada kaksi piirilevyä. Upotettu rakenne parantaa edelleen piirilevyjen mekaanista ja sähköistä stabiilisuutta ja lisää sähköisten komponenttien 4 pakkaustiheyttä piiri-20 levyissä.
Alan asiantuntijalle on ilmeistä, että keksintöä ei rajata edellä kuvattuihin esimerkkeihin, vaan sen suoritusmuodot voivat vaihdella vapaasti patenttivaatimusten puitteissa.
δ
(M
(M
O
(M
O
X
cc
CL
(M
CO
CO
LO
00 o o
(M

Claims (8)

1. Menetelmä piirilevyn valmistamiseksi, tunnettu siitä, että menetelmä käsittää vaiheet, j oissa 5. kiinnitetään vähintään yksi rakenteellinen apuväline (10) väliaikaisen tasomaisen kiinnitysvälineen (2) kummallekin puolelle, järjestetään vähintään yhdestä rakenteel-10 lisesta apuvälineestä (10) aukko (3) säh köiselle komponentille (4) väliaikaisen tasomaisen kiinnitysvälineen (2) kummallekin puolelle, kiinnitetään vähintään yksi sähköinen kom-15 ponentti (4) komponenttikalvoon (5) siten, että sähköisen komponentin (4) navat (6) ovat komponenttikalvoa (5) vasten, kiinnitetään vähintään yhden sähköisen komponentin (4) sisältävä komponenttikalvo 20 (5) ainakin yhdelle puolelle väliaikaista tasomaista kiinnitysvälinettä (2) vähintään yhteen rakenteelliseen apuvälineeseen (10) siten, että sähköisen komponentin (4) navat (6) ovat poispäin tasomaisesta kiin-25 nitysvälineestä (2), ja vähintään yksi sähköinen komponentti (4) upotetaan säh-köiselle komponentille (4) tarkoitettuun ^ aukkoon (3), ja i ^ - erotetaan väliaikaisen tasomaisen kiinni- g 30 tysvälineen (2) kummallakin puolella ole- x vat vähintään yhdet rakenteelliset apuvä et lineet (10) toisistaan, jolloin saadaan co kaksi erillistä piirilevyä. CO
2. Patenttivaatimuksen 1 mukainen menetelmä, o o 35 tunnettu siitä, että väliaikainen tasomainen kiinnitysväline (2) on kalvo.
3. Jonkin patenttivaatimuksista 1-2 mukainen menetelmä, tunnettu siitä, että menetelmä käsittää vaiheen, jossa kiinnitetään rakenteellinen kerros (1) vä-5 Häikäisen tasomaisen kiinnitysvälineen (2) kummallekin puolelle vähintään yhden rakenteellisen apuvälineen (10) ja väliaikaisen tasomaisen kiinnitysvälineen (2) väliin.
4. Patenttivaatimuksen 3 mukainen menetelmä, tunnettu siitä, että väliaikaisen tasomaisen kiinnitysvälineen (2) pinta-ala on pienempi kuin väliaikaisen tasomaisen kiinnitysvälineen (2) kummallekin puolelle kiinnitetyn rakenteellisen kerroksen (1) pin- 15 ta-ala, jolloin väliaikaisen tasomaisen kiinnitysvälineen (2) kummallakin puolella olevat rakenteelliset kerrokset (1) ovat suorassa kosketuksessa toistensa kanssa rakenteellisten kerrosten (1) reunojen läheisellä osuudella (7).
5. Jonkin patenttivaatimuksista 3-4 mukai nen menetelmä, tunnettu siitä, että menetelmä käsittää vaiheen, jossa kiinnitetään väliaikaisen tasomaisen kiinnitysvälineen (2) kummallakin puolella 25 olevat rakenteelliset kerrokset (1) yhteen rakenteellisten kerrosten (1) reunojen lä-heiseltä osuudelta (7) .
6. Jonkin patenttivaatimuksista 3-5 mukai- c\j nen menetelmä, tunnettu siitä, että rakenteelli- o 30 set kerrokset (1) ja/tai vähintään yksi rakenteellinen ° apuväline (10) ovat polymeeriä tai polymeerikomposiit- c . . o. tra. cm
7. Jonkin patenttivaatimuksista 3-6 mukai- uo nen menetelmä, tunnettu siitä, että menetelmä kä- oo § 35 sittää vaiheen, jossa CM koteloidaan vähintään yksi sähköinen komponentti (4) ainakin osittain täytemateriaaliin lämpökäsittelemällä rakenteellinen kerros (1) ja/tai vähintään yksi raken-5 teellinen apuväline (10), johon vähintään yksi sähköinen komponentti (4) on upotettu .
8. Piirilevy, joka käsittää vähintään yhden sähköisen komponentin (4), ensimmäisen rakenteellisen 10 apuvälineen (16) ja toisen rakenteellisen apuvälineen (17), tunnettu siitä, että piirilevy käsittää väliaikaisen tasomaisen kiinnitysvälineen (2), joka on ensimmäisen rakenteellisen apuvälineen (16) ja toisen rakenteellisen apuvälineen (17) välissä, ja komponent-15 tikalvon (5), joka on kiinnitetty vähintään yhteen sähköiseen komponenttiin (4), joka on upotettu täyte-materiaaliin sähköiselle komponentille (4) tarkoitetussa aukossa (3), joka on muodostettu käyttäen ensimmäistä (16) tai toista (17) rakenteellista apuvälinet-20 tä, jolloin komponenttikalvo (5) peittää ainakin osittain rakenteellisen apuvälineen (16, 17) siltä puolel ta, joka on kauempana väliaikaisesta tasomaisesta kiinnitysvälineestä (2), ja sähköisen komponentin (4) navat (6) ovat poispäin tasomaisesta kiinnitysväli-25 neestä (2). δ CM CM O CM O X X Q_ CM CO CO LO 00 O O CM
FI20085332A 2008-04-18 2008-04-18 Piirilevy ja menetelmä sen valmistamiseksi FI121909B (fi)

Priority Applications (7)

Application Number Priority Date Filing Date Title
FI20085332A FI121909B (fi) 2008-04-18 2008-04-18 Piirilevy ja menetelmä sen valmistamiseksi
PCT/FI2009/050256 WO2009127780A1 (en) 2008-04-18 2009-04-06 Wiring board and method for manufacturing the same
EP09732413.1A EP2274962B1 (en) 2008-04-18 2009-04-06 Wiring board and method for manufacturing the same
JP2011504491A JP5551680B2 (ja) 2008-04-18 2009-04-06 配線板およびその配線板を製造するための方法
CN2009801134848A CN102007825B (zh) 2008-04-18 2009-04-06 一种线路板及其制造方法
US12/420,617 US8286341B2 (en) 2008-04-18 2009-04-08 Method of manufacturing a wiring board
KR1020090033075A KR101260908B1 (ko) 2008-04-18 2009-04-16 배선판 및 이의 제조 방법

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI20085332A FI121909B (fi) 2008-04-18 2008-04-18 Piirilevy ja menetelmä sen valmistamiseksi
FI20085332 2008-04-18

Publications (2)

Publication Number Publication Date
FI20085332A0 FI20085332A0 (fi) 2008-04-18
FI121909B true FI121909B (fi) 2011-05-31

Family

ID=39385957

Family Applications (1)

Application Number Title Priority Date Filing Date
FI20085332A FI121909B (fi) 2008-04-18 2008-04-18 Piirilevy ja menetelmä sen valmistamiseksi

Country Status (7)

Country Link
US (1) US8286341B2 (fi)
EP (1) EP2274962B1 (fi)
JP (1) JP5551680B2 (fi)
KR (1) KR101260908B1 (fi)
CN (1) CN102007825B (fi)
FI (1) FI121909B (fi)
WO (1) WO2009127780A1 (fi)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100796522B1 (ko) * 2006-09-05 2008-01-21 삼성전기주식회사 전자소자 내장형 인쇄회로기판의 제조방법
WO2009145727A1 (en) * 2008-05-28 2009-12-03 Agency For Science, Technology And Research A semiconductor structure and a method of manufacturing a semiconductor structure
DE102009058764A1 (de) 2009-12-15 2011-06-16 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer elektronischen Baugruppe und elektronische Baugruppe
KR101055462B1 (ko) 2010-01-07 2011-08-08 삼성전기주식회사 인쇄회로기판 제조용 캐리어와 그 제조방법 및 이를 이용한 인쇄회로기판의 제조방법
US8735735B2 (en) 2010-07-23 2014-05-27 Ge Embedded Electronics Oy Electronic module with embedded jumper conductor
TWI446497B (zh) * 2010-08-13 2014-07-21 Unimicron Technology Corp 嵌埋被動元件之封裝基板及其製法
KR101417264B1 (ko) * 2012-04-25 2014-07-08 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
TWI463620B (zh) * 2012-08-22 2014-12-01 矽品精密工業股份有限公司 封裝基板之製法
JP2014130856A (ja) * 2012-12-28 2014-07-10 Kyocer Slc Technologies Corp 配線基板の製造方法
DE102013102542A1 (de) * 2013-03-13 2014-09-18 Schweizer Electronic Ag Elektronisches Bauteil und Verfahren zum Herstellen eines elektronischen Bauteils
US9941229B2 (en) 2013-10-31 2018-04-10 Infineon Technologies Ag Device including semiconductor chips and method for producing such device
US9922844B2 (en) 2014-03-12 2018-03-20 Mediatek Inc. Semiconductor package and method for fabricating base for semiconductor package
CN104103527B (zh) * 2014-07-22 2017-10-24 华进半导体封装先导技术研发中心有限公司 一种改进的扇出型方片级半导体芯片封装工艺
CN104103526B (zh) * 2014-07-22 2017-10-24 华进半导体封装先导技术研发中心有限公司 一种改进的扇出型方片级三维半导体芯片封装工艺
CN104103529A (zh) * 2014-07-22 2014-10-15 华进半导体封装先导技术研发中心有限公司 一种扇出型方片级半导体三维芯片封装工艺
CN104103528A (zh) * 2014-07-22 2014-10-15 华进半导体封装先导技术研发中心有限公司 一种扇出型方片级半导体芯片封装工艺
CN107852830A (zh) * 2015-08-11 2018-03-27 株式会社村田制作所 电容器内置基板的制造方法
EP3206229B1 (en) 2016-02-09 2020-10-07 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Methods of manufacturing flexible electronic devices
EP3255665B1 (en) * 2016-06-08 2022-01-12 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Electronic device with component carrier and method for producing it
CN109637981B (zh) * 2018-11-20 2021-10-12 奥特斯科技(重庆)有限公司 制造部件承载件的方法、部件承载件以及半制成产品
CN113498633B (zh) * 2020-01-21 2023-09-15 鹏鼎控股(深圳)股份有限公司 内埋电子元件的电路板及制作方法
CN111315158A (zh) * 2020-03-27 2020-06-19 深圳市景旺电子股份有限公司 线路板制造方法及线路板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3739438A (en) * 1970-02-25 1973-06-19 Union Carbide Corp System for molding electronic components
US3650648A (en) * 1970-02-25 1972-03-21 Union Carbide Corp System for molding electronic components
JPH01248685A (ja) 1988-03-30 1989-10-04 Shin Kobe Electric Mach Co Ltd 片面金属箔張積層板の製造法および片面印刷回路板の製造法
JPH07273424A (ja) * 1994-03-29 1995-10-20 Ibiden Co Ltd 片面プリント配線板の製造方法
KR100302652B1 (ko) 1998-09-11 2001-11-30 구자홍 플렉시블인쇄회로기판의제조방법및그방법으로생산한플렉시블인쇄회로기판
US6838750B2 (en) 2001-07-12 2005-01-04 Custom One Design, Inc. Interconnect circuitry, multichip module, and methods of manufacturing thereof
JP2004335641A (ja) * 2003-05-06 2004-11-25 Canon Inc 半導体素子内蔵基板の製造方法
KR100886292B1 (ko) 2003-09-09 2009-03-04 산요덴키가부시키가이샤 회로 소자를 포함하는 반도체 모듈과 반도체 장치, 그들의 제조 방법 및 표시 장치
JP4541763B2 (ja) 2004-01-19 2010-09-08 新光電気工業株式会社 回路基板の製造方法
JP4575071B2 (ja) 2004-08-02 2010-11-04 新光電気工業株式会社 電子部品内蔵基板の製造方法
JP4334005B2 (ja) 2005-12-07 2009-09-16 新光電気工業株式会社 配線基板の製造方法及び電子部品実装構造体の製造方法
JP2007173727A (ja) * 2005-12-26 2007-07-05 Shinko Electric Ind Co Ltd 配線基板の製造方法
US7353591B2 (en) * 2006-04-18 2008-04-08 Kinsus Interconnect Technology Corp. Method of manufacturing coreless substrate

Also Published As

Publication number Publication date
EP2274962A1 (en) 2011-01-19
US20090260866A1 (en) 2009-10-22
KR20090110790A (ko) 2009-10-22
CN102007825A (zh) 2011-04-06
WO2009127780A1 (en) 2009-10-22
FI20085332A0 (fi) 2008-04-18
EP2274962B1 (en) 2018-07-11
JP2011517858A (ja) 2011-06-16
JP5551680B2 (ja) 2014-07-16
KR101260908B1 (ko) 2013-05-07
EP2274962A4 (en) 2017-06-28
US8286341B2 (en) 2012-10-16
CN102007825B (zh) 2013-05-08

Similar Documents

Publication Publication Date Title
FI121909B (fi) Piirilevy ja menetelmä sen valmistamiseksi
JP6506719B2 (ja) 超小型放熱器を備えたプリント回路基板の製造方法
KR101101603B1 (ko) 전자 모듈 제조 방법
FI119714B (fi) Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
KR100687976B1 (ko) 전자 모듈 및 그의 제조 방법
CN103167727B (zh) 电路板及其制造方法
FI122128B (fi) Menetelmä piirilevyrakenteen valmistamiseksi
FI122216B (fi) Rigid-flex moduuli
FI119215B (fi) Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
US8020292B1 (en) Methods of manufacturing printed circuit boards
FI117812B (fi) Komponentin sisältävän kerroksen valmistaminen
KR20150104033A (ko) 초박형 임베디드 반도체 소자 패키지 및 그 제조 방법
US8052881B2 (en) Method of manufacturing multilayer printed circuit board having buried holes
US20220238481A1 (en) Chip assembling on adhesion layer or dielectric layer, extending beyond chip, on substrate
US9179553B2 (en) Method of manufacturing multilayer wiring board
US20120273933A1 (en) Three-dimensional system-in-a-package
US9769928B2 (en) High efficiency embedding technology
KR20130059356A (ko) 서브어셈블리를 상호연결하기 위한 병렬 처리를 사용하는 인쇄 회로 기판 제조 방법
JP2012044163A (ja) 電気的構成要素を埋め込む方法
CN103824829A (zh) 非焊接掩膜限定的铜焊盘和嵌入式铜焊盘
WO2018096830A1 (ja) 電子部品及びその製造方法
KR20150135946A (ko) 임베디드 코어리스 기판 및 그 제조방법
KR20110130604A (ko) 복수의 소자가 내장된 집적 인쇄회로기판 및 그 제조 방법
CN205356811U (zh) 电子装置
EP3001783A1 (en) Component-embedded substrate and manufacturing method for same

Legal Events

Date Code Title Description
FG Patent granted

Ref document number: 121909

Country of ref document: FI

PC Transfer of assignment of patent

Owner name: GE EMBEDDED ELECTRONICS OY

PC Transfer of assignment of patent

Owner name: IMBERA TEK, LLC