JP3914239B2 - 配線基板および配線基板の製造方法 - Google Patents

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Description

本発明は配線基板および配線基板の製造方法に係り、特には半導体チップを内蔵する配線基板およびその製造方法に関する。
現在、半導体チップなどの半導体装置を用いた電子機器の高性能化が進められており、基板へ半導体チップを実装する場合の高密度化や、また半導体チップを搭載した基板の小型化、省スペース化などが求められている。
このため、半導体チップが埋め込まれた基板、いわゆるチップ内蔵型の配線基板が提案されており、半導体チップを基板に内蔵するための様々な構造が提案されている。このようなチップ内蔵型の配線基板は、半導体チップに接続される配線構造を有し、さらに当該配線基板を他のデバイスや、マザーボードなどと接続可能にする端子接続部が形成されている。
特開２００１−１９６５２５号公報
しかし、チップ内蔵型の配線基板の薄型化、高密度化を実現しようとした場合、配線基板の反りが問題になる場合があった。このような反りに対応するためには、例えばコア基板などの所定の厚さの基板を、半導体チップが埋設された層と積層して反りを抑制する構造とする必要があり、このような積層構造とすると配線基板の薄型化や高密度化が困難となる問題があった。
このように、配線基板の反りを抑制しながら、配線基板の薄型化を実現することは困難であった。
そこで、本発明では上記の問題を解決した、新規で有用な配線基板および当該配線基板の製造方法を提供することを目的としている。
本発明の具体的な課題は、半導体チップを内蔵した配線基板の薄型化を実現し、かつ当該配線基板の反りを抑制することである。
本発明の第１の観点では、上記の課題を、半導体チップが内蔵された配線基板であって、前記半導体チップが埋設される絶縁層と、前記半導体チップの第１の側に形成され、該半導体チップに接続されるとともに第１の端子接続部に接続される第１のパターン配線と、前記半導体チップの第２の側に形成され、該半導体チップに接続されるとともに第２の端子接続部に接続される第２のパターン配線と、前記絶縁層に形成され、前記第１のパターン配線と前記第２のパターン配線を接続するビアプラグと、前記絶縁層に形成される補強構造体と、を有し、前記絶縁層は、前記第１のパターン配線および前記半導体チップを覆う絶縁層と、該絶縁層上に形成される別の絶縁層を含むように構成され、前記補強構造体は、前記第１のパターン配線および前記半導体チップを覆う絶縁層上に設置されるとともに、前記別の絶縁層に埋設されていることを特徴とする配線基板により、解決する。
当該配線基板は、反りが抑制されると共に薄型化が可能な構造を有している。
また、前記補強構造体は、前記半導体チップと同一平面上に形成されると、配線基板の薄型化を実現することが可能である。
また、前記補強構造体は、前記半導体チップを囲むように形成されると、前記配線基板の反りを抑制する効果が良好となる。
また、前記第１の配線パターン、前記第２の配線パターン、および前記ビアプラグは、多層配線構造を構成すると、当該配線構造の高密度化が可能となり、好適である。
また、前記補強構造体は、有機コア材料または金属材料よりなると好適である。
また、本発明の第２の観点では、上記の課題を、半導体チップが内蔵された配線基板の製造方法であって、前記半導体チップに接続される第１のパターン配線と、該第１のパターン配線に接続される第１の端子接続部とを形成する工程と、前記第１のパターン配線上に前記半導体チップを設置する工程と、前記第１のパターン配線と前記半導体チップを覆う絶縁層を形成する工程と、前記絶縁層上に補強構造体を設置する工程と、前記絶縁層上に、前記補強構造体を埋設する別の絶縁層を形成する工程と、前記絶縁層および前記別の絶縁層に、前記第１のパターン配線に接続されるビアプラグを形成する工程と、前記ビアプラグに接続される第２のパターン配線と、該第２のパターン配線に接続される第２の端子接続部を形成する工程と、を有することを特徴とする配線基板の製造方法により、解決する。
当該配線基板の製造方法によれば、半導体チップを内蔵した配線基板の薄型化を実現し、かつ当該配線基板の反りを抑制することが可能となる。
また、前記補強構造体は、前記半導体チップと同一平面上に設置されると、当該配線基板の薄型化が可能となる。
また、前記第１のパターン配線は、コア基板上に形成され、当該コア基板を除去する工程をさらに有すると、当該配線基板の薄型化を実現すると共に、安定に当該配線基板を形成することが可能となり、好適である。
また、前記コア基板は導電性の材料よりなり、前記第１の端子接続部は当該コア基板を電極にした電解メッキにより形成される部分を含むと、当該電解メッキを行う場合の給電が容易になり、好適である。
また、前記半導体チップにはスタッドバンプが設置されており、当該スタッドバンプを介して当該半導体チップが前記第１のパターン配線に電気的に接続されると、当該半導体チップと当該第１のパターン配線の電気的な接続の信頼性を向上させることができる。
また、前記スタッドバンプと前記第１のパターン配線の間には、半田よりなる接続部が形成されていると、当該半導体チップと当該第１のパターン配線の電気的な接続の信頼性を向上させることができる。
本発明によれば、半導体チップを内蔵した配線基板の薄型化を実現し、かつ当該配線基板の反りを抑制することが可能となる。
次に、本発明の実施の形態に関して図面に基づき、以下に説明する。
図１は、本発明の実施例１による配線基板１００を、模式的に示した断面図である。
図１を参照するに、本実施例による配線基板１００の概要は、絶縁層１０３に埋設された半導体チップ１０９と、当該半導体チップ１０９に接続される配線構造とを有している。当該配線構造は、パターン配線１０６，１１７，ビアプラグ１０５，１１６を有している。
さらに、前記配線基板１００は、前記配線構造を介して前記半導体チップ１００に接続された、当該配線基板１００の第１の側に形成された端子接続部１０２、および第１の側の反対側の第２の側に形成された端子接続部１１９とを有している。
従来、このような半導体チップ内蔵型の配線基板を薄型化しようとした場合、例えばコア基板など、配線基板を支持して反りを抑制する構造体と積層される構造とされることがあり、薄型化と反りの抑制を実現することは困難であった。
そこで、本実施例による配線基板１００では、前記半導体チップ１０９が埋設された、前記絶縁層１０３に、当該絶縁層１０３を補強して、反りを防止する補強構造体１１２を埋設している。当該補強構造体１１２を用いることで、前記配線基板１００の反りを抑制するとことが可能となっている。また、上記の構造の場合には、前記配線基板１００の厚さを実質的に増大させることなく、当該配線基板１００の反りを効果的に抑制することが可能となっている。
このため、例えば、前記絶縁層１０３と、当該絶縁層１０３を支持するためのコア基板とを積層させる構造を有する配線基板と比べて、薄型化が可能な構造になっている。
次に、前記配線基板１００の構造の詳細についてみると、例えば前記半導体チップ１００に接続される前記配線構造は、例えば、Ｃｕよりなる、パターン配線１０６，１１７と、ビアプラグ１０５，１１６とを有しており、これらの配線構造が前記半導体チップ１０９に接続される構造になっている。
前記半導体チップ１０９の、例えば図示を省略する電極パッド上には、例えばＡｕよりなるスタッドバンプ１０８が形成され、当該スタッドバンプ１０８は、例えば半田よりなる接続構造１０７を介して、前記パターン配線１０６に電気的に接続されている。前記スタッドバンプ１０８を用いることで、前記半導体チップ１００と前記パターン配線１０６の電気的な接続の信頼性が良好となり、さらに当該スタッドバンプ１０８と前記パターン配線１０６の間に前記接続部１０７が形成されることで、さらに接続の信頼性が良好となっている。
前記パターン配線１０６は、前記ビアプラグ配線１０５と一体的に接続されて形成されており、当該ビアプラグ配線１０５の、前記パターン配線１０６と接続される側の反対側には、例えばＡｕ／Ｎｉのメッキ層よりなる端子接続部１０２が形成されている。当該端子接続部１０２は、その一面が前記絶縁層１０３より露出するように形成されており、前記端子接続部１０２の周囲を覆うように、ソルダーレジスト層１２０が形成されている。また、必要に応じて前記端子接続部１０２上に、ハンダバンプ１２１が形成されていてもよい。
また、前記半導体チップ１００の、前記パターン配線１０６が形成されている側の反対側には、例えば前記絶縁層１０３上に、パターン配線１１７が形成されており、当該パターン配線１１７と当該パターン配線１０６とは、ビアプラグ１１６により接続されている。また、当該ビアプラグ１１６と前記パターン配線１１７は、例えば一体的に形成されている。
また、前記パターン配線１１７上には、例えばＮｉ／Ａｕのメッキ層よりなる端子接続部１０２が形成されており、前記端子接続部１０２の周囲を覆うように、前記絶縁層１０３および当該パターン配線１１７上に、ソルダーレジスト層１１８が形成されている。
例えば、前記絶縁層１０３は、いわゆるビルドアップ基板で用いられるビルドアップ樹脂を用いることが可能であり、例えばエポキシ樹脂や、またはポリイミド樹脂などの、熱硬化性の樹脂材料を用いることが可能である。
また、前記半導体チップ１０９と、前記パターン配線１０６または前記絶縁層１０３の間には、樹脂材料よりなるアンダーフィル層１１０が形成されていると好適である。
また、上記配線基板１００において、例えば、前記ソルダーレジスト層１１８，１２０や、または前記半田バンプ１２１を省略した構造とすることも可能である。
本実施例による配線基板１００では、前記半導体チップ１０９と接続可能な端子接続部が両面に設けられているため、配線基板の両面において、例えば他のデバイスや他の半導体チップ、またはマザーボードなどの接続対象と接続が可能な構造になっている。
また、前記補強構造体１１２は、例えば、前記絶縁層１０３より固い樹脂材料、例えばコア基板などに用いられる有機コア材（プリプレグ材とよばれる場合も有る）や、または、Ｃｕ、Ｎｉ、Ｆｅなどの金属材料、またはこれらの合金材料またはこれらの複合材料など、様々な材料を用いることが可能である。
また、前記補強構造体１１２は、例えば前記半導体チップ１０９と実質的に同一平面上に形成されると、前記絶縁層１０３の厚さを増大させること無く当該補強構造体１１２を埋設することが可能となり、好適である。
本実施例による配線基板１００は、半導体チップの仕様や接続の仕様により、様々な形状、厚さで形成することが可能であるが、その構成の具体的な厚さの一例を以下に示す。
例えば、前記半導体チップ１０９の厚さＤ２を８０μｍとすると、当該半導体チップ１０９の上端面から前記ソルダーレジスト層１１８までの距離Ｄ１は２０μｍ、当該半導体チップ１０９の下端面から前記パターン配線１０６の上端面までの距離Ｄ３は４５μｍである。
また、前記ソルダーレジスト層１１８，１２０の厚さｄ１，ｄ５は、それぞれ３０μｍであり、前記ソルダーレジスト層１２０の上端面から前記パターン配線１０６の下端面までの距離ｄ４は２５μｍ、前記パターン配線１０６の厚さｄ３は１０μｍ、前記パターン配線１０６の上端面から前記ソルダーレジスト層１１８の下端面までの距離ｄ２は、１４５μｍである。
この場合、前記ソルダーバンプ１２１を除くと、配線基板の厚さは、２４０μｍとなる。
また、図２Ａには、図１に示した配線基板１００の平面図を模式的に示す。但し、図２Ａでは、前記半導体チップ１０９と、前記補強構造体１１２以外は、図示を省略している。図２に示すように、前記補強構造体１１２は、例えば前記半導体チップ１０９の周囲を囲むように、当該半導体チップ１０９の周囲に形成されており、このために反りを防止する効果が良好となっている。
また、補強構造体は、上記の例に限定されず、例えば以下に示すように様々に形状を変更することも可能である。
図２Ｂ〜図２Ｃは、図２Ａに示した補強構造体の変形例を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。例えば、補強構造体は、図２Ｂに示す補強構造体１１２Ａのように、配線基板の両端に、互いに対向するように配置したり、また、図２Ｃに示す補強構造体１１２Ｂように、配線基板の角部付近に、互いに対向するように設置することも可能である。このように、補強構造体は、半導体チップの大きさや配線構造の取り回し、または配線基板の仕様に応じて、様々に変形・変更することが可能である。
次に、本発明の一例である、図１に示した配線基板１００を製造する方法の一例を、図３Ａ〜図３Ｏに基づき、手順を追って説明する。
まず、図３Ａに示すように、例えば厚さが２００μｍのＣｕよりなるコア基板１０１を用意する。
次に、図３Ｂに示す工程において、前記コア基板１０１上に、リソグラフィ法によりパターニングされたレジストパターンをマスクにし、前記コア基板１０１を電極にして、電解メッキにより、例えばＡｕ／Ｎｉよりなる端子接続部１０２を形成する。このように、コア基板１０１が導電性の材料で形成されていると、コア基板を電解メッキ時の電極として用いることができる。以降の工程でも電解メッキを行う場合には、必要に応じてコア基板を電極（または電解メッキ時の通電経路）として用いている。当該端子接続部１０２が形成された後、当該レジストパターンが剥離される。
次に、図３Ｃに示す工程において、前記端子接続部１０２を覆うように、例えばエポキシ樹脂などの樹脂材料よるなる絶縁層１０３を、例えばラミネートにより、または塗布により形成し、さらに当該端子接続部が露出するように、たとえばレーザによるビアホール１０３Ａの加工を行う。また、前記ビアホール１０３Ａを形成した後は、必要に応じて、ビアホール１０３Ａ内の残渣を排除し、かつ前記絶縁層１０３の表面の粗化をおこなう、いわゆるデスミア処理を行うと好適である。
次に、図３Ｄに示す工程において、前記絶縁層１０３および前記端子接続部１０２の表面に、例えば、Ｃｕの無電解メッキにより、シード層１０２を形成する。
次に、図３Ｅに示す工程において、リソグラフィ法によりパターニングされたレジストパターンをマスクにして、例えば、Ｃｕの電解メッキにより、前記ビアホール１０３Ａを埋設するようにビアプラグ１０５を形成するとともに、当該ビアプラグ１０５と接続されるパターン配線１０６を、当該ビアプラグ１０５と一体的に形成する。電解メッキを完了した後、レジストパターンを剥離する。
次に、図３Ｆに示す工程において、前記絶縁層１０３上に形成された余剰な前記シード層１０４をエッチングして除去する。次に、前記前記絶縁層１０３上および前記パターン配線１０６上に形成された、リソグラフィ法によりパターニングされたレジストパターンをマスクにして、前記パターン配線１０６上に、電解メッキにより、例えば半田よりなる接続部１０７を形成する。
この場合、前記接続部１０７と前記パターン配線１０６との間に、バリア層としてＮｉ層を形成しておくと好適である。電解メッキが完了後、レジストパターンを剥離する。またこの場合、前記接続部１０７の形成方法は電解メッキに限定されず、例えば粘着性を有する粘着材を塗布した後、半田の微粉末を当該粘着材に吸着させるなどの方法をとってもよい。
次に、図３Ｇに示す工程において、前記パターン配線１０６上に、半導体チップ１０９を設置（マウント）する。この場合、本図では図示を省略する半導体チップ１０９の電極パッド上には、例えばＡｕよりなるスタッドバンプ１０８が設置されており、当該スタッドバンプ１０８と前記接続部１０７が接触するように前記半導体チップ１０９をマウントする。ここで、半田のリフローのために加熱を行い、前記スタッドバンプ１０８と前記接続構造部１０７の電気的な接続の信頼性を向上させている。
また、前記半導体チップ１０９と、前記配線パターン１０６または前記絶縁層１０３の間には、例えば樹脂材料を充填させて、アンダーフィル層１１０を形成すると好適である。
次に、図３Ｈに示す工程において、例えば熱硬化性のエポキシ樹脂またはポリイミド樹脂よりなる絶縁層１１１を、前記絶縁層１０３、前記パターン配線１０６、および前記半導体チップ１０９を覆うように、ラミネートにより形成する。
前記絶縁層１１１は、例えばこの後の工程で設置される補強構造体が、前記パターン配線１０６に接触することで当該補強構造体または前記パターン配線１０６が損傷することを防止している。この場合、前記絶縁層１１１は、例えば２５μｍ程度の膜厚で形成される。
また、前記絶縁層１１１は、特に前記絶縁層１０３と同じ材料により形成された場合には、前記絶縁層１０３と渾然一体となるため、以降の図では前記絶縁層１１１と前記絶縁層１０３は一体の絶縁層であるものとし、当該絶縁層１１１を含めて絶縁層１０３として表示する。
次に、図３Ｉに示す工程において、例えば、厚さが１００μｍであって、有機コア材料（プリプレグ材料）よりなる補強構造体１１２を、前記絶縁層１０３を介して前記パターン配線１０６上に設置（マウント）する。この場合、前記補強構造体１１２は、例えばＣｕやＮｉなどの金属材料よりなるものを用いることも可能であり、また、例えばメッキ法で形成することも可能である。
次に、図３Ｊに示す工程において、前記補強構造体１１２と、前記半導体チップ１０９を覆うように、例えば熱硬化性の、エポキシ樹脂またはポリイミド樹脂よりなる絶縁層１１３を、ラミネートにより形成する。
また、前記絶縁層１１３は、特に前記絶縁層１０３と同じ材料により形成された場合には、前記絶縁層１０３と渾然一体となるため、以降の図では前記絶縁層１１３と前記絶縁層１０３は一体の絶縁層であるものとし、当該絶縁層１１３を含めて絶縁層１０３として表示する。
次に、図３Ｋに示す工程において、前記絶縁層１０３のキュア工程、すなわち当該絶縁層１０３を加熱して熱硬化させる工程を行う。この場合、前記絶縁層１０３には前記補強構造体１１２が埋設されているため、温度変化による前記絶縁層１０３の反りの量が抑制され、良好な平面度を保持することができる。
次に、図３Ｌに示す工程において、例えばレーザにより、前記絶縁層１０３に、前記パターン配線１０６にまで到達するビアヒール１１４を形成し、さらに必要に応じてデスミア処理を行う。次に、前記ビアホール１１４の内壁面を含む前記絶縁層１０３上、および露出した前記パターン配線１０６上に、例えば、Ｃｕの無電解メッキにより、シード層１１５を形成する。
次に、図３Ｍに示す工程において、リソグラフィ法によりパターニングされたレジストパターンをマスクにして、例えば、Ｃｕの電解メッキにより、前記ビアホール１１４を埋設するようにビアプラグ１１６を形成するとともに、当該ビアプラグ１１６と接続されるパターン配線１１７を、当該ビアプラグ１１６と一体的に形成する。電解メッキを完了した後、レジストパターンを剥離し、さらに前記絶縁層１０３上に形成された余剰な前記シード層１１５を、エッチングして除去する。
次に、図３Ｎに示す工程において、前記パターン配線１１７の一部が露出するように、当該パターン配線１１７および前記絶縁層１０３上にソルダーレジスト層１１８を形成し、前記パターン配線１１７が露出した部分に、例えばＮｉ／Ａｕよりなる端子接続部１１９を、無電解メッキにより、形成する。
次に、図３Ｏに示す工程において、例えばＣｕよりなる前記コア基板１０１を、例えばエッチングにより除去する。次に、図１に示すように、ソルダーレジスト層１２０を形成し、必要に応じて半田バンプ１２１を形成し、配線基板１００を形成することができる。
本実施例による製造方法によれば、図３Ｉに示した工程において前記補強構造体１１２が設置され、さらに図３Ｊに示す工程において、前記補強構造体１１２が埋設された前記絶縁層１０３のキュアが実施されている。そのため、以降の工程において、前記絶縁層１０３または配線基板全体の反りの量が抑制される効果を奏する。特に、温度上層、温度降下によるストレスの変化やメッキ、デスミア処理、ラミネート処理の場合などの応力の変化に対して、従来の方法に比べて反りの量が抑制され、平面度が高く、また信頼性にすぐれた配線基板を形成することが可能となる。
さらに、本実施例の場合、所定の製造工程中において、例えばＣｕよるなりコア基板１０１上に前記配線基板１００を形成しているため、製造工程における反りの量が抑制され、さらに当該コア基板１０１は所定の製造工程終了後に除去されるために、配線基板を薄型化することが可能となっている。
また、本発明による配線基板は、上記の場合に限定されず、例えば配線構造、または補強構造体などを様々に変形・変更することも可能である。
例えば図４に、上記配線基板１００の変形例である、配線基板２００を、模式的に示す。
図４を参照するに、本図に示す配線基板２００において、絶縁層２０３，端子接続部２０２，２１９，半導体チップ２０９，スタッドバンプ２０８，接続部２０７，アンダーフィル層２１０，ソルダーレジスト層２１８，２２０、および前記補強構造体２１２は、図１に示した前記配線基板１００の、それぞれ、絶縁層１０３，端子接続部１０２，１１９，半導体チップ１０９，スタッドバンプ１０８，接続部１０７，アンダーフィル層１１０，ソルダーレジスト層１１８，１２０、および前記補強構造体１１２に対応し、同様の構造を有している。
前記配線基板２００の場合、前記半導体チップ２０９に接続される配線構造の層の数が前記配線基板１００に比べて増えている。例えば、前記配線基板１００の場合、前記半導体チップ１０９の下側で１層、上側で１層、あわせて２層配線であったものが、前記配線基板２００の場合、前記半導体チップ２０９の下側で２層、上側で２層、あわせて４層配線となっている。
前記配線基板２００の場合、前記半導体チップが接続されるパターン配線２０６に対して、ビアプラグ２０５，２１６がそれぞれ接続されている。前記ビアプラグ２０５は、パターン配線２２３に、さらに当該パターン配線２２３は、前記端子接続部２０２が形成されたビアプラグ２２２に接続されている。一方、前記ビアプラグ２１６には、パターン配線２１７が接続され、当該パターン配線２１７は、ビアプラグ２２４を介して、前記端子接続部２１９が形成されたパターン配線２２５に接続されている。
このように、配線の層の数は、必要に応じて変更することが可能である。
前記配線基板２００は、半導体チップの仕様や接続の仕様により、様々な形状、厚さで形成することが可能であるが、その構成の具体的な厚さの一例を以下に示す。
例えば、前記半導体チップ２０９の厚さＤ５を８０μｍとすると、当該半導体チップ２０９の上端面から前記パターン配線２１７までの距離Ｄ４は２０μｍ、当該半導体チップ２０９の下端面から前記パターン配線２０６の上端面までの距離Ｄ６は４５μｍである。
また、前記ソルダーレジスト層２１８，２２０の厚さｄ６，ｄ１２は、それぞれ３０μｍであり、前記ソルダーレジスト層２２０の上端面から前記パターン配線２２３の下端面までの距離ｄ１１は２５μｍ、前記パターン配線２２３の下端面から前記パターン配線２０６の下端面までの距離ｄ１０は２５μｍ、前記パターン配線２０６の厚さｄ９は１０μｍ、前記パターン配線２０６の上端面から前記パターン配線２１７の下端面までの距離ｄ８は１４５μｍ、前記パターン配線２１７の下端面から前記ソルダーレジスト層２１８の下端面までの距離ｄ７は、２５μｍである。
この場合、前記配線基板２００の厚さは、ソルダーバンプを除くと２９０μｍである。
また、図５は、上記配線基板１００の別の変形例である、配線基板２００Ａを、模式的に示した図面である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図５を参照するに、本図に示す配線基板２００Ａでは、前記補強構造体２１２に相当する補強構造体２１２Ａの面積が、当該補強構造体２１２より大きく、前記半導体チップ２０９の近傍まで形成されている。
この場合、例えば前記ビアプラグ２１６を形成するための穴部が、前記補強構造体２１２に形成されている。
このように、補強構造体と配線構造は、必要に応じて様々に変形・変更が可能であることは明らかである。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
半導体チップを内蔵した配線基板の薄型化を実現し、かつ当該配線基板の反りを抑制することが可能となる。
実施例１による配線基板を模式的に示した断面図である。 実施例１による補強構造体の設置方法を示す図（その１）である。 実施例１による補強構造体の設置方法を示す図（その２）である。 実施例１による補強構造体の設置方法を示す図（その３）である。 実施例１による配線基板の製造方法を示す図（その１）である。 実施例１による配線基板の製造方法を示す図（その２）である。 実施例１による配線基板の製造方法を示す図（その３）である。 実施例１による配線基板の製造方法を示す図（その４）である。 実施例１による配線基板の製造方法を示す図（その５）である。 実施例１による配線基板の製造方法を示す図（その６）である。 実施例１による配線基板の製造方法を示す図（その７）である。 実施例１による配線基板の製造方法を示す図（その８）である。 実施例１による配線基板の製造方法を示す図（その９）である。 実施例１による配線基板の製造方法を示す図（その１０）である。 実施例１による配線基板の製造方法を示す図（その１１）である。 実施例１による配線基板の製造方法を示す図（その１２）である。 実施例１による配線基板の製造方法を示す図（その１３）である。 実施例１による配線基板の製造方法を示す図（その１４）である。 実施例１による配線基板の製造方法を示す図（その１５）である。 図１に示した配線基板の変形例（その１）である。 図１に示した配線基板の変形例（その２）である。
符号の説明
１００，２００，２００Ａ 配線基板
１０１ コア基板
１０２，１１９，２０２，２１９ 端子接続部
１０３，１１１，１１３，２０３ 絶縁層
１０４，１１５ シード層
１０５，１１６，２０５，２１６，２１７，２２２ ビアプラグ
１０６，１１７，２０６，２１７，２２３，２２５ パターン配線
１０７，２０７ 接続部
１０８，２０８ スタッドバンプ
１０９，２０９ 半導体チップ
１１０，２１０ アンダーフィル
１１４ ビアホール
１１８，１２０，２１８，２２０ ソルダーレジスト層
１２１，２２１ ハンダバンプ

Claims (11)

  1. 半導体チップが内蔵された配線基板であって、
    前記半導体チップが埋設される絶縁層と、
    前記半導体チップの第１の側に形成され、該半導体チップに接続されるとともに第１の端子接続部に接続される第１のパターン配線と、
    前記半導体チップの第２の側に形成され、該半導体チップに接続されるとともに第２の端子接続部に接続される第２のパターン配線と、
    前記絶縁層に形成され、前記第１のパターン配線と前記第２のパターン配線を接続するビアプラグと、
    前記絶縁層に形成される補強構造体と、を有し、
    前記絶縁層は、前記第１のパターン配線および前記半導体チップを覆う絶縁層と、該絶縁層上に形成される別の絶縁層を含むように構成され、
    前記補強構造体は、前記第１のパターン配線および前記半導体チップを覆う絶縁層上に設置されるとともに、前記別の絶縁層に埋設されていることを特徴とする配線基板。
  2. 前記補強構造体は、前記半導体チップと同一平面上に形成されることを特徴とする請求項１記載の配線基板。
  3. 前記補強構造体は、前記半導体チップを囲むように形成されることを特徴とする請求項１または２記載の配線基板。
  4. 前記第１の配線パターン、前記第２の配線パターン、および前記ビアプラグは、多層配線構造を構成することを特徴とする請求項１乃至３のうち、いずれか１項記載の配線基板。
  5. 前記補強構造体は、有機コア材料または金属材料よりなることを特徴とする請求項１乃至４のうち、いずれか１項記載の配線基板。
  6. 半導体チップが内蔵された配線基板の製造方法であって、
    前記半導体チップに接続される第１のパターン配線と、該第１のパターン配線に接続される第１の端子接続部とを形成する工程と、
    前記第１のパターン配線上に前記半導体チップを設置する工程と、
    前記第１のパターン配線と前記半導体チップを覆う絶縁層を形成する工程と、
    前記絶縁層上に補強構造体を設置する工程と、
    前記絶縁層上に、前記補強構造体を埋設する別の絶縁層を形成する工程と、
    前記絶縁層および前記別の絶縁層に、前記第１のパターン配線に接続されるビアプラグを形成する工程と、
    前記ビアプラグに接続される第２のパターン配線と、該第２のパターン配線に接続される第２の端子接続部を形成する工程と、を有することを特徴とする配線基板の製造方法。
  7. 前記補強構造体は、前記半導体チップと同一平面上に設置されることを特徴とする請求項６記載の配線基板の製造方法。
  8. 前記第１のパターン配線は、コア基板上に形成され、当該コア基板を除去する工程をさらに有することを特徴とする請求項６または７記載の配線基板の製造方法。
  9. 前記コア基板は導電性の材料よりなり、前記第１の端子接続部は当該コア基板を電極にした電解メッキにより形成される部分を含むことを特徴とする請求項８記載の配線基板の製造方法。
  10. 前記半導体チップにはスタッドバンプが設置されており、当該スタッドバンプを介して当該半導体チップが前記第１のパターン配線に電気的に接続されることを特徴とする請求項６乃至９のうち、いずれか１項記載の配線基板の製造方法。
  11. 前記スタッドバンプと前記第１のパターン配線の間には、半田よりなる接続部が形成されていることを特徴とする請求項１０記載の配線基板の製造方法。
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