JP2001015638A - Icパッケージの基板 - Google Patents

Icパッケージの基板

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JP2001015638A
JP2001015638A JP11186063A JP18606399A JP2001015638A JP 2001015638 A JP2001015638 A JP 2001015638A JP 11186063 A JP11186063 A JP 11186063A JP 18606399 A JP18606399 A JP 18606399A JP 2001015638 A JP2001015638 A JP 2001015638A
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JP
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package
chip
metal layer
mounting position
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JP11186063A
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English (en)
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Shuichi Sawamoto
修一 澤本
Katsuki Nakaniwa
克樹 中庭
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Mitsumi Electric Co Ltd
Original Assignee
Mitsumi Electric Co Ltd
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

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  • Structure Of Printed Boards (AREA)

Abstract

(57)【要約】 【課題】 従来のチップサイズパッケージ(CSP),
ボールグリッドアレイ(BGA)などのICパッケージ
では、厚みが0.2mmを下回るような基板は組立中の
反りが大きくなり、ライン中での搬送などに支障が有っ
た。 【解決手段】 ICパッケージの基板1の周囲に、IC
チップ搭載位置2を囲むようにメタル層3を形成してな
る。基板1としては、ガラスエポキシ、紙エポキシ、B
T(ビスマレイドトリアジンモノマー)レジン、ポリイ
ミドフィルム等を使用でき、厚みを0.2mm以下にで
きる。メタル層3は、Cu、Ni、Au、Pd等であ
り、メッキ及び貼付けにより形成する。単層でも、多層
でもかまわない。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、薄型化可能で、か
つ反りが抑制されるICパッケージの基板に関する。
【0002】
【従来の技術】近年、ICパッケージ全体の小型化に伴
い、外部端子をパッケージの底面に配列し、パッケージ
を限りなくICチップのサイズに近づけるチップサイズ
パッケージ(CSP),ボールグリッドアレイ(BG
A)が検討されている。BGAは端子間ピッチが0.8mm
以上のもので、CSPは0.8mmより小さいものである。
図4には、ICチップ搭載位置51が示された基板50
の平面図(A)と、ICチップ搭載位置51にICチッ
プ52が搭載された状態での断面図(B)を示す。IC
チップ52は樹脂パッケージ53で封止されている。
【0003】
【発明が解決しようとする課題】ところで、従来のチッ
プサイズパッケージ(CSP),ボールグリッドアレイ
(BGA)などのパッケージでは、ガラスエポキシ、紙
エポキシ、BT(ビスマレイドトリアジンモノマー)レ
ジン、ポリイミドフィルム等様々な基板を利用するが、
基板厚みが0.2mmを下回るような場合には組立中の
反りが大きくなり、ライン中での搬送などに支障が有る
ので、一般的には使用されていなかった。
【0004】本発明は、上記実情に鑑みてなされたもの
であり、薄型化が図られても、厚みの反りを抑制し、搬
送などに支障をきたさないICパッケージの基板の提供
を目的とする。
【0005】
【課題を解決するための手段】本発明に係るICパッケ
ージの基板は、ICチップを所定の位置に搭載するため
のICパッケージの基板において、上記ICチップの搭
載位置の周囲にメタル層を形成してなる。このため、上
記基板は薄型化されてもメタル層により反りが抑えられ
【0006】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図1〜図3に本発明の
具体例を示す。
【0007】先ず、図1には、ICパッケージの基板1
の周囲に、ICチップ搭載位置2を囲むようにメタル層
3を形成した具体例を示す。図1の(a)はICパッケ
ージの基板1の平面図であり、図1の(b)はICチッ
プ搭載位置2にICチップ4を搭載し、樹脂パッケージ
7で封止した状態における図1の(a)のAA’での断
面図である。
【0008】基板1としては、ガラスエポキシ、紙エポ
キシ、BT(ビスマレイドトリアジンモノマー)レジ
ン、ポリイミドフィルム等を使用でき、厚みを0.2m
m以下にできる。メタル層3は、Cu、Ni、Au、P
d等であり、メッキ及び貼付けにより形成する。単層で
も、多層でもかまわない。
【0009】ICチップ4は基板1にダイボンディング
され、ICチップ4の上部電極は基板1の表面パターン
にボンディングワイヤ5で接続されている。したがっ
て、ICチップ4の上部電極は基板1の下面に印刷形成
された金属膜6と接続される。ICチップ4は上述した
ように樹脂パッケージ7で封止されている。
【0010】このように、図1に示した具体例によれ
ば、基板1の周囲にIC搭載位置2を囲むようにメタル
層3を形成しているので、基板1の厚みを0.2mm以
下としても、組み立て中の反りを抑制することができ、
ラインでの搬送に支障を生じさせない。
【0011】次、図2には、ICパッケージの基板1の
周囲に、ICチップ搭載位置2を囲むように2重にメタ
ル層3a,3bを形成した具体例を示す。図2の(a)
はICパッケージの基板1の平面図であり、図2の
(b)はICチップ搭載位置2にICチップ4を搭載
し、樹脂パッケージ7で封止した状態における図2の
(a)のAA’での断面図である。
【0012】基板1の材質、メタル層3a,3bの材質
及び厚さは上記図1の具体例と同様である。またICチ
ップ4の上部電極、その他の接続に関しても上記具体例
と同様である。
【0013】したがって、この図2に示した具体例によ
っても、基板1の周囲にIC搭載位置2を囲むように2
重にメタル層3a,3bを形成しているので、基板1の
反りを抑制することができ、ラインでの搬送に支障を生
じさせない。
【0014】次に、図3には、ICパッケージの基板1
上に、ICチップ搭載位置2を囲むように十文字状にメ
タル層3を形成した具体例を示す。図3の(a)はIC
パッケージの基板1の平面図であり、図3の(b)はI
Cチップ搭載位置2にICチップ4を搭載し、樹脂パッ
ケージ7で封止した状態における図3の(a)のAA’
での断面図である。
【0015】基板1の材質、メタル層3a,3bの材質
及び厚さは上記図1の具体例と同様である。またICチ
ップ4の上部電極、その他の接続に関しても上記具体例
と同様である。
【0016】したがって、この図3に示した具体例によ
っても、基板1上のIC搭載位置2を囲むように十文字
状にメタル層3を形成しているので、基板1の反りを抑
制することができ、ラインでの搬送に支障を生じさせな
い。
【0017】なお、本発明は、上記図1〜図3に記載の
具体例にのみ適用を限定されるのではなく、周囲に配置
するメタル層の材質としてはCu、Ni、Au、Pd等
が一般的であるが、その他全てのメタルでも可能であ
る。さらにメタル層は、基板の片面だけではなく、両面
に形成してもよい。またさらにその形状は1重、2重、
或いは十文字のみに限定されるのではなく、他の形状で
もよい。
【0018】
【発明の効果】本発明によれば、薄型化を図りながら
も、組み立て中の反りを抑制し、搬送などに支障をきた
さないICパッケージの基板を提供できる。
【図面の簡単な説明】
【図1】本発明の第1の具体例の平面図及び断面図であ
る。
【図2】本発明の第2の具体例の平面図及び断面図であ
る。
【図3】本発明の第3の具体例の平面図及び断面図であ
る。
【図4】従来のICパッケージの基板の平面図及び断面
図である。
【符号の説明】
1 基板 2 ICチップ搭載位置 3 メタル層 4 ICチップ

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 ICチップを所定の位置に搭載するため
    のICパッケージの基板において、 上記ICチップの搭載位置の周囲にメタル層を形成して
    なることを特徴とするICパッケージの基板。
  2. 【請求項2】 上記メタル層を上記基板の片面又は両面
    に形成することを特徴とする請求項1記載のICパッケ
    ージの基板。
  3. 【請求項3】 上記メタル層をメッキにより形成するこ
    とを特徴とする請求項1記載のICパッケージの基板。
JP11186063A 1999-06-30 1999-06-30 Icパッケージの基板 Pending JP2001015638A (ja)

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