JP2001015646A - Icパッケージの基板 - Google Patents
Icパッケージの基板Info
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- resin
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 従来のチップサイズパッケージ(CSP),
ボールグリッドアレイ(BGA)などのICパッケージ
では、厚みが0.2mmを下回るような基板は組立中の
反りが大きくなり、ライン中での搬送などに支障が有っ
た。 【解決手段】 ICパッケージの基板1の周囲に、IC
チップ搭載位置2を囲むように保持枠3を基板1と同材
料で形成してなる。基板1としては、ガラスエポキシ、
紙エポキシ、BT(ビスマレイドトリアジンモノマー)
レジン、ポリイミドフィルム等を使用でき、厚みを0.
2mm以下にできる。保持枠3は樹脂封止工程でスペー
サとして使うことができる。
ボールグリッドアレイ(BGA)などのICパッケージ
では、厚みが0.2mmを下回るような基板は組立中の
反りが大きくなり、ライン中での搬送などに支障が有っ
た。 【解決手段】 ICパッケージの基板1の周囲に、IC
チップ搭載位置2を囲むように保持枠3を基板1と同材
料で形成してなる。基板1としては、ガラスエポキシ、
紙エポキシ、BT(ビスマレイドトリアジンモノマー)
レジン、ポリイミドフィルム等を使用でき、厚みを0.
2mm以下にできる。保持枠3は樹脂封止工程でスペー
サとして使うことができる。
Description
【0001】
【発明の属する技術分野】本発明は、薄型化可能で、か
つ反りが抑制されるICパッケージの基板に関する。
つ反りが抑制されるICパッケージの基板に関する。
【0002】
【従来の技術】近年、ICパッケージ全体の小型化に伴
い、外部端子をパッケージの底面に配列し、パッケージ
を限りなくICチップのサイズに近づけるチップサイズ
パッケージ(CSP),ボールグリッドアレイ(BG
A)が検討されている。BGAは端子間ピッチが0.8mm
以上のもので、CSPは0.8mmより小さいものである。
図6には、ICチップ搭載位置51が示された基板50
の平面図(A)と、ICチップ搭載位置51にICチッ
プ52が搭載された状態での断面図(B)を示す。IC
チップ52は樹脂53で封止されている。
い、外部端子をパッケージの底面に配列し、パッケージ
を限りなくICチップのサイズに近づけるチップサイズ
パッケージ(CSP),ボールグリッドアレイ(BG
A)が検討されている。BGAは端子間ピッチが0.8mm
以上のもので、CSPは0.8mmより小さいものである。
図6には、ICチップ搭載位置51が示された基板50
の平面図(A)と、ICチップ搭載位置51にICチッ
プ52が搭載された状態での断面図(B)を示す。IC
チップ52は樹脂53で封止されている。
【0003】
【発明が解決しようとする課題】ところで、従来のチッ
プサイズパッケージ(CSP),ボールグリッドアレイ
(BGA)などのパッケージでは、ガラスエポキシ、紙
エポキシ、BT(ビスマレイドトリアジンモノマー)レ
ジン、ポリイミドフィルム等様々な基板を利用するが、
基板厚みが0.2mmを下回るような場合には組立中の
反りが大きくなり、ライン中での搬送などに支障が有っ
た。
プサイズパッケージ(CSP),ボールグリッドアレイ
(BGA)などのパッケージでは、ガラスエポキシ、紙
エポキシ、BT(ビスマレイドトリアジンモノマー)レ
ジン、ポリイミドフィルム等様々な基板を利用するが、
基板厚みが0.2mmを下回るような場合には組立中の
反りが大きくなり、ライン中での搬送などに支障が有っ
た。
【0004】本発明は、上記実情に鑑みてなされたもの
であり、薄型化が図られても、厚みの反りを抑制し、搬
送などに支障をきたさないICパッケージの基板の提供
を目的とする。
であり、薄型化が図られても、厚みの反りを抑制し、搬
送などに支障をきたさないICパッケージの基板の提供
を目的とする。
【0005】
【課題を解決するための手段】本発明に係るICパッケ
ージの基板は、ICチップを所定の位置に搭載するため
のICパッケージの基板において、上記ICチップの搭
載位置の周囲に保持枠を形成してなる。このため、上記
基板は薄型化されても保持枠により反りが抑えられる
ージの基板は、ICチップを所定の位置に搭載するため
のICパッケージの基板において、上記ICチップの搭
載位置の周囲に保持枠を形成してなる。このため、上記
基板は薄型化されても保持枠により反りが抑えられる
【0006】
【発明の実施の形態】以下、本発明の実施の形態につい
て図1〜図5を参照しながら説明する。
て図1〜図5を参照しながら説明する。
【0007】先ず、図1には、ICパッケージの基板1
の周囲に、ICチップ搭載位置2を囲むように保持枠3
を形成した具体例を示す。図1の(a)はICパッケー
ジの基板1の平面図であり、図1の(b)はICチップ
搭載位置2にICチップ4を搭載し、樹脂7で封止した
状態における図1の(a)のAA’での断面図である。
の周囲に、ICチップ搭載位置2を囲むように保持枠3
を形成した具体例を示す。図1の(a)はICパッケー
ジの基板1の平面図であり、図1の(b)はICチップ
搭載位置2にICチップ4を搭載し、樹脂7で封止した
状態における図1の(a)のAA’での断面図である。
【0008】基板1としては、ガラスエポキシ、紙エポ
キシ、BT(ビスマレイドトリアジンモノマー)レジ
ン、ポリイミドフィルム等を使用でき、厚みを0.2m
m以下にできる。保持枠3は、図2に示すように、基板
1に同種の材料によって形成する。
キシ、BT(ビスマレイドトリアジンモノマー)レジ
ン、ポリイミドフィルム等を使用でき、厚みを0.2m
m以下にできる。保持枠3は、図2に示すように、基板
1に同種の材料によって形成する。
【0009】このため、基板1の反りを小さくでき、I
C単体の反りも抑えられるため、外形寸法のバラツキを
小さくできる。また、基板実装時の信頼性も向上する。
C単体の反りも抑えられるため、外形寸法のバラツキを
小さくできる。また、基板実装時の信頼性も向上する。
【0010】また、この保持枠3は樹脂7の封止工程
(ポッティング、真空印刷等)において、樹脂7を所望
の領域にのみ確実に充填するためのスペーサとして使用
できる。図3及び図4において、保持枠3の上に、保持
枠3の内側、すなわち樹脂7を塗布する所望の領域と同
じ大きさの開口を設けたマスク9を被せ、スキージ9を
矢印Rの方向に移動して、開口部に樹脂7を充填する。
このとき、基板1には保持枠3が同種の材料を重ねて付
加されているので、樹脂7を確実に密閉した状態で充填
でき、樹脂もれを防ぐことができる。また、マスク9自
体にスペーサを形成する必要がない。
(ポッティング、真空印刷等)において、樹脂7を所望
の領域にのみ確実に充填するためのスペーサとして使用
できる。図3及び図4において、保持枠3の上に、保持
枠3の内側、すなわち樹脂7を塗布する所望の領域と同
じ大きさの開口を設けたマスク9を被せ、スキージ9を
矢印Rの方向に移動して、開口部に樹脂7を充填する。
このとき、基板1には保持枠3が同種の材料を重ねて付
加されているので、樹脂7を確実に密閉した状態で充填
でき、樹脂もれを防ぐことができる。また、マスク9自
体にスペーサを形成する必要がない。
【0011】また、保持枠3は基板1と同材料であるの
で、パッケージダイシング工程において同時に切削でき
る。つまり、図5に示すように、破線で示すダイシング
位置を切削するときに、保持枠3も一緒に切削すること
ができる。
で、パッケージダイシング工程において同時に切削でき
る。つまり、図5に示すように、破線で示すダイシング
位置を切削するときに、保持枠3も一緒に切削すること
ができる。
【0012】
【発明の効果】本発明によれば、薄型化を図りながら
も、組み立て中の反りを抑制し、搬送などに支障をきた
さないICパッケージの基板を提供できる。また、基板
反りが小さいのでIC単体の反りも抑えられる。また、
外形寸法のバラツキも小さくできる。また、基板実装時
の信頼性も向上する。また、樹脂の封止工程において樹
脂もれを防ぐためのスペーサとして使うことができる。
も、組み立て中の反りを抑制し、搬送などに支障をきた
さないICパッケージの基板を提供できる。また、基板
反りが小さいのでIC単体の反りも抑えられる。また、
外形寸法のバラツキも小さくできる。また、基板実装時
の信頼性も向上する。また、樹脂の封止工程において樹
脂もれを防ぐためのスペーサとして使うことができる。
【図1】本発明の第1の具体例の平面図及び断面図であ
る。
る。
【図2】保持枠と基板との外観を示す図である。
【図3】保持枠をスペーサとして用いる樹脂封止工程を
示す図である。
示す図である。
【図4】上記図3に示した樹脂封止工程を示す断面図で
ある。
ある。
【図5】ダイシング工程を示す図である。
【図6】従来のICパッケージの基板の平面図及び断面
図である。
図である。
1 基板 2 ICチップ搭載位置 3 保持枠 4 ICチップ
Claims (3)
- 【請求項1】 ICチップを所定の位置に搭載するため
のICパッケージの基板において、 上記ICチップの搭載位置の周囲に保持枠を形成してな
ることを特徴とするICパッケージの基板。 - 【請求項2】 上記保持枠を上記基板と同材料で形成し
てなることを特徴とする請求項1記載のICパッケージ
の基板。 - 【請求項3】 上記保持枠を樹脂封止工程のスペーサと
して用いることを特徴とする請求項1記載のICパッケ
ージの基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11186064A JP2001015646A (ja) | 1999-06-30 | 1999-06-30 | Icパッケージの基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11186064A JP2001015646A (ja) | 1999-06-30 | 1999-06-30 | Icパッケージの基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001015646A true JP2001015646A (ja) | 2001-01-19 |
Family
ID=16181769
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11186064A Pending JP2001015646A (ja) | 1999-06-30 | 1999-06-30 | Icパッケージの基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001015646A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007320222A (ja) * | 2006-06-02 | 2007-12-13 | Apic Yamada Corp | 樹脂モールド装置 |
US10847473B2 (en) | 2017-10-24 | 2020-11-24 | Samsung Electronics Co., Ltd. | Printed circuit boards with anti-warping molding portions and related semiconductor packages and methods of fabricating |
-
1999
- 1999-06-30 JP JP11186064A patent/JP2001015646A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007320222A (ja) * | 2006-06-02 | 2007-12-13 | Apic Yamada Corp | 樹脂モールド装置 |
US10847473B2 (en) | 2017-10-24 | 2020-11-24 | Samsung Electronics Co., Ltd. | Printed circuit boards with anti-warping molding portions and related semiconductor packages and methods of fabricating |
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