JPH05175278A - 半導体装置 - Google Patents
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- JPH05175278A JPH05175278A JP33825091A JP33825091A JPH05175278A JP H05175278 A JPH05175278 A JP H05175278A JP 33825091 A JP33825091 A JP 33825091A JP 33825091 A JP33825091 A JP 33825091A JP H05175278 A JPH05175278 A JP H05175278A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
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Abstract
(57)【要約】
【目的】 半導体チップと回路基板との熱膨脹率の差に
起因する接続部の破壊を防止することができ、熱ストレ
スに強いフェースダウン実装された半導体装置を提供す
ること。 【構成】 主面に配線が設けられたガラスエポキシ等の
配線基板１１と、この配線基板１１の主面に半田バンプ
１３を介してフェースダウンで接続された半導体チップ
１２とを備えた半導体装置において、バンプ接続部分の
内側の中心付近において配線基板１１に貫通孔１１ａを
形成し、且つ半導体チップ１２をシリコーン系の樹脂１
４により封止したことを特徴とする。
起因する接続部の破壊を防止することができ、熱ストレ
スに強いフェースダウン実装された半導体装置を提供す
ること。 【構成】 主面に配線が設けられたガラスエポキシ等の
配線基板１１と、この配線基板１１の主面に半田バンプ
１３を介してフェースダウンで接続された半導体チップ
１２とを備えた半導体装置において、バンプ接続部分の
内側の中心付近において配線基板１１に貫通孔１１ａを
形成し、且つ半導体チップ１２をシリコーン系の樹脂１
４により封止したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、基板と半導体チップと
がフェースダウン、特にフリップチップ方式で接続され
た半導体装置に関する。
がフェースダウン、特にフリップチップ方式で接続され
た半導体装置に関する。
【０００２】
【従来の技術】近年の半導体集積回路技術の発達によ
り、電子機器の小型化，薄型化，高性能化が進んでい
る。これに伴い、回路基板上に半導体チップを高密度に
実装する方法が必要となってきている。このような要求
を満たす実装方法として、フリップチップ方式，ビーム
リード方式，テープキャリア方式等が注目されている。
これらの中で、フリップチップ方式は他の方式のものよ
り小型化，薄型化に適しているので、特に期待されてい
る。
り、電子機器の小型化，薄型化，高性能化が進んでい
る。これに伴い、回路基板上に半導体チップを高密度に
実装する方法が必要となってきている。このような要求
を満たす実装方法として、フリップチップ方式，ビーム
リード方式，テープキャリア方式等が注目されている。
これらの中で、フリップチップ方式は他の方式のものよ
り小型化，薄型化に適しているので、特に期待されてい
る。
【０００３】図６は、フリップチップ方式で実装された
従来の半導体装置の概略構成を示す断面図である。この
装置では、半導体チップ２のパッド上（図示せず）にバ
ンプ３と呼ばれる半田やニッケル等の金属からなる突起
状の電極を形成し、バンプ３と回路基板１の電極接続部
との位置を合わせてマウントした後、半導体チップ２と
回路基板１をリフロー接続するのが一般的である。そし
て最後に、半導体チップ２と回路基板１との熱膨張率の
違いから生じる応力がバンプ３に集中するのを防止する
ために、半導体チップ２と回路基板１との隙間に樹脂４
が含浸されるように、半導体チップ２を樹脂４で覆う。
従来の半導体装置の概略構成を示す断面図である。この
装置では、半導体チップ２のパッド上（図示せず）にバ
ンプ３と呼ばれる半田やニッケル等の金属からなる突起
状の電極を形成し、バンプ３と回路基板１の電極接続部
との位置を合わせてマウントした後、半導体チップ２と
回路基板１をリフロー接続するのが一般的である。そし
て最後に、半導体チップ２と回路基板１との熱膨張率の
違いから生じる応力がバンプ３に集中するのを防止する
ために、半導体チップ２と回路基板１との隙間に樹脂４
が含浸されるように、半導体チップ２を樹脂４で覆う。
【０００４】しかしながら、この種の装置にあっては次
のような問題があった。即ち、半導体チップ２と回路基
板１との熱膨張率の差が大きいと、上記の方法だけでバ
ンプ３に応力が集中するのを防ぐのは難しく、バンプの
破壊による不良が発生する。このため、半導体チップ２
と熱膨張率の差が比較的小さい回路基板１を選んで使用
している例が多く、ガラスエポキシ等の低コストで一般
的な回路基板は使用できないのが現状である。
のような問題があった。即ち、半導体チップ２と回路基
板１との熱膨張率の差が大きいと、上記の方法だけでバ
ンプ３に応力が集中するのを防ぐのは難しく、バンプの
破壊による不良が発生する。このため、半導体チップ２
と熱膨張率の差が比較的小さい回路基板１を選んで使用
している例が多く、ガラスエポキシ等の低コストで一般
的な回路基板は使用できないのが現状である。
【０００５】また、今後は半導体チップ２は益々大面積
化，微細配線化するものと予想される。半導体チップ２
が大面積化すれば、熱膨脹率の差によって半導体チップ
２と回路基板１との間に生じる歪みは大きくなり、微細
配線化が進めば、応力に耐え得るだけの体積を持ったバ
ンプ３を作ることは困難になる。以上のような理由か
ら、今後は樹脂４だけで半導体チップ２と回路基板１と
の熱膨張率の差から生じる不良を抑えることは益々困難
になることが予想される。
化，微細配線化するものと予想される。半導体チップ２
が大面積化すれば、熱膨脹率の差によって半導体チップ
２と回路基板１との間に生じる歪みは大きくなり、微細
配線化が進めば、応力に耐え得るだけの体積を持ったバ
ンプ３を作ることは困難になる。以上のような理由か
ら、今後は樹脂４だけで半導体チップ２と回路基板１と
の熱膨張率の差から生じる不良を抑えることは益々困難
になることが予想される。
【０００６】ここで、半導体チップ２と回路基板１との
熱膨張率の差による応力発生のメカニズムを説明してお
く。図７に、半導体チップ接続前の回路基板１の平面図
を示す。図中の点線で囲まれた部分が、回路基板１にお
ける半導体チップ２の接続部である。この回路基板１の
温度が上昇すると、熱膨張によって歪みが生じる。中心
線を基準として一軸方向だけの歪みの方向と大きさを表
わすと、図７の矢印のようになる。
熱膨張率の差による応力発生のメカニズムを説明してお
く。図７に、半導体チップ接続前の回路基板１の平面図
を示す。図中の点線で囲まれた部分が、回路基板１にお
ける半導体チップ２の接続部である。この回路基板１の
温度が上昇すると、熱膨張によって歪みが生じる。中心
線を基準として一軸方向だけの歪みの方向と大きさを表
わすと、図７の矢印のようになる。
【０００７】図８は、半導体チップ２を接続した回路基
板１の平面図である。温度が上昇すると、熱膨張によっ
て半導体チップ２と回路基板１の双方とも歪もうとする
が、一般に半導体チップ２の方が回路基板１よりも熱膨
張率が小さいため、結果として全体の歪みはこれに拘束
され図８に示す矢印のようになる。そして、この歪みが
抑えられたことによって半導体チップ２の接続部、即ち
バンプ３に応力が生じる。
板１の平面図である。温度が上昇すると、熱膨張によっ
て半導体チップ２と回路基板１の双方とも歪もうとする
が、一般に半導体チップ２の方が回路基板１よりも熱膨
張率が小さいため、結果として全体の歪みはこれに拘束
され図８に示す矢印のようになる。そして、この歪みが
抑えられたことによって半導体チップ２の接続部、即ち
バンプ３に応力が生じる。
【０００８】同様に、図６に示した矢印もバンプ接続部
分の歪みを表わしている。歪みは図に示したように半導
体チップ２の中心から外側に向かって起こるが、半導体
チップ２がこれを拘束しているため応力が生じる。従っ
て、バンプ接続部分が半導体チップ面に一様に分布して
いる場合には、中心から距離の離れたバンプほど大きな
応力が掛り、バンプが破壊して不良が発生しやすい。
分の歪みを表わしている。歪みは図に示したように半導
体チップ２の中心から外側に向かって起こるが、半導体
チップ２がこれを拘束しているため応力が生じる。従っ
て、バンプ接続部分が半導体チップ面に一様に分布して
いる場合には、中心から距離の離れたバンプほど大きな
応力が掛り、バンプが破壊して不良が発生しやすい。
【０００９】
【発明が解決しようとする課題】このように、従来のフ
ェースダウン実装された半導体装置においては、半導体
チップと回路基板との熱膨張率の差によって、これらの
接続部分（一般にはバンプ部分）に応力が発生し、この
応力によって接続不良が起こるという問題点があった。
ェースダウン実装された半導体装置においては、半導体
チップと回路基板との熱膨張率の差によって、これらの
接続部分（一般にはバンプ部分）に応力が発生し、この
応力によって接続不良が起こるという問題点があった。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、半導体チップと回路基
板との熱膨脹率の差に起因する接続部の破壊を防止する
ことができ、熱ストレスに強いフェースダウン実装され
た半導体装置を提供することにある。
ので、その目的とするところは、半導体チップと回路基
板との熱膨脹率の差に起因する接続部の破壊を防止する
ことができ、熱ストレスに強いフェースダウン実装され
た半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明の骨子は、回路基
板の構造を工夫することにより、半導体チップと回路基
板との接続部に加わる応力を低減することにある。
板の構造を工夫することにより、半導体チップと回路基
板との接続部に加わる応力を低減することにある。
【００１２】即ち本発明は、主面に配線が設けられた基
板と、この基板の主面にフェースダウンで接続された半
導体チップとを備えた半導体装置において、基板の厚み
を、半導体チップの搭載部分で他の部分よりも薄くした
ことを特徴とする。
板と、この基板の主面にフェースダウンで接続された半
導体チップとを備えた半導体装置において、基板の厚み
を、半導体チップの搭載部分で他の部分よりも薄くした
ことを特徴とする。
【００１３】また、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 基板と半導体チップとをバンプにより接続し、バン
プ接続部以外の部分において基板に貫通孔を形成するこ
と。 (2) 基板と半導体チップとをバンプにより接続し、バン
プ接続部分の内側の中心付近において基板に貫通孔を形
成すること。 (3) 基板と半導体チップとをバンプにより接続し、バン
プ接続部分の内側において基板の裏面（チップ搭載面と
反対側の面）に凹部を形成すること。
は、次のものがあげられる。 (1) 基板と半導体チップとをバンプにより接続し、バン
プ接続部以外の部分において基板に貫通孔を形成するこ
と。 (2) 基板と半導体チップとをバンプにより接続し、バン
プ接続部分の内側の中心付近において基板に貫通孔を形
成すること。 (3) 基板と半導体チップとをバンプにより接続し、バン
プ接続部分の内側において基板の裏面（チップ搭載面と
反対側の面）に凹部を形成すること。
【００１４】
【作用】本発明の半導体装置では、回路基板の半導体チ
ップ搭載部分に貫通孔や凹部を設けて該部分の基板厚み
を他の部分よりも薄くしているので、チップ搭載部分で
は歪みが小さくなり、また歪もうとする力も弱くなる。
このため、半導体チップを接続することによって容易に
その歪みは拘束され、バンプ等の接続部分に大きな内部
応力が蓄積することもない。従って、温度上昇による信
頼性の低下を未然に防止できる。
ップ搭載部分に貫通孔や凹部を設けて該部分の基板厚み
を他の部分よりも薄くしているので、チップ搭載部分で
は歪みが小さくなり、また歪もうとする力も弱くなる。
このため、半導体チップを接続することによって容易に
その歪みは拘束され、バンプ等の接続部分に大きな内部
応力が蓄積することもない。従って、温度上昇による信
頼性の低下を未然に防止できる。
【００１５】また、回路基板のチップ搭載部分に貫通孔
を形成した場合、封止樹脂を基板の裏面から含浸させる
ことができるため、半導体チップと回路基板との隙間に
泡が発生することを妨げるほか、作業性の改善にもつな
がる。
を形成した場合、封止樹脂を基板の裏面から含浸させる
ことができるため、半導体チップと回路基板との隙間に
泡が発生することを妨げるほか、作業性の改善にもつな
がる。
【００１６】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１７】図１は、本発明の第１の実施例に係わるフ
ェースダウン実装された半導体装置の概略構成を示す断
面図である。図中１１は主面に配線（図示せず）を形成
した回路基板であり、この基板１１には半田バンプ１３
を介して半導体チップ１２がフリップチップ接続されて
いる。そして、半導体チップ１２と回路基板１１との隙
間及び半導体チップ１２の裏面はシリコーン系の樹脂１
４により封止されている。
ェースダウン実装された半導体装置の概略構成を示す断
面図である。図中１１は主面に配線（図示せず）を形成
した回路基板であり、この基板１１には半田バンプ１３
を介して半導体チップ１２がフリップチップ接続されて
いる。そして、半導体チップ１２と回路基板１１との隙
間及び半導体チップ１２の裏面はシリコーン系の樹脂１
４により封止されている。
【００１８】ここまでの基本構成は従来装置と同様であ
るが、本実施例ではこれに加え、回路基板１１のチップ
搭載部分に貫通孔１１ａを形成している。具体的には、
回路基板１１は厚さ１．１ｍｍのガラスエポキシ製で、
半導体チップ１２の搭載部分には直径が約５ｍｍφの貫
通孔１１ａが設けられている。ここで用いた半導体チッ
プ１２は、８ｍｍ角の大きさで周囲にバンプ接続部を有
している。そして、回路基板１１上の貫通孔１１ａはバ
ンプ接続部を避けて、その内側に設けられている。
るが、本実施例ではこれに加え、回路基板１１のチップ
搭載部分に貫通孔１１ａを形成している。具体的には、
回路基板１１は厚さ１．１ｍｍのガラスエポキシ製で、
半導体チップ１２の搭載部分には直径が約５ｍｍφの貫
通孔１１ａが設けられている。ここで用いた半導体チッ
プ１２は、８ｍｍ角の大きさで周囲にバンプ接続部を有
している。そして、回路基板１１上の貫通孔１１ａはバ
ンプ接続部を避けて、その内側に設けられている。
【００１９】図２は、半導体チップ接続前の回路基板１
１の状態を示す平面図である。この回路基板１１の温度
が上昇すると、熱膨張によって歪みが生じる。図７と同
様に中心線を基準として一軸方向だけの歪みの方向と大
きさを表わすと、歪みは矢印のようになる。即ち、貫通
孔１１ａ内では温度上昇によって膨脹するものが無いた
め、その付近では回路基板１１を押し広げるだけの力が
発生せず、歪みは他の部分よりも小さくなる。
１の状態を示す平面図である。この回路基板１１の温度
が上昇すると、熱膨張によって歪みが生じる。図７と同
様に中心線を基準として一軸方向だけの歪みの方向と大
きさを表わすと、歪みは矢印のようになる。即ち、貫通
孔１１ａ内では温度上昇によって膨脹するものが無いた
め、その付近では回路基板１１を押し広げるだけの力が
発生せず、歪みは他の部分よりも小さくなる。
【００２０】図３は、半導体チップ接続後の回路基板１
１の状態を示す平面図である。この回路基板１１の温度
が上昇すると、熱膨脹によって回路基板１１は膨脹しよ
うとするが、より熱膨脹率の小さい半導体チップ１２に
よって拘束される。従って、基板１１の歪みは図３の矢
印のようになり、チップ付近では殆ど歪みが起こらな
い。しかし、もともと貫通孔１１ａの作用によって回路
基板１１の歪もうとする量も力も小さいため、半導体チ
ップ１２の接続部であるバンプ１３に掛かる応力は小さ
くなり、これによりバンプ１３の破壊が無くなって不良
の発生を抑えることができる。
１の状態を示す平面図である。この回路基板１１の温度
が上昇すると、熱膨脹によって回路基板１１は膨脹しよ
うとするが、より熱膨脹率の小さい半導体チップ１２に
よって拘束される。従って、基板１１の歪みは図３の矢
印のようになり、チップ付近では殆ど歪みが起こらな
い。しかし、もともと貫通孔１１ａの作用によって回路
基板１１の歪もうとする量も力も小さいため、半導体チ
ップ１２の接続部であるバンプ１３に掛かる応力は小さ
くなり、これによりバンプ１３の破壊が無くなって不良
の発生を抑えることができる。
【００２１】また、半導体チップ１２を回路基板１１に
接続した後、封止用樹脂１４を充填するが、図１に示す
ように貫通孔１１ａの半導体チップ１２と反対側の開口
から充填することによって、半導体チップ１２と回路基
板１１との隙間に気泡を残こすこともなく、良好な樹脂
充填が容易に可能となる（図２と図３には樹脂を図示せ
ず）。
接続した後、封止用樹脂１４を充填するが、図１に示す
ように貫通孔１１ａの半導体チップ１２と反対側の開口
から充填することによって、半導体チップ１２と回路基
板１１との隙間に気泡を残こすこともなく、良好な樹脂
充填が容易に可能となる（図２と図３には樹脂を図示せ
ず）。
【００２２】このように本実施例によれば、回路基板１
１のチップ接続部分において、バンプ１３の内側の中心
付近に貫通孔１１ａを設けることにより、半導体チップ
１２と配線基板１１との熱膨脹差に起因してバンプ１３
に加わる応力を低減することができ、バンプ１３の破壊
を未然に防止することが可能となる。しかも、回路基板
１１の裏面から封止樹脂１４を充填することにより、気
泡の発生も未然に防止することができる。従って、熱ス
トレスに強い信頼性の高い半導体装置を実現することが
可能となる。また、半導体チップ１２と回路基板１１と
の熱膨脹率差をさほど考慮する必要がなくなることか
ら、回路基板１１としてガラスエポシキ等の低コストで
一般的な基板を使用できるので、製造コストの低減をは
かり得る利点もある。
１のチップ接続部分において、バンプ１３の内側の中心
付近に貫通孔１１ａを設けることにより、半導体チップ
１２と配線基板１１との熱膨脹差に起因してバンプ１３
に加わる応力を低減することができ、バンプ１３の破壊
を未然に防止することが可能となる。しかも、回路基板
１１の裏面から封止樹脂１４を充填することにより、気
泡の発生も未然に防止することができる。従って、熱ス
トレスに強い信頼性の高い半導体装置を実現することが
可能となる。また、半導体チップ１２と回路基板１１と
の熱膨脹率差をさほど考慮する必要がなくなることか
ら、回路基板１１としてガラスエポシキ等の低コストで
一般的な基板を使用できるので、製造コストの低減をは
かり得る利点もある。
【００２３】図４は、本発明の第２の実施例に係わるフ
ェースダウン実装された半導体装置の概略構成を示す断
面図である。なお、図１と同一部分には同一符号を付し
て、その詳しい説明は省略する。
ェースダウン実装された半導体装置の概略構成を示す断
面図である。なお、図１と同一部分には同一符号を付し
て、その詳しい説明は省略する。
【００２４】この実施例では、回路基板１１の半導体チ
ップ搭載部分に貫通孔１１ａを設ける代わりに、凹部１
１ｂを設けている。即ち、回路基板１１のチップ搭載面
と反対側の面に凹部１１ｂを設け、回路基板１１の厚さ
が１．１ｍｍであるのに対して半導体チップ搭載部分の
厚さを約０．４ｍｍとしている。貫通孔の場合に比較す
ると効果はやや小さくなるが、半導体チップ搭載部分の
中心付近でガラスエポキシの体積が小さくなっている分
だけ熱膨張によって発生する力が小さくなり、バンプ１
３への応力集中を抑えられる。また、この実施例の場合
には回路基板１１の半導体チップ側での配線が貫通孔の
場合に比べて容易である利点がある。なお、図４では凹
部を基板の裏面（チップ搭載面と反対側の面）に形成し
たが、基板の表面（チップ搭載面）に設けることもでき
る。
ップ搭載部分に貫通孔１１ａを設ける代わりに、凹部１
１ｂを設けている。即ち、回路基板１１のチップ搭載面
と反対側の面に凹部１１ｂを設け、回路基板１１の厚さ
が１．１ｍｍであるのに対して半導体チップ搭載部分の
厚さを約０．４ｍｍとしている。貫通孔の場合に比較す
ると効果はやや小さくなるが、半導体チップ搭載部分の
中心付近でガラスエポキシの体積が小さくなっている分
だけ熱膨張によって発生する力が小さくなり、バンプ１
３への応力集中を抑えられる。また、この実施例の場合
には回路基板１１の半導体チップ側での配線が貫通孔の
場合に比べて容易である利点がある。なお、図４では凹
部を基板の裏面（チップ搭載面と反対側の面）に形成し
たが、基板の表面（チップ搭載面）に設けることもでき
る。
【００２５】図５は、本発明の第３の実施例に係わるフ
ェースダウン実装された半導体装置の概略構成を示す断
面図である。なお、図１と同一部分には同一符号を付し
て、その詳しい説明は省略する。
ェースダウン実装された半導体装置の概略構成を示す断
面図である。なお、図１と同一部分には同一符号を付し
て、その詳しい説明は省略する。
【００２６】これまでの実施例では１つの半導体チップ
１２に対して１つの貫通孔１１ａ若しくは１箇所の厚さ
の薄い部分（凹部）１１ｂを用いてきたが、この実施例
では１つの半導体チップ１２に対して複数の小さな貫通
孔１１ａを用いている。この方法は半導体チップ１２の
バンプ接続部分がその周囲だけでなく、全面にあるよう
な場合に有効である。図では貫通孔１１ａの場合のみを
示したが、凹部１１ｂが複数あるもの、また貫通孔１１
ａと凹部１１ｂの両方が混在するものでも同様である。
１２に対して１つの貫通孔１１ａ若しくは１箇所の厚さ
の薄い部分（凹部）１１ｂを用いてきたが、この実施例
では１つの半導体チップ１２に対して複数の小さな貫通
孔１１ａを用いている。この方法は半導体チップ１２の
バンプ接続部分がその周囲だけでなく、全面にあるよう
な場合に有効である。図では貫通孔１１ａの場合のみを
示したが、凹部１１ｂが複数あるもの、また貫通孔１１
ａと凹部１１ｂの両方が混在するものでも同様である。
【００２７】なお、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。例えば、基板材料はガ
ラスエポキシに限定されるものではなく、一般に配線基
板として用いられる各種の材料を用いることができる。
また、貫通孔や凹部の大きさ等は、仕様に応じて適宜定
めればよい。
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。例えば、基板材料はガ
ラスエポキシに限定されるものではなく、一般に配線基
板として用いられる各種の材料を用いることができる。
また、貫通孔や凹部の大きさ等は、仕様に応じて適宜定
めればよい。
【００２８】
【発明の効果】以上詳述したように本発明によれば、配
線基板の半導体チップとのフェース武運接続部分に貫通
孔や凹部を設けることにより、チップ周辺の基板の歪み
を抑えることができ、バンプ等の接続部への応力集中を
防ぎ、熱ストレス耐性を改善でき、信頼性の高い半導体
装置を実現することが可能となる。
線基板の半導体チップとのフェース武運接続部分に貫通
孔や凹部を設けることにより、チップ周辺の基板の歪み
を抑えることができ、バンプ等の接続部への応力集中を
防ぎ、熱ストレス耐性を改善でき、信頼性の高い半導体
装置を実現することが可能となる。
【図１】本発明の第１の実施例に係わる半導体装置の概
略構成を示す断面図、
略構成を示す断面図、
【図２】第１の実施例における配線基板のチップ接続前
の状態を示す平面図、
の状態を示す平面図、
【図３】第１の実施例における配線基板のチップ接続後
の状態を示す平面図、
の状態を示す平面図、
【図４】本発明の第２の実施例に係わる半導体装置の概
略構成を示す断面図、
略構成を示す断面図、
【図５】本発明の第３の実施例に係わる半導体装置の概
略構成を示す断面図、
略構成を示す断面図、
【図６】従来のフリップチップ実装された半導体装置の
概略構成を示す断面図、
概略構成を示す断面図、
【図７】従来装置における配線基板のチップ接続前の状
態を示す平面図、
態を示す平面図、
【図８】従来装置における配線基板のチップ接続後の状
態を示す平面図。
態を示す平面図。
１１…配線基板、 １１ａ…貫通孔、 １１ｂ…凹部、 １２…半導体チップ、 １３…半田バンプ、 １４…封止樹脂。
Claims (2)
- 【請求項１】主面に配線が設けられた基板と、この基板
の主面にフェースダウンで接続された半導体チップとを
具備した半導体装置において、 前記基板の厚みが半導体チップの搭載部分で他の部分よ
りも薄くなっていることを特徴とする半導体装置。 - 【請求項２】前記基板と半導体チップとはバンプにより
接続されており、バンプ接続部分の内側において基板に
貫通孔又は凹部が形成されていることを特徴とする請求
項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33825091A JPH05175278A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33825091A JPH05175278A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175278A true JPH05175278A (ja) | 1993-07-13 |
Family
ID=18316346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33825091A Pending JPH05175278A (ja) | 1991-12-20 | 1991-12-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175278A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773896A (en) * | 1996-02-19 | 1998-06-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having offsetchips |
-
1991
- 1991-12-20 JP JP33825091A patent/JPH05175278A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773896A (en) * | 1996-02-19 | 1998-06-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having offsetchips |
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