KR102386468B1 - 감광성 라미네이트를 이용한 반도체 패키지 및 그 제조방법 - Google Patents

감광성 라미네이트를 이용한 반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR102386468B1
KR102386468B1 KR1020190054963A KR20190054963A KR102386468B1 KR 102386468 B1 KR102386468 B1 KR 102386468B1 KR 1020190054963 A KR1020190054963 A KR 1020190054963A KR 20190054963 A KR20190054963 A KR 20190054963A KR 102386468 B1 KR102386468 B1 KR 102386468B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
photosensitive laminate
laminate layer
layer
photosensitive
Prior art date
Application number
KR1020190054963A
Other languages
English (en)
Other versions
KR20200129891A (ko
Inventor
육종민
Original Assignee
한국전자기술연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자기술연구원 filed Critical 한국전자기술연구원
Priority to KR1020190054963A priority Critical patent/KR102386468B1/ko
Publication of KR20200129891A publication Critical patent/KR20200129891A/ko
Application granted granted Critical
Publication of KR102386468B1 publication Critical patent/KR102386468B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16—Coating processes; Apparatus therefor
    • G03F7/161—Coating processes; Apparatus therefor using a previously coated surface, e.g. by stamping or by transfer lamination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

본 발명의 일실시예는, 일면에 회로영역이 형성된 반도체 칩, 및 상기 반도체 칩의 일면을 커버하도록 라미네이트 공정으로 형성되는 감광성 라미네이트층을 포함하고, 상기 감광성 라미네이트층은 상기 반도체 칩의 회로영역 상에 형성된 상기 감광성 라미네이트층의 일부가 제거되어 형성되는 오픈영역을 포함하는 감광성 라미네이트를 이용한 반도체 패키지 및 그 제조방법을 제공하며, 반도체 칩을 패키징한 상태에서 반도체 칩의 회로영역 상부가 노출되므로 반도체 칩의 전기적 특성의 왜곡이 발생하지 않는 이점이 있다.

Description

감광성 라미네이트를 이용한 반도체 패키지 및 그 제조방법{Semiconductor package using photodefinable laminate and method of manufacturing the same}
본 발명은 감광성 라미네이트를 이용한 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지(Semiconductor package)는 내장되는 반도체 칩(IC)를 보호하기 위하여 반도체 칩의 상부, 하부, 측면을 몰딩(Molding) 또는 절연물질(Insulator)을 이용하여 덮는 구조를 갖는다. 저전력 및 저주파수 영역에서 동작하는 반도체 칩을 패키징함에 있어서 이러한 구조의 반도체 패키지가 일반적으로 사용되고 있다. 그러나, 고전력 또는 고주파수 영역에서 동작하는 반도체 칩을 패키징함에 있어서 반도체 칩의 활성면(Active face)에 몰딩 또는 절연물질이 형성되는 경우, 반도체 칩의 전기적 특성이 왜곡되거나 고전력에 의한 발열로 반도체 패키지가 타버리는 문제들이 발생할 수 있다.
현재 반도체 칩을 패키징하는 공정으로 유기 라미네이트(Organic laminate) 공정이 널리 활용되고 있다. 유기 라미네이트층을 가공하기 위하여 레이저(Laser) 가공이 이용되고 있으나, 레이저의 특성에 의해 비아홀(Via hole)보다 상대적으로 넓은 영역을 가공하기는 적합하지 않다.
KR 10-1624855 B1
본 발명의 일실시예에 따른 목적은, 고전력 또는 고주파수 영역에서 동작하는 반도체 칩의 전기적 특성을 왜곡하지 않는 반도체 패키지 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지는, 일면에 회로영역이 형성된 반도체 칩, 및 상기 반도체 칩의 일면을 커버하도록 라미네이트 공정으로 형성되는 감광성 라미네이트층을 포함하고, 상기 감광성 라미네이트층은 상기 반도체 칩의 회로영역 상에 형성된 상기 감광성 라미네이트층의 일부가 제거되어 형성되는 오픈영역을 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지는, 상기 반도체 칩을 수용하는 적어도 하나의 수용부가 형성된 몸체부를 더 포함하며, 상기 감광성 라미네이트층은 상기 반도체 칩의 일면을 커버하고, 상기 반도체 칩과 상기 몸체부를 고정하도록 상기 반도체 칩과 상기 수용부 사이에 충진되도록 형성될 수 있다.
또한, 상기 반도체 칩은 상기 일면에 전기신호가 입출력되는 전극패드를 더 포함하며, 상기 감광성 라미네이트층은 상기 전극패드를 노출시키는 비아를 더 포함하고, 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지는, 상기 비아를 통해 상기 전극패드와 연결되어 전기신호를 전달하도록 상기 라미네이트층 상에 형성되는 전극패드, 및 상기 전극패드를 덮도록 상기 감광성 라미네이트층 상에 형성되는 보호층을 더 포함할 수 있다.
또한, 상기 몸체부는 실리콘 기판, 몰딩, 금속 기판 중에서 어느 하나를 포함할 수 있다.
본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지 제조방법은, 감광성 라미네이트 재질로 라미네이트 공정을 이용하여 회로영역이 형성된 반도체 칩의 일면을 덮도록 감광성 라미네이트층을 형성하는 라미네이트 단계, 및 상기 반도체 칩의 회로영역 상부에 형성된 상기 감광성 라미네이트층의 일부를 제거하여 오픈영역을 형성하는 가공단계를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지 제조방법은, 상기 라미네이트 단계 이전에, 적어도 하나의 수용부가 형성된 몸체부를 준비하는 준비단계, 및 상기 수용부 내에 상기 반도체 칩을 배치하는 실장단계를 더 포함하고, 상기 라미네이트 단계는 상기 반도체 칩의 일면을 커버하고 상기 반도체 칩과 상기 몸체부를 고정하도록 상기 반도체 칩과 상기 수용부 사이에 충진되도록 감광성 라미네이트층을 형성할 수 있다.
또한, 상기 가공단계는 상기 반도체 칩의 일면에 형성된 전극패드 상에 형성된 상기 감광성 라미네이트층의 일부를 제거하여 상기 전극패드를 노출시키는 비아를 더 형성할 수 있다.
또한, 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지 제조방법은, 상기 반도체 칩의 전극패드에 연결되어 전기신호를 전달하는 전극패턴을 상기 감광성 라미네이트층 상에 형성하는 전극패턴 형성단계, 및 상기 전극패턴을 덮도록 상기 감광성 라미네이트층 상에 보호층을 형성하는 보호층 형성단계를 더 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 일실시예에 따르면, 반도체 칩을 패키징한 상태에서 반도체 칩의 회로영역 상부가 노출되므로 반도체 칩의 전기적 특성의 왜곡이 없는 반도체 패키지 및 그 제조방법을 제공할 수 있다.
본 발명의 일실시예에 따르면, 감광성 라미네이트 재질을 이용하여 라미네이트 공정으로 반도체 칩을 커버하는 감광성 라미네이트층을 형성함에 따라, 노광, 현상 공정을 이용하여 감광성 라미네이트층의 정해진 영역을 세밀하고 편리하게 제거할 수 있다.
도 1은 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지를 나타낸 사시도이다.
도 2는 도 1의 A-A'에 따른 단면도이다.
도 3은 본 발명의 일실시예에 따른 반도체 칩을 나타낸 사시도이다.
도 4는 반도체 칩의 상부에 절연층이 형성되는 경우 전기적 특성이 왜곡되는 정도를 나타내는 그래프이다.
도 5는 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지에 적용가능한 몸체부를 나타내는 도면이다.
도 6 내지 도 10은 본 발명의 일실시에에 따른 감광성 라미네이트를 이용한 반도체 패키지 제조방법의 각 단계를 나타내는 도면이다.
본 발명의 일실시예의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명의 일실시예를 설명함에 있어서, 본 발명의 일실시예의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여, 본 발명의 일실시예를 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100)를 나타낸 사시도이고, 도 2는 도 1의 A-A'에 따른 단면도이며, 도 3은 본 발명의 일실시예에 따른 반도체 칩(110)을 나타낸 사시도이다.
도 1, 도 2 및 도 3에 도시된 바와 같이, 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100)는, 일면에 회로영역(CA)이 형성된 반도체 칩(110), 및 반도체 칩(110)의 일면을 커버하도록 라미네이트 공정으로 형성되는 감광성 라미네이트층(130)을 포함하고, 감광성 라미네이트층(130)은 반도체 칩(110)의 회로영역(CA) 상에 형성된 감광성 라미네이트층(130)의 일부가 제거되어 형성되는 오픈영역(131)을 포함할 수 있다.
반도체 칩(110)은 고전력 또는 고주파수 영역에서 동작하는 소자일 수 있다. 도 3에 도시된 바와 같이, 반도체 칩(110)의 일면에는 회로영역(CA) 및 전극패드(111)가 형성될 수 있다. 회로영역(CA)은 반도체 칩(110)의 기능을 수행하는 내부 배선, 저항, 캐패시터, 인덕터, 다이오드, 트랜지스터 등이 형성된 부분을 말한다. 전극패드(111)는 반도체 칩(110)에 형성되어 전기신호를 입출력한다. 반도체 칩(110)에서 회로영역(CA)과 전극패드(111)는 일반적으로 동일한 일면에 형성되며, 회로영역(CA)과 전극패드(111)가 형성되어 있는 일면을 활성면(110a)(Active face)라고 할 수 있다. 본 명세서에서는 반도체 칩(110)의 활성면(110a)의 반대 면을 후면(110b)이라고 하고, 활성면(110a)과 후면(110b)을 연결하는 면을 측면(110c)이라고 부르기로 한다.
다시 도 1 및 도 2를 참조하면, 감광성 라미네이트층(130)은 반도체 칩(110)에서 회로영역(CA)이 형성된 일면을 커버하도록 형성될 수 있다. 감광성 라미네이트층(130)은 감광성 라미네이트(Photodefinable laminate) 재질로 형성된다. 감광성 라미네이트(Photodefinable laminate) 재질은 노광/현상 공정을 이용하여 미세 패턴을 형성할 수 있어서 웨이퍼 레벨 공정에 적합하다. 감광성 라미네이트층(130)은 라미네이트 공정으로 형성된다. 감광성 라미네이트층(130)은 반도체 칩(110)의 회로영역(CA) 상에 형성된 감광성 라미네이트층(130)의 일부가 제거되어 형성되는 오픈영역(131)을 포함할 수 있다.
오픈영역(131)은 감광성 라미네이트층(130)이 제거된 공간을 말한다. 오픈영역(131)은 노광공정 및 현상공정을 이용하여 감광성 라미네이트층(130)의 정해진 영역을 제거하는 방식으로 형성될 수 있다. 오픈영역(131)은 반도체 칩(110)의 회로영역(CA) 상부에 형성될 수 있다. 다시 말하면, 오픈영역(131)은 반도체 칩(110)의 기능을 수행하는 회로가 형성된 영역의 상부에 형성될 수 있다.
일반적으로 반도체 칩(110)을 설계함에 있어서, 반도체 칩(110)이 공기중에 있을 때를 기준으로 전기적 특성을 설계하게 된다. 따라서 반도체 칩(110)의 기능을 수행하는 회로영역(CA) 상에 다양한 재질의 절연층이 형성되면, 공기와 절연층의 유전율 차이에 의해 회로영역(CA)이 동작하는 환경이 바뀌게 되어 반도체 칩(110)의 전기적 특성이 왜곡된다.
도 4는 반도체 칩(110)의 상부에 절연층이 형성되는 경우 전기적 특성이 왜곡되는 정도를 나타내는 그래프이다. 도 4는 G-CPW 전송선로 구조에서 상부에 40㎛ 두께의 절연층(Ajinomoto Build-up Film, ABF)이 형성된 경우와 절연층이 없는 경우에 전송선로의 s-parameter 특성을 나타낸 그래프이다. 50Ω 기준으로 설계된 전송선로 상에 절연층이 형성되면, S11 특성이 약 10dB 이상 나빠지고, 이로 인해 S21 특성이 0.1~0.2dB 이상 나빠진 것을 볼 수 있다. 도 4는 전송선로의 길이가 비교적 짧고, 50 Ω 설계가 양호하게 구현된 단순 전송 선로의 경우에 전기적 특성의 저하를 예시적으로 나타낸다. 실제 고주파수 영역(20GHz 이상)에서 반사손실(S11)이 15~20dB인 경우가 다수인 것을 감안하면, 반도체 칩의 회로영역 상에 절연층이 형성될 경우 전기적 특성이 훨씬 더 크게 나빠질 수 있음을 예상할 수 있다. 또한, 동일 길이로 설계된 전송선로의 공진 주파수가 이동한 점을 고려하면, 고주파수 영역에서는 전송선로의 길이를 이용하는 (stub type) distributed matching 회로가 주로 활용되는데, 이로 인한 회로의 설계 주파수가 크게 변화될 가능성이 있음을 간접적으로 확인할 수 있다.
이러한 전기적 특성의 왜곡은 반도체 칩(110)의 성능 저하의 원인이 되며, 특히 고주파수 영역에서 동작하는 반도체 칩(110)일수록 전기적 특성의 왜곡이 크다. 또한, 고전력 영역에서 동작하는 반도체 칩(110)인 경우 회로영역(CA)에서 생성되는 열에 의하여 절연층이 타버리는 문제가 발생할 수 있다.
본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100)는, 반도체 칩(110)의 회로영역(CA) 상부에 형성되는 감광성 라미네이트층(130)의 일부를 제거하여 오픈영역(131)을 형성함에 따라, 반도체 칩(110)이 고전력 또는 고주파수 영역에서 동작하더라도 전기적 특성의 왜곡이 발생하지 않고 방열이 원활한 효과가 있다.
다시 도 1 및 도 2를 참조하면, 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100)는, 반도체 칩(110)을 수용하는 적어도 하나의 수용부(121)가 형성된 몸체부(120)를 더 포함하며, 감광성 라미네이트층(130)은 반도체 칩(110)의 일면을 커버하고, 반도체 칩(110)과 몸체부(120)를 고정하도록 반도체 칩(110)과 상기 수용부(121) 사이에 충진되도록 형성될 수 있다. 반도체 칩(110)과 수용부(121) 사이의 공간은 도 7에 도시된 바와 같이 유격(G)이라고 부를 수 있다.
몸체부(120)는 반도체 칩(110)을 수용하고 반도체 패키지의 각 구성들을 지지한다. 몸체부(120)는 실리콘 기판, 금속 기판, 몰딩 등의 다양한 구조들 중의 어느 하나를 포함할 수 있다. 도 2에 도시된 바와 같이, 몸체부(120)는 반도체 칩(110)이 실장될 수 있는 수용부(121)가 형성된 실리콘 기판일 수 있다. 이때, 수용부(121)는 실리콘 기판의 상면에 형성되는 홈 형상일 수 있다.
도 5는 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100)에 적용가능한 몸체부(120)를 나타내는 도면이다.
도 5의 (a)에 도시된 바와 같이, 본 발명의 일실시예에 따른 몸체부(120)는 반도체 칩(110)이 실장될 수 있는 수용부(121)가 형성된 금속 기판일 수 있다. 이때, 수용부(121)는 금속 기판의 상면과 하면을 관통하는 홀 형상일 수 있다. 수용부(121)가 홀 형상인 경우 몸체부(120)의 하면과 반도체 칩(110)의 하면에 열전도도가 높은 재질의 히트싱크(150)가 더 형성될 수 있다.
도 5의 (b)에 도시된 바와 같이, 본 발명의 일실시예에 따른 몸체부(120)는 반도체 칩(110)의 후면(110b)을 커버하는 몰딩일 수 있다. 몰딩은 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC) 재질로 형성될 수 있다. 몸체부(120)를 몰딩으로 형성하는 경우, 반도체 칩(110)의 후면(110b)과 측면(110c)을 커버하도록 몰딩을 형성한 다음, 몰딩의 상면과 반도체 칩(110)의 상면을 커버하도록 감광성 라미네이트층(130)을 형성하는 단계를 수행할 수 있다. 몸체부(120)는 본 명세서에서 설명한 내용에 한정되지 않고 다양한 재질 및 구조로 형성될 수 있다.
다시 도 1 및 도 2를 참조하면, 본 발명의 일실시예에 따른 감광성 라미네이트층(130)은 반도체 칩(110)과 몸체부(120) 사이에 존재하는 유격(G)에도 충진될 수 있다. 감광성 라미네이트층(130)은 라미네이트 공정을 통해 형성되므로 반도체 칩(110)과 몸체부(120) 사이, 즉 반도체 칩(110)과 수용부(121) 사이의 공간에 충진될 수 있다. 감광성 라미네이트층(130)은 반도체 칩(110)과 몸체부(120) 사이를 채움에 따라 반도체 칩(110)과 몸체부(120)를 고정할 수 있다.
일반적인 유기 라미네이트 재질은 반도체 칩(110)과 몸체부(120) 사이를 채울 수 있더라도 반도체 칩(110)의 회로영역(CA) 상부에 오픈영역(131)을 형성하기 어렵다. 일반적인 유기 라미네이트 재질의 라미네이트층의 일부를 제거하려면 레이저를 이용하는 방법이 사용가능하지만 비아(132)홀과 같은 작은 영역이 아니라 반도체 칩(110)의 회로영역(CA) 넓이와 같이 상대적으로 넓은 면적의 라미네이트층을 제거하기는 적합하지 않다. 한편, Spin coating 방식의 감광성을 갖는 포토레지스트재질은 반도체 칩(110)과 몸체부(120) 사이의 공간에 충진되기 어려운 문제가 있다.
본 발명은 감광성 라미네이트 재질로 라미네이션 공정을 통해 감광성 라미네이션층을 형성하므로, 반도체 칩(110)의 회로영역(CA) 상부에 노광 및 현상 공정을 이용하여 오픈영역(131)을 형성하기 용이하고, 반도체 칩(110)과 몸체부(120) 사이의 공간을 충진하여 고정하는 기능을 수행할 수 있다.
본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100)에서, 반도체 칩(110)은 일면에 전기신호가 입출력되는 전극패드(111)를 더 포함하며, 감광성 라미네이트층(130)은 전극패드(111)를 노출시키는 비아(132)를 더 포함할 수 있다. 또한, 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100)는 비아(132)를 통해 전극패드(111)와 연결되어 전기신호를 전달하도록 라미네이트층 상에 형성되는 전극패드(111), 및 전극패드(111)를 덮도록 감광성 라미네이트층(130) 상에 형성되는 보호층(142)을 더 포함할 수 있다.
감광성 라미네이트층(130)은 반도체 칩(110)의 전극패드(111)에 대응하는 위치에 비아(132)가 형성될 수 있다. 비아(132)는 감광성 라미네이트층(130)에 형성되는 홀 형상이며, 감광성 라미네이트층(130) 상에 형성되는 전극패턴(141)이 전극패드(111)에 연결되는 경로를 제공한다. 비아(132)는 전극패드(111)마다 형성될 수 있다. 보호층(142)은 전극패턴(141)과 감광성 라미네이트층(130)을 커버하여 보호한다. 보호층(142) 및 전극패턴(141)은 오픈영역(131)의 내측에 형성되지 않는다. 따라서 반도체 칩(110)의 회로영역(CA)의 상부는 오픈영역(131)에 의해 공기중에 노출되는 구조가 된다. 보호층(142)에는 전극패턴(141)의 일부 영역을 노출하는 커넥트홀(143)이 형성될 수 있다. 커넥트홀(143)을 통하여 외부 회로와 전극패턴(141)이 연결될 수 있다. 반도체 칩(110)과 외부 회로 사이에서 전기신호를 전달하는 기능을 수행하는 점에서 전극패턴(141), 보호층(142) 및 커넥트홀(143) 등을 포괄하여 배선층이라고 부를 수 있다.
도 6 내지 도 10은 본 발명의 일실시에에 따른 감광성 라미네이트를 이용한 반도체 패키지(100) 제조방법의 각 단계를 나타내는 도면이다. 도 6 내지 도 10은 몸체부(120)가 실리콘 기판인 경우를 예시적으로 도시하였다.
본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100) 제조방법은, 적어도 하나의 수용부(121)가 형성된 몸체부(120)를 준비하는 준비단계(S10), 수용부(121) 내에 일면에 회로영역(CA)이 형성된 반도체 칩(110)을 배치하는 실장단계(S20), 감광성 라미네이트 재질로 라미네이트 공정을 이용하여 회로영역(CA)이 형성된 반도체 칩(110)의 일면을 덮도록 감광성 라미네이트층(130)을 형성하는 라미네이트 단계(S30), 및 반도체 칩(110)의 회로영역(CA) 상부에 형성된 감광성 라미네이트층(130)의 일부를 제거하여 오픈영역(131)을 형성하는 가공단계(S40)를 포함할 수 있다.
준비단계(S10)에서, 몸체부(120)에 적어도 하나의 수용부(121)를 형성할 수 있다. 몸체부(120)가 실리콘 기판, 금속 기판, 몰딩 중에서 어느 하나인 경우 각 재료에 적합한 공정을 이용하여 수용부(121)를 형성할 수 있다. 습식 또는 건식 식각이나, 레이저 드릴링 등의 방법을 이용하여 홀 형상 또는 홈 형상의 수용부(121)를 형성할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 준비단계(S10)에서, 실리콘 기판의 상면 가운데에 반도체 칩(110)의 넓이와 높이에 적합한 크기의 홈 형상의 수용부(121)를 형성할 수 있다. 반도체 패키지에 하나 이상의 반도체 칩(110)을 실장하기 위하여 하나 이상의 수용부(121)가 몸체부(120)에 형성될 수 있다.
실장단계(S20)에서, 몸체부(120)에 형성된 수용부(121)에 반도체 칩(110)을 배치한다. 도 7에 도시된 바와 같이, 반도체 칩(110)의 회로영역(CA)이 형성된 일면이 몸체부(120)의 상면을 향하도록 페이스업(face up) 방식으로 실장할 수 있다. 반도체 칩(110)이 수용부(121)에 실장되면 반도체 칩(110)의 측면(110c)과 몸체부(120) 사이에 유격(G)이 생성될 수 있다. 유격(G)은 반도체 칩(110)보다 수용부(121)를 넓게 형성함에 따라 발생할 수 있다.
라미네이트 단계(S30)에서, 도 8에 도시된 바와 같이, 반도체 칩(110)의 회로영역(CA)이 형성된 일면을 덮도록 감광성 라미네이트층(130)을 형성한다. 감광성 라미네이트층(130)은 감광성 라미네이트 재질을 이용하여, 라미네이트 공정을 통해 형성된다. 또한, 라미네이트 단계(S30)는, 반도체 칩(110)의 일면을 커버하고 반도체 칩(110)과 몸체부(120)를 고정하도록 반도체 칩(110)과 수용부(121) 사이에 충진되도록 감광성 라미네이트층(130)을 형성할 수 있다. 감광성 라미네이트층(130)을 형성하는 과정에서 라미네이트 공정을 이용하므로 반도체 칩(110)과 몸체부(120) 사이의 유격(G)에 감광성 라미네이트 재질이 충진될 수 있다. 감광성 라미네이트 재질은 전기절연성을 갖고, 정해진 파장의 광에 반응하는 성질을 갖는다.
가공단계(S40)에서, 도 9에 도시된 바와 같이, 반도체 칩(110)의 회로영역(CA) 상부에 형성된 감광성 라미네이트층(130)의 일부를 제거하여 오픈영역(131)을 형성할 수 있다. 또한, 가공단계(S40)는 반도체 칩(110)의 일면에 형성된 전극패드(111) 상에 형성된 감광성 라미네이트층(130)의 일부를 제거하여 전극패드(111)를 노출시키는 비아(132)를 더 형성할 수 있다. 가공단계(S40)는 감광성 라미네이트층(130)에 정해진 패턴에 따라 노광, 현상 공정을 수행하여, 감광성 라미네이트층(130)의 정해진 영역을 제거하는 과정을 포함한다. 즉, 가공단계(S40)에서, 반도체 칩(110)의 회로영역(CA)의 상부에 형성된 감광성 라미네이트층(130)의 일부를 제거하여 오픈영역(131)을 형성하고, 함께, 반도체 칩(110)의 전극패드(111)의 상부에 형성된 감광성 라미네이트층(130)의 일부를 제거하여 비아(132)를 형성할 수 있다.
상술한 본 발명의 일실시예에 따른 감광성 라미네이트를 이용한 반도체 패키지(100) 제조방법에 따르면, 감광성 라미네이트 재질을 이용하여 형성된 절연성을 갖는 감광성 라미네이트층(130)에 노광, 현상 공정을 이용하여 정해진 패턴에 따라 감광성 라미네이트층(130)의 일부를 제거할 수 있다. 따라서 레이저를 이용하여 기존 유기 라미네이트층의 일부를 제거하는 공정에 비하여, 비용이 절감되고 공정시간이 단축되며 세밀한 패턴에도 적용될 수 있는 이점이 있다.
도 10에 도시된 바와 같이, 본 발명의 일실시예에 다른 감광성 라미네이트를 이용한 반도체 패키지(100) 제조방법은, 반도체 칩(110)의 전극패드(111)에 연결되어 전기신호를 전달하는 전극패턴(141)을 감광성 라미네이트층(130) 상에 형성하는 전극패턴(141) 형성단계(S50), 및 전극패턴(141)을 덮도록 감광성 라미네이트층(130) 상에 보호층(142)을 형성하는 보호층(142) 형성단계(S60)를 더 포함할 수 있다.
전극패턴(141) 형성단계(S50)에서, 감광성 라미네이트층(130)에 형성된 비아(132)를 통해 반도체 칩(110)의 전극패드(111)와 연결되도록 전극패턴(141)을 형성할 수 있다. 전극패턴(141)은 반도체 칩(110)에 전기신호를 전달하기 위하여 필요한 패턴과 개수만큼 형성될 수 있다. 보호층(142) 형성단계(S60)에서, 전극패턴(141)과 감광성 라미네이트층(130)을 덮어 보호하는 보호층(142)을 형성할 수 있다. 보호층(142)은 전기절연성을 갖는 재질로 형성될 수 있다. 오픈영역(131) 상에 보호층(142)이 형성되는 경우 반도체 칩(110)의 회로영역(CA) 상부에 공기가 아닌 재질이 형성되는 것이므로 반도체 칩(110)의 전기적 특성에 왜곡을 가져올 수 있으므로, 전극패턴(141)과 보호층(142)은 감광성 라미네이트층(130)에 형성된 오픈영역(131) 내에 형성되지 않는다. 보호층(142)에는 전극패턴(141)의 일부가 드러나도록 커넥트홀(143)이 형성될 수 있다. 커넥트홀(143)에는 솔더범프(solder bump), 솔더볼(solder ball) 등이 더 형성되어 외부 회로와 연결을 형성할 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 감광성 라미네이트를 이용한 반도체 패키지
110: 반도체 칩
111: 전극패드
110a: 활성면
110b: 후면
110c: 측면
CA: 회로영역
120: 몸체부
121: 수용부
130: 감광성 라미네이트층
131: 오픈영역
132: 비아
141: 전극패턴
142: 보호층
143: 커넥트홀
150: 히트싱크

Claims (8)

  1. 고주파수 영역에서 동작하고, 일면에 전기신호가 입출력되는 전극패드 및 회로영역이 형성된 반도체 칩;
    상기 반도체 칩의 일면을 커버하도록 라미네이트 공정으로 형성되 상기 전극패드를 노출시키는 비아가 형성되는 감광성 라미네이트층;
    상기 비아를 통해 상기 전극패드와 연결되어 전기신호를 전달하도록 상기 라미네이트층 상에 형성되는 전극패턴; 및
    상기 전극패턴을 덮도록 상기 감광성 라미네이트층 상에 형성되는 보호층을 포함하고,
    상기 감광성 라미네이트층은
    상기 반도체 칩의 회로영역 상에 형성된 상기 감광성 라미네이트층의 일부가 제거되어 형성되는 오픈영역을 포함하고,
    상기 회로영역은
    상기 반도체 칩의 기능을 수행하는 내부 배선, 저항, 캐패시터, 인덕터, 다이오드, 트랜지스터 중의 하나 이상이 형성되는 부분이며,
    상기 오픈영역 내에는 상기 전극패턴 및 보호층이 형성되지 않는, 감광성 라미네이트를 이용한 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 반도체 칩을 수용하는 적어도 하나의 수용부가 형성된 몸체부를 더 포함하며,
    상기 감광성 라미네이트층은
    상기 반도체 칩의 일면을 커버하고, 상기 반도체 칩과 상기 몸체부를 고정하도록 상기 반도체 칩과 상기 수용부 사이에 충진되도록 형성되는, 감광성 라미네이트를 이용한 반도체 패키지.
  3. 삭제
  4. 청구항 2에 있어서,
    상기 몸체부는
    실리콘 기판, 몰딩, 금속 기판 중에서 어느 하나를 포함하는, 감광성 라미네이트를 이용한 반도체 패키지.
  5. 감광성 라미네이트 재질로 라미네이트 공정을 이용하여 회로영역이 형성된 반도체 칩의 일면을 덮도록 감광성 라미네이트층을 형성하는 라미네이트 단계;
    상기 반도체 칩의 회로영역 상부에 형성된 상기 감광성 라미네이트층의 일부를 제거하여 오픈영역을 형성하고, 상기 반도체 칩의 일면에 형성된 전극패드 상에 형성된 상기 감광성 라미네이트층의 일부를 제거하여 상기 전극패드를 노출시키는 비아를 형성하는 가공단계;
    상기 반도체 칩의 전극패드에 연결되어 전기신호를 전달하는 전극패턴을 상기 감광성 라미네이트층 상에 형성하는 전극패턴 형성단계; 및
    상기 전극패턴을 덮도록 상기 감광성 라미네이트층 상에 보호층을 형성하는 보호층 형성단계를 포함하고,
    상기 반도체 칩은 고주파수 영역에서 동작하고,
    상기 회로영역은
    상기 반도체 칩의 기능을 수행하는 내부 배선, 저항, 캐패시터, 인덕터, 다이오드, 트랜지스터 중의 하나 이상이 형성되는 부분이며,
    상기 오픈영역 내에는 상기 전극패턴 및 보호층이 형성되지 않는, 감광성 라미네이트를 이용한 반도체 패키지 제조방법.
  6. 청구항 5에 있어서,
    상기 라미네이트 단계 이전에,
    적어도 하나의 수용부가 형성된 몸체부를 준비하는 준비단계; 및
    상기 수용부 내에 상기 반도체 칩을 배치하는 실장단계를 더 포함하고,
    상기 라미네이트 단계는
    상기 반도체 칩의 일면을 커버하고 상기 반도체 칩과 상기 몸체부를 고정하도록 상기 반도체 칩과 상기 수용부 사이에 충진되도록 감광성 라미네이트층을 형성하는, 감광성 라미네이트를 이용한 반도체 패키지 제조방법.
  7. 삭제
  8. 삭제
KR1020190054963A 2019-05-10 2019-05-10 감광성 라미네이트를 이용한 반도체 패키지 및 그 제조방법 KR102386468B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190054963A KR102386468B1 (ko) 2019-05-10 2019-05-10 감광성 라미네이트를 이용한 반도체 패키지 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190054963A KR102386468B1 (ko) 2019-05-10 2019-05-10 감광성 라미네이트를 이용한 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20200129891A KR20200129891A (ko) 2020-11-18
KR102386468B1 true KR102386468B1 (ko) 2022-04-15

Family

ID=73697572

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190054963A KR102386468B1 (ko) 2019-05-10 2019-05-10 감광성 라미네이트를 이용한 반도체 패키지 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR102386468B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013153210A (ja) * 2009-02-20 2013-08-08 Toshiba Corp 半導体装置およびその製造方法
JP5673673B2 (ja) 2010-04-06 2015-02-18 日本電気株式会社 機能素子内蔵基板

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101624855B1 (ko) 2014-08-07 2016-05-27 앰코 테크놀로지 코리아 주식회사 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지 및 이의 제조 방법
KR20160080166A (ko) * 2014-12-29 2016-07-07 에스케이하이닉스 주식회사 이미지 센서 내장형 패키지 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013153210A (ja) * 2009-02-20 2013-08-08 Toshiba Corp 半導体装置およびその製造方法
JP5673673B2 (ja) 2010-04-06 2015-02-18 日本電気株式会社 機能素子内蔵基板

Also Published As

Publication number Publication date
KR20200129891A (ko) 2020-11-18

Similar Documents

Publication Publication Date Title
US6218731B1 (en) Tiny ball grid array package
US7675465B2 (en) Surface mountable integrated circuit packaging scheme
CN113316841B (zh) 电子封装件布置及相关方法
CN108074883B (zh) 半导体封装件、其制造方法以及使用其的电子元件模块
US7145084B1 (en) Radiation shielded module and method of shielding microelectronic device
US8946886B1 (en) Shielded electronic component package and method
US9117835B2 (en) Highly integrated miniature radio frequency module
US20080290959A1 (en) Millimeter wave integrated circuit interconnection scheme
US20080315396A1 (en) Mold compound circuit structure for enhanced electrical and thermal performance
US20080153324A1 (en) Circuit board structure having embedded semiconductor element and fabrication method thereof
KR20010110421A (ko) 집적 고주파 능력을 갖는 다중 칩 모듈
US20220059427A1 (en) Semiconductor package, semiconductor device, semiconductor package-mounted apparatus, and semiconductor device-mounted apparatus
KR20100051270A (ko) 표면 장착가능한 집적회로 패키징 수단
US20050012192A1 (en) Hybrid integrated circuit
EP2178119A1 (en) Surface mountable integrated circuit packaging scheme
KR102386468B1 (ko) 감광성 라미네이트를 이용한 반도체 패키지 및 그 제조방법
US10021790B2 (en) Module with internal wire fence shielding
KR102038602B1 (ko) 고방열 팬아웃 패키지 및 그 제조방법
KR20150076816A (ko) 전자 부품 모듈
KR20040063784A (ko) 반도체장치
KR100632237B1 (ko) 3차원 다층 멀티 칩 모듈 패키지 제조 방법
WO2021015008A1 (ja) 電子部品内蔵基板
JP2004023074A (ja) 回路基板装置及びその製造方法
KR102321330B1 (ko) 하프 동축 전송선로, 이를 포함하는 반도체 패키지 및 그 제조방법
JP2005340713A (ja) マルチチップモジュール

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant