CN103489858A - 晶圆封装方法 - Google Patents
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Abstract
本发明涉及一种晶圆封装方法,包括:提供承载板,并在承载板的一面上设置芯片和封料层,并使封料层表面裸露出芯片的连接部件;在所述封料层上形成与所述连接部件电连接的金属再布线层;在所述金属再布线层上形成保护膜层,并形成露出金属再布线层的开口;在所述开口内形成与金属再布线层连接的球下金属层,并在球下金属层上形成金属球;本发明提供的晶圆封装方法可对多个芯片进行封装,具有较高的集成度和整合度。
Description
技术领域
本发明涉及半导体技术领域,尤其涉及一种晶圆封装方法。
背景技术
随着集成电路技术的不断发展,电子产品越来越向小型化、智能化以及高可靠性方向发展,而集成电路封装直接影响着集成电路、电子模块乃至整机性能,在集成电路晶片尺寸逐步缩小、集成度不断提高的情况下,电子工业对集成电路封装结束提出了越来越高的要求。
随着半导体产品轻薄短小的趋势以及产品系统功能需求的不断提高,如何进一步提高系统级封装的整合度成为本领域技术人员亟需解决的问题。
发明内容
本发明解决的技术问题是:如何进一步提高系统级封装的整合度。
为解决上述技术问题,本发明提供了一种晶圆封装方法,包括:
提供承载板,并在承载板的一面上设置芯片和封料层,并使封料层表面裸露出芯片的连接部件;
在所述封料层上形成与所述连接部件电连接的金属再布线层;
在所述金属再布线层上形成保护膜层,并形成露出金属再布线层的开口;
在所述开口内形成与金属再布线层连接的球下金属层,并在球下金属层上形成金属球。
本发明提供的晶圆封装方法可将多个不同的芯片进行封装,具有较高的集成度和整合度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本发明提供的晶圆封装方法一种实施例的流程图。
图2—图8为本发明提供的晶圆封装结构一种实施例的工艺示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。在本发明的一个附图或一种实施方式中描述的元素和特征可以与一个或更多个其它附图或实施方式中示出的元素和特征相结合。应当注意,为了清楚的目的,附图和说明中省略了与本发明无关的、本领域普通技术人员已知的部件和处理的表示和描述。基于本发明中的实施例,本领域普通技术人员在没有付出创造性劳动的前提下所获得的所有其他实施例,都属于本发明保护的范围。
参考图8,本实施例提供一种晶圆封装结构,包括:
承载板101,承载板101的一面上设有芯片102以及封料层103,封料层103的表面裸露出芯片102的连接部件;
形成于封料层103上的与连接部件连接的金属再布线层104;
形成于金属再布线层104上的保护膜层105,保护膜层105具有露出金属再布线层104的开口106;
形成于开口106内与金属再布线层104连接的球下金属层107;
形成于球下金属层107上的金属球108。
本实施例提供的晶圆封装方法,可对多个不同的芯片进行封装,具有较高的集成度和整合度。
在本实施例中,承载板101优选采用金属板,硅晶片具有较好的硬度和平整度,可有效降低封装器件的失效比例;在承载板101上设置芯片102的方法具体包括:在承载板101的一面通过激光形成对准标记,将芯片102贴于对准标记处。
承载板101的厚度优选为200-400μm,在保证强度的同时最大限度的减小封装结构的整体厚度。
之后在芯片102以及承载板101上覆盖封料层103。
作为一种可选的实施方式,封料层103填充于各芯片103之间,部分封料层103还覆盖于芯片102表面,覆盖于芯片102表面的封料层上还形成有通孔109,以裸露出芯片102的连接部件。
封料层104一方面起到绝缘作用,另一方面使芯片102更加牢固的固定在承载板101上,有效避免芯片102脱落的情况发生。
金属再布线层104覆盖于封料层103上并填充于通孔109内,以建立与连接部件的连接。
作为一种可选的实施方式,通孔109的直径为70-100μm,刚好与连接部件的尺寸相当。
金属再布线层104用于实现各芯片102之间功能性系统互联和走线。
由于部分封料层103覆盖于芯片102表面,金属再布线层104设置于封料层103上,因此,金属再布线层104只与芯片103的连接部件接触而不会与芯片102的其他部分接触,有效降低各芯片102之间的干扰,提高芯片102之间的绝缘性。
作为一种可选的实施方式,覆盖于芯片102表面的封料层厚度优选为10-15μm,如果覆盖于芯片102表面的封料层厚度大于15μm,则会增加封装方法整体厚度,如果厚度小于10μm,则可能导致各芯片间产生干扰,因此厚度优选为10-15μm。
金属再布线层上形成有保护膜层105,在保护膜层105上相应的位置形成开口106,在开口106内形成球下金属层107,球下金属层107上形成金属球108。
作为一种可选的实施方式,形成封料层104的材料为环氧树脂,这种材料的密封性能较好,塑封容易,是形成封料层104的较佳材料。
作为一种可选的实施方式,连接部件为芯片的焊盘。
为进一步说明本发明封装结构的优点,以下结合一个具体的封装方法实施例对本发明的封装方法作进一步介绍。
如图1所示为本发明中一个实施例的晶圆封装方法流程图,包括:
步骤S201,提供承载板,并在承载板的一面上设置芯片和封料层,并使封料层表面裸露出芯片的连接部件;
步骤S202,在所述封料层上形成与所述连接部件电连接的金属再布线层;
步骤S203,在所述金属再布线层上形成保护膜层,并形成露出金属再布线层的开口;
步骤S204,在所述开口内形成与金属再布线层连接的球下金属层,并在球下金属层上形成金属球。
首先执行步骤S201,参考图2,提供承载板101,并在承载板101的一面用激光形成对准标记,在将芯片102贴于准标记的位置。
芯片102的功能面朝上,该功能面为连接部件所在的表面。
作为一种可选的实施方式,在承载板的一面设置芯片和封料层之前,还包括:对芯片贴于承载板的一面进行打磨,以减小芯片的厚度,使得最终形成的封装结构更加轻薄。
承载板101优选为金属板。
参考图3,在承载板101和芯片102上覆盖封料层103,具体方法包括:将封料层103填充于各芯片102之间,且部分封料层103还覆盖于芯片102表面;参考图4,之后芯片102表面上的封料层上相应位置形成通孔109,以裸露出芯片102的连接部件。
作为一种可选的实施方式,封料层103的采用感光材料,例如感光树脂,通过曝光显影的工艺在封料层上相应位置形成通孔109。
执行步骤S202,参考图5,在封料层103上形成与连接部件连接的金属再布线层104,具体方法包括:将金属再布线层104覆盖于封料层103上并填充于通孔109内,以建立与连接部件的连接。
金属再布线层104实现各芯片103之间功能性系统互联和走线。
由于部分封料层104覆盖于芯片103表面,金属再布线层104设置于封料层上,因此,金属再布线层104只与芯片102的连接部件接触而不会与芯片的其他部分接触,有效降低各芯片之间的干扰,提高芯片之间的绝缘性。
执行步骤S203,参考图6,在金属再布线层104上形成保护膜层105,在保护膜层105上形成暴露金属再布线层104的开口106。
保护膜层的材料优选为环氧树脂。
执行步骤S204,参考图7和图8,在开口106内形成与金属再布线层105连接的球下金属层107,在球下金属层上形成金属球108。
最后,对封装结构进行单元化分割。
本发明提供的晶圆封装方法,可对多个不同的芯片进行封装,具有较高的集成度和整合度,此外,符合半导体封装轻薄短小的趋势要求,可靠性高。
最后应说明的是:虽然以上已经详细说明了本发明及其优点,但是应当理解在不超出由所附的权利要求所限定的本发明的精神和范围的情况下可以进行各种改变、替代和变换。而且,本发明的范围不仅限于说明书所描述的过程、设备、手段、方法和步骤的具体实施例。本领域内的普通技术人员从本发明的公开内容将容易理解,根据本发明可以使用执行与在此所述的相应实施例基本相同的功能或者获得与其基本相同的结果的、现有和将来要被开发的过程、设备、手段、方法或者步骤。因此,所附的权利要求旨在在它们的范围内包括这样的过程、设备、手段、方法或者步骤。
Claims (9)
1.一种晶圆封装方法,其特征在于,包括:
提供承载板,并在承载板的一面上设置芯片和封料层,并使封料层表面裸露出芯片的连接部件;
在所述封料层上形成与所述连接部件电连接的金属再布线层;
在所述金属再布线层上形成保护膜层,并形成露出金属再布线层的开口;
在所述开口内形成与金属再布线层连接的球下金属层,并在球下金属层上形成金属球。
2.根据权利要求1所述的晶圆封装方法,其特征在于,在承载板的一面上设置芯片和封料层,并使封料层表面裸露出芯片的连接部件,包括:将所述封料层填充于各所述芯片之间,使部分所述封料层覆盖于所述芯片表面,在芯片表面上的封料层上形成通孔,以裸露出芯片的连接部件。
3.根据权利要求2所述的晶圆封装方法,其特征在于,在所述封料层上形成与所述连接部件电连接的金属再布线层,包括:将所述金属再布线层覆盖于所述封料层上并填充于所述通孔内,以建立与所述连接部件的连接。
4.根据权利要求2所述的晶圆封装方法,其特征在于,覆盖于所述芯片表面的封料层厚度为10-15μm。
5.根据权利要求2所述的晶圆封装方法,其特征在于,所述通孔的直径为70-100μm。
6.根据权利要求1所述的晶圆封装方法,其特征在于,所述承载板为金属板。
7.根据权利要求1所述的晶圆封装方法,其特征在于,所述承载板的厚度为200-400μm。
8.根据权利要求1所述的晶圆封装方法,其特征在于,所述形成所述封料层的材料为环氧树脂。
9.根据权利要求1所述的晶圆封装方法,其特征在于,所述连接部件为芯片的焊盘。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015043495A1 (zh) * | 2013-09-30 | 2015-04-02 | 南通富士通微电子股份有限公司 | 晶圆封装结构和封装方法 |
CN105632939A (zh) * | 2015-12-24 | 2016-06-01 | 合肥祖安投资合伙企业(有限合伙) | 一种具有重布线层的封装结构及制造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060068332A1 (en) * | 2004-09-29 | 2006-03-30 | Phoenix Precision Technology Corporation | Method for fabricating carrier structure integrated with semiconductor element |
CN101536181A (zh) * | 2006-11-06 | 2009-09-16 | 日本电气株式会社 | 半导体装置及其制造方法 |
CN101567322A (zh) * | 2008-04-21 | 2009-10-28 | 南茂科技股份有限公司 | 芯片的封装结构及其封装方法 |
US20090302465A1 (en) * | 2008-06-05 | 2009-12-10 | Cheng-Tang Huang | Die rearrangement package structure and method thereof |
-
2013
- 2013-09-30 CN CN201310461788.1A patent/CN103489858A/zh active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060068332A1 (en) * | 2004-09-29 | 2006-03-30 | Phoenix Precision Technology Corporation | Method for fabricating carrier structure integrated with semiconductor element |
CN101536181A (zh) * | 2006-11-06 | 2009-09-16 | 日本电气株式会社 | 半导体装置及其制造方法 |
CN101567322A (zh) * | 2008-04-21 | 2009-10-28 | 南茂科技股份有限公司 | 芯片的封装结构及其封装方法 |
US20090302465A1 (en) * | 2008-06-05 | 2009-12-10 | Cheng-Tang Huang | Die rearrangement package structure and method thereof |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015043495A1 (zh) * | 2013-09-30 | 2015-04-02 | 南通富士通微电子股份有限公司 | 晶圆封装结构和封装方法 |
CN105632939A (zh) * | 2015-12-24 | 2016-06-01 | 合肥祖安投资合伙企业(有限合伙) | 一种具有重布线层的封装结构及制造方法 |
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