JP5729290B2 - 半導体装置の製造方法、電子装置の製造方法及び基板 - Google Patents

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Description

本発明は、半導体装置の製造方法、電子装置の製造方法及び基板に関する。
近年の携帯情報端末等をはじめとする電子機器のデジタル化の進展に伴い、半導体素子（半導体チップ）には更なる多機能化、高性能化が要求されている。これらの要求を満たすために、半導体チップの作製技術において、その素子や配線の寸法の微細化を図ることが行われる一方、実装技術において、高集積化を図ることが行われている。このような高集積化を図った例としては、複数の半導体チップを１つのパッケージ内に収容したマルチチップパッケージ（Multi-Chip Package；ＭＣＰ）、或いはマルチチップモジュール（Multi-Chip Module；ＭＣＭ）といった形態を有する半導体装置が知られている。
また、半導体素子を含んだ半導体装置の製造分野では、半導体装置に用いられる材料に起因した反り等の発生を抑制するスティフナ等の補強部材を用いる技術が知られている。
特開平０７−７１３４号公報 特開２００４−１０３９５５号公報 特開２０１０−１４１１７３号公報 特開２００３−２８９１２０号公報 特開２００９−２７２５１２号公報
上記のようなＭＣＰ形態の半導体装置では、例えば、樹脂等の絶縁層内に複数の半導体チップが設けられる。そして、そのような絶縁層の上に、複数の半導体チップに電気的に接続された配線等を含む配線層が設けられる。
しかし、このようなＭＣＰ形態の半導体装置では、複数の半導体チップが樹脂等の絶縁層内に設けられることで、それらの半導体チップの動作時に発生する熱が装置外に充分に放熱されないことが起こり得る。一定の放熱性が確保できない場合には、半導体チップの誤動作や破損が発生する等、半導体装置の信頼性が損なわれる可能性がある。
本発明の一観点によれば、絶縁層と、前記絶縁層内に配設された第１半導体素子及び第２半導体素子と、前記絶縁層よりも高い熱伝導度を有し、前記絶縁層を介して前記第１半導体素子及び前記第２半導体素子を囲繞する枠と、前記絶縁層の上方に配設され、前記第１半導体素子及び前記第２半導体素子に電気的に接続された導電部を有する配線層とを含む半導体装置が提供される。更に、このような半導体装置を電子部品に実装した電子装置が提供される。尚、絶縁層内には、３個以上の半導体素子が配設され、枠で囲繞されてもよい。その場合、配線層の導電部は、それら３個以上の半導体素子に電気的に接続されるようにすることができる。
また、本発明の一観点によれば、絶縁層と、前記絶縁層の第１領域内に配設された第１半導体素子及び第２半導体素子と、前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第１領域の前記絶縁層を介して前記第１半導体素子及び前記第２半導体素子を囲繞する第１枠と、前記絶縁層の第２領域内に配設された第３半導体素子及び第４半導体素子と、前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第２領域の前記絶縁層を介して前記第３半導体素子及び前記第４半導体素子を囲繞する第２枠と、前記絶縁層内に配設され、前記第１枠と前記第２枠の間を通って延在された第３枠、又は、前記第１枠及び前記第２枠を含む領域を囲繞するように延在された第３枠とを含む第１基板と、前記第１基板の上方に形成され、前記第１半導体素子及び前記第２半導体素子に電気的に接続された第１導電部、及び、前記第３半導体素子及び前記第４半導体素子に電気的に接続された第２導電部を有する配線層とを含む第２基板を準備する工程と、前記第２基板を、前記第１枠と前記第２枠の間の位置で、前記第１領域の前記絶縁層が前記第１枠の少なくとも一部で囲繞され、且つ、前記第２領域の前記絶縁層が前記第２枠の少なくとも一部で囲繞されるように、切断する工程とを含む半導体装置の製造方法が提供される。更に、上記のような工程を含む電子装置の製造方法、半導体装置又は電子装置の製造に用いられる基板が提供される。
開示の技術によれば、絶縁層内に設けられた複数の半導体素子の周りに、その絶縁層よりも高い熱伝導度を有する枠が設けられ、放熱性に優れた信頼性の高い半導体装置、そのような半導体装置を備える電子装置が実現可能になる。
半導体装置の構成例を示す図である。 半導体装置の別の構成例を示す図である。 第２の実施の形態に係る支持体準備工程の説明図である。 第２の実施の形態に係る枠及び半導体チップの配置工程の説明図（その１）である。 第２の実施の形態に係る枠及び半導体チップの配置工程の説明図（その２）である。 第２の実施の形態に係る樹脂配設工程の説明図である。 第２の実施の形態に係るバックグラインディング工程の説明図である。 第２の実施の形態に係るチップ内蔵基板分離工程の説明図（その１）である。 第２の実施の形態に係るチップ内蔵基板分離工程の説明図（その２）である。 第２の実施の形態に係る配線層及び放熱層の形成工程の説明図である。 第２の実施の形態に係るダイシング工程の説明図である。 別形態のチップ内蔵基板の一例を示す図（その１）である。 別形態のチップ内蔵基板の一例を示す図（その２）である。 別形態のチップ内蔵基板における半導体チップの傾きを示す図である。 半導体チップの配置例を示す図である。 電子装置の構成例を示す図である。 第３の実施の形態に係る枠及び半導体チップの配置工程の説明図（その１）である。 第３の実施の形態に係る枠及び半導体チップの配置工程の説明図（その２）である。 第３の実施の形態に係る樹脂配設工程の説明図である。 第３の実施の形態に係るバックグラインディング工程の説明図である。 第３の実施の形態に係るチップ内蔵基板分離工程の説明図（その１）である。 第３の実施の形態に係るチップ内蔵基板分離工程の説明図（その２）である。 第３の実施の形態に係る配線層及び放熱層の形成工程の説明図である。 第３の実施の形態に係るダイシング工程の説明図である。 第３の実施の形態に係る枠の別例を示す図（その１）である。 第３の実施の形態に係る枠の別例を示す図（その２）である。 第３の実施の形態に係る枠の別例を示す図（その３）である。 第３の実施の形態に係る枠の別例を示す図（その４）である。
まず、第１の実施の形態について説明する。
図１は半導体装置の構成例を示す図である。図１には、半導体装置の一例の断面を模式的に図示している。
図１に示す半導体装置（ＭＣＰ）１０は、チップ内蔵基板（基板）２０、及びチップ内蔵基板２０上に設けられた配線層３０を有する。チップ内蔵基板２０は、樹脂（絶縁層）２１、半導体チップ（半導体素子）２２、半導体チップ（半導体素子）２３及び枠２４を含む。チップ内蔵基板２０の一方の面には放熱層２５が設けられる。配線層３０は、導電部３１、絶縁部３２、枠部３３及び保護膜３４を含む。
チップ内蔵基板２０の樹脂２１には、例えば、エポキシ樹脂が用いられる。尚、樹脂２１には、エポキシ樹脂のほか、フェノール樹脂、メラミン樹脂、ポリウレタン樹脂、ポリイミド樹脂等の材料が用いられてもよい。また、樹脂２１には、シリカ等の非導電性のフィラーが含まれてもよい。
半導体チップ２２及び半導体チップ２３は、樹脂２１内に並設される。半導体チップ２２及び半導体チップ２３は、それらの間に樹脂２１が介在するように、即ち一定の間隔を設けて、樹脂２１内に並設される。半導体チップ２２は、端子（電極パッド）２２ａ（ここでは一例として２つを図示）を備える。半導体チップ２２の電極パッド２２ａは、樹脂２１の一方の面（表面）２１ａから露出する。半導体チップ２３は、端子（電極パッド）２３ａ（ここでは一例として２つを図示）を備える。半導体チップ２３の電極パッド２３ａは、半導体チップ２２の電極パッド２２ａと同様に、樹脂２１の表面２１ａから露出する。
枠２４は、樹脂２１内に設けられた半導体チップ２２及び半導体チップ２３の周りを囲繞するように設けられる。枠２４は、半導体チップ２２との間、及び半導体チップ２３との間に樹脂２１が介在するように、半導体チップ２２及び半導体チップ２３の周りに設けられる。
枠２４には、樹脂２１よりも高い熱伝導度を有する材料、或いは樹脂２１よりも高い熱伝導度と耐湿性を兼ね備えた材料が用いられる。枠２４の材料には、例えば、銅（Ｃｕ）等の金属、シリコン（Ｓｉ）等の半導体、ポリシリコン、化合物半導体が用いられる。このほか、枠２４の材料には、例えば、炭化シリコン（ＳｉＣ）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ）、酸窒化シリコン（ＳｉＯＮ）、ダイヤモンドライクカーボン、酸化アルミニウム（ＡｌＯ）、窒化アルミニウム（ＡｌＮ）が用いられる。枠２４には、これらの材料のうち、単一種の材料が用いられても、複数種の材料が組み合わされて用いられてもよい。
放熱層２５は、チップ内蔵基板２０の、半導体チップ２２の電極パッド２２ａ及び半導体チップ２３の電極パッド２３ａが露出する樹脂２１の表面２１ａと反対の面（裏面）２１ｂ側に、枠２４に接続されて設けられる。放熱層２５には、枠２４と同様、樹脂２１よりも高い熱伝導度を有する材料、或いは樹脂２１よりも高い熱伝導度と耐湿性を兼ね備えた材料が用いられる。放熱層２５には、例えば、金属、Ｓｉ、ポリシリコン、化合物半導体、ＳｉＣ、ＳｉＮ、ＳｉＯ、ＳｉＯＮ、ダイヤモンドライクカーボン、ＡｌＯ、ＡｌＮ等が用いられる。
このようなチップ内蔵基板２０の上に設けられる配線層３０の導電部３１は、ポリイミドやＳｉＯ等の絶縁部３２内に設けられた、所定の形状、配置のビア３１ａ及び配線３１ｂを含む。導電部３１には、Ｃｕ等の材料が用いられる。導電部３１は、半導体チップ２２の電極パッド２２ａ及び半導体チップ２３の電極パッド２３ａに電気的に接続される。
枠部３３は、導電部３１が含まれる領域を囲繞するように、配線層３０の外周縁部に、チップ内蔵基板２０の枠２４に接続されて設けられる。枠部３３には、例えば、導電部３１と同じ材料（例えばＣｕ）が用いられる。また、枠部３３には、一定の熱伝導度（例えば樹脂２１や絶縁部３２よりも高い熱伝導度）を有する材料、或いは一定の熱伝導度と耐湿性を兼ね備えた材料が用いられてもよい。枠部３３は、例えば、配線層３０の形成時に、導電部３１と共に、或いは導電部３１の形成後に、形成される。
保護膜３４は、配線層３０の表面に設けられる。保護膜３４からは、半導体装置１０の外部接続パッド３１ｃとして機能する、導電部３１の一部が露出する。例えば、半導体装置１０は、外部接続パッド３１ｃに設けられる半田ボール等のバンプを介して、回路基板等、他の電子部品に実装される。
上記のように、半導体装置１０では、樹脂２１内に設けられた半導体チップ２２及び半導体チップ２３を囲繞するように枠２４が設けられる。更に、この半導体装置１０では、枠２４に接続されるように放熱層２５が設けられる。枠２４及び放熱層２５には、樹脂２１よりも高い熱伝導度を有する材料が用いられる。そのため、半導体チップ２２及び半導体チップ２３の動作時に発生した熱は、樹脂２１から枠２４及び放熱層２５に伝熱され、枠２４及び放熱層２５から半導体装置１０の外部へと効率的に放熱される。半導体チップ２２及び半導体チップ２３から発生した熱は、このような枠２４及び放熱層２５を設けずに半導体チップ２２及び半導体チップ２３が樹脂２１で封止されただけの構造とした場合に比べて、より効率的に外部へと放熱されるようになる。
更に、枠２４及び放熱層２５には、樹脂２１内に設けられた半導体チップ２２及び半導体チップ２３に水分が浸入するのを抑制する層（耐湿層）としての機能を持たせることができる。このような機能を有する枠２４及び放熱層２５をチップ内蔵基板２０に設けることで、半導体装置１０の耐湿性を向上させることが可能になる。
また、半導体装置１０では、配線層３０の外周縁部に枠部３３を設け、この枠部３３をチップ内蔵基板２０の枠２４に接続するように設ける。これにより、枠２４に伝わった熱が更に配線層３０の枠部３３に効率的に伝熱されて外部に放熱される。そのため、上記のようにチップ内蔵基板２０に枠２４及び放熱層２５を設けると共に、配線層３０にこのような枠部３３を設けることで、それを設けない場合に比べて、より一層の放熱性の向上が図られる。
更に、この枠部３３には、配線層３０への、或いは配線層３０からチップ内蔵基板２０への水分の浸入を抑制する耐湿層としての機能を持たせることができる。上記のようにチップ内蔵基板２０に枠２４及び放熱層２５を設けると共に、配線層３０にこのような機能を有する枠部３３を設けることで、それを設けない場合に比べて、より一層の耐湿性の向上が図られる。
尚、半導体装置の構成は、上記の例に限定されるものではない。図２は半導体装置の別の構成例を示す図である。
例えば、図２（Ａ）に示す半導体装置１０ａのように、樹脂２１内に設けられた半導体チップ２２及び半導体チップ２３を囲繞する枠２４を設け、上記した放熱層２５及び枠部３３を設けないようにしてもよい。このような構造とした場合でも、枠２４を設けることで、一定の放熱性向上効果を得ることが可能であり、更に、露出する樹脂２１の面積を減らし、一定の耐湿性向上効果を得ることが可能になる。
また、図２（Ｂ）に示す半導体装置１０ｂのように、枠２４及び枠部３３を設け、上記した放熱層２５を設けないようにしてもよい。このような構造とした場合でも、枠２４及び枠部３３を設けることで、一定の放熱性向上効果を得ることが可能であり、更に、露出する樹脂２１及び絶縁部３２の面積を減らし、一定の耐湿性向上効果を得ることが可能である。
また、図２（Ｃ）に示す半導体装置１０ｃのように、枠２４及び放熱層２５を設け、上記した枠部３３を設けないようにしてもよい。このような構造とした場合でも、枠２４及び放熱層２５を設けることで、一定の放熱性向上効果を得ることが可能であり、更に、露出する樹脂２１の面積を減らし、一定の耐湿性向上効果を得ることが可能である。
また、図２（Ｄ）に示す半導体装置１０ｄのように、放熱層２５を、半導体チップ２２及び半導体チップ２３との間に樹脂２１が介在するように設けてもよい。このような構造とした場合でも、半導体チップ２２及び半導体チップ２３から発生した熱を、樹脂２１を介して放熱層２５に伝熱させ、放熱層２５から外部に放熱させることが可能である。
尚、以上の説明では、樹脂２１内に２つの半導体チップ２２及び半導体チップ２３が設けられた半導体装置１０等を例示したが、樹脂２１内に設ける半導体チップの個数は上記の例に限定されるものではない。
また、以上の説明では、樹脂２１内に同じ高さ（背面位置或いは厚さ）の半導体チップ２２及び半導体チップ２３が設けられる場合を例示したが、樹脂２１内に設けられる半導体チップは、必ずしも同じ高さであることを要しない。このように樹脂２１内に異なる高さの半導体チップが設けられる場合、放熱層２５は、例えば、一の半導体チップに直接接触し、他の半導体チップとの間に樹脂２１が介在される構造となり得る。
また、以上の説明では、樹脂２１内に半導体チップ２２及び半導体チップ２３が設けられる場合を例示したが、樹脂２１内には、半導体チップのほか、チップコンデンサ等の受動部品、その他の電子部品が設けられてもよい。
また、チップ内蔵基板２０の枠２４と配線層３０の枠部３３を共に設ける場合には、必ずしもそれらの幅が一致していることを要しない。枠２４と枠部３３の幅が異なる場合でも、それらを接続して設けることにより、枠２４及び枠部３３を共に設けた時の上記のような放熱性、耐湿性の向上効果を得ることが可能である。
また、以上の説明では、チップ内蔵基板２０の枠２４と配線層３０の枠部３３を共に設ける場合、それらを共に外部に露出する構造としたが、枠２４の外側に樹脂２１が設けられてもよく、枠部３３の外側に絶縁部３２が設けられてもよい。このような構造とした場合でも、一定の放熱性、耐湿性の向上効果を得ることが可能である。
また、図１及び図２に示した配線層３０の導電部３１のパターンは一例であって、図１及び図２の例に限定されるものではない。導電部３１は、樹脂２１内に設けられる半導体チップ、電子部品の形態、配置等に応じたパターンとされる。
続いて、半導体装置の形成方法の例を、第２及び第３の実施の形態として説明する。
まず、第２の実施の形態について説明する。第２の実施の形態に係る半導体装置形成方法の各工程の説明図を図３〜図１１に示す。以下、各工程について順に説明する。尚、ここでは、１つの半導体装置に２つの半導体チップが含まれる構造を例に、その形成方法を説明する。
図３は第２の実施の形態に係る支持体準備工程の説明図である。図３には、準備する支持基板の要部断面の一例を模式的に図示している。
半導体装置形成においては、まず、図３に示すような、支持基板５１上に接着剤５２を設けた支持体５０を準備する。支持基板５１は、以降の工程でウェーハプロセスと同じ製造機器が使用できるように、半導体チップを製造する時に用いるＳｉウェーハと同一形状のものとすることが好ましい。例えば、支持基板５１には、直径８インチ（約２００ｍｍ）、１ｍｍ厚のガラス基板が用いられる。接着剤５２には、熱感応性の接着剤、例えば、熱可塑性の樹脂が用いられる。このような接着剤５２を支持基板５１上に塗布し、図３に示したような支持体５０を得る。
図４及び図５は第２の実施の形態に係る枠及び半導体チップの配置工程の説明図である。図４には、枠及び半導体チップを配置した状態の要部断面の一例を模式的に図示している。図５には、枠及び半導体チップを配置した状態の平面の一例を模式的に図示している。
支持体５０を準備した後は、支持体５０の接着剤５２を設けた面上に、枠２４Ａ並びに半導体チップ２２及び半導体チップ２３を、それぞれ所定の位置に配置する。枠２４Ａには、各組の半導体チップ２２及び半導体チップ２３が配置される領域にそれぞれ開口部２４Ａａが設けられた１枚の板状のものを用いる。例えば、このような板状の枠２４Ａを支持体５０の接着剤５２上に配置し、配置した枠２４Ａの各開口部２４Ａａに、半導体チップ２２及び半導体チップ２３を、電極パッド２２ａ及び電極パッド２３ａを接着剤５２側に向けて配置する。半導体チップ２２及び半導体チップ２３の配置には、例えば、ダイボンダが用いられる。枠２４Ａ並びに半導体チップ２２及び半導体チップ２３は、接着剤５２により支持体５０上に接着固定される。
尚、半導体チップ２２及び半導体チップ２３には、例えば、縦５ｍｍ×横３ｍｍ×厚さ０．６ｍｍのサイズのものを用いる。枠２４Ａには、例えば、縦６ｍｍ×横７．５ｍｍの開口部２４Ａａが設けられた、厚さ０．５ｍｍ〜０．６ｍｍのＣｕ製のものを用いる。そして、各開口部２４Ａａに、半導体チップ２２及び半導体チップ２３を、それらの間の距離を０．５ｍｍとし、半導体チップ２２と枠２４Ａ（開口部２４Ａａのエッジ）の距離、及び半導体チップ２３と枠２４Ａの距離も０．５ｍｍとして、配置する。尚、このような半導体チップ２２と半導体チップ２３の間の距離、並びに枠２４Ａと半導体チップ２２及び半導体チップ２３との距離の関係については後述する。
このように枠２４Ａ並びに半導体チップ２２及び半導体チップ２３を配置する工程では、配置後に必ずしもそれらの支持体５０からの高さが厳密に一致していることを要しない。例えば、図４に示したように、枠２４Ａよりも半導体チップ２２及び半導体チップ２３の方が高くなっていてもよい。
図６は第２の実施の形態に係る樹脂配設工程の説明図である。図６には、樹脂を配設した状態の要部断面の一例を模式的に図示している。
支持体５０上に枠２４Ａ並びに半導体チップ２２及び半導体チップ２３を配置して固定した後は、枠２４Ａ並びに半導体チップ２２及び半導体チップ２３を樹脂２１により封止する。樹脂２１は、例えば、まず支持体５０の周りを枠等で囲み、その囲みの中に、支持体５０の上方から、半導体チップ２２及び半導体チップ２３の高さを超える程度に流し込む。樹脂２１には、エポキシ樹脂等の熱硬化性樹脂を用いる。樹脂２１の流し込みは、空気中で行うことができる。また、樹脂２１内のボイドの発生を抑えるために、樹脂２１の流し込みを真空中で行うようにしてもよい。樹脂２１を流し込んだ後は、熱処理により樹脂２１を硬化する。例えば、樹脂２１にエポキシ樹脂を用いた場合には、熱処理の温度を１８０℃とする。
図７は第２の実施の形態に係るバックグラインディング工程の説明図である。図７には、バックグラインディングを行った状態の要部断面の一例を模式的に図示している。
樹脂２１を支持体５０上に流し込み、硬化させた後は、バックグラインディングを行い、樹脂２１の形成面側の表面を平坦にする。バックグラインディングの量は、例えば、約１００μｍとする。バックグラインディングは、樹脂２１だけでなく、半導体チップ２２及び半導体チップ２３も含めて、或いは更に枠２４Ａも含めて、行うことができる。図７には、バックグラインディング後の樹脂２１から、枠２４Ａ並びに半導体チップ２２及び半導体チップ２３が露出するように、少なくとも樹脂２１と半導体チップ２２及び半導体チップ２３のバックグラインディングを行った場合を例示している。尚、このように枠２４Ａの高さと半導体チップ２２及び半導体チップ２３の高さとを揃えることが、放熱性及び耐湿性を向上させるうえで、また、樹脂２１による応力を緩和するうえで好ましい。
ここまでの工程により、支持体５０上にチップ内蔵基板（樹脂モールド基板）２０Ａが形成される。
図８及び図９は第２の実施の形態に係るチップ内蔵基板分離工程の説明図である。図８には、分離されたチップ内蔵基板の要部断面の一例を模式的に図示している。図９には、分離されたチップ内蔵基板の平面の一例を模式的に図示している。
所定量のバックグラインディングを行った後は、チップ内蔵基板２０Ａを、支持体５０から分離（デボンド）する。接着剤５２に熱可塑性の樹脂を用いている場合は、その軟化温度以上、例えば１６０℃〜１７０℃に加熱し、スライドオフしてチップ内蔵基板２０Ａを支持体５０から分離する。これにより、図８及び図９に示すような、樹脂２１の表面２１ａ（支持体５０と接着されていた面）から半導体チップ２２の電極パッド２２ａ及び半導体チップ２３の電極パッド２３ａが露出したチップ内蔵基板２０Ａが得られる。
図１０は第２の実施の形態に係る配線層及び放熱層の形成工程の説明図である。図１０には、配線層及び放熱層を形成した状態の一例の要部断面を模式的に図示している。
チップ内蔵基板２０Ａを支持体５０から分離した後は、そのチップ内蔵基板２０Ａの、樹脂２１から電極パッド２２ａ及び電極パッド２３ａが露出する表面２１ａに、配線層（再配線層）３０Ａを形成する。配線層３０Ａは、表面２１ａ上への絶縁膜及び導電膜の形成、フォトリソグラフィ技術を用いたパターニングにより、絶縁部３２内に導電部３１及び枠部３３を形成し、更に、最表面に外部接続パッド３１ｃを残して保護膜３４を形成することで得られる。
尚、絶縁部３２（絶縁膜）の形成には、例えばその材料にポリイミド樹脂等の有機材料を用いる場合であれば、塗布法を用いることができ、ＳｉＯ等の無機材料を用いる場合であればＣＶＤ（Chemical Vapor Deposition）法を用いることができる。また、導電部３１（導電膜）及び枠部３３（導電膜）の形成には、例えばその材料にＣｕ等の金属材料を用いる場合であれば、スパッタ法、ＣＶＤ法、めっき法等を用いることができる。
支持体５０から分離したチップ内蔵基板２０Ａの裏面２１ｂには、放熱層２５Ａを形成する。放熱層２５Ａは、その材料に応じて、スパッタ法、ＣＶＤ法、めっき法等を用いて形成する。尚、放熱層２５Ａの形成は、配線層３０Ａの形成後に行っても、配線層３０Ａの形成前に行ってもよい。
図１１は第２の実施の形態に係るダイシング工程の説明図である。図１１には、ダイシングを行った状態の要部断面の一例を模式的に図示している。
配線層３０Ａ及び放熱層２５Ａの形成後は、ダイシングソーを用い、配線層３０Ａ、チップ内蔵基板２０Ａ及び放熱層２５Ａを、所定の位置で切断し、個々の半導体装置１０（ＭＣＰ）に個片化する。個片化の際には、上記した１枚板の枠２４Ａが切断されて各半導体装置１０内に半導体チップ２２及び半導体チップ２３を囲繞する枠２４が残るように、ダイシングソーによる切断を行う。これにより、図１１に示すような、枠２４（枠２４Ａ）及び放熱層２５（放熱層２５Ａ）を含むチップ内蔵基板２０（チップ内蔵基板２０Ａ）の上に、枠部３３を含む配線層３０（配線層３０Ａ）が形成された、個々の半導体装置１０が得られる。
このようにして得られた半導体装置１０では、枠２４、放熱層２５及び枠部３３を設けずに形成された半導体装置と比較して、放熱効率で１５％の向上が確認され、高温高湿信頼性試験で２０％の歩留まり向上が確認された。
尚、第２の実施の形態として述べた以上の工程において、図６に示したように枠２４Ａ並びに半導体チップ２２及び半導体チップ２３を配置した支持体５０上に樹脂２１を流し込んだ後には、スキージ等を用いて余分な樹脂２１を除去するようにしてもよい。
例えば、スキージを図６に示す半導体チップ２２及び半導体チップ２３の高さに合わせ、支持体５０に対して平行移動させて、半導体チップ２２及び半導体チップ２３よりも上にある余分な樹脂２１を除去する。即ち、スキージの平行移動により、半導体チップ２２及び半導体チップ２３よりも上にある余分な樹脂２１を、支持体５０上から外に押し出し、除去する。
また、半導体チップ２２及び半導体チップ２３並びに枠２４Ａの高さを予め揃えている場合には、半導体チップ２２及び半導体チップ２３並びに枠２４Ａよりも上にある余分な樹脂２１を除去する。半導体チップ２２及び半導体チップ２３よりも枠２４Ａを高くしている場合には、枠２４Ａよりも上にある余分な樹脂２１を除去する。これらの場合は、異なる開口部２４Ａａ内に流し込まれた樹脂２１同士が分離されるようになる。
このようにして余分な樹脂２１を除去した後、上記同様、所定温度で熱処理を行い、樹脂２１を硬化させる。
また、半導体チップ２２及び半導体チップ２３並びに枠２４Ａの高さを予め揃えている場合には、上記のようにスキージ等を用いて余分な樹脂２１を除去し、図７で述べたようなバックグラインディング工程を省略してもよい。半導体チップ２２及び半導体チップ２３よりも枠２４Ａが高い場合で、半導体チップ２２及び半導体チップ２３の背面に樹脂２１を残す場合も同様に、枠２４Ａよりも上の余分な樹脂２１を除去し、図７で述べたようなバックグラインディング工程を省略してもよい。
また、樹脂２１を流し込む際は、支持体５０上の全体に流し込む方法のほか、枠２４Ａの各開口部２４Ａａにそれぞれディスペンサ等を用いて樹脂２１を流し込む方法を用いることもできる。
以上のような工程により、枠２４、更に放熱層２５及び枠部３３を備えることで高い放熱性、耐湿性を示す半導体装置１０が形成される。
ところで、この半導体装置１０のようにチップ内蔵基板２０に枠２４を設けない半導体装置（ＭＣＰ）は、例えば次のような流れで形成される。即ち、接着剤が塗布された支持体に、複数の半導体チップをそれらの電極パッド面を接着剤側に向けて配置し、例えば全体の半導体チップを囲う枠を設けてその枠の中に樹脂を流し込む。流し込んだ樹脂を硬化した後に、複数の半導体チップの電極パッド面側に配線層（再配線層）を形成するため、チップ内蔵基板を支持体から分離する。これにより、例えば図１２及び図１３に示すような、樹脂２０１内に半導体チップ２０２及び半導体チップ２０３が設けられたチップ内蔵基板２００を得る。
但し、このようにチップ内蔵基板２００を支持体から分離する際には、その前の樹脂２０１の硬化収縮によって生じた応力により、支持体から分離したチップ内蔵基板２００に、図１２に矢印で示したような反りや収縮が発生する場合がある。
また、その後の配線層形成（再配線）工程では、絶縁膜、導電膜の形成に加熱処理が行われる場合があるが、その場合、半導体チップ２０２及び半導体チップ２０３と樹脂２０１との熱膨張率の違いから、同様にチップ内蔵基板２００に反りや収縮が発生し得る。更に、半導体チップ２０２と半導体チップ２０３の間にある樹脂２０１と、半導体チップ２０２及び半導体チップ２０３の周囲にある樹脂２０１の量の違いに起因した応力の影響で、図１４に示すように、樹脂２０１内の半導体チップ２０２及び半導体チップ２０３が傾く場合がある。尚、図１４には、樹脂２０１の量の違いに起因した応力の程度を矢印で模式的に示している。
再配線層の形成にはフォトリソグラフィ技術を用いるが、チップ内蔵基板２００に反り、半導体チップ２０２及び半導体チップ２０３の傾きがあると、チップ内蔵基板２００上に投影される配線等のパターンがぼやけ、高精度のパターニングが困難となる場合がある。特に半導体チップ２０２及び半導体チップ２０３の傾きは、それらの間を電気的に接続する配線（チップ間配線）を形成するうえで、大きな妨げとなる。チップ内蔵基板２００のハンドリングに真空吸着方式を採用している場合には、チップ内蔵基板２００に反りが生じていると吸着不良が発生し、ハンドリング中にチップ内蔵基板２００を落下させてしまうことも起こり得る。チップ内蔵基板２００の収縮も、６インチ〜１２インチある基板では大きな値となり、フォトマスクとの位置合わせが困難となる場合がある。
これに対し、上記の半導体装置１０では、その形成に用いるチップ内蔵基板２０Ａの樹脂２１内に、半導体チップ２２及び半導体チップ２３のほか、枠２４Ａを設け、その枠２４Ａの開口部２４Ａａにそれぞれ、半導体チップ２２及び半導体チップ２３を配置する。このようにチップ内蔵基板２０Ａの樹脂２１内に枠２４Ａが設けられることで、樹脂２１の量が減り、更に、枠２４が樹脂２１による応力に抗してチップ内蔵基板２０Ａの形状を維持する役割を果たす。それにより、チップ内蔵基板２０Ａの反り、半導体チップ２２及び半導体チップ２３の傾きが効果的に抑制されるようになる。その結果、チップ内蔵基板２０Ａ上に形成する配線層（再配線層）３０の導電部３１を高精度にパターニングすることが可能になる。
上記のチップ内蔵基板２０Ａによれば、高精度にパターニングされた導電部３１等を備えた配線層３０を有し、放熱性及び耐湿性に優れた半導体装置１０を実現することが可能になる。
尚、上記のチップ内蔵基板２０Ａのように枠２４Ａを設ける場合には、半導体チップ２２及び半導体チップ２３を、例えば次の図１５のようにして開口部２４Ａａ内に配置することが好ましい。
図１５は半導体チップの配置例を示す図である。図１５には、チップ内蔵基板２０Ａの一組の半導体チップ２２及び半導体チップ２３と、その周囲の樹脂２１及び枠２４Ａの一部を含む領域の平面を模式的に図示している。
半導体チップ２２及び半導体チップ２３は、図１５のように、半導体チップ２２と半導体チップ２３の間の距離、半導体チップ２２と枠２４Ａの間の距離、及び半導体チップ２３と枠２４Ａの間の距離が、いずれも等しい距離ｄとなるように配置することが好ましい。或いは、それらの距離が同等又は近い値となるように、半導体チップ２２及び半導体チップ２３並びに枠２４Ａを配置する。
このような配置とすることで、半導体チップ２２と半導体チップ２３の間、半導体チップ２２と枠２４Ａの間、及び半導体チップ２３と枠２４Ａの間に存在する樹脂２１によって生じる応力（或いは応力の不均衡）が緩和されるようになる。その結果、樹脂２１に起因した半導体チップ２２及び半導体チップ２３の傾きを、一層効果的に抑制することが可能になる。
尚、枠２４Ａの開口部２４Ａａに３つ以上の半導体チップを配置する場合も同様に、各半導体チップ間の距離、各半導体チップと枠２４Ａの間の距離を適切に調整することで、上記のような応力緩和、半導体チップの傾きを抑制することが可能である。
以上のようにして形成される半導体装置１０は、外部接続パッド３１ｃを用いて、回路基板等、他の電子部品に実装することができる。
図１６は電子装置の構成例を示す図である。図１６には、電子装置の一例の断面を模式的に図示している。
図１６に示す電子装置１００は、電子部品１２０、及び電子部品１２０に実装された半導体装置１０を有する。電子部品１２０としては、回路基板のほか、他のＭＣＰ等が適用可能である。半導体装置１０は、その保護膜３４から露出するように設けた外部接続パッド３１ｃに、バンプ（外部接続端子）、例えば半田ボール１１０が設けられ、その半田ボール１１０を介して、電子部品１２０に設けた所定の接続パッド１２１に電気的に接続される。
高精度に形成された配線層３０を有し、放熱性及び耐湿性に優れた半導体装置１０を備える電子装置１００が実現される。
次に、第３の実施の形態について説明する。第３の実施の形態に係る半導体装置形成方法の各工程の説明図を図１７〜図２４に示す。以下、各工程について順に説明する。尚、ここでは、１つの半導体装置に２つの半導体チップが含まれる構造を例に、その形成方法を説明する。
図１７及び図１８は第３の実施の形態に係る枠及び半導体チップの配置工程の説明図である。図１７には、枠及び半導体チップを配置した状態の要部断面の一例を模式的に図示している。図１８には、枠及び半導体チップを配置した状態の平面の一例を模式的に図示している。
まず、上記図３と同様に、支持基板５１上に接着剤５２を設けた支持体５０を準備する。支持体５０を準備した後、支持体５０の接着剤５２を設けた面上に、枠２４Ｂ及び枠２４Ｃ、並びに半導体チップ２２及び半導体チップ２３を、それぞれ所定の位置に配置する。
枠２４Ｂは、各組の半導体チップ２２及び半導体チップ２３につき１つずつ用意され、一組の半導体チップ２２及び半導体チップ２３が内側に配置される開口部２４Ｂａを有する。枠２４Ｂは、主に、後述するチップ内蔵基板２０Ｂの形成時に半導体チップ２２及び半導体チップ２３が傾くのを抑制する機能、並びにダイシング後に得られる各半導体装置１０の放熱性及び耐湿性を向上させる機能を有する。
枠２４Ｃは、各組の半導体チップ２２及び半導体チップ２３とそれを囲繞する枠２４Ｂが内側に配置される開口部２４Ｃａを有する格子状になっている。枠２４Ｃは、主に、後述するチップ内蔵基板２０Ｂの形成時にそのチップ内蔵基板２０Ｂに反りが生じるのを抑制する機能を有する。
例えば、これらの枠２４Ｂ及び枠２４Ｃを支持体５０の接着剤５２上に配置し、枠２４Ｂの各開口部２４Ｂａに、半導体チップ２２及び半導体チップ２３を電極パッド２２ａ及び電極パッド２３ａを接着剤５２側に向けて配置する。枠２４Ｂ及び枠２４Ｃ、並びに半導体チップ２２及び半導体チップ２３は、接着剤５２により支持体５０上に接着固定される。
尚、半導体チップ２２及び半導体チップ２３には、例えば、縦５ｍｍ×横３ｍｍ×厚さ０．６ｍｍのサイズのものを用いる。枠２４Ｂには、例えば、縦１０ｍｍ×横１１．５ｍｍ×厚さ０．５ｍｍ〜０．６ｍｍの外形サイズで、縦６ｍｍ×横７．５ｍｍの開口部２４Ｂａが設けられた、Ｃｕ製のものを用いる。枠２４Ｃには、例えば、縦１２ｍｍ×横１３．５ｍｍの開口部２４Ｃａが設けられた、厚さ０．５ｍｍ〜０．６ｍｍのＣｕ製のものを用いる。このような枠２４Ｃの各開口部２４Ｃａの内側に、枠２４Ｃから２ｍｍの間隔を空けて枠２４Ｂを配置する。そして、その枠２４Ｂの各開口部２４Ｂａの内側に、半導体チップ２２及び半導体チップ２３を、それらの間の距離を０．５ｍｍとし、半導体チップ２２と枠２４Ｂの距離、及び半導体チップ２３と枠２４Ｂの距離も０．５ｍｍとして、配置する。枠２４Ｂと半導体チップ２２及び半導体チップ２３とを、このような配置とすることにより、後述するチップ内蔵基板２０Ｂの形成時に半導体チップ２２及び半導体チップ２３が樹脂２１により生じる応力で傾くのを効果的に抑制することが可能になる。
半導体チップ２２及び半導体チップ２３の配置には、例えば、ダイボンダを用いる。ここで、支持体５０上に枠２４Ｂ及び枠２４Ｃを先に配置し、配置した枠２４Ｂ及び枠２４Ｃの位置情報に基づいて半導体チップ２２及び半導体チップ２３を配置するようにすれば、半導体チップ２２及び半導体チップ２３の配置精度を向上させることができる。
枠２４Ｂ及び枠２４Ｃ、並びに半導体チップ２２及び半導体チップ２３を配置する工程では、必ずしもそれらの高さが厳密に一致していることを要しない。例えば、図１７に示したように、枠２４Ｂ及び枠２４Ｃよりも半導体チップ２２及び半導体チップ２３の方が高くなっていてもよい。
図１９は第３の実施の形態に係る樹脂配設工程の説明図である。図１９には、樹脂を配設した状態の要部断面の一例を模式的に図示している。
支持体５０上に枠２４Ｂ及び枠２４Ｃ、並びに半導体チップ２２及び半導体チップ２３を配置して固定した後は、枠２４Ｂ及び枠２４Ｃ、並びに半導体チップ２２及び半導体チップ２３を樹脂２１により封止する。樹脂２１は、例えば、まず支持体５０の周りを枠等で囲み、その囲みの中に、支持体５０の上方から、半導体チップ２２及び半導体チップ２３の高さを超える程度に流し込む。樹脂２１の流し込みは、空気中又は真空中で行う。樹脂２１には、エポキシ樹脂等を用いる。樹脂２１を流し込んだ後は、熱処理により樹脂２１を硬化する。
図２０は第３の実施の形態に係るバックグラインディング工程の説明図である。図２０には、バックグラインディングを行った状態の要部断面の一例を模式的に図示している。
樹脂２１を支持体５０上に流し込み、硬化させた後は、バックグラインディングを行い、樹脂２１の形成面側の表面を平坦にする。バックグラインディングの量は、例えば、約１００μｍとする。バックグラインディングは、樹脂２１だけでなく、半導体チップ２２及び半導体チップ２３を含めて、或いは更に枠２４Ｂ及び枠２４Ｃも含めて、行うことができる。図２０には、樹脂２１から、枠２４Ｂ、枠２４Ｃ、半導体チップ２２及び半導体チップ２３が露出するように、少なくとも樹脂２１と半導体チップ２２及び半導体チップ２３のバックグラインディングを行った場合を例示している。尚、このように枠２４Ｂ及び枠２４Ｃの高さと半導体チップ２２及び半導体チップ２３の高とを揃えることが、放熱性及び耐湿性を向上させるうえで、また、樹脂２１による応力を緩和するうえで好ましい。
ここまでの工程により、支持体５０上にチップ内蔵基板（樹脂モールド基板）２０Ｂが形成される。
図２１及び図２２は第３の実施の形態に係るチップ内蔵基板分離工程の説明図である。図２１には、分離されたチップ内蔵基板の要部断面の一例を模式的に図示している。図２２には、分離されたチップ内蔵基板の平面の一例を模式的に図示している。
所定量のバックグラインディングを行った後は、チップ内蔵基板２０Ｂを、支持体５０から分離する。接着剤５２に熱可塑性の樹脂を用いている場合は、その軟化温度以上に加熱し、スライドオフしてチップ内蔵基板２０Ｂを支持体５０から分離する。これにより、図２１及び図２２に示すような、樹脂２１の表面２１ａから半導体チップ２２の電極パッド２２ａ及び半導体チップ２３の電極パッド２３ａが露出したチップ内蔵基板２０Ｂが得られる。
チップ内蔵基板２０Ｂは、枠２４Ｂと共に、格子状の枠２４Ｃが設けられていることで、そのチップ内蔵基板２０Ｂの反りの発生が効果的に抑制される。一例として、支持体５０から分離された、直径８インチ（約２００ｍｍ）のチップ内蔵基板２０Ｂの反りは、約３μｍであった。一方、樹脂２１内に枠２４Ｂ及び枠２４Ｃを設けずに同様の流れで形成したチップ内蔵基板の反りは、約２００μｍであった。樹脂２１内に枠２４Ｂ及び枠２４Ｃを設けることにより、支持体５０からの分離後に得られるチップ内蔵基板２０Ｂの反りを効果的に抑制することができる。
図２３は第３の実施の形態に係る配線層及び放熱層の形成工程の説明図である。図２３には、配線層及び放熱層を形成した状態の一例の要部断面を模式的に図示している。
チップ内蔵基板２０Ｂを支持体５０から分離した後は、そのチップ内蔵基板２０Ｂの、樹脂２１から電極パッド２２ａ及び電極パッド２３ａが露出する表面２１ａに、配線層（再配線層）３０Ａを形成する。配線層３０Ａは、表面２１ａ上への絶縁膜及び導電膜の形成、フォトリソグラフィ技術を用いたパターニングにより、絶縁部３２内に導電部３１及び枠部３３を形成し、最表面に外部接続パッド３１ｃを残して保護膜３４を形成して得られる。
支持体５０から分離したチップ内蔵基板２０Ｂの裏面２１ｂには、放熱層２５Ａを形成する。尚、放熱層２５Ａの形成は、配線層３０Ａの形成後に行っても、配線層３０Ａの形成前に行ってもよい。
チップ内蔵基板２０Ｂでは、樹脂２１内に枠２４Ｂ及び枠２４Ｃが設けられることで、チップ内蔵基板２０Ｂの反り、半導体チップ２２及び半導体チップ２３の傾きが効果的に抑制される。ここで、チップ内蔵基板２０Ｂでは、その配線層３０Ａに３μｍ以下といった比較的微細なチップ間配線を形成することができることを確認した。一方、樹脂２１内に枠２４Ｂ及び枠２４Ｃを設けずに同様の流れで形成したチップ内蔵基板では、半導体チップ２２及び半導体チップ２３の傾きによる露光障害が発生し、１０μｍ未満のチップ間配線を形成することができなかった。樹脂２１内に枠２４Ｂ及び枠２４Ｃを設けることにより、絶縁部３２内に高精度にパターニングされた導電部３１等を備える配線層３０Ａが形成されたチップ内蔵基板２０Ｂを得ることができる。
図２４は第３の実施の形態に係るダイシング工程の説明図である。図２４には、ダイシングを行った状態の要部断面の一例を模式的に図示している。
配線層３０Ａ及び放熱層２５Ａの形成後は、ダイシングソーを用い、配線層３０Ａ、チップ内蔵基板２０Ｂ及び放熱層２５Ａを、所定の位置で切断し、個々の半導体装置１０（ＭＣＰ）に個片化する。個片化の際には、上記した枠２４Ｂが、各半導体装置１０内に半導体チップ２２及び半導体チップ２３を囲繞する枠２４として残るように、ダイシングソーによる切断を行う。これにより、図２４に示すような、枠２４（枠２４Ｂ）及び放熱層２５（放熱層２５Ａ）を含むチップ内蔵基板２０（チップ内蔵基板２０Ｂ）の上に、枠部３３を含む配線層３０（配線層３０Ａ）が形成された、個々の半導体装置１０が得られる。
このようにして得られた半導体装置１０では、枠２４、放熱層２５及び枠部３３を設けずに形成された半導体装置と比較して、放熱効率で１５％の向上が確認され、高温高湿信頼性試験で２０％の歩留まり向上が確認された。また、半導体装置１０において、枠２４、放熱層２５を形成し、枠部３３を設けずに半導体装置を形成した場合は、枠２４、放熱層２５及び枠部３３をいずれも設けずに形成された半導体装置と比較して、放熱効率で１５％の向上が確認され、高温高湿信頼性試験で８％の歩留まり向上が確認された。
尚、第３の実施の形態として述べた以上の工程において、図１９に示したように枠２４Ｂ及び枠２４Ｃ、並びに半導体チップ２２及び半導体チップ２３を配置した支持体５０上に樹脂２１を流し込んだ後、スキージ等を用いて余分な樹脂２１を除去してもよい。
例えば、スキージを用いて半導体チップ２２及び半導体チップ２３よりも上にある余分な樹脂２１を除去することができる。このほか、枠２４Ｂ及び枠２４Ｃ、並びに半導体チップ２２及び半導体チップ２３の高さを予め揃えている場合には、それらの上にある余分な樹脂２１を除去することができる。枠２４Ｂ及び枠２４Ｃを半導体チップ２２及び半導体チップ２３よりも高くしている場合には、枠２４Ｂ及び枠２４Ｃよりも上にある余分な樹脂２１を除去することができる。
また、枠２４Ｂ及び枠２４Ｃ、並びに半導体チップ２２及び半導体チップ２３の高さを予め揃えている場合には、上記のようにスキージ等を用いて余分な樹脂２１を除去し、バックグラインディング工程（図２０）を省略してもよい。半導体チップ２２及び半導体チップ２３よりも枠２４Ｂ及び枠２４Ｃが高い場合で、半導体チップ２２及び半導体チップ２３の背面に樹脂２１を残す場合は、枠２４Ｂ及び枠２４Ｃよりも上の樹脂２１を除去し、バックグラインディング工程（図２０）を省略してもよい。
また、樹脂２１を流し込む際は、支持体５０上の全体に流し込む方法のほか、枠２４Ｂの各開口部２４Ｂａ、枠２４Ｃの各開口部２４Ｃａに、ディスペンサ等を用いてそれぞれ樹脂２１を流し込む方法を用いることもできる。
以上のような工程により、高精度にパターニングされた導電部３１等を備えた配線層３０を有するチップ内蔵基板２０Ｂを実現することが可能になる。更に、そのようなチップ内蔵基板２０Ｂを用いることで、高精度に形成された配線層３０を有し、放熱性及び耐湿性に優れた半導体装置１０を実現することが可能になる。
尚、上記の例では、チップ内蔵基板２０Ｂの樹脂２１内に、主にチップ内蔵基板２０Ｂの反りを抑制する枠２４Ｃとして、格子状のものを用いたが、枠２４Ｃの形状は、このような格子状のものには限定されない。
図２５〜図２８は第３の実施の形態に係る枠の別例を示す図である。図２５〜図２８には、枠を設けたチップ内蔵基板の例の平面を模式的に図示している。
チップ内蔵基板２０Ｂの樹脂２１内に設ける枠２４Ｃとしては、図２５に示すように、並行に延びる一対の枠（補強部材）を、中央に並設された枠２４Ｂを挟むように、縦方向及び横方向にそれぞれ配置したものを用いることができる。このような枠２４Ｃを用いた場合にも、チップ内蔵基板２０Ｂの反りを抑制することができる。
また、図２６に示すように、全ての枠２４Ｂを囲繞するように最外周の枠２４Ｂの外側に沿って配置した枠２４Ｃとすることもできる。また、図２７に示すように、全ての枠２４Ｂを囲繞するようにチップ内蔵基板２０Ｂの縁部に沿って周状に配置した枠２４Ｃとすることもできる。このような枠２４Ｃを用いた場合にも、チップ内蔵基板２０Ｂの反りを抑制することができる。
また、図２８に示すように、チップ内蔵基板２０Ｂの中央に並設された枠２４Ｂの間で、チップ内蔵基板２０Ｂの中心を通るように縦方向及び横方向にそれぞれ配置した枠２４Ｃとすることもできる。このような枠２４Ｃを用いた場合にも、チップ内蔵基板２０Ｂの反りを抑制することができる。
尚、図２５〜図２８に示した枠２４Ｃは、１枚のチップ内蔵基板２０Ｂに、単独で用いることができるほか、組み合わせて用いることもできる。
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 絶縁層と、
前記絶縁層内に配設された第１半導体素子及び第２半導体素子と、
前記絶縁層よりも高い熱伝導度を有し、前記絶縁層を介して前記第１半導体素子及び前記第２半導体素子を囲繞する枠と、
前記絶縁層の上方に配設され、前記第１半導体素子及び前記第２半導体素子に電気的に接続された導電部を有する配線層と
を含むことを特徴とする半導体装置。
（付記２） 前記第１半導体素子及び前記第２半導体素子はそれぞれ、前記絶縁層から露出する第１電極パッド及び第２電極パッドを有し、
前記導電部は、前記第１電極パッド及び前記第２電極パッドに電気的に接続されている
ことを特徴とする付記１に記載の半導体装置。
（付記３） 前記配線層は、前記導電部を含む領域を囲繞し、前記枠に接続された枠部を有することを特徴とする付記１又は２に記載の半導体装置。
（付記４） 前記絶縁層の前記配線層の配設面側と反対の面側に配設され、前記絶縁層よりも高い熱伝導度を有し、前記枠に接続された層を含むことを特徴とする付記１乃至３のいずれかに記載の半導体装置。
（付記５） 前記層は、前記第１半導体素子及び前記第２半導体素子の少なくとも一方と接していることを特徴とする付記４に記載の半導体装置。
（付記６） 前記第１半導体素子及び前記第２半導体素子と前記枠との距離は、前記第１半導体素子と前記第２半導体素子の間の距離に等しいことを特徴とする付記１乃至５のいずれかに記載の半導体装置。
（付記７） 絶縁層と、前記絶縁層の第１領域内に配設された第１半導体素子及び第２半導体素子と、前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第１領域の前記絶縁層を介して前記第１半導体素子及び前記第２半導体素子を囲繞する第１枠とを含む基板を形成する工程と、
前記基板の上方に、前記第１半導体素子及び前記第２半導体素子に電気的に接続された第１導電部を有する配線層を形成する工程と、
前記配線層及び前記基板を、前記第１領域の前記絶縁層が前記第１枠の少なくとも一部で囲繞されるように、切断する工程と
を含む
ことを特徴とする半導体装置の製造方法。
（付記８） 形成される前記基板は、前記絶縁層の第２領域内に配設された第３半導体素子及び第４半導体素子と、前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第２領域の前記絶縁層を介して前記第３半導体素子及び前記第４半導体素子を囲繞する第２枠とを更に有し、
形成される前記配線層は、前記第３半導体素子及び前記第４半導体素子に電気的に接続された第２導電部を更に有し、
前記配線層及び前記基板を切断する工程は、前記配線層及び前記基板を、前記第１枠と前記第２枠の間の位置で、前記第１領域の前記絶縁層が前記第１枠の少なくとも一部で囲繞され、且つ前記第２領域の前記絶縁層が前記第２枠の少なくとも一部で囲繞されるように、切断する工程を含む
ことを特徴とする付記７に記載の半導体装置の製造方法。
（付記９） 前記基板を形成する工程は、
支持体上に前記第１枠及び前記第２枠を配置する工程と、
前記第１枠内に前記第１半導体素子及び前記第２半導体素子を配置する工程と、
前記第２枠内に前記第３半導体素子及び前記第４半導体素子を配置する工程と、
前記支持体上に前記絶縁層を形成し、前記第１枠及び前記第２枠、並びに前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子を、前記絶縁層に埋め込む工程と、
前記絶縁層から前記支持体を剥離する工程と
を含むことを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０） 前記基板を形成する工程は、前記支持体上に、前記第１枠と前記第２枠の間を通るように第３枠を延在させて配置する工程を含むことを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１） 前記基板を形成する工程は、前記支持体上に、前記第１枠及び前記第２枠を含む領域を囲繞するように第４枠を延在させて配置する工程を含むことを特徴とする付記９又は１０に記載の半導体装置の製造方法。
（付記１２） 前記第１枠と前記第２枠とが一体であることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１３） 前記第１半導体素子及び前記第２半導体素子はそれぞれ、前記絶縁層から露出する第１電極パッド及び第２電極パッドを有し、
前記第１導電部は、前記第１電極パッド及び前記第２電極パッドに電気的に接続され、
前記第３半導体素子及び前記第４半導体素子はそれぞれ、前記絶縁層から露出する第３電極パッド及び第４電極パッドを有し、
前記第２導電部は、前記第３電極パッド及び前記第４電極パッドに電気的に接続されている
ことを特徴とする付記８乃至１２のいずれかに記載の半導体装置の製造方法。
（付記１４） 前記配線層を形成する工程は、前記第１導電部を含む領域を囲繞し前記第１枠に接続された第１枠部、及び前記第２導電部を含む領域を囲繞し前記第２枠に接続された第２枠部を形成する工程を含むことを特徴とする付記８乃至１３のいずれかに記載の半導体装置の製造方法。
（付記１５） 前記基板を形成する工程後に、前記絶縁層の前記配線層の形成面と反対の面側に、前記絶縁層よりも高い熱伝導度を有し、前記第１枠及び前記第２枠に接続された層を形成する工程を含むことを特徴とする付記８乃至１４のいずれかに記載の半導体装置の製造方法。
（付記１６） 絶縁層と、
前記絶縁層の第１領域内に配設された第１半導体素子及び第２半導体素子と、
前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第１領域の前記絶縁層を介して前記第１半導体素子及び前記第２半導体素子を囲繞する第１枠と、
前記絶縁層の第２領域内に配設された第３半導体素子及び第４半導体素子と、
前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第２領域の前記絶縁層を介して前記第３半導体素子及び前記第４半導体素子を囲繞する第２枠と
を含むことを特徴とする基板。
（付記１７） 前記絶縁層内に配設され、前記第１枠と前記第２枠の間を通って延在された第３枠を含むことを特徴とする付記１６に記載の基板。
（付記１８） 前記絶縁層内に配設され、前記第１枠及び前記第２枠を含む領域を囲繞するように延在された第４枠を含むことを特徴とする付記１６又は１７に記載の基板。
（付記１９） 前記第１枠と前記第２枠とが一体であることを特徴とする付記１６に記載の基板。
（付記２０） 絶縁層と、前記絶縁層内に配設された第１半導体素子及び第２半導体素子と、前記絶縁層よりも高い熱伝導度を有し、前記絶縁層を介して前記第１半導体素子及び前記第２半導体素子を囲繞する枠と、前記絶縁層の上方に配設され、前記第１半導体素子及び前記第２半導体素子に電気的に接続された導電部を有する配線層とを含む半導体装置と、
前記半導体装置の前記配線層側に配設され、前記第１半導体素子及び前記第２半導体素子と前記配線層を用いて電気的に接続された電子部品と
を含む電子装置。
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ 半導体装置（ＭＣＰ）
２０，２０Ａ，２０Ｂ，２００ チップ内蔵基板（基板）
２１，２０１ 樹脂（絶縁層）
２１ａ 表面
２１ｂ 裏面
２２，２３，２０２，２０３ 半導体チップ（半導体素子）
２２ａ，２３ａ 電極パッド
２４，２４Ａ，２４Ｂ，２４Ｃ 枠
２４Ａａ，２４Ｂａ，２４Ｃａ 開口部
２５，２５Ａ 放熱層
３０，３０Ａ 配線層
３１ 導電部
３１ａ ビア
３１ｂ 配線
３１ｃ 外部接続パッド
３２ 絶縁部
３３ 枠部
３４ 保護膜
５０ 支持体
５１ 支持基板
５２ 接着剤
１００ 電子装置
１１０ 半田ボール
１２０ 電子部品
１２１ 接続パッド

Claims (11)

  1. 絶縁層と、
    前記絶縁層の第１領域内に配設された第１半導体素子及び第２半導体素子と、
    前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第１領域の前記絶縁層を介して前記第１半導体素子及び前記第２半導体素子を囲繞する第１枠と、
    前記絶縁層の第２領域内に配設された第３半導体素子及び第４半導体素子と、
    前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第２領域の前記絶縁層を介して前記第３半導体素子及び前記第４半導体素子を囲繞する第２枠と、
    前記絶縁層内に配設され、前記第１枠と前記第２枠の間を通って延在された第３枠と
    を含む第１基板と、
    前記第１基板の上方に形成され、前記第１半導体素子及び前記第２半導体素子に電気的に接続された第１導電部、及び、前記第３半導体素子及び前記第４半導体素子に電気的に接続された第２導電部を有する配線層と
    を含む第２基板を準備する工程と、
    前記第２基板を、前記第１枠と前記第２枠の間の位置で、前記第１領域の前記絶縁層が前記第１枠の少なくとも一部で囲繞され、且つ、前記第２領域の前記絶縁層が前記第２枠の少なくとも一部で囲繞されるように、切断する工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 絶縁層と、
    前記絶縁層の第１領域内に配設された第１半導体素子及び第２半導体素子と、
    前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第１領域の前記絶縁層を介して前記第１半導体素子及び前記第２半導体素子を囲繞する第１枠と、
    前記絶縁層の第２領域内に配設された第３半導体素子及び第４半導体素子と、
    前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第２領域の前記絶縁層を介して前記第３半導体素子及び前記第４半導体素子を囲繞する第２枠と、
    前記絶縁層内に配設され、前記第１枠及び前記第２枠を含む領域を囲繞するように延在された第３枠と
    を含む第１基板と、
    前記第１基板の上方に形成され、前記第１半導体素子及び前記第２半導体素子に電気的に接続された第１導電部、及び、前記第３半導体素子及び前記第４半導体素子に電気的に接続された第２導電部を有する配線層と
    を含む第２基板を準備する工程と、
    前記第２基板を、前記第１枠と前記第２枠の間の位置で、前記第１領域の前記絶縁層が前記第１枠の少なくとも一部で囲繞され、且つ、前記第２領域の前記絶縁層が前記第２枠の少なくとも一部で囲繞されるように、切断する工程と
    を含むことを特徴とする半導体装置の製造方法。
  3. 前記第２基板を準備する工程は、
    支持体上に前記第１枠、前記第２枠及び前記第３枠を配置する工程と、
    前記第１枠内に前記第１半導体素子及び前記第２半導体素子を配置する工程と、
    前記第２枠内に前記第３半導体素子及び前記第４半導体素子を配置する工程と、
    前記支持体上に前記絶縁層を形成し、前記第１枠、前記第２枠及び前記第３枠、並びに前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子を、前記絶縁層に埋め込む工程と、
    前記絶縁層から前記支持体を剥離する工程と
    を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 絶縁層と、
    前記絶縁層の第１領域内に配設された第１半導体素子及び第２半導体素子と、
    前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第１領域の前記絶縁層を介して前記第１半導体素子及び前記第２半導体素子を囲繞する第１枠と、
    前記絶縁層の第２領域内に配設された第３半導体素子及び第４半導体素子と、
    前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第２領域の前記絶縁層を介して前記第３半導体素子及び前記第４半導体素子を囲繞する第２枠と、
    前記絶縁層内に配設され、前記第１枠と前記第２枠の間を通って延在された第３枠と
    を含む第１基板と、
    前記第１基板の上方に形成され、前記第１半導体素子及び前記第２半導体素子に電気的に接続された第１導電部、及び、前記第３半導体素子及び前記第４半導体素子に電気的に接続された第２導電部を有する配線層と
    を含む第２基板を準備する工程と、
    前記第２基板を、前記第１枠と前記第２枠の間の位置で、前記第１領域の前記絶縁層が前記第１枠の少なくとも一部で囲繞され、且つ、前記第２領域の前記絶縁層が前記第２枠の少なくとも一部で囲繞されるように、切断する工程と、
    切断された前記第２基板の前記配線層側に電子部品を配設し、前記配線層と前記電子部品とを電気的に接続する工程と
    を含むことを特徴とする電子装置の製造方法。
  5. 絶縁層と、
    前記絶縁層の第１領域内に配設された第１半導体素子及び第２半導体素子と、
    前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第１領域の前記絶縁層を介して前記第１半導体素子及び前記第２半導体素子を囲繞する第１枠と、
    前記絶縁層の第２領域内に配設された第３半導体素子及び第４半導体素子と、
    前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第２領域の前記絶縁層を介して前記第３半導体素子及び前記第４半導体素子を囲繞する第２枠と、
    前記絶縁層内に配設され、前記第１枠及び前記第２枠を含む領域を囲繞するように延在された第３枠と
    を含む第１基板と、
    前記第１基板の上方に形成され、前記第１半導体素子及び前記第２半導体素子に電気的に接続された第１導電部、及び、前記第３半導体素子及び前記第４半導体素子に電気的に接続された第２導電部を有する配線層と
    を含む第２基板を準備する工程と、
    前記第２基板を、前記第１枠と前記第２枠の間の位置で、前記第１領域の前記絶縁層が前記第１枠の少なくとも一部で囲繞され、且つ、前記第２領域の前記絶縁層が前記第２枠の少なくとも一部で囲繞されるように、切断する工程と、
    切断された前記第２基板の前記配線層側に電子部品を配設し、前記配線層と前記電子部品とを電気的に接続する工程と
    を含むことを特徴とする電子装置の製造方法。
  6. 絶縁層と、
    前記絶縁層の第１領域内に配設された第１半導体素子及び第２半導体素子と、
    前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第１領域の前記絶縁層を介して前記第１半導体素子及び前記第２半導体素子を囲繞する第１枠と、
    前記絶縁層の第２領域内に配設された第３半導体素子及び第４半導体素子と、
    前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第２領域の前記絶縁層を介して前記第３半導体素子及び前記第４半導体素子を囲繞する第２枠と、
    前記絶縁層内に配設され、前記第１枠と前記第２枠の間を通って延在された第３枠と
    を含むことを特徴とする基板。
  7. 絶縁層と、
    前記絶縁層の第１領域内に配設された第１半導体素子及び第２半導体素子と、
    前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第１領域の前記絶縁層を介して前記第１半導体素子及び前記第２半導体素子を囲繞する第１枠と、
    前記絶縁層の第２領域内に配設された第３半導体素子及び第４半導体素子と、
    前記絶縁層内に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第２領域の前記絶縁層を介して前記第３半導体素子及び前記第４半導体素子を囲繞する第２枠と、
    前記絶縁層内に配設され、前記第１枠及び前記第２枠を含む領域を囲繞するように延在された第３枠と
    を含むことを特徴とする基板。
  8. 前記絶縁層の上方に形成され、前記第１半導体素子及び前記第２半導体素子に電気的に接続された第１導電部、及び、前記第３半導体素子及び前記第４半導体素子に電気的に接続された第２導電部を有する配線層を更に含むことを特徴とする請求項６又は７に記載の基板。
  9. 前記第１半導体素子及び前記第２半導体素子はそれぞれ、前記絶縁層から露出し、前記第１導電部と電気的に接続された第１電極パッド及び第２電極パッドを有し、
    前記第３半導体素子及び前記第４半導体素子はそれぞれ、前記絶縁層から露出し、前記第２導電部と電気的に接続された第３電極パッド及び第４電極パッドを有することを特徴とする請求項８に記載の基板。
  10. 前記配線層は、
    前記第１導電部を含む領域を囲繞し、前記第１枠に接続された第１枠部と、
    前記第２導電部を含む領域を囲繞し、前記第２枠に接続された第２枠部と
    を含むことを特徴とする請求項８又は９に記載の基板。
  11. 前記絶縁層の前記配線層の配設面側と反対の面側に配設され、前記絶縁層よりも高い熱伝導度を有し、前記第１枠及び前記第２枠に接続された層を更に含むことを特徴とする請求項８乃至１０のいずれかに記載の基板。

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