JP7110879B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は半導体装置およびその製造方法に関するものである。
半導体装置において、半導体層を樹脂などで埋め込み、半導体層の上に配線を設けることがある（特許文献１および２）。
国際公開第２０１７／２１２８８８号 特開２０１２－２５２２９０号公報
樹脂の保護および耐湿性の向上のため、樹脂の上を無機絶縁膜で覆うことがある。しかし無機絶縁膜の線膨張係数が配線および樹脂とは異なるため、温度変化などにより応力が発生し、無機絶縁膜にクラックが生じる。そこで、無機絶縁膜のクラックを抑制することが可能な半導体装置およびその製造方法を提供することを目的とする。
本発明に係る半導体装置は、基板の上に設けられた半導体層と、前記半導体層の上に設けられた第１樹脂層と、前記第１樹脂層の上に設けられた第２樹脂層と、前記半導体層の上に形成され、前記第２樹脂層に埋め込まれた第１配線層と、前記第２樹脂層および前記第１配線層の上に形成され、前記第１配線層と電気的に接続された第２配線層と、前記第２樹脂層および前記第２配線層を覆う第１無機絶縁膜と、を具備し、前記第１配線層の面積は前記第２配線層の面積よりも大きい半導体装置である。
本発明に係る半導体装置の製造方法は、基板の上に半導体層を成長する工程と、前記半導体層にドライエッチングを行うことでメサを形成する工程と、前記半導体層の上に、前記メサを埋め込む第１樹脂層を形成する工程と、前記メサの上に第１配線層を形成する工程と、前記第１樹脂層の上に第２樹脂層を形成する工程と、前記第２樹脂層の上に、前記第１配線層と電気的に接続される第２配線層を形成する工程と、前記第２樹脂層および前記第２配線層を覆う第１無機絶縁膜を形成する工程と、を有し、前記第１配線層の面積は前記第２配線層の面積よりも大きい半導体装置の製造方法である。
上記発明によれば、無機絶縁膜のクラックを抑制することが可能である。
図１は実施例１に係る半変調器の光導波路部分の平面図である。 図２は実施例１に係る半変調器の平面図である。 図３（ａ）および図３（ｂ）はボンディングパッド付近の断面図である。図３（ｃ）はボンディングパッドを拡大した平面図である。 図４（ａ）および図４（ｂ）はアーム導波路付近の断面図である。 図５（ａ）から図５（ｃ）はシミュレーションのモデルを例示する模式図である。 図６（ａ）から図６（ｆ）は光変調器の製造方法を例示する断面図である。 図７（ａ）から図７（ｄ）は光変調器の製造方法を例示する断面図である。 図８（ａ）から図８（ｃ）は光変調器の製造方法を例示する断面図である。 図９（ａ）から図９（ｄ）は光変調器の製造方法を例示する断面図である。
[本願発明の実施形態の説明]
最初に本願発明の実施形態の内容を列記して説明する。
本願発明の一形態は、（１）基板の上に設けられた半導体層と、前記半導体層の上に設けられた第１樹脂層と、前記第１樹脂層の上に設けられた第２樹脂層と、前記半導体層の上に形成され、前記第２樹脂層に埋め込まれた第１配線層と、前記第２樹脂層および前記第１配線層の上に形成され、前記第１配線層と電気的に接続された第２配線層と、前記第２樹脂層および前記第２配線層を覆う第１無機絶縁膜と、を具備し、前記第１配線層の面積は前記第２配線層の面積よりも大きい半導体装置である。第１配線層の面積が第２配線層の面積よりも大きいため、第１無機絶縁膜に加わる応力を緩和することができる。この結果、第１無機絶縁膜のクラックを抑制することができる。
（２）前記第１配線層の端部は前記第２配線層の端部よりも外側に位置し、前記第２配線層を囲んでもよい。これにより応力をより効果的に緩和することができ、第１無機絶縁膜のクラックを抑制することができる。
（３）前記第１配線層の長さは前記第２配線層の長さよりも４μｍ以上、１４μｍ以下大きくてもよい。これにより応力をより効果的に緩和することができ、第１無機絶縁膜のクラックを抑制することができる。
（４）前記第１配線層および前記第２配線層は金を含んでもよい。これにより応力をより効果的に緩和することができ、第１無機絶縁膜のクラックを抑制することができる。
（５）前記第１配線層の厚さは０．８μｍ以上、２．０μｍ以下であり、前記第２配線層の厚さは２．５μｍ以上、５．０μｍ以下でもよい。これにより応力をより効果的に緩和することができ、第１無機絶縁膜のクラックを抑制することができる。
（６）前記第１無機絶縁膜は窒化シリコン、酸化シリコンおよび酸窒化シリコンのいずれかを含んでもよい。これらは樹脂との密着性が高いため、第２配線層の密着性が向上する。
（７）前記半導体層と前記第１樹脂層との間に設けられた第２無機絶縁膜と、前記第１樹脂層と前記第２樹脂層との間に設けられた第３無機絶縁膜と、前記第２樹脂層と前記第１無機絶縁膜との間に設けられた前記第４無機絶縁膜とを具備してもよい。無機絶縁膜は樹脂との密着性が高いため、半導体層から第２配線層までの各層の間で高い密着性が得られる。また、応力を緩和することで、第１無機絶縁膜のクラックを抑制することができる。
（８）前記第２樹脂層および前記第４無機絶縁膜は前記第１配線層と重なる位置に開口部を有し、前記第２配線層は前記開口部に設けられてもよい。これにより第２配線層と第１配線層とが接触し、電気的に接続される。第１配線層および第２配線層が第１樹脂層および第２樹脂層により囲まれ、剥がれにくくなる。
（９）前記半導体層は前記基板の上に積層された複数の化合物半導体層であり、前記半導体層は、前記複数の化合物半導体層で形成されたメサを有し、前記メサの側面は前記第１樹脂層で埋め込まれ、前記メサの面積は前記第１配線層の面積より大きく、前記第１配線層は前記メサの上に形成されてもよい。基板の上にピラーが生じる恐れがある。第１配線層をメサの上に設けることで、第１配線層および第２配線層をピラーから遠ざけることができる。
（１０）基板の上に半導体層を成長する工程と、前記半導体層にドライエッチングを行うことでメサを形成する工程と、前記半導体層の上に、前記メサを埋め込む第１樹脂層を形成する工程と、前記メサの上に第１配線層を形成する工程と、前記第１樹脂層の上に第２樹脂層を形成する工程と、前記第２樹脂層の上に、前記第１配線層と電気的に接続される第２配線層を形成する工程と、前記第２樹脂層および前記第２配線層を覆う第１無機絶縁膜を形成する工程と、を有し、前記第１配線層の面積は前記第２配線層の面積よりも大きい半導体装置の製造方法半導体装置の製造方法である。第１配線層の面積が第２配線層の面積よりも大きいため、第１無機絶縁膜に加わる応力を緩和することができる。この結果、第１無機絶縁膜のクラックを抑制することができる。
［本願発明の実施形態の詳細］
本発明の実施形態に係る半導体装置およびその製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
（光変調器）
図１は実施例１に係る光変調器１００の光導波路部分の平面図である。図１のように、光変調器１００（半導体装置）は、基板１０上に、入力導波路３１ａ、出力導波路３１ｂ、光カプラ３２ａ，３２ｂ、及び複数のマッハツェンダ変調器３０が設けられている。入力導波路３１ａ、出力導波路３１ｂ、及び光カプラ３２ａ，３２ｂは、メサ状の光導波路からなる。光カプラ３２ａ，３２ｂは、ＭＭＩ（Multimode Interferometer）型の光カプラである。複数のマッハツェンダ変調器３０は、メサ状の光導波路の経路を組み合わせた構成をしている。入力導波路３１ａから入力された光は、光カプラ３２ａで分岐され、マッハツェンダ変調器３０を経由した後、光カプラ３２ｂで合波されて、出力導波路３１ｂに出力される。光変調器１００の大きさは、例えば１０ｍｍ×４ｍｍである。
マッハツェンダ変調器３０は、基板１０上に、２つの光カプラ３３ａ，３３ｂと、２つの光カプラ３３ａ，３３ｂの間に接続された２本のアーム導波路３４ａ，３４ｂと、を備える。光カプラ３３ａ，３３ｂ及びアーム導波路３４ａ，３４ｂは、メサ状の光導波路からなる。光カプラ３３ａは、入力導波路３１ａから入力された光を分岐する。２本のアーム導波路３４ａ，３４ｂは、光カプラ３３ａで分岐された光を伝搬する。光カプラ３３ｂは、２本のアーム導波路３４ａ，３４ｂを伝搬した光を合波する。光カプラ３３ａ，３３ｂは、ＭＭＩ型の光カプラである。
図２は光変調器１００の平面図である。図２では、図１で説明した光導波路部分を細点線で図示している。第１実施形態に係る光変調器１００では、メサ状の光導波路が樹脂によって埋め込まれている。
配線パターンは、変調用電極３５、グランド電極３６、及び位相調整用電極３７を含む。変調用電極３５は、マッハツェンダ変調器３０のアーム導波路３４ａ，３４ｂ上に設けられ、接続配線４１を介してシグナル用のボンディングパッド３８に接続されている。グランド電極３６は、アーム導波路３４ａとアーム導波路３４ｂとの間に設けられ、接続配線４１を介してグランド用のボンディングパッド３９に接続されている。位相調整用電極３７は、マッハツェンダ変調器３０のアーム導波路３４ａ，３４ｂ上に変調用電極３５とは異なる位置に設けられ、ＤＣ電極パッド４０に接続されている。
変調用電極３５にボンディングパッド３８から高周波の電気信号が供給されると、グランド電極３６との間で高周波（例えば２０ＧＨｚ程度）の電気信号が流れる。これにより、アーム導波路３４ａ，３４ｂの屈折率が変化し、アーム導波路３４ａ，３４ｂを伝搬する光の位相が変化する。これにより、アーム導波路３４ａ，３４ｂを伝搬する光は位相変調を受けて、変調された光信号となって出力導波路３１ｂに出力される。
位相調整用電極３７にＤＣ電極パッド４０から直流電圧が供給されると、アーム導波路３４ａ，３４ｂの屈折率が一定値だけシフトする。直流電圧の大きさは、変調用電極３５に供給される電気信号によってアーム導波路３４ａ，３４ｂを伝搬する光の変調が良好に行われるような値（最適値）に設定される。すなわち、アーム導波路３４ａ，３４ｂを伝搬する光が良好に変調されるように、位相調整用電極３７によってアーム導波路３４ａ，３４ｂを伝搬する光の位相が調整される。
位相調整用電極３７に供給される直流電圧の最適値は、アーム導波路３４ａ，３４ｂ間の光路長差に依存する。アーム導波路３４ａ，３４ｂ間の光路長差は、例えばアーム導波路３４ａ，３４ｂを伝搬する光の波長によって変化する。光変調器１００は、例えば波長１５３０ｎｍ～１５７０ｎｍの範囲で、第１の瞬間には第１の波長の光が入射され、別の第２の瞬間には波長が切り替って第２の波長の光が入射される。このため、入射される光の波長と供給する直流電圧の値との関係表を予め作成しておき、動作時にはこの関係表に基づいて直流電圧の値が決定される。また、アーム導波路３４ａ，３４ｂ間の光路長差は、アーム導波路３４ａ，３４ｂ間の温度差によっても変化する。このため、光変調器１００は、ＴＥＣ（Thermo-electric Cooler）上に搭載されて一定の温度（例えば７０℃）に保たれて使用される。
図３（ａ）および図３（ｂ）はボンディングパッド付近の断面図であり、図３（ａ）は図２の線Ａ－Ａに沿った断面を図示し、図３（ｂ）は図３（ｃ）の線Ｂ－Ｂに沿った断面を図示する。図３（ｃ）はボンディングパッド３８を拡大した平面図である。図４（ａ）および図４（ｂ）はアーム導波路３４ａおよび３４ｂ付近の断面図である。
図３（ａ）、図３（ｂ）、図４（ａ）および図４（ｂ）に示すように、基板１０の上に下部クラッド層１２、下部クラッド層１３、コア層１４、上部クラッド層１６およびコンタクト層１８が順に積層されている。
基板１０は例えば半絶縁性のインジウムリン（ＩｎＰ）で形成された半導体基板である。下部クラッド層１２および１３は、例えばシリコン（Ｓｉ）がドープされたｎ型ＩｎＰで形成されている。下部クラッド層１２の厚さは例えば５００ｎｍであり、下部クラッド層１３の厚さは例えば８００ｎｍである。コア層１４は、例えば厚さ５００ｎｍのガリウムインジウム砒素リン（ＧａＩｎＡｓＰ）で形成され、多重量子井戸（ＭＱＷ：Multiple Quantum Well）構造を有する。上部クラッド層１６は例えば亜鉛（Ｚｎ）がドープされた厚さ１３００ｎｍのｐ型ＩｎＰで形成されている。コンタクト層１８は、例えばＺｎがドープされた厚さ２００ｎｍのｐ型ＩｎＧａＡｓで形成されている。
基板１０上の化合物半導体層（下部クラッド層１２、下部クラッド層１３、コア層１４、上部クラッド層１６およびコンタクト層１８）は、図３（ａ）および図３（ｂ）に示すように複数のメサ１１を形成し、かつ図４（ａ）および図４（ｂ）に示すようにアーム導波路３４ａおよび３４ｂを形成する。
メサ１１間において化合物半導体層は分離され、メサ１１間は電気的に絶縁されている。隣り合うメサ１１間の距離は例えば２０μｍである。アーム導波路３４ａからアーム導波路３４ｂにかけて設けられた下部クラッド層１２により、アーム導波路３４ａおよび３４ｂは電気的に接続されている。アーム導波路３４ａおよび３４ｂそれぞれの幅は例えば１．５μｍである。
基板１０の上には樹脂層２０および２１、絶縁膜２２、２３、２４および２５が設けられている。絶縁膜２２（第２無機絶縁膜）は基板１０の上面、メサ１１の側面および上面、アーム導波路３４ａおよび３４ｂの側面を覆う。樹脂層２０（第１樹脂層）は、絶縁膜２２の上面に設けられ、メサ１１、アーム導波路３４ａおよび３４ｂの側面を埋め込む。樹脂層２０の上面に絶縁膜２３（第３無機絶縁膜）が設けられ、絶縁膜２３の上面に樹脂層２１（第２樹脂層）が設けられている。樹脂層２１の上面に絶縁膜２４（第４無機絶縁膜）が設けられ、絶縁膜２４の上面に絶縁膜２５（第１無機絶縁膜）が設けられている。樹脂層２１は開口部２１ａを有し、絶縁膜２４は開口部２４ａを有する。開口部２１ａおよび２４ａは厚さ方向において重なり、かつメサ１１と重なる。
図３（ａ）および図３（ｂ）に示すように、メサ１１の上であって絶縁膜２２の上面にボンディングパッド３８および３９が設けられている。ボンディングパッド３８および３９はそれぞれ、順に積層された配線層２６および２７を有する。
配線層２６（第１配線層）は、絶縁膜２２の上面に接触する下地層２６ａ、および下地層２６ａの上面に接触するメッキ層２６ｂを含む。配線層２６は樹脂層２０と樹脂層２１とに埋め込まれ、開口部２１ａおよび２４ａに重なる。配線層２７（第２配線層）は、メッキ層２６ｂの上面に接触する。配線層２７は開口部２１ａ内から絶縁膜２４の上面にかけて設けられ、配線層２６と電気的に接続されている。配線層２７の端部は開口部２１ａよりも外側に位置する。
下地層２６ａは、例えば厚さ５０ｎｍのチタン（Ｔｉ）層、厚さ５０ｎｍの白金（Ｐｔ）層および厚さ９００ｎｍの金（Ａｕ）層を順に積層した金属層（Ｔｉ／Ｐｔ／Ａｕ）である。メッキ層２６ｂおよび配線層２７はそれぞれ、例えば厚さ５０ｎｍのチタンタングステン（ＴｉＷ）層、厚さ５０ｎｍの白金（Ｐｔ）および金（Ａｕ）を順に積層した金属層（ＴｉＷ／Ｐｔ／Ａｕ）である。メッキ層２６ｂの厚さは例えば１μｍであり、配線層２７の厚さは例えば４μｍである。
樹脂層２０および２１は例えばＢＣＢ（ベンゾシクロブテン）などである。樹脂層２０の厚さは例えば２．５μｍであり、樹脂層２１の厚さは例えば３．５μｍである。絶縁膜２４は例えば厚さ０．３μｍの酸化シリコン（ＳｉＯ２）膜であり、絶縁膜２２、２３および２５は例えば厚さ０．３μｍの酸窒化シリコン（ＳｉＯＮ）膜である。
図４（ａ）および図４（ｂ）に示すように、アーム導波路３４ａおよび３４ｂの上にオーミック層２８、メッキ層２６ｂおよび配線層２７が順に積層されている。オーミック層２８はコンタクト層１８の上面に接触し、メッキ層２６ｂはオーミック層２８の上面に接触し、配線層２７はメッキ層２６ｂの上面に接触する。オーミック層２８は例えば厚さ３０ｎｍのＰｔ層、５０ｎｍのＴｉ層、５０ｎｍのＰｔ層および２００ｎｍのＡｕ層を順に積層したものである。オーミック層２８の幅は例えば１μｍである。
図４（ａ）および図４（ｂ）に示すように、アーム導波路３４ａおよび３４ｂの間であって絶縁膜２２の上面にはグランド電極３６が設けられている。図４（ｂ）に示すように、グランド電極３６は、順に積層されたｎ電極３６ａおよび電極３６ｂを含み、メッキ層２６ｂを介して配線層２７と電気的に接続されている。ｎ電極３６ａは例えばＡｕ、ゲルマニウム（Ｇｅ）およびニッケル（Ｎｉ）の合金で形成され、厚さは２００ｎｍである。電極３６ｂは例えば厚さ５０ｎｍのＴｉ層、厚さ５０ｎｍのＰｔ層、および厚さ９００ｎｍのＡｕ層を順に積層したものである。ｎ電極３６ａの幅は例えば１７μｍであり、電極３６ｂの幅は例えば１５μｍである。
図３（ａ）、図３（ｂ）、図４（ａ）および図４（ｂ）に示すように、絶縁膜２５は絶縁膜２４および配線層２７を覆う。図３（ａ）および図３（ｂ）に示すように絶縁膜２５は開口部２５ａを有する。開口部２５ａはメサ１１、開口部２１ａおよび２４ａ、配線層２７と重なり、開口部２５ａから配線層２７が露出する。開口部２５ａの長さＬ７は例えば９０μｍである。
図３（ｃ）に示すように、メサ１１の長さＬ１は配線層２６の長さＬ２より大きく、配線層２６の長さＬ２は配線層２７の長さＬ３より大きい。メサ１１の長さＬ４は配線層２６の長さＬ５より大きく、配線層２６の長さＬ５は配線層２７の長さＬ６より大きい。
配線層のサイズを定めるため、応力のシミュレーションを行った。図５（ａ）から図５（ｃ）はシミュレーションのモデルを例示する模式図である。シミュレーションでは基板１０、樹脂層２０および２１、絶縁膜２５を積層したモデルを用いる。配線層２６は樹脂層２０の上に位置し、樹脂層２１に埋め込まれている。配線層２７は樹脂層２１の上に位置し、絶縁膜２５に覆われる。
基板１０はＩｎＰで形成され、ヤング率は６０７００ＭＰａ、ポアソン比は０．３、線膨張係数は４．５×１０－６／Ｋである。樹脂層２０および２１はＢＣＢで形成され、ヤング率は２９００ＭＰａ、ポアソン比は０．３４、線膨張係数は５２×１０－６／Ｋである。配線層２６および２７はＡｕで形成され、ヤング率は７９０００ＭＰａ、ポアソン比は０．３、線膨張係数は１４．２×１０－６／Ｋである。絶縁膜２５はＳｉＯＮで形成され、ヤング率は１８００００ＭＰａ、ポアソン比は０．２４、線膨張係数は１．５×１０－６／Ｋである。温度変化により樹脂層および配線層などが収縮および膨張するため、応力が発生する。
シミュレーションでは３つのモデルを用いた。モデルＡでは、図５（ａ）のように配線層２６の長さと配線層２７の長さとは同一のＬａであり、Ｌａは例えば１００μｍである。モデルＢおよびＣでは図５（ｂ）のように配線層２６の長さＬｂが配線層２７の長さＬａより大きい。モデルＢでは配線層２７の長さＬａは１００μｍ、配線層２６の長さＬｂは１０４μｍである。モデルＣでは長さＬａは１００μｍ、長さＬｂは１０８μｍである。具体的には、配線層２６が配線層２７の両側の端部よりも２μｍまたは４μｍずつ突出する。モデルＡ～Ｃにおいて配線層２６の厚さは１．２μｍ、配線層２７の厚さは４．５μｍである。温度を２８０℃から０℃まで変化させ、発生する応力を計算した。
図５（ａ）に示すモデルＡにおいて配線層２７の角に発生する応力は８１１．９ＭＰａである。これにより絶縁膜２５にクラックが生じると、樹脂層２０および２１に水分が侵入し、酸化してしまう。
一方、図５（ｂ）に示すモデルＢおよびＣでは配線層２６が配線層２７よりも大きい。したがって図５（ｃ）に示すように、配線層２６が絶縁膜２５とともに収縮する。この結果、応力が緩和される。配線層２６の長さＬｂが１０４μｍのモデルＢでは、配線層２７の角に発生する応力は７９８．５３ＭＰａである。長さＬｂが１０８μｍのモデルＣでは、応力は７５８．７ＭＰａである。すなわち、配線層２６の面積を配線層２７よりも大きくすることで、応力を緩和し絶縁膜２５のクラックを抑制することが可能となる。
シミュレーションに基づき、応力を緩和するため、図３（ｃ）のように配線層２６の面積を配線層２７よりも大きくする。配線層２６は配線層２７の端部より外側に突出し、配線層２６の辺は配線層２７の対応する辺よりも長い。配線層２７の長さＬ３およびＬ６は例えば８０μｍ以上、１００μｍ以下である。配線層２６の長さＬ２およびＬ５は例えば１０４μｍ以上、１１４μｍ以下である。配線層２６の端部と配線層２７の端部との距離Ｄ１は例えば２μｍ以上、７μｍ以下である。
なお、メサ１１は配線層２６の端部より外側に突出し、メサ１１の辺は配線層２６の対応する辺よりも長い。メサ１１の長さＬ１およびＬ４は、片側において例えばＬ２およびＬ５よりも１～５μｍ程度大きい。
（製造方法）
図６（ａ）から図９（ｄ）は光変調器１００の製造方法を例示する断面図である。図６（ａ）から図８（ｃ）は図３（ａ）に対応する断面を図示し、図９（ａ）から図９（ｄ）は図４（ａ）に対応する断面を図示する。
図６（ａ）に示すように、例えば有機金属気相成長法（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）などにより、基板１０の上に、下部クラッド層１２、下部クラッド層１３、コア層１４、上部クラッド層１６およびコンタクト層１８を順にエピタキシャル成長する。
図６（ｂ）および図９（ａ）に示すように、化合物半導体層にフォトリソグラフィおよびドライエッチングを行うことで、メサ１１およびアーム導波路３４ａおよび３４ｂを形成する。ウェハのうちエッチングされた部分では基板１０の表面が露出し、マスクに覆われエッチングされない部分がメサ１１およびアーム導波路３４ａおよび３４ｂとなる。図６（ｂ）に示すように、複数のメサ１１の間は導電性の化合物半導体層で接続されず、電気的に絶縁される。
図６（ｃ）に示すように、例えば熱ＣＶＤにより絶縁膜２２を形成する。絶縁膜２２は基板１０およびメサ１１を覆い、かつ図示しないがアーム導波路３４ａおよび３４ｂも覆う。
図６（ｄ）に示すように、例えば蒸着およびリフトオフ法によりメサ１１の上に下地層２６ａを形成する。図９（ｂ）に示すように、アーム導波路３４ａおよび３４ｂの間にグランド電極３６を形成する。例えば蒸着およびリフトオフによりｎ電極３６ａを形成し、その上に蒸着およびリフトオフ法によりにより電極３６ｂを形成する。
図６（ｅ）に示すように、例えばＢＣＢ樹脂の前駆体を絶縁膜２２の上にスピン塗布し、３５０℃程度で２分間熱硬化することで樹脂層２０を形成する。メサ１１は樹脂層２０に埋め込まれる。アーム導波路３４ａおよび３４ｂも樹脂層２０に埋め込まれる。図６（ｆ）に示すように、例えばプラズマＣＶＤ法により樹脂層２０の上に絶縁膜２３を形成する。
図７（ａ）に示すように、レジストパターニングおよびドライエッチングにより樹脂層２０のうちメサ１１上に開口部２０ａを形成する。開口部２０ａから下地層２６ａが露出する。図７（ｂ）に示すように、スパッタリング法およびメッキ処理により、開口部２０ａ内であって下地層２６ａの上面にメッキ層２６ｂを形成する。下地層２６ａおよびメッキ層２６ｂが配線層２６を構成する。図９（ｃ）に示すように、例えば蒸着およびリフトオフによりアーム導波路３４ａおよび３４ｂの上面にオーミック層２８が形成され、オーミック層２８の上にメッキ層２６ｂが形成される。
図７（ｃ）に示すように、例えばＢＣＢ樹脂の前駆体を絶縁膜２２の上にスピン塗布し、３５０℃程度で２分間熱硬化することで樹脂層２１を形成する。図７（ｄ）に示すように、スパッタリング法により樹脂層２１の上に絶縁膜２４を形成する。
図８（ａ）に示すように、絶縁膜２４および樹脂層２１にレジストパターニングおよび反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を行い、配線層２６の上に開口部２１ａおよび２４ａを形成する。図８（ｂ）に示すように、配線層２６の上面に例えばスパッタリング法およびメッキ処理により配線層２７を形成する。
図８（ｃ）に示すように、プラズマＣＶＤ法により、樹脂層２１および配線層２７を覆う絶縁膜２５を形成する。図９（ｄ）に示すように、アーム導波路３４ａおよび３４ｂの上にも配線層２７および絶縁膜２５が形成される。絶縁膜２５の成膜において、基板１０をＣＶＤ装置内で例えば２７０℃程度まで昇温した後、室温まで冷却する。図８（ｃ）に示すようにレジストパターニングおよびＲＩＥにより絶縁膜２５に開口部２５ａを形成し、配線層２７を露出させる。ウェハのダイシングなどを行い、光変調器１００を形成する。
実施例１によれば、配線層２６の面積は配線層２７よりも大きいため、温度変化などにより生じる応力を緩和することができる。具体的には図５（ｂ）および図５（ｃ）に示したように、配線層２７から外に突出する配線層２６が収縮することで、絶縁膜２５に加わる応力が低減される。この結果、絶縁膜２５のクラックが抑制される。したがって絶縁膜２５により樹脂層２０および２１などを保護することができる。
応力は配線層２７の角および辺で増大する。図３（ｃ）に示すように、配線層２６の端部は配線層２７の端部よりも外側に位置し、配線層２７を囲む。これにより応力を緩和し、絶縁膜２５のクラックを効果的に抑制することができる。
配線層２６の長さＬ２およびＬ５は、配線層２７の長さＬ３およびＬ６よりも例えば４μｍ以上、１４μｍ以下大きいことが好ましい。これにより応力を効果的に緩和することができる。長さＬ２およびＬ５は例えば長さＬ３およびＬ６に比べ２％～１５％程度大きい。配線層２６の端部からの配線層２７の突出量は、例えば配線層２６の両側において同程度である。これにより応力の集中を抑制することができる。
配線層２６はＡｕのメッキ層２６ｂを含み、配線層２７もＡｕを含む。Ａｕを含み、かつ配線層２７よりも大きな配線層２６により応力を効果的に緩和することができる。
配線層２６の厚さは例えば０．８μｍ以上、２．０μｍ以下であり、配線層２７の厚さは例えば２．５μｍ以上、５．０μｍ以下である。これにより応力を効果的に緩和することができる。
絶縁膜２２、２３および２５は例えばＳｉＯＮ膜であり、絶縁膜２４はＳｉＯ２膜である。絶縁膜２２～２５はＳｉＮ、ＳｉＯ２、およびＳｉＯＮのいずれかを含む無機絶縁膜でもよい。樹脂層と絶縁膜との密着性、および絶縁膜２４と絶縁膜２５との密着性は高い。樹脂層２０および２１の剥離が抑制され、かつ配線層２６および２７も剥がれにくくなる。
基板１０からメサ１１の上にかけて絶縁膜２２が設けられ、絶縁膜２２の上に樹脂層２０、絶縁膜２３、樹脂層２１、絶縁膜２４および２５が設けられている。樹脂層と絶縁膜とが密着することで、樹脂層２０および２１の剥離が抑制される。一方、基板１０、樹脂層、絶縁膜は互いに異なる線膨張係数を有する。また、樹脂層２０および２１は例えば熱硬化され、絶縁膜２２～２５は例えばＣＶＤ法などで形成される。ウェハは室温から数百度までの温度変化にさらされるため、応力が発生する。実施例１によればこうした応力を緩和することができる。
樹脂層２１および絶縁膜２５はメサ１１および配線層２６の上に開口部２１ａおよび２５ａを有し、配線層２７は開口部２１ａおよび２５ａに設けられている。このため配線層２７は配線層２６の上面に接触し、電気的に接続される。またボンディングパッド３８および３９が樹脂層２０および２１に囲まれることで、剥がれにくくなる。
メサ１１を形成する際のドライエッチングにおいて、基板１０の表面に化合物半導体の突起物（ピラー）が残ることがある。ピラーへの絶縁膜２２の被覆性が悪いため、リーク電流および断線などが発生する恐れがある。そこで配線層２６をメサ１１の上に配置する。基板１０の表面とボンディングパッド３８および３９との距離が大きくなり、基板１０上にピラーが発生してもピラーの影響が抑制される。メサ１１の端部と配線層２６の端部とは一致し、平面視した際のメサ１１の面積と配線層２６の面積とが同一でもよい。ただし、配線層２６を形成する際にメサ１１の側面に金属が残る恐れがある。そこで図３（ｃ）に示すように、メサ１１の端部を配線層２６の外側とし、メサ１１の面積を配線層２６よりも大きくする。これによりメサ１１の側面への金属の形成が抑制される。なお、配線層２７は樹脂層２１上に位置し、配線層２６よりも基板１０の表面から遠いため、ピラーの影響を受けにくい。
メサ１１とアーム導波路３４ａおよび３４ｂとは同一の層構造を含む。このためメサ１１とアーム導波路３４ａおよび３４ｂとをドライエッチングにより形成することができ、工程が簡略化される。
基板１０および化合物半導体層は上記以外の半導体で形成されてもよい。樹脂層２０および２１はＢＣＢ以外の樹脂でもよい。本実施例は光変調器１００以外の半導体装置に適用してもよい。
１０ 基板
１１ メサ
１２、１３ 下部クラッド層
１４ コア層
１６ 上部クラッド層
１８ コンタクト層
２０、２１ 樹脂層
２１ａ、２５ａ 開口部
２２～２５ 無機絶縁膜
２６、２７ 配線層
２６ａ 下地層
２６ｂ メッキ層
３１ａ 入力導波路
３１ｂ 出力導波路
３２ａ～３３ｂ 光カプラ
３４ａ、３４ｂ アーム導波路
３６ グランド電極
３８、３９ ボンディングパッド
４０ ＤＣ電極パッド
４１ 接続配線
１００ 光変調器

Claims (10)

  1. 基板の上に設けられた半導体層と、
    前記半導体層の上に設けられた第１樹脂層と、
    前記第１樹脂層の上に設けられた第２樹脂層と、
    前記半導体層の上に形成され、前記第２樹脂層に埋め込まれた第１配線層と、
    前記第２樹脂層および前記第１配線層の上に形成され、前記第１配線層と電気的に接続された第２配線層と、
    前記第２樹脂層および前記第２配線層を覆う第１無機絶縁膜と、を具備し、
    前記第１配線層と前記第２配線層とはパッドを形成し、
    前記パッドにおいて、前記第１配線層の表面の面積は、前記第２配線層の表面の面積よりも大きい半導体装置。
  2. 前記第１配線層の端部は前記第２配線層の端部よりも外側に位置し、前記第２配線層を囲む請求項１に記載の半導体装置。
  3. 前記第１配線層の長さは前記第２配線層の長さよりも４μｍ以上、１４μｍ以下大きい請求項１または２に記載の半導体装置。
  4. 前記第１配線層および前記第２配線層は金を含む請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記第１配線層の厚さは０．８μｍ以上、２．０μｍ以下であり、
    前記第２配線層の厚さは２．５μｍ以上、５．０μｍ以下である請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記第１無機絶縁膜は窒化シリコン、酸化シリコンおよび酸窒化シリコンのいずれかを含む請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記半導体層と前記第１樹脂層との間に設けられた第２無機絶縁膜と、
    前記第１樹脂層と前記第２樹脂層との間に設けられた第３無機絶縁膜と、
    前記第２樹脂層と前記第１無機絶縁膜との間に設けられた第４無機絶縁膜とを具備し、
    前記第２配線層は前記第４無機絶縁膜の上に設けられている請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記第２樹脂層および前記第４無機絶縁膜は前記第１配線層と重なる位置に開口部を有し、
    前記第２配線層は前記開口部に設けられている請求項７に記載の半導体装置。
  9. 前記半導体層は前記基板の上に積層された複数の化合物半導体層であり、
    前記半導体層は、前記複数の化合物半導体層で形成されたメサを有し、
    前記メサの側面は前記第１樹脂層で埋め込まれ、
    前記メサの面積は前記第１配線層の面積より大きく、
    前記第１配線層は前記メサの上に形成されている請求項１から８のいずれか一項に記載の半導体装置。
  10. 基板の上に半導体層を成長する工程と、
    前記半導体層にドライエッチングを行うことでメサを形成する工程と、
    前記半導体層の上に、前記メサを埋め込む第１樹脂層を形成する工程と、
    前記メサの上に第１配線層を形成する工程と、
    前記第１樹脂層の上に第２樹脂層を形成する工程と、
    前記第２樹脂層の上に、前記第１配線層と電気的に接続される第２配線層を形成する工程と、
    前記第２樹脂層および前記第２配線層を覆う第１無機絶縁膜を形成する工程と、を有し、
    前記第１配線層と前記第２配線層とはパッドを形成し、
    前記パッドにおいて、前記第１配線層の表面の面積は、前記第２配線層の表面の面積よりも大きい半導体装置の製造方法。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040052442A1 (en) 2002-09-16 2004-03-18 Agere Systems Inc. Optical device having dual microstrip transmission lines with a low-k material and a method of manufacture thereof
JP2014007295A (ja) 2012-06-25 2014-01-16 Mitsubishi Electric Corp 光半導体装置及びその製造方法
JP2016029469A (ja) 2014-07-14 2016-03-03 住友電気工業株式会社 半導体光変調器および半導体光変調器の製造方法
JP2016031377A (ja) 2014-07-25 2016-03-07 住友電気工業株式会社 光半導体素子およびその製造方法
JP2017017102A (ja) 2015-06-29 2017-01-19 住友電気工業株式会社 半導体光素子を作製する方法及び半導体光素子
WO2018052013A1 (ja) 2016-09-13 2018-03-22 日本電信電話株式会社 半導体光変調素子
JP2018146729A (ja) 2017-03-03 2018-09-20 住友電気工業株式会社 半導体素子の製造方法
US20180275482A1 (en) 2017-03-23 2018-09-27 Sumitomo Electric Industries, Ltd. Semiconductor optical element and method for manufacturing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3989761B2 (ja) * 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
TWI278962B (en) * 2002-04-12 2007-04-11 Hitachi Ltd Semiconductor device
TWI234253B (en) * 2002-05-31 2005-06-11 Fujitsu Ltd Semiconductor device and manufacturing method thereof
JP4874005B2 (ja) * 2006-06-09 2012-02-08 富士通セミコンダクター株式会社 半導体装置、その製造方法及びその実装方法
JP5767864B2 (ja) 2011-06-07 2015-08-26 日本オクラロ株式会社 光素子、光素子を含む変調器モジュール、光素子を含むレーザ集積変調器モジュール、及び、光素子の製造方法
JP2013044794A (ja) * 2011-08-22 2013-03-04 Sumitomo Electric Ind Ltd 光半導体素子の製造方法
JP5729290B2 (ja) * 2011-12-16 2015-06-03 富士通株式会社 半導体装置の製造方法、電子装置の製造方法及び基板
TW201810703A (zh) 2016-06-07 2018-03-16 村田製作所股份有限公司 半導體裝置及其製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040052442A1 (en) 2002-09-16 2004-03-18 Agere Systems Inc. Optical device having dual microstrip transmission lines with a low-k material and a method of manufacture thereof
JP2014007295A (ja) 2012-06-25 2014-01-16 Mitsubishi Electric Corp 光半導体装置及びその製造方法
JP2016029469A (ja) 2014-07-14 2016-03-03 住友電気工業株式会社 半導体光変調器および半導体光変調器の製造方法
JP2016031377A (ja) 2014-07-25 2016-03-07 住友電気工業株式会社 光半導体素子およびその製造方法
JP2017017102A (ja) 2015-06-29 2017-01-19 住友電気工業株式会社 半導体光素子を作製する方法及び半導体光素子
WO2018052013A1 (ja) 2016-09-13 2018-03-22 日本電信電話株式会社 半導体光変調素子
JP2018146729A (ja) 2017-03-03 2018-09-20 住友電気工業株式会社 半導体素子の製造方法
US20180275482A1 (en) 2017-03-23 2018-09-27 Sumitomo Electric Industries, Ltd. Semiconductor optical element and method for manufacturing the same
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