TW201810703A - 半導體裝置及其製造方法 - Google Patents

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松原一平
岩田圭司
鏑木新治
橋本正太郎
鳥塚哲郎
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村田製作所股份有限公司
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Abstract

在絕緣層之上表面及側面上穩定地形成配線層。
半導體裝置10具備覆蓋半導體積層膜5之側端部6(41、42、43)之至少一部分之絕緣層31。此處，絕緣層31具有：上表面61，其連接於半導體積層膜5之上表面，且沿基板11延伸；及端面62A、62B，其等連接於該上表面61，且朝向基板11延伸。絕緣層31之端面至少於一部分相對於基板11傾斜。金屬配線32設置於絕緣層31上，通過上表面61及傾斜之端面62A，將半導體積層膜5之上表面之接觸電極26與介隔絕緣膜30而形成於基板11上之接合墊33連接。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，例如可較佳地用於垂直共振器面發光雷射、光受光元件以及其等之製造方法者。
例如，如日本特開2011-222721號公報(專利文獻1)之圖2所揭示般，於垂直共振器面發光雷射(VCSEL：Vertical Cavity Surface Emitting Laser)中，一般而言，於基板上設置有柱狀之台面部，該台面部係依序積層下部DBR層、下部包層(於專利文獻1中「包層」被記載為「間隔層」)、活化層、上部包層、上部DBR層而成。於上部DBR層之上表面形成上部電極。進而，設置有台座部，該台座部與台面部之側面及下部DBR層之露出面相接，並且將台面部僅保留上表面地嵌埋。台座部一般係由聚醯亞胺等絕緣性樹脂所構成。
進而，於上述專利文獻1所揭示之VCSEL中，在台座部之上表面及側面、或台面部之上表面中不與上部電極相接之表面，形成有絕緣層。於絕緣層中之與台座部之正上方對應之表面上，設置有用以將導線接合之電極墊、及配線層。電極墊與上部電極經由配線層而相互電性連接。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開2011-222721號公報
如專利文獻1之圖2所示，若由聚醯亞胺等絕緣性樹脂所構成之台座部之側壁之垂直性較高，則難以藉由絕緣層均勻地被覆台座部之側壁。例如，認為有可能產生未由絕緣層覆蓋之部分。
又，於該專利文獻1之圖2中，由絕緣層被覆台座部。於欲代替該絕緣層而藉由金屬配線層被覆台座部之側壁之情形時，亦同樣地難以藉由金屬配線層被覆台座部之側壁，有可能產生斷線等問題。
對於VCSEL以外之半導體裝置而言，如上所述之以其他材料被覆台座部(聚醯亞胺等絕緣性樹脂)之階差時之被覆性問題亦係於製作與上述類似之構造之情形時共通之課題。進而，即便於將台座部之材料設為無機材料而代替聚醯亞胺等絕緣性樹脂之情形時，認為亦可能於台座部之側壁產生相同之被覆性問題。
本發明係考慮上述問題而完成者，其主要目的在於：提供一種半導體裝置之構造及其製造方法，於具有覆蓋被加工成台面狀之半導體積層膜之側端部之絕緣層的半導體裝置中，可在該絕緣層之上表面及側面上穩定地形成金屬配線層。
本發明於一態樣中係一種半導體裝置，其具備絕緣性或半絕緣性之基板、及設置於基板上之半導體積層膜。半導體積層膜自基板側起依序具備第1導電型之第1半導體層、非摻雜之第2半導體層、及與第1導電型相反之第2導電型之第3半導體層。半導體裝置進而具備絕緣層，該絕緣層覆蓋半導體積層膜之側端部之至少一部分，且具有：上表面，其連接於半導體積層膜之上表面，且沿基板延伸；及端面，其連接於該上表面，且朝向基板延伸。此處，絕緣層之端面至少於一部分相對於基板傾斜。半導體裝置進而具備：第1接觸電極，其與第1半導體層之一部分連接；第2接觸電極，其設置於第2半導體層之上表面；接合墊，其直接或介隔絕緣膜而形成於基板上；及金屬配線。金屬配線設置於絕緣層上，通過上表面及傾斜之端面而將第2接觸電極與接合墊連接。
藉由設為如上所述之絕緣層之形狀，可使金屬配線於絕緣層之端面之部分不斷線。
較佳為，絕緣層係感光性有機樹脂。感光性有機樹脂具有嵌埋性優異、尺寸及形狀之再現性亦良好之優點。
較佳為，絕緣層之端面中由金屬配線所被覆之部分相對於基板之傾斜角最大為50度。
藉此，可使形成於絕緣層之端面上之金屬配線之厚度均勻，從而可穩定地形成金屬配線。
較佳為，沿絕緣層之布局圖案之外周，絕緣層之端面被劃分為至少1個第1區間及至少1個第2區間。於第1區間，絕緣層之端面相對於基板之傾斜角之最大值為50度以下。於第2區間，絕緣層之端面相對於 基板之傾斜角之最大值超過50度。金屬配線係設置於第1區間之端面上。
藉由以上述方式設置第2區間，可避免絕緣層之布局面積不必要地增大，從而可縮小半導體裝置之面積。
較佳為，半導體積層膜之側端部具有2階以上之階差部。最後一階之階差部自第1半導體層之中途到達至基板。第1接觸電極係設置於最後一階之階差部之上表面。半導體積層膜之側端部中第1接觸電極與第3半導體層之上表面之間的部分由具有與第2區間對應之端面之絕緣層覆蓋。
此處，所謂階差部係由與基板之距離不同之2個面即上表面及底面、以及將該等2個面連接之端面構成。上表面及底面於沿基板之方向上延伸，端面於與基板交叉之方向上延伸。上表面位於較底面更遠離基板之位置。於在第1階差部之後形成有第2階差部之情形時，第1階差部之底面與第2階差部之上表面係同一面。
藉由上述構成，可避免第1接觸電極與第3半導體層之上表面之間之距離因被絕緣層之端面所佔據之面積而不必要地擴大。其結果，可縮小半導體裝置之面積。
較佳為，絕緣層之上表面係與第3半導體層之上表面相同之高度。藉此，可防止金屬配線於絕緣層之上表面與第3半導體層之上表面之交界處斷線。
於較佳之一實施形態中，第1半導體層自基板側起依序包含與第1接觸電極連接之第1接觸層、及第1DBR(Distributed Bragg Reflector，分布布拉格反射器)層。第2半導體層包含活化層。第3半導體層自基板 側起依序包含第2DBR層、及與第2接觸電極連接之第2接觸層。半導體積層膜進而具備形成於第1DBR層與活化層之間、第2DBR層與活化層之間、第1DBR層之內部、及第2DBR層之內部中之至少一者之至少1個電流狹窄層。於該情形時，半導體積層膜作為垂直共振器面發光雷射而發揮功能。
於上述垂直共振器面發光雷射中，如上所述般接合墊直接或介隔絕緣膜而形成於基板上，故而可降低因接合墊所產生之寄生電容。其結果，可實現能高速調變之垂直共振器面發光雷射。
於較佳之另一實施形態中，第2半導體層被用作由非摻雜之砷化鎵所構成之光吸收層。於該情形時，半導體積層膜作為受光元件而發揮功能。
於上述受光元件中，如上所述般接合墊直接或介隔絕緣膜而形成於基板上，故而可降低因接合墊所產生之寄生電容。其結果，可實現能高速應答之受光元件。
本發明於另一態樣中係一種半導體裝置之製造方法，其具備於絕緣性或半絕緣性之基板上形成半導體積層膜之步驟。半導體積層膜自基板側起依序具備第1導電型之第1半導體層、非摻雜之第2半導體層、及與第1導電型相反之第2導電型之第3半導體層。半導體裝置之製造方法進而具備如下步驟：對半導體積層膜之一部分進行蝕刻直至基板露出為止；形成與第1半導體層之一部分連接之第1接觸電極；於第2半導體層之上表面形成第2接觸電極；及形成覆蓋藉由上述進行蝕刻之步驟而形成之半導體積層膜之側端部中之至少一部分的絕緣層。此處，絕緣層具有：上表面，其連接於半導體積層膜之上表面，且沿基板延伸；及端面，其連 接於該上表面，且朝向基板延伸；絕緣層之端面至少於一部分相對於基板傾斜。半導體裝置之製造方法進而具備如下步驟：於基板上直接或介隔絕緣膜而形成接合墊，並且形成通過絕緣層之上表面及傾斜之端面之部分之上而將第2接觸電極與接合墊連接的金屬配線。
藉由設為如上所述之絕緣層之形狀，可使金屬配線於絕緣層之端面之部分不斷線。
較佳為，絕緣層係感光性有機樹脂。上述形成絕緣層之步驟包含如下步驟：於形成有半導體積層膜之基板上塗布感光性有機樹脂；及使用投影曝光裝置，將絕緣層之包含傾斜之端面之部分的布局圖案以散焦之方式轉印至感光性有機樹脂。
藉由使用上述散焦曝光，可提高製作端面傾斜之形狀之絕緣層時之形狀控制性及再現性。
較佳為，上述形成金屬配線之步驟包含對金屬材料進行蒸鍍之步驟。藉由使用蒸鍍，可提高形成金屬配線時之尺寸控制性。
本發明之主要效果在於：在具有覆蓋形成於絕緣性或半絕緣性之基板上的半導體積層膜之側端部之絕緣層的半導體裝置中，可於該絕緣層之上表面及側面上穩定地形成配線層。
5、95‧‧‧半導體積層膜
6、96‧‧‧側端部
10‧‧‧受光元件
11、71‧‧‧半導體基板
11A、71A‧‧‧主面
12、72‧‧‧N型半導體接觸層
13‧‧‧N型DBR層
14、16‧‧‧包層
15‧‧‧活化層
17‧‧‧活化區域
21‧‧‧未氧化區域
22‧‧‧氧化區域
23‧‧‧電流狹窄層
24‧‧‧P型DBR層
25、75‧‧‧P型半導體接觸層
26、76‧‧‧陽極電極
27、77‧‧‧陰極電極
30、82‧‧‧絕緣保護膜
31、83‧‧‧絕緣層
32、34、78、80‧‧‧金屬配線
33、35、79、81‧‧‧接合墊
41、42、43、91、92‧‧‧階差部
61‧‧‧上表面
62A、62B‧‧‧端面
73‧‧‧光吸收層
74‧‧‧P型窗層
101‧‧‧第1區間
102‧‧‧第2區間
圖1係模式性地表示第1實施形態之VCSEL之構造之剖面圖。
圖2係表示圖1之VCSEL之製造過程之流程圖。
圖3係表示藉由磊晶成長而形成於半導體基板上之半導體積層膜5之剖面圖。
圖4係表示第1階差部加工後之半導體積層膜之剖面圖。
圖5係表示第2及第3階差部形成後之半導體積層膜之剖面圖。
圖6係表示於VCSEL之製造過程中接觸電極及絕緣保護膜形成後之剖面構造的圖。
圖7係表示形成圖1之絕緣層之順序之流程圖。
圖8係模式性地表示絕緣層之端面附近之截面形狀之圖。
圖9係表示VCSEL之布局例之俯視圖。
圖10係沿圖9之切斷線X-X之剖面圖。
圖11係表示用以形成圖9及圖10之絕緣層之遮罩圖案之圖。
圖12係實際上製成之VCSEL裝置之剖面之電子顯微鏡照片圖。
圖13係模式性地表示第3實施形態之受光元件之構造之剖面圖。
圖14係表示圖13之受光元件之製造過程之流程圖。
圖15係表示於圖13之受光元件之製造過程中形成於半導體基板上之半導體積層膜之剖面構造的圖。
圖16係表示於圖13之受光元件之製造過程中第2階差部形成後之剖面構造的圖。
圖17係表示於圖13之受光元件之製造過程中於絕緣保護膜形成開口後之剖面構造的圖。
圖18係表示受光元件之布局例之俯視圖。
圖19係沿圖18之切斷線XIX-XIX之剖面圖。
以下，參照圖式對實施形態詳細地進行說明。再者，對相同或相當之部分標註相同之參照符號，且不重複其說明。
<第1實施形態>
[VCSEL之構成]
圖1係模式性地表示第1實施形態之VCSEL之構造之剖面圖。再者，於圖1中，為了使圖解容易，圖中各層之厚度與實際器件之厚度並不存在比例關係。於以下之說明中，將各半導體層之基板側之表面稱為下表面，將與基板為相反側之表面稱為上表面。
參照圖1，VCSEL10具備半絕緣性之半導體基板11、及藉由磊晶成長而形成於半導體基板11之主面11A上之半導體積層膜5。半導體積層膜5自半導體基板11側起依序具備N型半導體接觸層12(第1半導體接觸層)、N型DBR(Distributed Bragg Reflector)層13(第1DBR層)、包層14、包含量子井之活化層15、包層16、電流狹窄層23、P型DBR層24(第2DBR層)、及P型半導體接觸層25(第2半導體接觸層)。
再者，於上述VCSEL10之構成中，由N型半導體接觸層12及N型DBR層13(視情形，進而由包層14之一部分)構成本案發明之第1導電型之第1半導體層。由包層14之全部或一部分、活化層15、及包層16之全部或一部分構成本案發明之非摻雜之第2半導體層。由P型DBR層24及P型半導體接觸層25(視情形，進而由包層16之一部分)構成本案發 明之第2導電型之第3半導體層。
作為半導體基板11，例如可使用表現半絕緣性之非摻雜之GaAs(砷化鎵)基板。再者，只要為能磊晶成長上述半導體積層膜5之材料，則亦可使用絕緣性之基板代替半絕緣性之半導體基板11。
於半導體基板11之主面11A上形成N型半導體接觸層12。作為N型半導體接觸層12，為了與陰極電極27形成良好之歐姆接觸，例如形成雜質濃度為3.0×1018[cm-3]以上之GaAs層。為了賦予N型之導電性，例如摻雜Si(矽)。Si易於配位在Ga(或Al)位點而成為供體。
再者，N型半導體接觸層12未必要設置。即，N型DBR層13可兼作為N型半導體接觸層12。於該情形時，陰極電極27與N型DBR層13直接連接。
N型DBR層13例如係由將Al0.12Ga0.88As與Al0.9Ga0.1As按各λ/4之光學膜厚交替地積層而成之構造所構成。為了賦予N型之導電性而摻雜有Si(矽)，其濃度例如為2~3×1018[cm-3]。
再者，AlXGa(1-X)As(鋁鎵砷)係GaAs與AlAs之混晶半導體，Al組成(X)越高，則能隙越寬，折射率越低。於Al組成(X)為0≦X<0.43時成為直接過渡型。由於晶格常數幾乎不根據Al組成(X)變化，故而能將所有Al組成(X)之AlXGa(1-X)As膜磊晶成長於GaAs基板上。於本說明書中，於不對Al組成(X)加以特定之情形時，有時會記載為AlGaAs。
於N型DBR層13之上，形成產生雷射光之活化區域17。活化區域17係由包層14、16、及被包層14、16所夾且具有光學增益之活化層15構成。於活化層15，形成由量子井層與障壁層多層地積層而成之多 重量子井(MQW：Multiple Quantum Well)。活化層15係未導入雜質之非摻雜區域。
包層14、16根據器件之電阻值之設計，既可不進行摻雜，亦可僅於DBR層13、24之附近部分進行摻雜。關於包層14、16，為了實現載子封閉，可使用能隙較活化層15寬之材料。例如可使用直接過渡型之AlGaAs。再者，包層14、16既可僅於單側設置，亦可於兩側均設置。
於活化區域17之上形成電流狹窄層23。電流狹窄層23係效率良好地將電流注入至活化區域而帶來透鏡效果者。如圖1所示，電流狹窄層23具有中心部分之未氧化區域21與其周圍之大致絕緣體之氧化區域22。該構造係藉由如下方式而獲得：藉由0.95≦X≦1之AlXGa(1-X)As形成電流狹窄層23(於X=1之情形時，即包含AlAs)，將半導體積層膜5中包含電流狹窄層23之部分加工成台面柱形狀後，於加熱水蒸氣環境下使電流狹窄層23自周圍起選擇性地氧化。由於僅中心部分之未氧化區域21成為電流路徑，故而可效率良好地將電流注入至活化區域。
亦可與圖1之情形不同，而將電流狹窄層23設置於DBR層13、24(較理想為靠近活化層15之位置)及包層14、16中之任一者。亦能夠設置多個電流狹窄層23。因此，更一般而言，電流狹窄層23係於N型DBR層13與活化層15之間、P型DBR層24與活化層15之間、N型DBR層13之內部、及P型DBR層24之內部中之1個以上之部位設置至少1個。
於電流狹窄層23之上表面設置P型DBR層24。P型DBR層24與N型DBR層13同樣地，例如係由將Al0.12Ga0.88As與Al0.9Ga0.1As按各λ/4之光學膜厚交替地積層而成之構造所構成。為了賦予P型之導電性而 摻雜有C(碳)，其濃度例如為2~3×1018[cm-3]。C易於配位在As位點而成為受體。由N型DBR層13與P型DBR層24構成光共振器。
於P型DBR層24之上表面形成P型半導體接觸層25。作為P型半導體接觸層25，為了與陽極電極26形成良好之歐姆接觸，例如形成雜質濃度為3.0×1018[cm-3]以上之GaAs層。為了賦予P型之導電性，例如摻雜C。再者，P型半導體接觸層25未必要設置。即，P型DBR層24可兼作為P型半導體接觸層25。於該情形時，陽極電極26形成於P型DBR層24之上表面。
於上述半導體積層膜5之側端部，藉由蝕刻而形成有3階之階差部41、42、43。第1階差部41自半導體積層膜5之上表面起到達至電流狹窄層23之端面露出之位置。於圖1之情形時，第1階差部41到達至N型DBR層13之中途。第2階差部42自第1階差部41之底面起到達至N型半導體接觸層12之中途。第3階差部42自第2階差部42之底面起到達至半導體基板11。
VCSEL10進而具備陰極電極27、陽極電極26、絕緣保護膜30(絕緣膜)、絕緣層31、接合墊33、及金屬配線32。將陰極電極27與陽極電極26統稱為接觸電極(將陰極電極27稱為第1接觸電極，將陽極電極26稱為第2接觸電極。
陰極電極27形成於藉由蝕刻而露出之N型半導體接觸層12之上表面。陽極電極26形成於P型半導體接觸層25之上表面。再者，於未設置N型半導體接觸層12及P型半導體接觸層25之情形時，陰極電極27形成於藉由蝕刻而露出之N型DBR層13之上表面，陽極電極26形成於 P型DBR層24之上表面。
絕緣保護膜30係作為耐濕用途而設置，以覆蓋除上述陰極電極27及陽極電極26以外之半導體積層膜5之上表面及側端部(階差部41、42、43)以及半導體基板11之主面之方式形成。絕緣保護膜30係無機之絕緣膜，例如可使用氮化矽或氧化矽等。再者，絕緣保護膜30未必要設置。
絕緣層31係以覆蓋半導體積層膜5之側端部(階差部41、42、43)之至少一部分之方式形成於絕緣保護膜30之上部。作為絕緣層31，可使用感光性聚醯亞胺等感光性有機樹脂材料。感光性有機樹脂之嵌埋性優異，尺寸及形狀之再現性亦良好。如圖1所示，絕緣層31具有：上表面61，其連接於半導體積層膜5之上表面，且沿半導體基板11延伸(即，與半導體基板11對向)；及端面62A、62B(於統稱之情形時，記載為端面62)，其等連接於該上表面61，且朝向半導體基板11延伸。
此處，絕緣層31之端面之特點在於：至少於一部分相對於半導體基板11傾斜。具體而言，於圖1之情形時，關於由金屬配線32所被覆之部分(圖1之接合墊33與陽極電極26之間之區域)，絕緣層31之端面62A相對於半導體基板11傾斜。藉由以此方式使端面62A傾斜，可藉由金屬配線32均勻地被覆端面62A，從而可防止金屬配線32之斷線。
另一方面，關於未由金屬配線32被覆之部分(圖1之陰極電極27與陽極電極26之間之區域)，無需使絕緣層31之端面62B相對於半導體基板11傾斜。關於此種部分，藉由相對於半導體基板11垂直地或以儘可能接近於垂直之傾斜角形成端面62B，可縮小俯視時之絕緣層31之面積， 從而可謀求VCSEL元件之小型化。再者，於本說明書中所謂與半導體基板11垂直並非意指嚴格地垂直，而指包含製造誤差之範圍。
絕緣層31無需覆蓋半導體積層膜5之側端部整體。於圖1之情形時，在接合墊33與半導體積層膜5之上表面(P型半導體接觸層25之上表面)之間之區域，絕緣層31覆蓋半導體積層膜5之整個側端部(階差部41、42、43)。另一方面，在陰極電極27與半導體積層膜5之上表面(P型半導體接觸層25之上表面)之間之區域，絕緣層31覆蓋第1階差部41及第2階差部42，但未覆蓋第3階差部43及陰極電極27。
接合墊33係介隔絕緣保護膜30而形成於藉由半導體積層膜5之蝕刻而露出之半導體基板11之主面11A上。於未設置絕緣保護膜30之情形時，接合墊33直接形成於半導體基板11之主面上。
將接合墊33與陽極電極26連接之金屬配線32形成於絕緣層31之上表面61及端面62A之上。為了削減寄生電容，使金屬配線32之面積於俯視半導體基板11時足夠小(使其相較於接合墊33之面積小得多)。由於接合墊33不與N型半導體接觸層12及N型DBR層13對向，故而因接合墊33所產生之寄生電容變得足夠小。
[VCSEL之製造方法]
圖2係表示圖1之VCSEL之製造過程之流程圖。以下，參照圖2及圖3~圖6之剖面圖，對VCSEL之製造方法進行說明。再者，於圖3~圖6中，為了使圖解容易，圖中各層之厚度與實際器件之厚度並不存在比例關係。
首先，使半導體積層膜5磊晶成長於半導體基板11之主面11A之上(步驟S100)。圖3係表示藉由磊晶成長而形成於半導體基板上之 半導體積層膜5之剖面圖。如上所述，半導體積層膜5自半導體基板11側起依序具備N型半導體接觸層12、N型DBR(Distributed Bragg Reflector)層13、包層14、包含量子井之活化層15、包層16、被氧化前之電流狹窄層23、P型DBR層24、及P型半導體接觸層25。半導體積層膜5之形成係使用MOCVD(Metal Organic Chemical VaporDeposition，金屬有機化學氣相沈積)或MBE(Molecular Beam Epitaxy，分子束磊晶法)等方法。關於被氧化前之電流狹窄層23之厚度，為了抑制因氧化處理時之體積收縮所致之變形之影響，較理想設為40nm以下。
其次，將藉由光微影而形成之抗蝕圖案作為遮罩進行乾式蝕刻，藉此將圖3之半導體積層膜5加工成台面柱形狀(步驟S110)。藉此形成第1階差部41。
圖4係表示第1階差部加工後之半導體積層膜之剖面圖。俯視時之階差部41之上表面51之尺寸(台面柱部分之頂面之尺寸)較理想為於能穩定地進行加工之範圍內儘可能小。例如，階差部41之上表面51形成為直徑20μm之圓形。藉由以此方式使第1階差部41之上表面51之尺寸變小，可減少因電流狹窄層23之氧化區域22而引起之寄生電容。
階差部41之高度(蝕刻之深度)較理想為電流狹窄層23之端面露出所需之最低限度之深度。於圖4之情形時，階差部41係自半導體積層膜5之上表面(P型半導體接觸層25之上表面)起到達至N型DBR層13之中途。
再者，如上所述，階差部41係由與半導體基板11之距離不同之2個面即上表面51及底面53、以及將該等2個面連接之端面52構成。 上表面51及底面53於沿半導體基板11之方向上延伸，端面52於與半導體基板11交叉之方向上延伸。上表面51位於較底面53更遠離半導體基板11之位置。藉由蝕刻而形成之N型DBR層13之露出面相當於階差部41之底面53。階差部41之上表面51相當於P型半導體接觸層25之上表面。將上表面51與底面53之間連接之面相當於階差部41之端面52。
其次，將附有第1階差部41加工後之半導體積層膜之半導體基板11於水蒸氣環境中加熱至400℃以上。藉此，自電流狹窄層23之外周部起進行氧化，而形成由周緣部之氧化區域22與中心部之未氧化區域21所構成之電流狹窄構造(參照圖5)(步驟S120)。未氧化區域之直徑例如為10μm。
其次，將藉由光微影而形成之抗蝕圖案作為遮罩進行乾式蝕刻，藉此於半導體積層膜5進而形成第2階差部42及第3階差部43(步驟S130)。其結果，於半導體積層膜5形成包含第1~第3階差部41、42、43之側端部6。
圖5係表示第2及第3階差部形成後之半導體積層膜之剖面圖。參照圖5，第2階差部42係自第1階差部41之底面53(藉由蝕刻而形成之N型DBR層13之露出面)起到達至N型半導體接觸層12之中途。藉由蝕刻而形成之N型半導體接觸層12之露出面相當於第2階差部42之底面55。第2階差部42之上表面53與第1階差部41之底面53係同一面。將連接第2階差部42之上表面53與底面55之面稱為第2階差部42之端面54。
第3階差部43係自第2階差部42之底面55(藉由蝕刻而形 成之N型半導體接觸層12之露出面)起到達至半導體基板11。藉由蝕刻而形成之半導體基板11之露出面相當於第3階差部43之底面57。第3階差部43之上表面55與第2階差部42之底面55係同一面。將連接第3階差部43之上表面55與第3階差部43之底面57之面稱為第3階差部43之端面56。
由於第3階差部43之底面57係藉由蝕刻而形成之半導體基板11之露出面，故而該底面57位於半導體積層膜5與半導體基板11之界面(N型半導體接觸層12與半導體基板11之界面)之延長面上，或位於較該延長面更靠近半導體基板11之背面之位置。
形成第2階差部42之理由係為了調整VCSEL元件之電阻值。藉由擴大蝕刻加工後之N型DBR層13之截面面積，可縮小VCSEL10之電阻值。又，形成第3階差部42之理由係為了藉由使半導體基板11之表面露出而於其上形成接合墊33。藉此，可使因接合墊33所產生之寄生電容降低。
再者，亦可考慮如下構成：藉由第1階差部41形成第1台面構造，藉由第2階差部42形成第2台面構造，藉由第3階差部43形成第3台面構造。於該情形時，第2台面構造(階差部42)之頂面面積較第1台面構造(階差部41)大，第1台面構造係形成於第2台面構造之頂面之上(俯視時第1台面構造包含於第2台面構造)。同樣地，第3台面構造(階差部43)之頂面面積較第2台面構造(階差部42)大，第2台面構造係形成於第3台面構造之頂面之上(俯視時第2台面構造包含於第3台面構造)。
第1階差部41之端面52及第2階差部42之端面54較理想 為相對於半導體基板11沿垂直方向形成。藉此，可提高第1台面之尺寸精度及第2台面之尺寸精度。第3階差部43之端面56亦可相對於半導體基板11傾斜。
於形成第2階差部42時，為了使N型半導體接觸層之表面不受蝕刻速度之不均(基板面內之不均或每個製程之不均)所影響而確實地露出，N型半導體接觸層12之厚度較理想為3μm以上。
其次，參照圖6，於第1階差部41之上表面(P型半導體接觸層25之上表面)及第2階差部42之底面(N型半導體接觸層12之露出面)，例如使用光微影及蒸鍍之方法而形成接觸電極(陽極電極26及陰極電極27)(步驟S140)。作為接觸電極，例如可利用由Ti(鈦)、Pt(鉑)、及Au(金)所構成之積層膜。
其次，於半導體基板11之主面11A側之整面形成耐濕用之絕緣保護膜30(步驟S150)。作為絕緣保護膜30，可使用氮化矽或氧化矽等無機絕緣膜。絕緣保護膜30係為了使階差部之部分之被覆性良好而使用CVD等方法形成，。
繼而，於接觸電極(陽極電極26及陰極電極27)之上部之絕緣保護膜30形成開口。絕緣保護膜30之開口例如係藉由將利用光微影所形成之抗蝕圖案作為遮罩之乾式蝕刻而形成。圖6係表示於VCSEL之製造過程中接觸電極及絕緣保護膜形成後之剖面構造的圖。
其次，參照圖1，以覆蓋半導體積層膜5之側端部(階差部41、42、43)之至少一部分之方式形成感光性之有機樹脂之絕緣層31(步驟S160)。作為感光性有機樹脂，例如可較佳地使用感光性聚醯亞胺。
對於上述絕緣層31之圖案形成可使用光微影之方法。具體而言，藉由旋轉塗布等在半導體基板11上塗布感光性有機樹脂後進行投影曝光並加以顯影，藉此形成圖案。此處，為了使絕緣層31之端面62A傾斜，將光罩圖案以散焦之方式投影至感光性有機樹脂。絕緣層31之圖案形成方法之詳細內容將參照圖7於下文進行敍述。
藉由利用感光性有機樹脂形成絕緣層31，可使階差部41、42、43得以被覆，且可藉由具有平滑之平面或曲面之表面形狀之絕緣層31將自P型半導體接觸層25之表面至半導體基板11(或絕緣保護膜30)之表面連接。絕緣層31之表面平滑對於為了使形成於其上之金屬配線32不斷線較為重要。
其次，藉由蒸鍍形成與陽極電極26連接之金屬配線32及接合墊33(步驟S170)。例如，金屬配線32及接合墊33係藉由剝離法而形成，該剝離法利用藉由光微影而形成之抗蝕圖案。與陰極電極27連接之金屬配線(未圖示)及接合墊(未圖示)亦同時藉由蒸鍍而形成。藉由使用蒸鍍，可提高尺寸控制性。
其次，藉由切晶等方法將半導體基板以晶片單位分離(步驟S180)。此時，為了抑制切晶刀片之磨耗，又，抑制切晶之衝擊向VCSEL元件部傳遞，較理想為將切晶線上之絕緣保護膜30預先去除。絕緣保護膜30之去除例如可藉由如下方法實現：將藉由光微影而形成之抗蝕圖案作為遮罩進行蝕刻處理。
[絕緣層之圖案形成方法]
以下，參照圖1及圖7，對絕緣層31之形成順序(步驟S160)進而詳 細地進行說明。
圖7係表示形成圖1之絕緣層31之順序之流程圖。首先，於形成有階差部41、42、43加工後之半導體積層膜5的半導體基板11之主面11A側之整面藉由旋轉塗布而塗布感光性有機樹脂材料(步驟S200)。為了去除所含水分等，對塗布感光性樹脂材料後之基板實施被稱為預烘烤之輕微之熱處理(步驟S210)。
於進行上述旋轉塗布時，為了縮小絕緣層31之上表面61與半導體積層膜5之上表面之階差(為了使絕緣層31之上表面61與半導體積層膜5之上表面成為相同高度)，較理想為以使所形成之感光性有機樹脂膜之膜厚與半導體積層膜5之膜厚大致相等之方式調整晶圓(半導體基板11)之旋轉速度。藉此，可防止金屬配線32於絕緣層31之上表面61與半導體積層膜5之上表面之交界處斷線。再者，該情形時之所謂相同高度，並非意指高度嚴格地一致，而意指於包含製造誤差之範圍內一致。
其次，進行使用等倍投影曝光裝置或縮小投影曝光裝置之曝光過程。藉此，將光罩上之圖案投影並轉印至感光性聚醯亞胺上。該曝光過程係分2個階段進行(步驟S220、S230)。關於步驟S220、S230，可先執行其中任一者。
具體而言，於步驟S220中，為了形成絕緣層31之端面62相對於基板垂直之部分之圖案，而以正焦之方式使感光性有機樹脂曝光。藉此，垂直端面之部分之圖案被轉印至感光性有機樹脂膜。再者，不構成垂直端面之無用部分之圖案亦得到轉印，但該部分於另一步驟S230中藉由被照射光而不作為圖案邊緣殘留於感光性有機樹脂膜上。
於步驟S230中，為了形成包含絕緣層31之端面62相對於基板傾斜之部分之圖案，而以散焦之方式使感光性有機樹脂曝光。藉此，傾斜端面之部分之圖案被轉印至感光性有機樹脂膜。再者，不構成傾斜端面之無用部分之圖案亦得到轉印，但該部分於另一步驟S220中藉由被照射光而不作為圖案邊緣殘留於感光性有機樹脂膜上。
其次，使曝光後之感光性有機樹脂膜顯影(步驟S240)。於感光性有機樹脂為正型之情形時，在步驟S220、S230中之任一者中均未被照射光之部分成為顯影後之最終之絕緣層31之圖案。於感光性有機樹脂為負型之情形時，在步驟S220、S230中之任一者中被照射光後之部分成為顯影後之最終之絕緣層31之圖案。以散焦之方式轉印之圖案邊緣之部分因光強度緩慢變化，故而於顯影後成為傾斜之端面。
其次，為了使有機樹脂材料之內部之構造穩定化、例如使未硬化部分硬化等，而對顯影後之基板進行被稱為固化之加熱處理(燒結)(步驟S250)。
藉由以上，絕緣層31之形成過程結束。上述過程中，於絕緣層31之整個圖案邊緣具有傾斜之端面之情形時，僅進行步驟S230之散焦曝光，而不進行步驟S220之正焦曝光。
[關於絕緣層之端面形狀之變更例]
如上所述，為了使以被覆絕緣層31之端面62之方式形成之金屬配線32不分斷，使絕緣層31之端面62相對於半導體基板11傾斜起決定性之重要作用。
端面62之傾斜角依存於散焦量等光微影之條件而變化。本 案之發明人等以各種條件反覆進行實驗之結果，發現了如下內容：為了使形成於絕緣層31之端面62A之上之金屬配線32之膜厚儘可能均勻，絕緣層31之端面62A相對於基板面之傾斜角較理想為50度以下。例如，於第2實施形態中所說明之圖12之例中，可知於傾斜角為50度之情形時，可實現厚度均勻之金屬配線。
進而，不僅絕緣層31之端面62A之傾斜角依存於光微影之條件，端面62之整體形狀亦依存於光微影之條件，而變化為例如向上凸起之曲面或向下凸起之曲面。
圖8係模式性地表示絕緣層之端面附近之剖面形狀之圖。於圖8(A)及(B)中，示出以與半導體基板11之主面11A垂直之面將絕緣層之端面附近切斷之情形時之剖面形狀。
於圖8(A)之例中，絕緣層31之端面62A之剖面形狀成為向下凸起之曲線。於該情形時，於絕緣層31之上表面61與端面62A之交界附近，端面62A相對於半導體基板11之傾斜角具有最大值θmax。另一方面，於圖8(B)之例中，絕緣層31之端面62A之剖面形狀成為向上凸起之曲線。於該情形時，於絕緣層31之端面62A與基底之層(於圖1之情形時為絕緣保護膜30)之表面63之交界附近，端面62A相對於半導體基板11之傾斜角具有最大值θmax。於上述任一情形時，為了形成厚度均勻之金屬配線32，均較理想為絕緣層31之端面62A之傾斜角之最大值θmax為50度以下。
[效果]
如上所述，根據第1實施形態，於半絕緣性之半導體基板11之主面上， 形成作為VCSEL而發揮功能之半導體積層膜5(自基板側起依序為N型半導體接觸層12、N型DBR層13、包層14、活化層15、包層16、電流狹窄層23、P型DBR層24、及P型半導體接觸層)。以覆蓋藉由蝕刻而形成之半導體積層膜5之側端部之方式形成有機樹脂之絕緣層31。絕緣層31具有：上表面61，其連接於半導體積層膜5之上表面，且沿半導體基板11延伸；及端面62，其連接於該上表面61，且朝向半導體基板11延伸。進而，形成金屬配線32，該金屬配線32將形成於半導體積層膜5之上表面之陽極電極26與直接或介隔絕緣保護膜30而形成於半導體基板11之上之接合墊33連接。金屬配線32形成於絕緣層31之上表面61及端面62之上。
此處，藉由使該絕緣層31之端面62相對於半導體基板11之主面11A傾斜，可使金屬配線32不分斷而穩定地形成。尤其是藉由使絕緣層31之端面62相對於半導體基板11之最大值為50度以下，可使膜厚均勻之金屬配線32形成於絕緣層31之端面62之上。
再者，於上述實施形態中，示出形成於半導體積層膜5之側端部6之階差部之數量為3階之例(圖1)，但亦可將圖1之第2階差部42與第3階差部43合併而設為1個階差部。於該情形時，設置於半導體積層膜5之側端部6之階差部之數量成為2階。進而，亦可於半導體積層膜5之側端部6設置4階以上之階差部。
於上述實施形態中，在接近於基板之位置設置有N型層(N型半導體接觸層12、N型DBR層13)，在自基板背離之位置設置有P型層(P型半導體接觸層25、P型DBR層24)。亦可與此相反地，在接近於基板之位置設置P型層，在自基板背離之位置設置N型層。
<第2實施形態>
於第2實施形態中，對第1實施形態中所說明之VCSEL元件的具體之平面布局之例進行說明。
[VCSEL之布局例]
圖9係表示VCSEL之布局例之俯視圖。圖10係沿圖9之切斷線X-X之剖面圖。
於圖9中，示出陽極電極26、陰極電極27、第1階差部41之上表面、第2階差部42之上表面、第3階差部43之上表面、絕緣層31、接合墊33、35及金屬配線32、34之各布局。為了使圖解容易，而對接合墊33、35及金屬配線32、34標註有影線。
參照圖9及圖10，第1階差部41之上表面之形狀係直徑L1之圓形。於本實施形態中，直徑L1為20μm。於第1階差部41之上表面設置有環狀之陽極電極26。
第1階差部41之上表面疊合於第2階差部42之上表面之部分之形狀為直徑L2之大致圓形。於本實施形態中，直徑L2為56μm。但是，為了節省空間，接近於陰極電極27之部分之外形成為直線狀(因此，可以說第2階差部42之上表面之外緣部之形狀至少於一部分為圓弧狀)。
藉由以上述方式設為大致圓形之形狀，可使電流更均勻地流動而防止電流集中。進而，可減少對有機樹脂之絕緣層31之應力集中。
第1及第2階差部41、42之上表面疊合於第3階差部43之上表面之部分之形狀成為將圓形之形狀與大致正方形之形狀連結而成之形狀。於本實施形態之情形時，圓形部分之直徑L3為66μm。
藉由有機樹脂之絕緣層31覆蓋第1階差部41之端面、第2階差部42之上表面及整個端面，但關於第3階差部43之上表面及端面僅覆蓋其一部分。第3階差部43上表面中大致正方形之部分之多半、尤其是設置有陰極電極27之部分未由絕緣層31覆蓋。
沿絕緣層31之圖案之外周，絕緣層31之圖案邊緣(相當於圖1之端面62之部分)可劃分為第1區間101(圖9中以粗線表示)與第2區間102(圖9中以細線表示)。亦可與圖9之情形不同地，沿絕緣層31之圖案之外周，第1區間101及第2區間102各設置多個。
於第1區間101，為了使金屬配線32不分斷地形成，而使絕緣層31之端面62A相對於半導體基板11之主面傾斜。於第2區間102，為了使元件面積儘可能小，較理想為使絕緣層31之端面62B相對於半導體基板11之主面垂直或儘可能接近於垂直。
進而，為了使形成於絕緣層31之端面62A之上之金屬配線32之膜厚儘可能均勻，較理想為於第1區間101，將絕緣層31之端面62A相對於半導體基板11之主面的傾斜角之最大值設為50度以下。於該情形時，於第2區間102，絕緣層31之端面62B相對於半導體基板之主面之傾斜角之最大值成為超過50度之值，較理想為儘可能接近於90度。
接合墊33、35係介隔絕緣保護膜30而設置於半導體基板露出之部分，其形狀係一邊為L8之大致正方形之形狀。於本實施形態之情形時，邊L8之長度為65μm。
接合墊33經由寬度為L4之金屬配線32而與陽極電極26連接。於本實施形態之情形時，金屬配線32之寬度L4為18μm，金屬配線 32之長度(自第1階差部41之外緣部至接合墊33之外緣部)為45μm。如圖9所示，金屬配線32係設置於與第1區間101對應之絕緣層31之端面62A之上。
接合墊35經由金屬配線34而與陰極電極27連接。如圖9所示，於陰極電極27與陽極電極26之間之區域，絕緣層31之端面62B對應於第2區間102，垂直地或以儘可能接近於垂直之傾斜角形成。藉此，可防止因絕緣層31之傾斜之端面而導致元件面積不必要地增加。
如圖10所示，於第2實施形態之情形時，第1及第2階差部41、42之端面與半導體基板垂直，但第3階差部43之端面相對於半導體基板傾斜。又，於第2實施形態之情形時，第2階差部42之上表面之自內緣至外緣之長度L5為18μm。於俯視時，自第2階差部42之端面至第3階差部43之端面之下端為止之長度L6為5μm。自第3階差部43之端面之下端至接合墊33為止之長度L7為10μm。
第1階差部41之高度H1為3.7μm，第1階差部41之高度與第2階差部42之高度之合計值H2為9.0μm(因此，第2階差42之高度為5.3μm)。第1~第3階差部41、42、43之高度之合計值H3(該值大致等於半導體積層膜5之上表面與半導體基板11之表面之間之垂直距離)為13.0μm(因此，第3階差部43之高度為4.0μm)。
[關於絕緣層31形成用之遮罩圖案]
圖11係表示用以形成圖9及圖10之絕緣層31之遮罩圖案的圖。於圖11中，以實線表示圖7之步驟S220之正焦曝光中所使用之遮罩圖案之的圖案邊緣，以虛線表示步驟S230之散焦曝光中所使用之遮罩圖案的圖案邊 緣。作為絕緣層31之材料之感光性有機樹脂假定為正型者(被照射光後之部分藉由顯影而被去除者)。
於步驟S220之正焦曝光中所使用之光罩中，在由圖11之外側之圖案邊緣66與內側之圖案邊緣68(相當於第1階差部41之上表面之外緣)所包圍之部分形成有用以遮蔽光之金屬(鉻等)。圖案邊緣66中粗線之部分係對應於第2區間102(絕緣層31之垂直端面62B)之部分。
於步驟S230之散焦曝光中所使用之光罩中，於由圖11之虛線之圖案邊緣67所包圍之部分，形成有用以遮蔽光之金屬(鉻等)。圖案邊緣67中粗線之部分係對應於第1區間101(絕緣層31之傾斜端面62A)之部分。
對於步驟S220用之遮罩圖案與步驟S230用之遮罩圖案兩者共通之部分(圖11之斜線之影線部分)對應於絕緣層31之布局圖案。
[絕緣層31之端面之形狀之實例]
圖12係實際上製成之VCSEL裝置之剖面之電子顯微鏡照片圖。於圖12中，示出圖10之絕緣層31之端面62A附近之電子顯微鏡照片。各部之尺寸與圖9及圖10中所說明者相同。作為絕緣保護膜30，可使用藉由CVD而製作之SiN(氮化矽)。可知：如圖12所示，形成傾斜角約為50度之絕緣層31之端面62A，且於該端面62A之上均勻地形成有金屬配線32。
圖12之絕緣層31係按照圖7中所說明之順序製作而成，詳細之製作條件如下所述。
(1)絕緣層31之材料：住友電木公司製造之CRC-8320
(2)旋轉塗布條件
藉由甩脫旋轉進行膜厚之調整。首先，以500rpm旋轉5sec，繼而以1500rpm旋轉30sec，其次以5000rpm旋轉0.5sec。
(3)預烘烤條件：120℃/4分鐘
(4)曝光條件
偏移量=+10μm，曝光量=19000J/m2
再者，偏移量係以絕緣層31之基準面位於成像點與透鏡之間之情形為正，以基準面位於成像點與透鏡之外側之情形為負。於偏移量為0之情形時(成像點位於基準面上之情形時)為正焦。
(5)顯影條件
使用濃度為2.38%之TMAH(氫氧化四甲基銨)作為顯影液。顯影液之溫度為23℃。反覆進行4次30sec之浸置式顯影。
(6)固化條件 150℃/30分鐘+300℃/60分鐘
[效果]
於第2實施形態中，示出VCSEL之平面布局之例。此處，沿絕緣層31之布局圖案之外周，絕緣層31之端面62被劃分為第1區間101與第2區間102。於第1區間101，絕緣層31之端面62相對於半導體基板11之傾斜角最大為50度以下。於第2區間102，絕緣層31之端面62相對於半導體基板11之傾斜角之最大值超過50度。由將陽極電極26與接合墊33連接之金屬配線32所被覆之部分之端面62對應於第1區間101。藉此，可穩定地形成厚度均勻之金屬配線32。關於除此以外之部分之絕緣層31之端面62，藉由使其對應於第2區間102，可不使VCSEL之元件面積不必要地增大。
<第3實施形態>
於第3實施形態中，對將第1實施形態之VCSEL中所說明之構造(形成於基板上之接合墊、具有傾斜端面之絕緣層等)應用於受光元件(亦稱為半導體光檢測器)之情形進行說明。第1及第2實施形態中所說明之本發明之特徵於第3實施形態之受光元件之情形時亦同樣成立。
[受光元件之構成]
圖13係模式性地表示第3實施形態之受光元件之構造的剖面圖。再者，於圖13中，為了使圖解容易，圖中各層之厚度與實際器件之厚度並不存在比例關係。
參照圖13，受光元件10具備半絕緣性之半導體基板71、及藉由磊晶成長而形成於半導體基板71之主面71A上之半導體積層膜95。半導體積層膜95自半導體基板71側起依序具備N型半導體接觸層72、非摻雜之光吸收層73、P型窗層74、及P型半導體接觸層75。其中，關於P型半導體接觸層75，為了降低光吸收損耗，藉由蝕刻將受光部之部分(陽極電極以外之部分)去除。
再者，於上述受光元件10之構成中，由N型半導體接觸層72構成本案發明之第1導電型之第1半導體層。由光吸收層73構成本案發明之非摻雜之第2半導體層。由P型窗層74構成本案發明之第2導電型之第3半導體層。
作為半導體基板71，例如可使用表現半絕緣性之非摻雜之GaAs(砷化鎵)基板。再者，只要為能磊晶成長上述半導體積層膜95之材料，則亦可使用絕緣性之基板代替半絕緣性之半導體基板71。
於半導體基板71之主面71A上形成N型半導體接觸層72。 作為N型半導體接觸層72，為了與陰極電極77形成良好之歐姆接觸，例如形成雜質濃度為3.0×1018[cm-3]以上之GaAs層。為了賦予N型之導電性，例如摻雜Si(矽)。Si易於配位在Ga(或Al)位點而成為供體。
於N型半導體接觸層72之上，形成用以吸收所要檢測之光能量之光吸收層73。作為光吸收層73，可使用具有較所入射之光之能量低之能隙的材料。例如可將未導入雜質之非摻雜之GaAs層用作光吸收層73。
於光吸收層73之上表面設置P型窗層74。作為P型窗層74，為了消除光吸收損耗，可使用具有較所入射之光之能量大之能隙的材料。例如，可將AlXGa(1-X)As用作P型窗層74。為了賦予P型之導電性而摻雜有C(碳)，其濃度例如為2~3×1018[cm-3]。C易於配位在As位點而成為受體。
於P型窗層74之上表面形成P型半導體接觸層75。但是，為了降低光吸收損耗，受光部(陽極電極76以外之部分)之P型半導體接觸層75被去除。作為P型半導體接觸層75，為了與陽極電極76形成良好之歐姆接觸，例如形成雜質濃度為2.0×1019[cm-3]以上之GaAs層。為了賦予P型之導電性，例如摻雜C。
於上述半導體積層膜95之側端部，藉由蝕刻而形成有2階之階差部91、92。第1階差部91自半導體積層膜95之上表面起到達至N型半導體接觸層72之中途。第2階差部92自第1階差部91之底面起到達至半導體基板71。藉由形成第1階差部91而使N型半導體接觸層72露出，藉由形成第2階差部92而使半導體基板71之表面露出。
受光元件10進而具備陰極電極77、陽極電極76、絕緣保護膜82、絕緣層83、接合墊79、及金屬配線78。將陰極電極77與陽極電極 76統稱為接觸電極(將陰極電極77稱為第1接觸電極，將陽極電極76稱為第2接觸電極)。陰極電極77形成於藉由蝕刻而露出之N型半導體接觸層72之上表面。陽極電極76形成於P型半導體接觸層75之上表面。
絕緣保護膜82係作為耐濕用途而設置，以覆蓋除上述陰極電極77及陽極電極76以外之半導體積層膜95之上表面及側端部(階差部91、92)以及半導體基板71之主面71A(藉由蝕刻而露出之面)之方式形成。絕緣保護膜82係無機之絕緣膜，例如可使用氮化矽或氧化矽等。再者，絕緣保護膜82未必要設置。
絕緣層83係以覆蓋半導體積層膜95之側端部(階差部91、92)之至少一部分之方式形成於絕緣保護膜82之上部。作為絕緣層83，可使用感光性聚醯亞胺等感光性有機樹脂材料。如圖13所示，絕緣層83具有：上表面61，其連接於半導體積層膜95之上表面，且沿半導體基板71延伸(即，與半導體基板71對向)；及端面62(於圖13之情形時，僅設置有傾斜端面62A)，其連接於該上表面61，且朝向半導體基板71延伸。
具體而言，絕緣層83係設置於圖13之接合墊79與陽極電極76之間之區域，其端面62A相對於半導體基板71傾斜。於該絕緣層83之端面62A之上，形成將接合墊79與陽極電極76連接之金屬配線78。藉由以此方式使端面62A傾斜，可藉由金屬配線78均勻地被覆端面62A，從而可防止金屬配線78之斷線。在陽極電極76與陰極電極77之間之區域未形成絕緣層83。
接合墊79介隔絕緣保護膜82而形成於藉由半導體積層膜95之蝕刻而露出之半導體基板71之主面71A上。於未設置絕緣保護膜82 之情形時，接合墊79直接形成於半導體基板71之主面上。
將接合墊79與陽極電極76連接之金屬配線78形成於絕緣層83之上表面61及端面62A之上。為了削減寄生電容，使金屬配線78之面積於俯視半導體基板71時足夠小(使其相較於接合墊79之面積小得多)。由於接合墊79不與N型半導體接觸層72及N型DBR層13對向，故而因接合墊79所產生之寄生電容變得足夠小。
[受光元件之製造方法]
圖14係表示圖13之受光元件之製造過程之流程圖。以下，參照圖14及圖15~圖17之剖面圖，對受光元件之製造方法進行說明。再者，於圖15~圖17中，為了使圖解容易，圖中各層之厚度與實際器件之厚度並不存在比例關係。
首先，使半導體積層膜95磊晶成長於半導體基板71之主面71A之上(步驟S300)。圖15係表示於圖13之受光元件之製造過程中形成於半導體基板上之半導體積層膜之剖面構造的圖。如上所述，半導體積層膜95自半導體基板71側起依序具備N型半導體接觸層72、光吸收層73、P型窗層74、及P型半導體接觸層75。對於半導體積層膜95之形成，可使用MOCVD或MBE等方法。
其次，將藉由光微影而形成之抗蝕圖案作為遮罩進行乾式蝕刻，藉此將形成陽極電極76之部分以外之P型半導體接觸層75去除(步驟S310)。
其次，例如使用光微影及蒸鍍之方法，於P型半導體接觸層75上形成陽極電極76(第2接觸電極)(步驟S320)。作為陽極電極76，例 如可利用由Ti(鈦)、Pt(鉑)、及Au(金)所構成之積層膜。
其次，將藉由光微影而形成之抗蝕圖案作為遮罩進行乾式蝕刻，藉此將陽極電極76形成後之半導體積層膜95加工成台面柱形狀(步驟S330)。藉此形成第1階差部91。俯視時之階差部91之上表面51(台面柱部分之頂面)例如形成為直徑70μm之圓形。階差部91之高度(蝕刻之深度)係N型半導體接觸層72之表面露出所需之深度。再者，對於形成第1階差部91，亦可將陽極電極76之電極之外周用作遮罩而進行蝕刻。
其次，例如使用光微影及蒸鍍之方法，於N型半導體接觸層72上形成陰極電極77(第1接觸電極)(步驟S340)。作為陰極電極77，例如可利用由Ti(鈦)、Pt(鉑)、及Au(金)所構成之積層膜。
其次，將藉由光微影而形成之抗蝕圖案作為遮罩進行乾式蝕刻，藉此於半導體積層膜95進而形成第2階差部92(步驟S350)。圖16係表示於圖13之受光元件之製造過程中第2階差部形成後之剖面構造的圖。如圖16所示，於半導體積層膜95形成包含第1及第2階差部91、92之側端部96。階差部92之高度(蝕刻之深度)係使半導體基板71之表面露出所需之深度。
其次，於半導體基板71之主面71A側之整面形成耐濕用之絕緣保護膜82(步驟S360)。作為絕緣保護膜82，可使用氮化矽或氧化矽等無機絕緣膜。絕緣保護膜82係為了使階差部之部分之被覆性良好而使用CVD等方法形成。
繼而，於接觸電極(陽極電極76及陰極電極77)之上部之絕緣保護膜82形成開口。絕緣保護膜82之開口例如係藉由將利用光微影所 形成之抗蝕圖案作為遮罩之乾式蝕刻而形成。圖17係表示於圖13之受光元件之製造過程中於絕緣保護膜形成開口後之剖面構造的圖。
其次，參照圖13，以覆蓋半導體積層膜95之側端部(階差部91、92)之至少一部分之方式形成感光性有機樹脂之絕緣層83(步驟S370)。作為感光性有機樹脂，例如可較佳地使用感光性聚醯亞胺。對於該絕緣層83之圖案形成可使用光微影之方法。具體之方法與圖7中所說明者相同，故而不重複進行說明。藉由利用感光性有機樹脂形成絕緣層83，可使階差部91、92得到被覆，且可藉由具有平滑之平面或曲面之表面形狀的絕緣層83將自P型半導體接觸層75之表面至半導體基板71(或絕緣保護膜82)之表面連接。
其次，藉由蒸鍍而形成與陽極電極76連接之金屬配線78及接合墊79(步驟S380)。進而，藉由蒸鍍而形成與陰極電極77連接之金屬配線80及接合墊81(步驟S380)。金屬配線78及接合墊79例如係藉由剝離法而形成，該剝離法利用藉由光微影而形成之抗蝕圖案。
其次，藉由切晶等方法將半導體基板以晶片單位分離(步驟S390)。較理想為將切晶線上之絕緣保護膜82預先去除。絕緣保護膜82之去除例如可藉由如下方法實現：將藉由光微影而形成之抗蝕圖案作為遮罩進行蝕刻處理。
[效果]
如上所述，根據第3實施形態，於半絕緣性之半導體基板71之主面上，形成作為受光元件而發揮功能之半導體積層膜95(自基板側起依序為N型半導體接觸層72、光吸收層73、及P型窗層74)。以覆蓋藉由蝕刻而形成 之半導體積層膜95之側端部之方式形成感光性有機樹脂之絕緣層83。絕緣層83具有：上表面61，其連接於半導體積層膜95之上表面，且沿半導體基板71延伸；及端面62，其連接於該上表面61，且朝向半導體基板71延伸。進而，形成金屬配線78，該金屬配線78將形成於半導體積層膜95之上表面之陽極電極76與直接或介隔絕緣保護膜82而形成於半導體基板71之上之接合墊79連接。金屬配線78形成於絕緣層83之上表面61及端面62之上。
此處，如第1實施形態中所說明般，藉由使該絕緣層83之端面62相對於半導體基板71之主面71A傾斜，可使金屬配線78不分斷而穩定地形成。尤其是藉由使絕緣層83之端面62相對於半導體基板71之最大值為50度以下，可於絕緣層83之端面62之上形成膜厚均勻之金屬配線78。
再者，於上述實施形態中，示出形成於半導體積層膜95之側端部96之階差部之數量為2階之例(圖13)，但亦可設置3階以上之階差部。
於上述實施形態中，在接近於基板之位置設置有N型層(N型半導體接觸層72)，在自基板背離之位置設置有P型層(P型半導體接觸層75、P型窗層74)。亦可與此相反地，在接近於基板之位置設置P型層，在自基板背離之位置設置N型層。
<第4實施形態>
於第4實施形態中，對第3實施形態中所說明之受光元件的具體之平面布局之例進行說明。
[受光元件之布局例]
圖18係表示受光元件之布局例之俯視圖。圖19係沿圖18之切斷線XIX-XIX之剖面圖。於圖18中，示出陽極電極76、陰極電極77、第1階差部91之上表面、第2階差部92之上表面、絕緣層83、接合墊79、81及金屬配線78、80之各布局。為了使圖解容易，對接合墊79、81及金屬配線78、80標註有影線。
參照圖18及圖19，第1階差部91之上表面之形狀為圓形。於本實施形態中，該圓之直徑L11為70μm。於第1階差部91之上表面設置有環狀之陽極電極76。又，第1階差部91之高度H11為6μm。第2階差部92之高度(H12-H11)為3μm。
第1階差部91之上表面疊合於第2階差部92之上表面之部分之形狀形成為直徑較第1階差部之上表面略大之圓與直徑更大之半圓以一部分重疊之狀態結合而成之形狀(因此，第2階差部92之上表面之外緣部之形狀包含圓弧狀之部分)。藉由以上述方式設為圓弧狀之外周形狀，可使電流更均勻地流動而防止電流集中。進而，可減少對有機樹脂之絕緣層83之應力集中。
有機樹脂之絕緣層83覆蓋第1階差部91之端面、第2階差部92之上表面及端面之一部分。具體而言，第2階差部92上表面中設置有陰極電極77之部分未由絕緣層83覆蓋。絕緣層83之圖案邊緣(相當於圖13之端面62之部分)僅由圖9中所說明之第1區間101所構成。於第1區間101，為了形成金屬配線78，而使絕緣層83之端面62A相對於半導體基板71之主面傾斜。進而，為了使形成於絕緣層83之端面62A之上之金屬 配線78之膜厚儘可能均勻，較理想為於第1區間101，將絕緣層83之端面62A相對於半導體基板71之主面之傾斜角的最大值設為50度以下。
接合墊79、81係介隔絕緣保護膜82而設置於半導體基板藉由蝕刻而露出之部分。接合墊79、81之形狀係直徑L12之圓形。於本實施形態之情形時，直徑L12為70μm。
接合墊79經由金屬配線78與陽極電極76連接。於本實施形態之情形時，金屬配線78之寬度為15μm，金屬配線78之長度(自第1階差部91之外緣部至接合墊79之外緣部)為20μm。接合墊81經由金屬配線80與陰極電極77連接。
關於本次所揭示之實施形態，應認為於所有方面為例示而並非限制性者。本發明之範圍係藉由申請專利範圍予以表示而非上述說明，意圖包含與申請專利範圍均等之含義及範圍內之所有變更。
5‧‧‧半導體積層膜
10‧‧‧受光元件
11‧‧‧半導體基板
11A‧‧‧主面
12‧‧‧N型半導體接觸層
13‧‧‧N型DBR層
14、16‧‧‧包層
15‧‧‧活化層
17‧‧‧活化區域
21‧‧‧未氧化區域
22‧‧‧氧化區域
23‧‧‧電流狹窄層
24‧‧‧P型DBR層
25‧‧‧P型半導體接觸層
26‧‧‧陽極電極
27‧‧‧陰極電極
30‧‧‧絕緣保護膜
31‧‧‧絕緣層
32‧‧‧金屬配線
33‧‧‧接合墊
41、42、43‧‧‧階差部
61‧‧‧上表面
62A、62B‧‧‧端面

Claims (11)

  1. 一種半導體裝置，具備：絕緣性或半絕緣性之基板；及半導體積層膜，其設置於上述基板上；上述半導體積層膜自上述基板側起依序具備第1導電型之第1半導體層、非摻雜之第2半導體層、及與上述第1導電型相反之第2導電型之第3半導體層，上述半導體裝置進而具備覆蓋上述半導體積層膜之側端部之至少一部分的絕緣層，上述絕緣層具有：上表面，其連接於上述半導體積層膜之上表面，且沿上述基板延伸；及端面，其連接於該上表面，且朝向上述基板延伸；上述絕緣層之上述端面至少於一部分相對於上述基板傾斜，上述半導體裝置進而具備：第1接觸電極，其與上述第1半導體層之一部分連接；第2接觸電極，其設置於上述第2半導體層之上表面；接合墊，其直接或介隔絕緣膜而形成於上述基板上；及金屬配線，其設置於上述絕緣層上，通過上述上表面及上述傾斜之端面之部分將上述第2接觸電極與上述接合墊連接。
  2. 如申請專利範圍第1項之半導體裝置，其中，上述絕緣層係感光性有機樹脂。
  3. 如申請專利範圍第1或2項之半導體裝置，其中，上述絕緣層之上述端面中由上述金屬配線所被覆之部分相對於上述基板之傾斜角最大為50度。
  4. 如申請專利範圍第1或2項之半導體裝置，其中，沿上述絕緣層之布局圖案之外周，上述絕緣層之上述端面被劃分為至少1個第1區間及至少1個第2區間，於上述第1區間，上述絕緣層之上述端面相對於上述基板之傾斜角之最大值為50度以下，於上述第2區間，上述絕緣層之上述端面相對於上述基板之傾斜角之最大值超過50度，上述金屬配線設置於上述第1區間之上述端面上。
  5. 如申請專利範圍第4項之半導體裝置，其中，上述半導體積層膜之上述側端部具有2階以上之階差部，最後一階之階差部自上述第1半導體層之中途到達至上述基板，上述第1接觸電極設置於上述最後一階之階差部之上表面，上述半導體積層膜之上述側端部中上述第1接觸電極與上述第3半導體層之上表面之間的部分由具有與上述第2區間對應之上述端面之上述絕緣層覆蓋。
  6. 如申請專利範圍第1或2項之半導體裝置，其中，上述絕緣層之上述上表面係與上述第1半導體層之上表面相同之高度。
  7. 如申請專利範圍第1或2項之半導體裝置，其中，上述第1半導體層自上述基板側起依序包含： 第1接觸層，其與上述第1接觸電極連接；及第1DBR(Distributed Bragg Reflector)層；上述第2半導體層包含活化層，上述第3半導體層自上述基板側起依序包含：第2DBR層；及第2接觸層，其與上述第2接觸電極連接；上述半導體積層膜進而具備形成於上述第1DBR層與上述活化層之間、上述第2DBR層與上述活化層之間、上述第1DBR層之內部、及上述第2DBR層之內部中之至少一者之至少1個電流狹窄層，上述半導體積層膜作為垂直共振器面發光雷射而發揮功能。
  8. 如申請專利範圍第1或2項之半導體裝置，其中，上述第2半導體層被用作由非摻雜之砷化鎵所構成之光吸收層，上述半導體積層膜作為受光元件而發揮功能。
  9. 一種半導體裝置之製造方法，其具備於絕緣性或半絕緣性之基板上形成半導體積層膜之步驟，上述半導體積層膜自上述基板側起依序具備第1導電型之第1半導體層、非摻雜之第2半導體層、及與上述第1導電型相反之第2導電型之第3半導體層，該製造方法進而具備如下步驟：對上述半導體積層膜之一部分進行蝕刻直至上述基板露出為止；形成與上述第1半導體層之一部分連接之第1接觸電極；於上述第2半導體層之上表面形成第2接觸電極；及 形成覆蓋藉由上述進行蝕刻之步驟而形成之上述半導體積層膜之側端部中之至少一部分的絕緣層；上述絕緣層具有：上表面，其連接於上述半導體積層膜之上表面，且沿上述基板延伸；及端面，其連接於該上表面，且朝向上述基板延伸；上述絕緣層之上述端面至少於一部分相對於上述基板傾斜，該製造方法進而具備如下步驟：於上述基板上直接或介隔絕緣膜而形成接合墊，並且形成通過上述絕緣層之上述上表面及上述傾斜之端面之部分之上而將上述第2接觸電極與上述接合墊連接的金屬配線。
  10. 如申請專利範圍第9項之半導體裝置之製造方法，其中，上述絕緣層係感光性有機樹脂，形成上述絕緣層之步驟包含如下步驟：於形成有上述半導體積層膜之上述基板上塗布上述感光性有機樹脂；及使用投影曝光裝置，將上述絕緣層之包含上述傾斜之端面之部分的布局圖案以散焦之方式轉印至上述感光性有機樹脂。
  11. 如申請專利範圍第9或10項之半導體裝置之製造方法，其中，形成上述金屬配線之步驟包含對金屬材料進行蒸鍍之步驟。
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