WO2017212888A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2017212888A1
WO2017212888A1 PCT/JP2017/018675 JP2017018675W WO2017212888A1 WO 2017212888 A1 WO2017212888 A1 WO 2017212888A1 JP 2017018675 W JP2017018675 W JP 2017018675W WO 2017212888 A1 WO2017212888 A1 WO 2017212888A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
semiconductor
insulating layer
substrate
insulating
Prior art date
Application number
PCT/JP2017/018675
Other languages
English (en)
French (fr)
Inventor
一平 松原
岩田　圭司
新治 鏑木
正太郎 橋本
哲郎 鳥塚
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Publication of WO2017212888A1 publication Critical patent/WO2017212888A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
    • H01S5/18—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities
    • H01S5/183—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL]

Definitions

  • This disclosure relates to a semiconductor device and a manufacturing method thereof, and is suitably used for, for example, a vertical cavity surface emitting laser, a light receiving element, and a manufacturing method thereof.
  • a vertical cavity surface emitting laser generally has a lower DBR layer on a substrate.
  • a columnar mesa portion is formed by laminating a lower clad layer (“cladding layer” is described as a “spacer layer” in Patent Document 1), an active layer, an upper clad layer, and an upper DBR layer in this order. ing.
  • An upper electrode is formed on the upper surface of the upper DBR layer.
  • a pedestal portion is provided which is in contact with the side surface of the mesa portion and the exposed surface of the lower DBR layer and is embedded with the mesa portion remaining only on the upper surface.
  • the pedestal portion is generally made of an insulating resin such as polyimide.
  • an insulating layer is formed on the upper surface and side surfaces of the pedestal portion and on the surface of the upper surface of the mesa portion that is not in contact with the upper electrode.
  • An electrode pad for bonding wires and a wiring layer are provided on the surface of the insulating layer corresponding to the portion directly above the pedestal. The electrode pad and the upper electrode are electrically connected to each other through the wiring layer.
  • FIG. 2 of Patent Document 1 it is an insulating layer that covers the pedestal.
  • the metal wiring layer is used to cover the side wall of the pedestal portion instead of the insulating layer, it is difficult to cover the side wall of the pedestal portion with the metal wiring layer, and problems such as disconnection may occur. There is sex.
  • the problem of the covering property when the step of the base portion (insulating resin such as polyimide) is covered with another material is that when a structure similar to the above is manufactured in a semiconductor device other than the VCSEL. This is a common issue. Furthermore, even if the material of the pedestal portion is made of an inorganic material instead of an insulating resin such as polyimide, it is considered that the same covering problem may occur on the side wall of the pedestal portion.
  • This disclosure takes the above-mentioned problems into consideration, and its main object is to provide an upper surface and side surfaces of an insulating layer in a semiconductor device having an insulating layer covering a side end portion of a semiconductor laminated film processed into a mesa shape. It is an object of the present invention to provide a structure of a semiconductor device capable of stably forming a metal wiring layer thereon and a manufacturing method thereof.
  • a semiconductor device includes an insulating or semi-insulating substrate and a semiconductor stacked film provided over the substrate.
  • the semiconductor stacked film includes, in order from the substrate side, a first semiconductor layer of a first conductivity type, a non-doped second semiconductor layer, and a third semiconductor layer of a second conductivity type opposite to the first conductivity type. Is provided.
  • the semiconductor device further includes an insulating layer that covers at least a part of the side end portion of the semiconductor stacked film and has an upper surface and an end surface.
  • the upper surface of the insulating layer is connected to the upper surface of the semiconductor multilayer film and extends along the substrate.
  • the end surface of the insulating layer is connected to the upper surface of the insulating layer and extends toward the substrate.
  • the semiconductor device further includes a first contact electrode connected to a part of the first semiconductor layer, a second contact electrode provided on an upper surface of the second semiconductor layer, and an insulating film directly on the substrate.
  • a bonding pad formed by interposing a metal wiring. The metal wiring is provided on the insulating layer, and connects the second contact electrode and the bonding pad through the upper surface and the inclined end surface.
  • the metal wiring can be prevented from being disconnected at the end surface portion of the insulating layer.
  • the insulating layer is a photosensitive organic resin.
  • Photosensitive organic resins have the advantages of excellent embedding properties and good reproducibility of dimensions and shapes.
  • the inclination angle of the portion of the end face of the insulating layer covered with the metal wiring with respect to the substrate is 50 degrees at the maximum.
  • the thickness of the metal wiring formed on the end face of the insulating layer can be made uniform, and the metal wiring can be formed stably.
  • the end face of the insulating layer is divided into at least one first section and at least one second section along the outer periphery of the layout pattern of the insulating layer.
  • the maximum inclination angle of the end surface of the insulating layer with respect to the substrate is 50 degrees or less.
  • the maximum inclination angle of the end surface of the insulating layer with respect to the substrate exceeds 50 degrees.
  • the metal wiring is provided on the end face of the first section.
  • the side end portion of the semiconductor multilayer film has two or more step portions.
  • the step portion at the final stage reaches the substrate from the middle of the first semiconductor layer.
  • the first contact electrode is provided on the upper surface of the step portion at the final stage.
  • a portion between the first contact electrode and the upper surface of the third semiconductor layer in the side end portion of the semiconductor laminated film is covered with an insulating layer having an end surface corresponding to the second section.
  • the step portion is constituted by two surfaces having different distances from the substrate, that is, an upper surface and a bottom surface, and an end surface connecting these two surfaces.
  • the top surface and the bottom surface extend in a direction along the substrate, and the end surface extends in a direction intersecting the substrate.
  • the top surface is located farther from the substrate than the bottom surface.
  • the distance between the first contact electrode and the upper surface of the third semiconductor layer can be prevented from being unnecessarily widened due to the area occupied by the end surface of the insulating layer. As a result, the area of the semiconductor device can be reduced.
  • the upper surface of the insulating layer is the same height as the upper surface of the third semiconductor layer. This can prevent the metal wiring from being disconnected at the boundary between the upper surface of the insulating layer and the upper surface of the third semiconductor layer.
  • the first semiconductor layer includes, in order from the substrate side, a first contact layer connected to the first contact electrode and a first DBR (Distributed Bragg Reflector) layer.
  • the second semiconductor layer includes an active layer.
  • the third semiconductor layer includes, in order from the substrate side, a second DBR layer and a second contact layer connected to the second contact electrode.
  • the semiconductor stacked film is further provided between the first DBR layer and the active layer, between the second DBR layer and the active layer, inside the first DBR layer, and inside the second DBR layer. At least one current confinement layer formed at least one is provided.
  • the semiconductor multilayer film functions as a vertical cavity surface emitting laser.
  • the bonding pad is formed directly on the substrate or with an insulating film interposed as described above, the parasitic capacitance due to the bonding pad can be reduced. As a result, a vertical cavity surface emitting laser capable of high-speed modulation can be realized.
  • the second semiconductor layer is made of non-doped gallium arsenide and used as a light absorption layer.
  • the semiconductor multilayer film functions as a light receiving element.
  • the bonding pad is formed directly on the substrate or with an insulating film interposed as described above, the parasitic capacitance due to the bonding pad can be reduced. As a result, a light receiving element capable of high-speed response can be realized.
  • a manufacturing method of a semiconductor device includes a step of forming a semiconductor laminated film on an insulating or semi-insulating substrate.
  • the semiconductor stacked film includes, in order from the substrate side, a first semiconductor layer of a first conductivity type, a non-doped second semiconductor layer, and a third semiconductor layer of a second conductivity type opposite to the first conductivity type. Is provided.
  • the method for manufacturing a semiconductor device further includes a step of etching a part of the semiconductor stacked film until the substrate is exposed, a step of forming a first contact electrode connected to a part of the first semiconductor layer, and a second step.
  • the insulating layer has an upper surface and an end surface.
  • the upper surface of the insulating layer is connected to the upper surface of the semiconductor multilayer film and extends along the substrate.
  • the end surface of the insulating layer is connected to the upper surface of the insulating layer and extends toward the substrate. At least a part of the end surface of the insulating layer is inclined with respect to the substrate.
  • the semiconductor device manufacturing method further includes forming a bonding pad directly on the substrate or with an insulating film interposed therebetween, and passing the second contact electrode and the bonding pad over the upper surface and the inclined end surface portion of the insulating layer. Forming a metal wiring connecting the two.
  • the metal wiring can be prevented from being disconnected at the end surface portion of the insulating layer.
  • the insulating layer is a photosensitive organic resin.
  • the step of forming the insulating layer includes a step of applying a photosensitive organic resin on the substrate on which the semiconductor laminated film is formed, and a layout pattern including an inclined end surface portion of the insulating layer using a projection exposure apparatus. And transferring to the photosensitive organic resin by defocusing.
  • the step of forming the metal wiring includes a step of depositing a metal material.
  • vapor deposition it is possible to improve dimensional controllability when forming metal wiring.
  • the main effect shown by the present disclosure is that a semiconductor device having an insulating layer covering a side end portion of a semiconductor laminated film formed on an insulating or semi-insulating substrate has a top surface and a side surface of the insulating layer.
  • the wiring layer can be formed stably.
  • FIG. 10 is a cross-sectional view taken along a cutting line XX in FIG. 9. It is a figure which shows the mask pattern for forming the insulating layer of FIG. 9 and FIG. It is an electron micrograph of a cross section of a VCSEL device actually created. It is sectional drawing which shows typically the structure of the light receiving element by 3rd Embodiment. It is a flowchart which shows the manufacturing process of the light receiving element of FIG.
  • FIG. 19 is a cross-sectional view taken along a cutting line XIX-XIX in FIG.
  • FIG. 1 is a cross-sectional view schematically showing the structure of the VCSEL according to the first embodiment.
  • the thickness of each layer in the figure is not proportional to the actual device thickness.
  • the surface of each semiconductor layer close to the substrate is referred to as a lower surface, and the surface opposite to the substrate is referred to as an upper surface.
  • the VCSEL 10 includes a semi-insulating semiconductor substrate 11 and a semiconductor stacked film 5 formed by epitaxial growth on the main surface 11A of the semiconductor substrate 11.
  • the semiconductor laminated film 5 includes an N-type semiconductor contact layer 12 (first semiconductor contact layer), an N-type DBR (Distributed Bragg Reflector) layer 13 (first DBR layer), a cladding layer 14, in order from the semiconductor substrate 11 side.
  • An active layer 15 including a quantum well, a cladding layer 16, a current confinement layer 23, a P-type DBR layer 24 (second DBR layer), and a P-type semiconductor contact layer 25 (second semiconductor contact layer) are provided.
  • the N-type semiconductor contact layer 12 and the N-type DBR layer 13 correspond to the first semiconductor layer of the first conductivity type described above.
  • All or part of the clad layer 14, the active layer 15, and all or part of the clad layer 16 correspond to the aforementioned non-doped second semiconductor layer.
  • the P-type DBR layer 24 and the P-type semiconductor contact layer 25 correspond to the third semiconductor layer of the second conductivity type described above.
  • the semiconductor substrate 11 for example, a non-doped GaAs (gallium arsenide) substrate exhibiting semi-insulating properties is used. Note that an insulating substrate may be used instead of the semi-insulating semiconductor substrate 11 as long as the semiconductor stacked film 5 can be epitaxially grown.
  • GaAs gallium arsenide
  • N-type semiconductor contact layer 12 is formed on main surface 11 ⁇ / b> A of semiconductor substrate 11.
  • a GaAs layer having an impurity concentration of 3.0 ⁇ 10 18 [cm ⁇ 3 ] or more is formed.
  • Si silicon
  • Si is doped to give N-type conductivity. Si coordinates to a Ga (or Al) site and easily becomes a donor.
  • the N-type semiconductor contact layer 12 is not necessarily provided. That is, the N-type DBR layer 13 can also serve as the N-type semiconductor contact layer 12. In this case, the cathode electrode 27 is directly connected to the N-type DBR layer 13.
  • the N-type DBR layer 13 has, for example, a structure in which Al 0.12 Ga 0.88 As and Al 0.9 Ga 0.1 As are alternately stacked at an optical thickness of ⁇ / 4.
  • ⁇ represents the wavelength of the laser beam.
  • Si silicon is doped to give N-type conductivity, and its concentration is, for example, 2 to 3 ⁇ 10 18 [cm ⁇ 3 ].
  • Al X Ga (1-X) As (aluminum, gallium, arsenic) is a mixed crystal semiconductor of GaAs and AlAs.
  • the Al composition (X) is 0 ⁇ X ⁇ 0.43, the direct transition type is obtained. Since the lattice constant hardly changes depending on the Al composition (X), an Al x Ga (1-x) As film having any Al composition (X) can be epitaxially grown on the GaAs substrate.
  • the Al composition (X) when the Al composition (X) is not specified, it may be described as AlGaAs.
  • An active region 17 for generating laser light is formed on the N-type DBR layer 13.
  • the active region 17 includes the clad layers 14 and 16 and the active layer 15 having an optical gain sandwiched between the clad layers 14 and 16.
  • a multiple quantum well (MQW) in which a quantum well layer and a barrier layer are stacked in multiple layers is formed.
  • the active layer 15 is a non-doped region where impurities are not introduced.
  • the cladding layers 14 and 16 can be undoped or can be doped only in the vicinity of the DBR layers 13 and 24 according to the design of the resistance value of the device.
  • the clad layers 14 and 16 are made of a material having an energy gap wider than that of the active layer 15 for carrier confinement. For example, direct transition AlGaAs is used.
  • the clad layers 14 and 16 may be provided only on one side or on both sides.
  • a current confinement layer 23 is formed on the active region 17.
  • the current confinement layer 23 efficiently injects a current into the active region and brings about a lens effect.
  • the current confinement layer 23 has an unoxidized region 21 at the center and an oxidized region 22 of a substantially insulator around the center.
  • the current confinement layer 23 is selectively oxidized from the surroundings in a heated steam atmosphere. Since only the unoxidized region 21 in the central portion serves as a current path, current can be efficiently injected into the active region.
  • the current confinement layer 23 is also possible to provide in either the DBR layers 13 and 24 (desirably close to the active layer 15) and the clad layers 14 and 16. It is also possible to provide a plurality of current confinement layers 23. Therefore, more generally, the current confinement layer 23 is formed between the N-type DBR layer 13 and the active layer 15, between the P-type DBR layer 24 and the active layer 15, inside the N-type DBR layer 13, and P At least one is provided at one or more locations inside the mold DBR layer 24.
  • a P-type DBR layer 24 is provided on the upper surface of the current confinement layer 23. Similar to the N-type DBR layer 13, the P-type DBR layer 24 has a structure in which, for example, Al 0.12 Ga 0.88 As and Al 0.9 Ga 0.1 As are alternately stacked at an optical thickness of ⁇ / 4. In order to give P-type conductivity, C (carbon) is doped, and its concentration is, for example, 2 to 3 ⁇ 10 18 [cm ⁇ 3 ]. C is easily coordinated to the As site and becomes an acceptor.
  • the N-type DBR layer 13 and the P-type DBR layer 24 constitute an optical resonator.
  • a P-type semiconductor contact layer 25 is formed on the upper surface of the P-type DBR layer 24.
  • the P-type semiconductor contact layer 25 in order to form a good ohmic contact with the anode electrode 26, for example, a GaAs layer having an impurity concentration of 3.0 ⁇ 10 18 [cm ⁇ 3 ] or more is formed.
  • C is doped to provide P-type conductivity.
  • the P-type semiconductor contact layer 25 is not necessarily provided. That is, the P-type DBR layer 24 can also serve as the P-type semiconductor contact layer 25.
  • the anode electrode 26 is formed on the upper surface of the P-type DBR layer 24.
  • step portions 41, 42, and 43 are formed by etching at the side end portion of the semiconductor laminated film 5 described above.
  • the first step portion 41 reaches from the upper surface of the semiconductor multilayer film 5 to a position where the end face of the current confinement layer 23 is exposed. In the case of FIG. 1, the first step portion 41 reaches halfway through the N-type DBR layer 13.
  • the second step portion 42 reaches the middle of the N-type semiconductor contact layer 12 from the bottom surface of the first step portion 41.
  • the third step portion 42 reaches the semiconductor substrate 11 from the bottom surface of the second step portion 42.
  • the VCSEL 10 further includes a cathode electrode 27, an anode electrode 26, an insulating protective film 30 (insulating film), an insulating layer 31, a bonding pad 33, and a metal wiring 32.
  • the cathode electrode 27 and the anode electrode 26 are collectively referred to as a contact electrode (the cathode electrode 27 is referred to as a first contact electrode, and the anode electrode 26 is referred to as a second contact electrode).
  • the cathode electrode 27 is formed on the upper surface of the N-type semiconductor contact layer 12 exposed by etching.
  • the anode electrode 26 is formed on the upper surface of the P-type semiconductor contact layer 25.
  • the cathode electrode 27 is formed on the upper surface of the N-type DBR layer 13 exposed by etching, and the anode electrode 26 is formed of P It is formed on the upper surface of the type DBR layer 24.
  • the insulating protective film 30 is provided for moisture resistance, and excludes the cathode electrode 27 and the anode electrode 26, and the upper surface and side end portions (step portions 41, 42, 43) of the semiconductor multilayer film 5 and the main surface of the semiconductor substrate 11. It is formed so as to cover.
  • the insulating protective film 30 is an inorganic insulating film, and for example, silicon nitride or silicon oxide is used. Note that the insulating protective film 30 is not necessarily provided.
  • the insulating layer 31 is formed on the insulating protective film 30 so as to cover at least a part of the side end portions (step portions 41, 42, 43) of the semiconductor multilayer film 5.
  • a photosensitive organic resin material such as photosensitive polyimide is used.
  • the photosensitive organic resin has excellent embedding properties and good reproducibility of dimensions and shapes.
  • the insulating layer 31 has an upper surface 61 and end surfaces 62A and 62B (referred to collectively as end surfaces 62).
  • the upper surface 61 of the insulating layer 31 is connected to the upper surface of the semiconductor stacked film 5 and extends along the semiconductor substrate 11 (that is, faces the semiconductor substrate 11).
  • End surfaces 62A and 62B of the insulating layer 31 are connected to the upper surface 61 of the insulating layer 31 and extend toward the semiconductor substrate 11.
  • the end face of the insulating layer 31 is characterized in that it is at least partially inclined with respect to the semiconductor substrate 11. Specifically, in the case of FIG. 1, the end face 62 ⁇ / b> A of the insulating layer 31 is in relation to the semiconductor substrate 11 in the portion covered with the metal wiring 32 (the region between the bonding pad 33 and the anode electrode 26 in FIG. 1). Inclined. By inclining the end face 62A in this way, the end face 62A can be uniformly covered with the metal wiring 32, and disconnection of the metal wiring 32 can be prevented.
  • the end face 62B of the insulating layer 31 is not necessary to incline the end face 62B of the insulating layer 31 with respect to the semiconductor substrate 11 for a portion not covered with the metal wiring 32 (a region between the cathode electrode 27 and the anode electrode 26 in FIG. 1).
  • the end face 62B is formed at an inclination angle that is perpendicular or as close as possible to the semiconductor substrate 11, the area of the insulating layer 31 when viewed in plan can be reduced. Miniaturization can be achieved.
  • the term “perpendicular to the semiconductor substrate 11” does not mean strictly perpendicular to the semiconductor substrate 11, but refers to a range including manufacturing errors.
  • the insulating layer 31 does not need to cover the entire side end portion of the semiconductor laminated film 5.
  • the insulating layer 31 in the region between the bonding pad 33 and the upper surface of the semiconductor multilayer film 5 (the upper surface of the P-type semiconductor contact layer 25), the insulating layer 31 has a side edge (stepped portion 41, 42, 43) are covered.
  • the insulating layer 31 covers the first step portion 41 and the second step portion 42.
  • the third stepped portion 43 and the cathode electrode 27 are not covered.
  • the bonding pad 33 is formed on the main surface 11A of the semiconductor substrate 11 exposed by etching the semiconductor multilayer film 5 with the insulating protective film 30 interposed. When the insulating protective film 30 is not provided, the bonding pad 33 is formed directly on the main surface of the semiconductor substrate 11.
  • the metal wiring 32 that connects the bonding pad 33 and the anode electrode 26 is formed on the upper surface 61 and the end surface 62A of the insulating layer 31.
  • the area of the metal wiring 32 is made sufficiently small in plan view of the semiconductor substrate 11 (it is considerably smaller than the area of the bonding pad 33). Since the bonding pad 33 does not face the N-type semiconductor contact layer 12 and the N-type DBR layer 13, the parasitic capacitance due to the bonding pad 33 is sufficiently small.
  • FIG. 2 is a flowchart showing manufacturing steps of the VCSEL of FIG.
  • a VCSEL manufacturing method will be described with reference to FIGS. 2 and 3 to 6. 3 to 6, the thickness of each layer in the figure is not proportional to the actual thickness of the device for ease of illustration.
  • FIG. 3 is a cross-sectional view showing the semiconductor multilayer film 5 formed by epitaxial growth on the semiconductor substrate.
  • the semiconductor multilayer film 5 includes the N-type semiconductor contact layer 12, the N-type DBR (Distributed Bragg Reflector) layer 13, the clad layer 14, the active layer 15 including the quantum well, and the clad layer in this order from the semiconductor substrate 11 side. 16.
  • a current confinement layer 23 before oxidation, a P-type DBR layer 24, and a P-type semiconductor contact layer 25 are provided.
  • the thickness of the current confinement layer 23 before being oxidized is desirably 40 nm or less in order to suppress the influence of distortion due to volume shrinkage during the oxidation treatment.
  • step S110 by performing dry etching using a resist pattern formed by photolithography as a mask, the semiconductor multilayer film 5 of FIG. 3 is processed into a mesa post shape (step S110). Thereby, the first step portion 41 is formed.
  • FIG. 4 is a cross-sectional view showing the semiconductor laminated film after processing the first step portion. It is desirable that the dimension of the upper surface 51 of the stepped portion 41 (the dimension of the top surface of the mesa post portion) when viewed in plan is as small as possible within a range that can be stably processed.
  • the upper surface 51 of the step portion 41 is formed in a circular shape having a diameter of 20 ⁇ m. Thus, by reducing the size of the upper surface 51 of the first step portion 41, the parasitic capacitance due to the oxidized region 22 of the current confinement layer 23 can be reduced.
  • the height (etching depth) of the stepped portion 41 is desirably a minimum depth necessary for exposing the end face of the current confinement layer 23.
  • the stepped portion 41 reaches from the upper surface of the semiconductor stacked film 5 (upper surface of the P-type semiconductor contact layer 25) to the middle of the N-type DBR layer 13.
  • the stepped portion 41 is configured by the top surface 51 and the bottom surface 53 that are two surfaces having different distances from the semiconductor substrate 11 and the end surface 52 that connects these two surfaces.
  • the upper surface 51 and the bottom surface 53 extend in a direction along the semiconductor substrate 11, and the end surface 52 extends in a direction intersecting the semiconductor substrate 11.
  • the upper surface 51 is located farther from the semiconductor substrate 11 than the bottom surface 53.
  • the exposed surface of the N-type DBR layer 13 by etching corresponds to the bottom surface 53 of the step portion 41.
  • the upper surface 51 of the step portion 41 corresponds to the upper surface of the P-type semiconductor contact layer 25.
  • a surface connecting the upper surface 51 and the bottom surface 53 corresponds to the end surface 52 of the step portion 41.
  • the semiconductor substrate 11 with the semiconductor laminated film is heated to 400 ° C. or higher in a water vapor atmosphere.
  • oxidation proceeds from the outer peripheral portion of the current confinement layer 23, and a current confinement structure (see FIG. 5) including the oxidized region 22 in the peripheral portion and the unoxidized region 21 in the central portion is formed (step S120).
  • the diameter of the unoxidized region is, for example, 10 ⁇ m.
  • step S130 by performing dry etching using a resist pattern formed by photolithography as a mask, the second step portion 42 and the third step portion 43 are further formed in the semiconductor multilayer film 5 (step S130). As a result, the side end portion 6 including the first to third step portions 41, 42, 43 is formed in the semiconductor laminated film 5.
  • FIG. 5 is a cross-sectional view showing the semiconductor laminated film after the formation of the second and third step portions.
  • second step portion 42 reaches halfway of N-type semiconductor contact layer 12 from bottom surface 53 (exposed surface of N-type DBR layer 13 by etching) of first step portion 41.
  • the exposed surface of the N-type semiconductor contact layer 12 by etching corresponds to the bottom surface 55 of the second step portion 42.
  • the upper surface 53 of the second step portion 42 and the bottom surface 53 of the first step portion 41 are the same surface.
  • a surface connecting the upper surface 53 and the bottom surface 55 of the second step portion 42 is referred to as an end surface 54 of the second step portion 42.
  • the third stepped portion 43 reaches the semiconductor substrate 11 from the bottom surface 55 of the second stepped portion 42 (exposed surface of the N-type semiconductor contact layer 12 by etching).
  • the exposed surface of the semiconductor substrate 11 by etching corresponds to the bottom surface 57 of the third step portion 43.
  • the upper surface 55 of the third step portion 43 and the bottom surface 55 of the second step portion 42 are the same surface.
  • a surface connecting the upper surface 55 of the third step portion 43 and the bottom surface 57 of the third step portion 43 is referred to as an end surface 56 of the third step portion 43.
  • this bottom surface 57 of the third step portion 43 is an exposed surface of the semiconductor substrate 11 by etching, this bottom surface 57 is the interface between the semiconductor stacked film 5 and the semiconductor substrate 11 (the N-type semiconductor contact layer 12 and the semiconductor substrate 11). On the extended surface of the semiconductor substrate 11 or closer to the back surface of the semiconductor substrate 11 than the extended surface.
  • the reason why the second step portion 42 is formed is to adjust the resistance value of the VCSEL element. By increasing the cross-sectional area of the N-type DBR layer 13 after the etching process, the resistance value of the VCSEL 10 can be reduced.
  • the reason why the third step portion 42 is formed is that the bonding pad 33 is formed on the semiconductor substrate 11 by exposing the surface of the semiconductor substrate 11. Thereby, the parasitic capacitance due to the bonding pad 33 can be reduced.
  • the first step portion 41 forms a first mesa structure
  • the second step portion 42 forms a second mesa structure
  • the third step portion 43 forms a third mesa structure.
  • the second mesa structure has a larger area on the top surface than the first mesa structure (stepped portion 41), and the first mesa structure is on the top surface of the second mesa structure.
  • the area of the top surface of the third mesa structure is larger than that of the second mesa structure (stepped portion 42), and the second mesa structure is on the top surface of the third mesa structure. Formed (in plan view, the second mesa structure is included in the third mesa structure).
  • the end surface 52 of the first step portion 41 and the end surface 54 of the second step portion 42 are formed in a direction perpendicular to the semiconductor substrate 11. Thereby, the accuracy of the dimension of the first mesa and the accuracy of the dimension of the second mesa can be increased.
  • the end surface 56 of the third step portion 43 may be inclined with respect to the semiconductor substrate 11.
  • the surface of the N-type semiconductor contact layer is surely exposed without being affected by variations in etching rate (in-plane variation or process-to-process variation).
  • the thickness of the N-type semiconductor contact layer 12 is desirably 3 ⁇ m or more.
  • the contact electrodes are formed using photolithography and vapor deposition techniques (step S140).
  • the contact electrode for example, a laminated film made of Ti (titanium), Pt (platinum), and Au (gold) can be used.
  • the insulating protective film 30 for moisture resistance is formed on the entire main surface 11A side of the semiconductor substrate 11 (step S150).
  • An inorganic insulating film such as silicon nitride or silicon oxide is used as the insulating protective film 30.
  • the insulating protective film 30 is formed using a method such as CVD in order to improve the coverage of the step portion.
  • FIG. 6 is a diagram showing a cross-sectional structure after formation of the contact electrode and the insulating protective film in the VCSEL manufacturing process.
  • a photosensitive organic resin insulating layer 31 is formed so as to cover at least a part of the side end portions (step portions 41, 42, 43) of the semiconductor laminated film 5 (steps). S160).
  • photosensitive polyimide is preferably used as the photosensitive organic resin.
  • a photolithography technique can be used for pattern formation of the insulating layer 31. Specifically, a pattern is formed by applying a photosensitive organic resin onto the semiconductor substrate 11 by spin coating or the like, and then performing projection exposure and development. Here, in order to incline the end face 62A of the insulating layer 31, the photomask pattern is projected onto the photosensitive organic resin by defocusing. Details of the pattern forming method of the insulating layer 31 will be described later with reference to FIG.
  • the step portions 41, 42, and 43 are covered, and the surface from the surface of the P-type semiconductor contact layer 25 to the surface of the semiconductor substrate 11 (or the insulating protective film 30) is smooth. They can be connected by an insulating layer 31 having a planar or curved surface shape. The smooth surface of the insulating layer 31 is important for preventing the metal wiring 32 formed thereon from being disconnected.
  • the metal wiring 32 and the bonding pad 33 connected to the anode electrode 26 are formed by vapor deposition (step S170).
  • the metal wiring 32 and the bonding pad 33 are formed by lift-off using a resist pattern by photolithography.
  • a metal wiring (not shown) and a bonding pad (not shown) connected to the cathode electrode 27 are simultaneously formed by vapor deposition. Dimension controllability can be improved by using vapor deposition.
  • step S180 the semiconductor substrate is separated into chips by a technique such as dicing (step S180).
  • a technique such as dicing
  • the removal of the insulating protective film 30 can be realized, for example, by performing an etching process using a resist pattern formed by photolithography as a mask.
  • step S160 formation procedure (step S160) of the insulating layer 31 will be described in more detail with reference to FIG. 1 and FIG.
  • FIG. 7 is a flowchart showing a procedure for forming the insulating layer 31 of FIG.
  • a photosensitive organic resin material is applied by spin coating to the entire main surface 11A side of the semiconductor substrate 11 on which the semiconductor laminated film 5 after the processing of the step portions 41, 42, and 43 is formed (step S200).
  • a light heat treatment called pre-baking is performed on the substrate after the application of the photosensitive resin material in order to remove moisture contained therein (step S210).
  • the same height in this case does not mean that the heights strictly match, but also means that they match within a range including manufacturing errors.
  • step S220 or S230 an exposure process using an equal magnification projection exposure apparatus or a reduced projection exposure apparatus is performed. Thereby, the pattern on the photomask is projected and transferred onto the photosensitive polyimide.
  • This exposure process is performed in two stages (steps S220 and S230). Either step S220 or S230 may be executed first.
  • step S220 the photosensitive organic resin is exposed with just focus to form a pattern in which the end face 62 of the insulating layer 31 is perpendicular to the substrate.
  • the pattern of the vertical end face portion is transferred to the photosensitive organic resin film.
  • the pattern of the unnecessary portion that does not constitute the vertical end face is also transferred, this portion is not left as a pattern edge on the photosensitive organic resin film by being irradiated with light in another step S230.
  • step S230 the photosensitive organic resin is exposed by defocusing to form a pattern including a portion in which the end face 62 of the insulating layer 31 is inclined with respect to the substrate. Thereby, the pattern of the portion of the inclined end face is transferred to the photosensitive organic resin film. Note that the pattern of the unnecessary portion that does not constitute the inclined end face is also transferred, but this portion is not left as a pattern edge on the photosensitive organic resin film by being irradiated with light in another step S220.
  • step S240 the exposed photosensitive organic resin film is developed.
  • the photosensitive organic resin is a positive type
  • a portion that is not irradiated with light in any of steps S220 and S230 becomes a pattern of the final insulating layer 31 after development.
  • the photosensitive organic resin is a negative type
  • the portion irradiated with light in either step S220 or S230 becomes the final pattern of the insulating layer 31 after development. Since the light intensity gradually changes at the pattern edge portion transferred by defocusing, it becomes an inclined end face after development.
  • a heat treatment (baking) called curing is performed on the developed substrate (step S250).
  • the formation process of the insulating layer 31 is completed.
  • the defocus exposure in step S230 is performed, and the just focus exposure in step S220 is not performed.
  • the inclination angle of the end face 62 varies depending on photolithography conditions such as the defocus amount.
  • the inventors of the present application have made the insulating layer 31 with respect to the substrate surface as uniform as possible in order to make the thickness of the metal wiring 32 formed on the end face 62A of the insulating layer 31 as uniform as possible.
  • the inclination angle of the end face 62A is desirably 50 degrees or less.
  • metal wiring having a uniform thickness can be realized when the inclination angle is 50 degrees.
  • the inclination angle of the end surface 62A of the insulating layer 31 changes to, for example, an upward convex curved surface or a downward convex curved surface, depending on photolithography conditions.
  • FIG. 8 is a diagram schematically showing a cross-sectional shape in the vicinity of the end face of the insulating layer.
  • 8A and 8B show a cross-sectional shape when the vicinity of the end face of the insulating layer is cut by a plane perpendicular to the main surface 11A of the semiconductor substrate 11.
  • the cross-sectional shape of the end surface 62A of the insulating layer 31 is a downwardly convex curve.
  • the inclination angle of the end surface 62A with respect to the semiconductor substrate 11 has the maximum value ⁇ max near the boundary between the upper surface 61 and the end surface 62A of the insulating layer 31.
  • the cross-sectional shape of the end face 62A of the insulating layer 31 is an upwardly convex curve.
  • the inclination angle of the end face 62A with respect to the semiconductor substrate 11 has a maximum value ⁇ max near the boundary between the end face 62A of the insulating layer 31 and the surface 63 of the underlying layer (insulating protective film 30 in the case of FIG. 1).
  • the maximum value ⁇ max of the inclination angle of the end face 62A of the insulating layer 31 is 50 degrees or less.
  • the semiconductor multilayer film 5 functioning as a VCSEL (the N-type semiconductor contact layer 12, the N-type DBR in this order from the substrate side).
  • An insulating layer 31 made of an organic resin is formed so as to cover the side end portion of the semiconductor laminated film 5 formed by etching.
  • the insulating layer 31 has an upper surface 61 and an end surface 62.
  • the upper surface 61 of the insulating layer 31 is connected to the upper surface of the semiconductor multilayer film 5 and extends along the semiconductor substrate 11.
  • the end surface 62 of the insulating layer 31 is connected to the upper surface 61 of the insulating layer 31 and extends toward the semiconductor substrate 11. Furthermore, a metal wiring 32 is formed to connect the anode electrode 26 formed on the upper surface of the semiconductor multilayer film 5 and the bonding pad 33 formed directly on the semiconductor substrate 11 with the insulating protective film 30 interposed therebetween. . The metal wiring 32 is formed on the upper surface 61 and the end surface 62 of the insulating layer 31.
  • the metal wiring 32 can be stably formed without being cut off.
  • the metal wiring 32 having a uniform film thickness can be formed on the end face 62 of the insulating layer 31.
  • FIG. 1 an example (FIG. 1) in which the number of stepped portions formed on the side end portion 6 of the semiconductor laminated film 5 is three is shown, but the second stepped portion 42 in FIG. And the third stepped portion 43 can be combined into one stepped portion.
  • the number of step portions provided at the side end portion 6 of the semiconductor multilayer film 5 is two.
  • four or more step portions may be provided on the side end portion 6 of the semiconductor laminated film 5.
  • an N-type layer (N-type semiconductor contact layer 12 and N-type DBR layer 13) is provided at a position close to the substrate, and a P-type layer (P-type semiconductor contact layer 25, P-type is provided at a position away from the substrate.
  • a type DBR layer 24 is provided.
  • a P-type layer may be provided at a position close to the substrate, and an N-type layer may be provided at a position away from the substrate.
  • FIG. 9 is a plan view showing a layout example of the VCSEL.
  • FIG. 10 is a cross-sectional view taken along a cutting line XX in FIG.
  • the anode electrode 26, the cathode electrode 27, the upper surface of the first step portion 41, the upper surface of the second step portion 42, the upper surface of the third step portion 43, the insulating layer 31, the bonding pads 33 and 35, and the metal Each layout of the wirings 32 and 34 is shown. For ease of illustration, the bonding pads 33 and 35 and the metal wirings 32 and 34 are hatched.
  • the shape of the upper surface of the first step portion 41 is a circle having a diameter L1.
  • the diameter L1 is 20 ⁇ m.
  • a ring-shaped anode electrode 26 is provided on the upper surface of the first step portion 41.
  • the shape of the portion where the upper surface of the first step portion 41 is combined with the upper surface of the second step portion 42 is a substantially circular shape having a diameter L2.
  • the diameter L2 is 56 ⁇ m.
  • the outer shape of the portion close to the cathode electrode 27 is linear (therefore, the shape of the outer edge portion of the upper surface of the second step portion 42 is at least partially arc-shaped. Can be said).
  • the substantially circular shape allows the current to flow more uniformly and prevents current concentration. Furthermore, the stress concentration of the organic resin on the insulating layer 31 can be reduced.
  • the shape of the portion in which the upper surfaces of the first and second step portions 41 and 42 are combined with the upper surface of the third step portion 43 is a shape obtained by connecting a circular shape and a substantially square shape.
  • the diameter L3 of the circular portion is 66 ⁇ m.
  • the organic resin insulating layer 31 covers all of the end surface of the first stepped portion 41 and the upper surface and end surface of the second stepped portion 42, but the upper surface and end surface of the third stepped portion 43 are part thereof. Only covered. Most of the substantially square portion of the upper surface of the third step portion 43, in particular, the portion where the cathode electrode 27 is provided is not covered with the insulating layer 31.
  • the pattern edge of the insulating layer 31 (the portion corresponding to the end face 62 in FIG. 1) is divided into a first section 101 (indicated by a thick line in FIG. 9) and a second section 102 ( 9) (indicated by thin lines in FIG. 9).
  • a plurality of first sections 101 and second sections 102 may be provided along the outer periphery of the pattern of the insulating layer 31.
  • the end face 62A of the insulating layer 31 is inclined with respect to the main surface of the semiconductor substrate 11 in order to form the metal wiring 32 without stepping.
  • the end surface 62A of the insulating layer 31 with respect to the main surface of the semiconductor substrate 11 is used. It is desirable to set the maximum inclination angle to 50 degrees or less. In this case, in the second section 102, the maximum value of the inclination angle of the end face 62B of the insulating layer 31 with respect to the main surface of the semiconductor substrate exceeds 50 degrees, but it is desirable to approach 90 degrees as much as possible.
  • the bonding pads 33 and 35 are provided on the exposed portion of the semiconductor substrate with the insulating protective film 30 interposed therebetween, and the shape thereof is a substantially square shape with one side L8.
  • the length of the side L8 is 65 ⁇ m.
  • the bonding pad 33 is connected to the anode electrode 26 through the metal wiring 32 having a width L4.
  • the width L4 of the metal wiring 32 is 18 ⁇ m
  • the length of the metal wiring 32 (from the outer edge portion of the first step portion 41 to the outer edge portion of the bonding pad 33) is 45 ⁇ m.
  • the metal wiring 32 is provided on the end face 62 ⁇ / b> A of the insulating layer 31 corresponding to the first section 101.
  • the bonding pad 35 is connected to the cathode electrode 27 through the metal wiring 34.
  • the end face 62 ⁇ / b> B of the insulating layer 31 corresponds to the second section 102 and is formed at an inclination angle as close to vertical or vertical as possible. Is done. Thereby, it is possible to prevent the element area from being unnecessarily increased by the inclined end face of the insulating layer 31.
  • the end surfaces of the first and second step portions 41 and 42 are perpendicular to the semiconductor substrate, but the end surface of the third step portion 43 is with respect to the semiconductor substrate. Is inclined.
  • the length L5 from the inner edge to the outer edge of the upper surface of the second stepped portion 42 is 18 ⁇ m.
  • a length L6 from the end surface of the second step portion 42 to the lower end of the end surface of the third step portion 43 is 5 ⁇ m.
  • a length L7 from the lower end of the end surface of the third step portion 43 to the bonding pad 33 is 10 ⁇ m.
  • the height H1 of the first step portion 41 is 3.7 ⁇ m, and the total value H2 of the height of the first step portion 41 and the height of the second step portion 42 is 9.0 ⁇ m (thus, the second step portion 41 has a second height).
  • the height of the step 42 is 5.3 ⁇ m).
  • the total value H3 of the heights of the first to third step portions 41, 42, 43 (this value is approximately equal to the vertical distance between the upper surface of the semiconductor multilayer film 5 and the surface of the semiconductor substrate 11) is 13. It is 0 ⁇ m (therefore, the height of the third stepped portion 43 is 4.0 ⁇ m).
  • FIG. 11 is a diagram showing a mask pattern for forming the insulating layer 31 of FIGS. 9 and 10.
  • the pattern edge of the mask pattern used in the just focus exposure in step S220 of FIG. 7 is indicated by a solid line
  • the pattern edge of the mask pattern used in the defocus exposure of step S230 is indicated by a broken line.
  • the photosensitive organic resin that is the material of the insulating layer 31 is assumed to be a positive type (a portion that is irradiated with light is removed by development).
  • step S220 In the photomask used in the just focus exposure in step S220, light is applied to a portion surrounded by the outer pattern edge 66 and the inner pattern edge 68 (corresponding to the outer edge of the upper surface of the first step portion 41) in FIG. A metal (such as chrome) is formed for shielding. A thick line portion of the pattern edge 66 corresponds to the second section 102 (the vertical end face 62B of the insulating layer 31).
  • a metal such as chrome for shielding light is formed in a portion surrounded by the broken pattern edge 67 in FIG.
  • a thick line portion of the pattern edge 67 corresponds to the first section 101 (the inclined end surface 62A of the insulating layer 31).
  • the portion common to both the mask pattern for step S220 and the mask pattern for step S230 corresponds to the layout pattern of the insulating layer 31.
  • FIG. 12 is an electron micrograph of a cross section of the actually created VCSEL device.
  • FIG. 12 an electron micrograph of the vicinity of the end face 62A of the insulating layer 31 of FIG. 10 is shown.
  • the dimensions of each part are the same as those described with reference to FIGS.
  • the end surface 62A of the insulating layer 31 having an inclination angle of about 50 degrees is formed, and the metal wiring 32 is uniformly formed on the end surface 62A.
  • the insulating layer 31 in FIG. 12 is prepared according to the procedure described in FIG. 7, and the detailed manufacturing conditions are as follows.
  • Material of insulating layer 31 CRC-8320 manufactured by Sumitomo Bakelite Co., Ltd.
  • Spin coating conditions The film thickness is adjusted by swing-off rotation. First, it is rotated at 500 rpm for 5 sec, subsequently is rotated at 1500 rpm for 30 sec, and then is rotated at 5000 rpm for 0.5 sec.
  • TMAH tetramethylammonium hydroxide having a concentration of 2.38% was used as a developer.
  • the temperature of the developer is 23 ° C. 30 sec paddle development was repeated 4 times.
  • the end face 62 of the portion covered with the metal wiring 32 that connects the anode electrode 26 and the bonding pad 33 corresponds to the first section 101. Thereby, the metal wiring 32 having a uniform thickness can be stably formed.
  • the other end face 62 of the insulating layer 31 corresponds to the second section 102, so that the VCSEL device area can be prevented from becoming unnecessarily large.
  • the structure described in the VCSEL of the first embodiment (bonding pad formed on the substrate, insulating layer having an inclined end surface, etc.) is applied to a light receiving element (also referred to as a semiconductor photodetector).
  • a light receiving element also referred to as a semiconductor photodetector.
  • the features of the present disclosure described in the first and second embodiments are similarly established in the case of the light receiving element of the third embodiment.
  • FIG. 13 is a cross-sectional view schematically showing the structure of the light receiving element according to the third embodiment.
  • the thickness of each layer in the figure is not proportional to the actual device thickness.
  • the light receiving element 10 includes a semi-insulating semiconductor substrate 71 and a semiconductor stacked film 95 formed by epitaxial growth on the main surface 71 ⁇ / b> A of the semiconductor substrate 71.
  • the semiconductor laminated film 95 includes an N-type semiconductor contact layer 72, a non-doped light absorption layer 73, a P-type window layer 74, and a P-type semiconductor contact layer 75 in this order from the semiconductor substrate 71 side.
  • the light receiving portion is removed by etching in order to reduce the light absorption loss.
  • the N-type semiconductor contact layer 72 corresponds to the first semiconductor layer of the first conductivity type described above.
  • the light absorption layer 73 corresponds to the aforementioned non-doped second semiconductor layer.
  • the P-type window layer 74 corresponds to the above-described third semiconductor layer of the second conductivity type.
  • the semiconductor substrate 71 for example, a non-doped GaAs (gallium arsenide) substrate exhibiting semi-insulating properties is used. Note that an insulating substrate may be used instead of the semi-insulating semiconductor substrate 71 as long as the semiconductor stacked film 95 can be epitaxially grown.
  • GaAs gallium arsenide
  • N-type semiconductor contact layer 72 is formed on main surface 71 ⁇ / b> A of semiconductor substrate 71.
  • a GaAs layer having an impurity concentration of 3.0 ⁇ 10 18 [cm ⁇ 3 ] or more is formed.
  • Si silicon
  • Si is doped to give N-type conductivity. Si coordinates to a Ga (or Al) site and easily becomes a donor.
  • a light absorption layer 73 for absorbing light energy to be detected is formed on the N-type semiconductor contact layer 72.
  • a material having an energy gap lower than the energy of incident light is used.
  • a non-doped GaAs layer into which no impurity is introduced can be used as the light absorption layer 73.
  • a P-type window layer 74 is provided on the upper surface of the light absorption layer 73.
  • a material having an energy gap larger than the energy of incident light is used for the P-type window layer 74 in order to eliminate light absorption loss.
  • Al X Ga (1-X) As can be used as the P-type window layer 74.
  • C carbon
  • concentration is, for example, 2 to 3 ⁇ 10 18 [cm ⁇ 3 ].
  • C is easily coordinated to the As site and becomes an acceptor.
  • a P-type semiconductor contact layer 75 is formed on the upper surface of the P-type window layer 74. However, in order to reduce the light absorption loss, the P-type semiconductor contact layer 75 in the light receiving portion (a portion other than the anode electrode 76) is removed. In order to form a good ohmic contact with the anode electrode 76 as the P-type semiconductor contact layer 75, for example, a GaAs layer having an impurity concentration of 2.0 ⁇ 10 19 [cm ⁇ 3 ] or more is formed. For example, C is doped to provide P-type conductivity.
  • Two step portions 91 and 92 are formed by etching at the side end portion of the semiconductor laminated film 95.
  • the first step portion 91 reaches from the upper surface of the semiconductor stacked film 95 to the middle of the N-type semiconductor contact layer 72.
  • the second step portion 92 reaches the semiconductor substrate 71 from the bottom surface of the first step portion 91.
  • the N-type semiconductor contact layer 72 is exposed by forming the first step portion 91, and the surface of the semiconductor substrate 71 is exposed by forming the second step portion 92.
  • the light receiving element 10 further includes a cathode electrode 77, an anode electrode 76, an insulating protective film 82, an insulating layer 83, a bonding pad 79, and a metal wiring 78.
  • the cathode electrode 77 and the anode electrode 76 are collectively referred to as a contact electrode (the cathode electrode 77 is referred to as a first contact electrode, and the anode electrode 76 is referred to as a second contact electrode).
  • the cathode electrode 77 is formed on the upper surface of the N-type semiconductor contact layer 72 exposed by etching.
  • the anode electrode 76 is formed on the upper surface of the P-type semiconductor contact layer 75.
  • the insulating protective film 82 is provided for moisture resistance, and excluding the cathode electrode 77 and the anode electrode 76, the upper surface and side end portions (steps 91, 91) of the semiconductor laminated film 95 and the main surface 71A ( It is formed so as to cover the surface exposed by etching.
  • the insulating protective film 82 is an inorganic insulating film, and for example, silicon nitride or silicon oxide is used. Note that the insulating protective film 82 is not necessarily provided.
  • the insulating layer 83 is formed on the insulating protective film 82 so as to cover at least a part of the side end portions (step portions 91 and 92) of the semiconductor laminated film 95.
  • a photosensitive organic resin material such as photosensitive polyimide is used.
  • the insulating layer 83 has an upper surface 61 and an end surface 62.
  • the upper surface 61 of the insulating layer 83 is connected to the upper surface of the semiconductor stacked film 95 and extends along the semiconductor substrate 71 (that is, faces the semiconductor substrate 71).
  • the end surface 62 of the insulating layer 83 is connected to the upper surface 61 of the insulating layer 83 and extends toward the semiconductor substrate 71 (in the case of FIG. 13, only the inclined end surface 62A is provided).
  • the insulating layer 83 is provided in a region between the bonding pad 79 and the anode electrode 76 in FIG. 13, and the end face 62 ⁇ / b> A is inclined with respect to the semiconductor substrate 71.
  • a metal wiring 78 for connecting the bonding pad 79 and the anode electrode 76 is formed on the end face 62A of the insulating layer 83.
  • the bonding pad 79 is formed on the main surface 71A of the semiconductor substrate 71 exposed by the etching of the semiconductor laminated film 95 with the insulating protective film 82 interposed therebetween. When the insulating protective film 82 is not provided, the bonding pad 79 is formed directly on the main surface of the semiconductor substrate 71.
  • the metal wiring 78 that connects the bonding pad 79 and the anode electrode 76 is formed on the upper surface 61 and the end surface 62A of the insulating layer 83.
  • the area of the metal wiring 78 is made sufficiently small in plan view of the semiconductor substrate 71 (it is considerably smaller than the area of the bonding pad 79). Since the bonding pad 79 does not face the N-type semiconductor contact layer 72 and the N-type DBR layer 13, the parasitic capacitance due to the bonding pad 79 is sufficiently small.
  • FIG. 14 is a flowchart showing manufacturing steps of the light receiving element of FIG.
  • a method for manufacturing the light receiving element will be described with reference to FIG. 14 and cross-sectional views of FIGS. 15 to 17.
  • 15 to 17 the thickness of each layer in the figure is not actually proportional to the thickness of the device for ease of illustration.
  • the semiconductor multilayer film 95 is epitaxially grown on the main surface 71A of the semiconductor substrate 71 (step S300).
  • FIG. 15 is a diagram showing a cross-sectional structure of a semiconductor laminated film formed on a semiconductor substrate in the manufacturing process of the light receiving element of FIG.
  • the semiconductor stacked film 95 includes the N-type semiconductor contact layer 72, the light absorption layer 73, the P-type window layer 74, and the P-type semiconductor contact layer 75 in this order from the semiconductor substrate 71 side.
  • a technique such as MOCVD or MBE is used for the formation of the semiconductor laminated film 95.
  • step S310 by performing dry etching using a resist pattern formed by photolithography as a mask, the P-type semiconductor contact layer 75 other than the portion where the anode electrode 76 is formed is removed (step S310).
  • the anode electrode 76 (second contact electrode) is formed on the P-type semiconductor contact layer 75 by using, for example, photolithography and vapor deposition (step S320).
  • the anode electrode 76 for example, a laminated film made of Ti (titanium), Pt (platinum), and Au (gold) can be used.
  • the semiconductor laminated film 95 after the anode electrode 76 is formed is processed into a mesa post shape (step S330).
  • the first step portion 91 is formed.
  • the upper surface 51 (the top surface of the mesa post portion) of the stepped portion 91 when viewed in plan is formed in a circular shape having a diameter of 70 ⁇ m, for example.
  • the height of the stepped portion 91 (etching depth) is a depth necessary for exposing the surface of the N-type semiconductor contact layer 72.
  • etching may be performed using the outer periphery of the electrode of the anode electrode 76 as a mask.
  • the cathode electrode 77 (first contact electrode) is formed on the N-type semiconductor contact layer 72 by using, for example, photolithography and vapor deposition (step S340).
  • the cathode electrode 77 for example, a laminated film made of Ti (titanium), Pt (platinum), and Au (gold) can be used.
  • FIG. 16 is a diagram showing a cross-sectional structure after forming the second step portion in the manufacturing process of the light receiving element of FIG. As shown in FIG. 17, the side end portion 6 including the first and second step portions 91 and 92 is formed in the semiconductor stacked film 95.
  • the height of the stepped portion 92 (etching depth) is a depth necessary for exposing the surface of the semiconductor substrate 71.
  • a moisture-resistant insulating protective film 82 is formed on the entire surface of the semiconductor substrate 71 on the main surface 71A side (step S360).
  • An inorganic insulating film such as silicon nitride or silicon oxide is used as the insulating protective film 82.
  • the insulating protective film 82 is formed using a method such as CVD in order to improve the coverage of the step portion.
  • FIG. 17 is a view showing a cross-sectional structure after an opening is formed in the insulating protective film in the manufacturing process of the light receiving element of FIG.
  • a photosensitive organic resin insulating layer 83 is formed so as to cover at least a part of the side end portions (step portions 91 and 92) of the semiconductor laminated film 95 (step S370).
  • photosensitive polyimide is preferably used as the photosensitive organic resin.
  • a photolithography technique can be used to form the pattern of the insulating layer 83. Since the specific method is the same as that described with reference to FIG. 7, the description will not be repeated.
  • the metal wiring 78 and the bonding pad 79 connected to the anode electrode 76 are formed by vapor deposition (step S380). Further, the metal wiring 80 and the bonding pad 81 connected to the cathode electrode 77 are formed by vapor deposition (step S380).
  • the metal wiring 78 and the bonding pad 79 are formed, for example, by lift-off using a resist pattern by photolithography.
  • the semiconductor substrate is separated into chips by a technique such as dicing (step S390).
  • the insulating protective film 82 on the dicing line is preferably removed in advance.
  • the removal of the insulating protective film 82 can be realized, for example, by performing an etching process using a resist pattern formed by photolithography as a mask.
  • the semiconductor laminated film 95 functioning as a light receiving element (in order from the substrate side, the N-type semiconductor contact layer 72, the light absorption).
  • Layer 73 and P-type window layer 74) are formed on the main surface of the semi-insulating semiconductor substrate 71.
  • An insulating layer 83 of a photosensitive organic resin is formed so as to cover the side end portion of the semiconductor laminated film 95 formed by etching.
  • the insulating layer 83 has an upper surface 61 and an end surface 62.
  • the upper surface 61 of the insulating layer 83 is connected to the upper surface of the semiconductor stacked film 95 and extends along the semiconductor substrate 71.
  • the end surface 62 of the insulating layer 83 is connected to the upper surface 61 of the insulating layer 62 and extends toward the semiconductor substrate 71. Further, a metal wiring 78 is formed to connect the anode electrode 76 formed on the upper surface of the semiconductor multilayer film 95 and the bonding pad 79 formed directly on the semiconductor substrate 71 with the insulating protective film 82 interposed therebetween. . The metal wiring 78 is formed on the upper surface 61 and the end surface 62 of the insulating layer 83.
  • the end face 62 of the insulating layer 83 is inclined with respect to the main surface 71A of the semiconductor substrate 71, so that the metal wiring 78 is stably formed without being cut off. can do.
  • the metal wiring 78 having a uniform film thickness can be formed on the end face 62 of the insulating layer 83.
  • an N-type layer (N-type semiconductor contact layer 72) is provided at a position close to the substrate, and a P-type layer (P-type semiconductor contact layer 75, P-type window layer 74) is provided at a position away from the substrate.
  • a P-type layer may be provided at a position close to the substrate, and an N-type layer may be provided at a position away from the substrate.
  • FIG. 18 is a plan view showing a layout example of the light receiving elements.
  • FIG. 19 is a cross-sectional view taken along section line XIX-XIX in FIG.
  • FIG. 18 shows layouts of the anode electrode 76, the cathode electrode 77, the upper surface of the first step portion 91, the upper surface of the second step portion 92, the insulating layer 83, the bonding pads 79 and 81, and the metal wirings 78 and 80.
  • the bonding pads 79 and 81 and the metal wirings 78 and 80 are hatched.
  • the shape of the upper surface of the first step portion 91 is circular.
  • the diameter L11 of this circle is 70 ⁇ m.
  • a ring-shaped anode electrode 76 is provided on the upper surface of the first step portion 91.
  • the height H11 of the first step portion 91 is 6 ⁇ m.
  • the height (H12-H11) of the second step portion 92 is 3 ⁇ m.
  • the shape of the portion in which the upper surface of the first step portion 91 is combined with the upper surface of the second step portion 92 is partially a circle having a slightly larger diameter than the upper surface of the first step portion and a semicircle having a larger diameter.
  • the shape of the outer edge portion of the upper surface of the second step portion 42 includes an arc-shaped portion.
  • the insulating layer 83 of the organic resin covers the end surface of the first step portion 91, the upper surface of the second step portion 92, and a part of the cross section. Specifically, the portion where the cathode electrode 77 is provided on the upper surface of the second stepped portion 43 is not covered with the insulating layer 83.
  • the pattern edge of the insulating layer 83 (the portion corresponding to the end face 62 in FIG. 13) is configured only by the first section 101 described in FIG. In the first section 101, the end surface 62 ⁇ / b> A of the insulating layer 83 is inclined with respect to the main surface of the semiconductor substrate 71 in order to form the metal wiring 78.
  • the inclination of the end surface 62A of the insulating layer 83 with respect to the main surface of the semiconductor substrate 71 is desirable that the maximum value of the corner be 50 degrees or less.
  • the bonding pads 79 and 81 are provided with an insulating protective film 82 interposed between portions where the semiconductor substrate is exposed by etching.
  • the shape of the bonding pads 79 and 81 is a circle having a diameter L12. In the case of this embodiment, the diameter L12 is 70 ⁇ m.
  • the bonding pad 79 is connected to the anode electrode 76 through the metal wiring 78.
  • the width of the metal wiring 78 is 15 ⁇ m
  • the length of the metal wiring 78 is 20 ⁇ m.
  • the bonding pad 81 is connected to the cathode electrode 77 through the metal wiring 80.

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Lasers (AREA)

Abstract

半導体装置（１０）は、半導体積層膜（５）の側端部（６；４１，４２，４３）の少なくとも一部を覆う絶縁層（３１）を備える。ここで、絶縁層（３１）は、上面（６１）および端面（６２）を有する。絶縁層（３１）の上面（６１）は、半導体積層膜（５）の上面に接続し基板（１１）に沿って延在する。絶縁層（３１）の端面（６２Ａ，６２Ｂ）は、絶縁層（３１）の上面（６１）に接続し基板（１１）に向かって延在する。絶縁層（３１）の端面（６２Ａ，６２Ｂ）は、少なくとも一部において基板（１１）に対して傾斜している。金属配線（３２）は、絶縁層（３１）上に設けられ、上面（６１）と傾斜した端面（６２Ａ）とを通って、半導体積層膜（５）の上面のコンタクト電極（２６）と基板（１１）上に絶縁膜（３０）を介在して形成されたボンディングパッド（３３）とを接続する。

Description

半導体装置およびその製造方法
　この開示は半導体装置およびその製造方法に関し、たとえば、垂直共振器面発光レーザおよび光受光素子ならびにこれらの製造方法に好適に用いられるものである。
　たとえば、特開２０１１－２２２７２１号公報（特許文献１）の図２に開示されているように、垂直共振器面発光レーザ（ＶＣＳＥＬ：Vertical　Cavity　Surface　Emitting　Laser）では一般に、基板上に、下部ＤＢＲ層、下部クラッド層（特許文献１中では「クラッド層」は「スペーサ層」と記載されている）、活性層、上部クラッド層、上部ＤＢＲ層をこの順に積層してなる柱状のメサ部が設けられている。上部ＤＢＲ層の上面には上部電極が形成される。さらに、メサ部の側面および下部ＤＢＲ層の露出面に接するとともに、メサ部を上面だけ残して埋め込む台座部が設けられている。台座部は、一般に、ポリイミドなどの絶縁性樹脂からなる。
　さらに、上記の特許文献１に開示されたＶＣＳＥＬでは、台座部の上面および側面や、メサ部の上面のうち上部電極と接していない表面には、絶縁層が形成されている。絶縁層のうち台座部の直上に対応する表面上には、ワイヤをボンディングするための電極パッドと、配線層とが設けられている。電極パッドと上部電極とが配線層を介して互いに電気的に接続されている。
特開２０１１－２２２７２１号公報
　特許文献１の図２のように、ポリイミドなどの絶縁性樹脂からなる台座部の側壁の垂直性が高いと、絶縁層によって台座部の側壁を均一に被覆するのは困難である。たとえば、絶縁層によって覆われていない部分が生じたりする可能性があると考えられる。
　また、この特許文献１の図２において、台座部を被覆しているのは絶縁層である。この絶縁層に代えて、金属配線層によって台座部の側壁を被覆しようとした場合も同様に、金属配線層によって台座部の側壁を被覆するのは困難であり、断線等の問題が発生する可能性がある。
　上記のような、台座部（ポリイミドなどの絶縁性樹脂）の段差を他の材料で被覆する際の被覆性の問題は、ＶＣＳＥＬ以外の半導体装置においても、上記と類似の構造を作製する場合に共通する課題である。さらに、台座部の材料をポリイミドなどの絶縁性樹脂に代えて、無機材料にした場合でも、台座部の側壁において同様の被覆性の問題が生じ得ると考えられる。
　この開示は、上記の問題を考慮したものであり、その主な目的は、メサ状に加工された半導体積層膜の側端部を覆う絶縁層を有する半導体装置において、この絶縁層の上面および側面上に金属配線層を安定して形成することが可能な半導体装置の構造およびその製造方法を提供することである。
　この開示の一局面による半導体装置は、絶縁性または半絶縁性の基板と、基板上に設けられた半導体積層膜とを備える。半導体積層膜は、基板側から順に、第１の導電型の第１の半導体層、ノンドープの第２の半導体層、および第１の導電型と反対の第２の導電型の第３の半導体層を備える。半導体装置は、半導体積層膜の側端部の少なくとも一部を覆い、上面および端面を有する絶縁層をさらに備える。絶縁層の上面は、半導体積層膜の上面に接続し基板に沿って延在する。絶縁層の端面は、絶縁層の上面に接続し基板に向かって延在する。ここで、絶縁層の端面は、少なくとも一部において基板に対して傾斜している。半導体装置は、さらに、第１の半導体層の一部と接続された第１のコンタクト電極と、第２の半導体層の上面に設けられた第２のコンタクト電極と、基板上に直接または絶縁膜を介在して形成されたボンディングパッドと、金属配線とを備える。金属配線は、絶縁層上に設けられ、上面と傾斜した端面とを通って第２のコンタクト電極とボンディングパッドとを接続する。
　上記のような絶縁層の形状とすることによって、絶縁層の端面の部分で金属配線が断線しないようにできる。
　好ましくは、絶縁層は感光性有機樹脂である。感光性有機樹脂は、埋込み性に優れ、寸法および形状の再現性もよいというメリットがある。
　好ましくは、絶縁層の端面のうち金属配線によって被覆されている部分の基板に対する傾斜角は、最大で５０度である。
　これにより、絶縁層の端面上に形成される金属配線の厚みを均一にすることができ、安定して金属配線を形成することができる。
　好ましくは、絶縁層のレイアウトパターンの外周に沿って、絶縁層の端面は少なくとも１つの第１の区間と少なくとも１つの第２の区間とに区分される。第１の区間において、基板に対する絶縁層の端面の傾斜角の最大値は５０度以下である。第２の区間において、基板に対する絶縁層の端面の傾斜角の最大値は５０度を超えている。金属配線は、第１の区間の端面上に設けられている。
　上記のように第２の区間を設けることによって、不必要に絶縁層のレイアウト面積が増大することを回避し、半導体装置の面積を小さくすることができる。
　好ましくは、半導体積層膜の側端部は２段以上の段差部を有する。最終段の段差部は、第１の半導体層の途中から基板まで到達する。第１のコンタクト電極は、最終段の段差部の上面に設けられている。半導体積層膜の側端部のうち第１のコンタクト電極と第３の半導体層の上面との間の部分は、第２の区間に対応する端面を有する絶縁層によって覆われている。
　ここで、段差部とは、基板からの距離の異なる２つの面である、上面および底面と、これらの２つの面を接続する端面とによって構成される。上面および底面は基板に沿う方向に延在し、端面は基板と交差する方向に延在する。上面は底面よりも基板から離れた位置にある。第１の段差部の次に第２の段差部が形成されている場合には、第１の段差部の底面と第２の段差部の上面とは同じ面である。
　上記構成によって、第１のコンタクト電極と第３の半導体層の上面との間の距離が、絶縁層の端面によって占有される面積のせいで不必要に広がるのを避けることができる。この結果、半導体装置の面積を小さくすることができる。
　好ましくは、絶縁層の上面は、第３の半導体層の上面と同じ高さである。これによって、絶縁層の上面と第３の半導体層の上面との境界で金属配線が断線するのを防止することができる。
　好ましい一実施形態において、第１の半導体層は、基板側から順に、第１のコンタクト電極と接続された第１のコンタクト層と、第１のＤＢＲ（Distributed　Bragg　Reflector）層とを含む。第２の半導体層は、活性層を含む。第３の半導体層は、基板側から順に、第２のＤＢＲ層と、第２のコンタクト電極と接続された第２のコンタクト層とを含む。半導体積層膜は、さらに、第１のＤＢＲ層と活性層との間、第２のＤＢＲ層と活性層との間、第１のＤＢＲ層の内部、および第２のＤＢＲ層の内部のうちの少なくとも１つに形成された少なくとも１つの電流狭窄層を備える。この場合、半導体積層膜は、垂直共振器面発光レーザとして機能する。
　上記の垂直共振器面発光レーザでは、前述のようにボンディングパッドが基板上に直接または絶縁膜を介在して形成されているので、ボンディングパッドによる寄生容量を低減することができる。この結果、高速変調可能な垂直共振器面発光レーザを実現できる。
　好ましい他の実施形態において、第２の半導体層は、ノンドープのガリウムヒ素によって構成されて光吸収層として用いられる。この場合、半導体積層膜は、受光素子として機能する。
　上記の受光素子では、前述のようにボンディングパッドが基板上に直接または絶縁膜を介在して形成されているので、ボンディングパッドによる寄生容量を低減することができる。この結果、高速応答可能な受光素子を実現できる。
　この開示は他の局面において半導体装置の製造方法を提供する。半導体装置の製造方法は、絶縁性または半絶縁性の基板上に半導体積層膜を形成するステップを備える。半導体積層膜は、基板側から順に、第１の導電型の第１の半導体層、ノンドープの第２の半導体層、および第１の導電型と反対の第２の導電型の第３の半導体層を備える。半導体装置の製造方法は、さらに、基板が露出するまで半導体積層膜の一部をエッチングするステップと、第１の半導体層の一部と接続する第１のコンタクト電極を形成するステップと、第２の半導体層の上面に第２のコンタクト電極を形成するステップと、上記のエッチングするステップによって形成された半導体積層膜の側端部のうち少なくとも一部を覆う絶縁層を形成するステップとを備える。ここで、絶縁層は上面および端面を有する。絶縁層の上面は、半導体積層膜の上面に接続し基板に沿って延在する。絶縁層の端面は、絶縁層の上面に接続し基板に向かって延在する。絶縁層の端面は、少なくとも一部において基板に対して傾斜している。半導体装置の製造方法は、さらに、基板上に直接または絶縁膜を介在してボンディングパッドを形成するとともに、絶縁層の上面および傾斜した端面の部分の上を通って第２のコンタクト電極とボンディングパッドとを接続する金属配線を形成するステップを備える。
　上記のような絶縁層の形状とすることによって、絶縁層の端面の部分で金属配線が断線しないようにできる。
　好ましくは、絶縁層は感光性有機樹脂である。上記の絶縁層を形成するステップは、半導体積層膜が形成された基板上に感光性有機樹脂を塗布するステップと、投影露光装置を用いて、絶縁層の傾斜した端面の部分を含むレイアウトパターンを感光性有機樹脂にデフォーカスで転写するステップとを含む。
　上記のデフォーカス露光を用いることによって、端面が傾斜した形状の絶縁層を作製する際の形状制御性および再現性を向上させることができる。
　好ましくは、上記の金属配線を形成するステップは、金属材料を蒸着するステップを含む。蒸着を用いることによって、金属配線を形成する際の寸法性制御性を向上させることができる。
　本開示によって示された主な効果は、絶縁性または半絶縁性の基板上に形成された半導体積層膜の側端部を覆う絶縁層を有する半導体装置において、この絶縁層の上面および側面上に配線層を安定して形成できることである。
第１の実施形態によるＶＣＳＥＬの構造を模式的に示す断面図である。 図１のＶＣＳＥＬの製造工程を示すフローチャートである。 半導体基板上にエピタキシャル成長によって形成された半導体積層膜５を示す断面図である。 第１の段差部の加工後の半導体積層膜を示す断面図である。 第２および第３の段差部の形成後の半導体積層膜を示す断面図である。 ＶＣＳＥＬの製造工程においてコンタクト電極および絶縁保護膜の形成後の断面構造を示す図である。 図１の絶縁層を形成する手順を示すフローチャートである。 絶縁層の端面近傍の断面形状を模式的に示す図である。 ＶＣＳＥＬのレイアウト例を示す平面図である。 図９の切断線Ｘ－Ｘに沿った断面図である。 図９および図１０の絶縁層を形成するためのマスクパターンを示す図である。 実際に作成したＶＣＳＥＬ装置の断面の電子顕微鏡写真図である。 第３の実施形態による受光素子の構造を模式的に示す断面図である。 図１３の受光素子の製造工程を示すフローチャートである。 図１３の受光素子の製造工程において、半導体基板上に形成された半導体積層膜の断面構造を示す図である。 図１３の受光素子の製造工程において第２の段差部の形成後の断面構造を示す図である。 図１３の受光素子の製造工程において絶縁保護膜に開口を形成した後の断面構造を示す図である。 受光素子のレイアウト例を示す平面図である。 図１８の切断線ＸＩＸ－ＸＩＸに沿った断面図である。
　以下、実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
　＜第１の実施形態＞
　［ＶＣＳＥＬの構成］
　図１は、第１の実施形態によるＶＣＳＥＬの構造を模式的に示す断面図である。なお、図１では、図解を容易にするため、図中の各層の厚みは実際のデバイスの厚みと比例関係にない。以下の説明において、各半導体層の基板に近い側の表面を下面と称し、基板と反対側の表面を上面と称する。
　図１を参照して、ＶＣＳＥＬ１０は、半絶縁性の半導体基板１１と、半導体基板１１の主面１１Ａ上にエピタキシャル成長によって形成された半導体積層膜５とを備える。半導体積層膜５は、半導体基板１１側から順に、Ｎ型半導体コンタクト層１２（第１の半導体コンタクト層）、Ｎ型ＤＢＲ（Distributed　Bragg　Reflector）層１３（第１のＤＢＲ層）、クラッド層１４、量子井戸を含む活性層１５、クラッド層１６、電流狭窄層２３、Ｐ型ＤＢＲ層２４（第２のＤＢＲ層）、およびＰ型半導体コンタクト層２５（第２の半導体コンタクト層）を備える。
　なお、上記のＶＣＳＥＬ１０の構成において、Ｎ型半導体コンタクト層１２およびＮ型ＤＢＲ層１３（場合により、さらにクラッド層１４の一部）は、前述の第１の導電型の第１の半導体層に対応する。クラッド層１４の全部または一部、活性層１５、およびクラッド層１６の全部または一部は、前述のノンドープの第２の半導体層に対応する。Ｐ型ＤＢＲ層２４およびＰ型半導体コンタクト層２５（場合により、さらにクラッド層１６の一部）は、前述の第２の導電型の第３の半導体層に対応する。
　半導体基板１１として、たとえば、半絶縁性を示すノンドープのＧａＡｓ（ガリウムヒ素）基板が用いられる。なお、上記の半導体積層膜５をエピタキシャル成長可能な材料であれば、半絶縁性の半導体基板１１に代えて、絶縁性の基板を用いても構わない。
　半導体基板１１の主面１１Ａ上にＮ型半導体コンタクト層１２が形成される。Ｎ型半導体コンタクト層１２として、カソード電極２７と良好なオーミックコンタクトを形成するために、たとえば、不純物濃度が３．０×１０18［ｃｍ-3］以上のＧａＡｓ層が形成される。Ｎ型の導電性を与えるためにたとえばＳｉ（シリコン）がドーピングされる。Ｓｉは、Ｇａ（またはＡｌ）サイトに配位してドナーになりやすい。
　なお、Ｎ型半導体コンタクト層１２は、必ずしも設けられていなくてよい。すなわち、Ｎ型ＤＢＲ層１３は、Ｎ型半導体コンタクト層１２を兼ねることができる。この場合、カソード電極２７は、Ｎ型ＤＢＲ層１３と直接接続される。
　Ｎ型ＤＢＲ層１３は、たとえば、Ａｌ0.12Ｇａ0.88ＡｓとＡｌ0.9Ｇａ0.1Ａｓとを光学膜厚でλ／４ずつ交互に積層した構造からなる。λはレーザ光の波長を表す。Ｎ型の導電性を与えるためにＳｉ（シリコン）がドーピングされており、その濃度は、たとえば２～３×１０18［ｃｍ-3］である。
　なお、ＡｌXＧａ(1-X)Ａｓ（アルミニウム・ガリウム・ヒ素）は、ＧａＡｓとＡｌＡｓとの混晶半導体であり、Ａｌ組成（Ｘ）が高いほどエネルギーギャップが広く、屈折率は低くなる。Ａｌ組成（Ｘ）が０≦Ｘ＜０．４３において直接遷移型となる。Ａｌ組成（Ｘ）に応じて格子定数がほとんど変化しないために、あらゆるＡｌ組成（Ｘ）のＡｌXＧａ(1-X)Ａｓ膜をＧａＡｓ基板上にエピタキシャル成長可能である。この明細書では、Ａｌ組成（Ｘ）を特定しない場合には、ＡｌＧａＡｓと記載する場合がある。
　Ｎ型ＤＢＲ層１３の上に、レーザ光を発生する活性領域１７が形成される。活性領域１７は、クラッド層１４，１６と、クラッド層１４，１６に挟まれた光学利得を有する活性層１５とによって構成される。活性層１５には、量子井戸層と障壁層を多重に積層した多重量子井戸（ＭＱＷ：Multiple　Quantum　Well）が形成される。活性層１５は、不純物を導入しないノンドープ領域である。
　クラッド層１４，１６は、デバイスの抵抗値の設計に応じて、アンドープにすることも、ＤＢＲ層１３，２４の近傍部分のみにドープすることもできる。クラッド層１４，１６は、キャリア閉じ込めのために活性層１５よりエネルギーギャップが広い材料が用いられる。たとえば、直接遷移型のＡｌＧａＡｓが用いられる。なお、クラッド層１４，１６は片側だけでもよいし、両方のどちらにも設けられていなくてもよい。
　活性領域１７の上に電流狭窄層２３が形成される。電流狭窄層２３は、活性領域に効率よく電流を注入し、レンズ効果をもたらすものである。図１に示すように、電流狭窄層２３は、中心部分の未酸化領域２１と、その周囲のほぼ絶縁体の酸化領域２２とを有する。この構造は、電流狭窄層２３を０．９５≦Ｘ≦１のＡｌXＧａ(1-X)Ａｓで形成し（Ｘ＝１の場合、すなわちＡｌＡｓを含む）、半導体積層膜５のうち電流狭窄層２３を含む部分をメサポスト形状に加工した後に、加熱水蒸気雰囲気下で電流狭窄層２３を周囲から選択的に酸化させることによって得られる。中心部分の未酸化領域２１のみが電流経路となるので、活性領域に効率よく電流を注入できる。
　図１の場合と異なるが、電流狭窄層２３をＤＢＲ層１３，２４（活性層１５に近い位置が望ましい）およびクラッド層１４，１６のいずれかに設けることも可能である。電流狭窄層２３を複数設けることも可能である。したがって、より一般的には、電流狭窄層２３は、Ｎ型ＤＢＲ層１３と活性層１５との間、Ｐ型ＤＢＲ層２４と活性層１５との間、Ｎ型ＤＢＲ層１３の内部、およびＰ型ＤＢＲ層２４の内部のうちの１つ以上の箇所に少なくとも１つ設けられる。
　電流狭窄層２３の上面にＰ型ＤＢＲ層２４が設けられる。Ｐ型ＤＢＲ層２４は、Ｎ型ＤＢＲ層１３と同様に、たとえばＡｌ0.12Ｇａ0.88ＡｓとＡｌ0.9Ｇａ0.1Ａｓとを光学膜厚でλ／４ずつ交互に積層した構造から構成される。Ｐ型の導電性を与えるために、Ｃ（カーボン）がドーピングされており、その濃度は、たとえば２～３×１０18［ｃｍ-3］である。ＣはＡｓサイトに配位してアクセプタになりやすい。Ｎ型ＤＢＲ層１３とＰ型ＤＢＲ層２４とによって光共振器が構成される。
　Ｐ型ＤＢＲ層２４の上面にＰ型半導体コンタクト層２５が形成される。Ｐ型半導体コンタクト層２５として、アノード電極２６と良好なオーミックコンタクトを形成するために、たとえば、不純物濃度が３．０×１０18［ｃｍ-3］以上のＧａＡｓ層が形成される。Ｐ型の導電性を与えるためにたとえばＣがドーピングされる。なお、Ｐ型半導体コンタクト層２５は、必ずしも設けられていなくてもよい。すなわち、Ｐ型ＤＢＲ層２４は、Ｐ型半導体コンタクト層２５を兼ねることができる。この場合、アノード電極２６は、Ｐ型ＤＢＲ層２４の上面に形成される。
　上記の半導体積層膜５の側端部には、エッチングにより３段の段差部４１，４２，４３が形成されている。第１の段差部４１は、半導体積層膜５の上面から電流狭窄層２３の端面が露出する位置まで到達する。図１の場合には、第１の段差部４１はＮ型ＤＢＲ層１３の途中まで到達する。第２の段差部４２は、第１の段差部４１の底面からＮ型半導体コンタクト層１２の途中まで到達する。第３の段差部４２は、第２の段差部４２の底面から半導体基板１１まで到達する。
　ＶＣＳＥＬ１０は、さらに、カソード電極２７、アノード電極２６、絶縁保護膜３０（絶縁膜）、絶縁層３１、ボンディングパッド３３、および金属配線３２を備える。カソード電極２７とアノード電極２６とを総称してコンタクト電極と称する（カソード電極２７を第１のコンタクト電極と称し、アノード電極２６を第２のコンタクト電極と称する）。
　カソード電極２７は、エッチングにより露出したＮ型半導体コンタクト層１２の上面に形成される。アノード電極２６は、Ｐ型半導体コンタクト層２５の上面に形成される。なお、Ｎ型半導体コンタクト層１２およびＰ型半導体コンタクト層２５が設けられていない場合には、カソード電極２７は、エッチングによって露出したＮ型ＤＢＲ層１３の上面に形成され、アノード電極２６は、Ｐ型ＤＢＲ層２４の上面に形成される。
　絶縁保護膜３０は、耐湿用に設けられ、上記のカソード電極２７およびアノード電極２６を除く、半導体積層膜５の上面および側端部（段差部４１，４２，４３）ならびに半導体基板１１の主面を覆うように形成される。絶縁保護膜３０は、無機の絶縁膜であり、たとえば、窒化シリコンまたは酸化シリコンなどが用いられる。なお、絶縁保護膜３０は、必ずしも設けられていなくてもよい。
　絶縁層３１は、半導体積層膜５の側端部（段差部４１，４２，４３）の少なくとも一部を覆うように絶縁保護膜３０の上部に形成される。絶縁層３１として、感光性ポリイミドなどの感光性有機樹脂材料が用いられる。感光性有機樹脂は、埋込み性に優れ、寸法および形状の再現性もよい。図１に示すように絶縁層３１は、上面６１と端面６２Ａ，６２Ｂ（総称する場合、端面６２と記載する）とを有する。絶縁層３１の上面６１は、半導体積層膜５の上面に接続し半導体基板１１に沿って延在する（すなわち、半導体基板１１に対向する）。絶縁層３１の端面６２Ａ，６２Ｂは、絶縁層３１の上面６１に接続し半導体基板１１に向かって延在する。
　ここで、絶縁層３１の端面は、少なくとも一部において半導体基板１１に対して傾斜している点に特徴がある。具体的に図１の場合、金属配線３２によって被覆されている部分（図１のボンディングパッド３３とアノード電極２６との間の領域）については、絶縁層３１の端面６２Ａは半導体基板１１に対して傾斜している。このように端面６２Ａを傾斜させることによって、金属配線３２よって端面６２Ａを均一に被覆することができ、金属配線３２の断線を防止することができる。
　一方、金属配線３２によって被覆されていない部分（図１のカソード電極２７とアノード電極２６との間に領域）については、絶縁層３１の端面６２Ｂを半導体基板１１に対して傾斜させる必要がない。このような部分については、半導体基板１１に対して垂直または垂直にできるだけ近い傾斜角で端面６２Ｂを形成することによって、平面視したときの絶縁層３１の面積を小さくすることができ、ＶＣＳＥＬ素子の小型化を図ることができる。なお、この明細書で半導体基板１１に垂直とは厳密に垂直であることを意味するのでなく、製造誤差を含めた範囲を言うものとする。
　絶縁層３１は、半導体積層膜５の側端部の全体を覆っている必要はない。図１の場合、ボンディングパッド３３と半導体積層膜５の上面（Ｐ型半導体コンタクト層２５の上面）との間の領域では、絶縁層３１は、半導体積層膜５の側端部（段差部４１，４２，４３）の全てを覆っている。一方、カソード電極２７と半導体積層膜５の上面（Ｐ型半導体コンタクト層２５の上面）との間の領域では、絶縁層３１は、第１の段差部４１および第２の段差部４２を覆っているが、第３の段差部４３およびカソード電極２７を覆っていない。
　ボンディングパッド３３は、半導体積層膜５のエッチングにより露出した半導体基板１１の主面１１Ａ上に、絶縁保護膜３０を介在して形成される。絶縁保護膜３０が設けられていない場合には、ボンディングパッド３３は、半導体基板１１の主面上に直接形成される。
　ボンディングパッド３３とアノード電極２６とを接続する金属配線３２は、絶縁層３１の上面６１および端面６２Ａの上に形成される。寄生容量を削減するために、半導体基板１１を平面視して、金属配線３２の面積は十分に小さくする（ボンディングパッド３３の面積と比べてかなり小さくする）。ボンディングパッド３３は、Ｎ型半導体コンタクト層１２およびＮ型ＤＢＲ層１３と対向していないので、ボンディングパッド３３による寄生容量は十分に小さくなる。
　［ＶＣＳＥＬの製造方法］
　図２は、図１のＶＣＳＥＬの製造工程を示すフローチャートである。以下、図２と図３～図６の断面図とを参照して、ＶＣＳＥＬの製造方法について説明する。なお、図３～図６では、図解を容易にするため、図中の各層の厚みは実際のデバイスの厚みと比例関係にない。
　まず、半導体基板１１の主面１１Ａの上に半導体積層膜５をエピタキシャル成長させる（ステップＳ１００）。図３は、半導体基板上にエピタキシャル成長によって形成された半導体積層膜５を示す断面図である。前述のように、半導体積層膜５は、半導体基板１１側から順に、Ｎ型半導体コンタクト層１２、Ｎ型ＤＢＲ（Distributed　Bragg　Reflector）層１３、クラッド層１４、量子井戸を含む活性層１５、クラッド層１６、酸化される前の電流狭窄層２３、Ｐ型ＤＢＲ層２４、およびＰ型半導体コンタクト層２５を備える。半導体積層膜５の形成には、ＭＯＣＶＤ（Metal　Organic　Chemical　Vapor　Deposition）またはＭＢＥ（Molecular　Beam　Epitaxy）などの手法が用いられる。酸化される前の電流狭窄層２３の厚みは、酸化処理の際の体積収縮による歪みの影響を抑制するために４０ｎｍ以下にするのが望ましい。
　次に、フォトリソグラフィーによって形成したレジストパターンをマスクとしてドライエッチングを行うことによって、図３の半導体積層膜５をメサポスト形状に加工する（ステップＳ１１０）。これによって第１の段差部４１が形成される。
　図４は、第１の段差部の加工後の半導体積層膜を示す断面図である。平面視したときの段差部４１の上面５１の寸法（メサポスト部分の天面の寸法）は、安定して加工が可能な範囲内でできるだけ小さいほうが望ましい。たとえば、段差部４１の上面５１は、直径２０μｍの円形に形成される。このように第１の段差部４１の上面５１の寸法を小さくすることによって、電流狭窄層２３の酸化領域２２に起因した寄生容量を減少させることができる。
　段差部４１の高さ（エッチングの深さ）は、電流狭窄層２３の端面が露出するのに必要な最低限の深さが望ましい。図４の場合には、段差部４１は、半導体積層膜５の上面（Ｐ型半導体コンタクト層２５の上面）からＮ型ＤＢＲ層１３の途中まで到達する。
　なお、前述のように、段差部４１は、半導体基板１１からの距離の異なる２つの面である、上面５１および底面５３と、これらの２つの面を接続する端面５２とによって構成される。上面５１および底面５３は半導体基板１１に沿う方向に延在し、端面５２は半導体基板１１と交差する方向に延在する。上面５１は底面５３よりも半導体基板１１から離れた位置にある。エッチングによるＮ型ＤＢＲ層１３の露出面は、段差部４１の底面５３に相当する。段差部４１の上面５１は、Ｐ型半導体コンタクト層２５の上面に相当する。上面５１と底面５３との間を接続する面は、段差部４１の端面５２に相当する。
　次に、第１の段差部４１の加工後に、半導体積層膜付きの半導体基板１１を水蒸気雰囲気中で４００℃以上に加熱する。これによって、電流狭窄層２３の外周部から酸化が進行し、周縁部の酸化領域２２と中心部の未酸化領域２１とからなる電流狭窄構造（図５を参照）が形成される（ステップＳ１２０）。未酸化領域の直径はたとえば１０μｍである。
　次に、フォトリソグラフィーによって形成したレジストパターンをマスクとしてドライエッチングを行うことによって、半導体積層膜５に第２の段差部４２および第３の段差部４３がさらに形成される（ステップＳ１３０）。この結果、半導体積層膜５には第１～第３の段差部４１，４２，４３を含む側端部６が形成される。
　図５は、第２および第３の段差部の形成後の半導体積層膜を示す断面図である。図５を参照して、第２の段差部４２は、第１の段差部４１の底面５３（エッチングによるＮ型ＤＢＲ層１３の露出面）からＮ型半導体コンタクト層１２の途中まで到達する。エッチングによるＮ型半導体コンタクト層１２の露出面は、第２の段差部４２の底面５５に相当する。第２の段差部４２の上面５３と第１の段差部４１の底面５３とは同じ面である。第２の段差部４２の上面５３と底面５５とを接続する面を、第２の段差部４２の端面５４と称する。
　第３の段差部４３は、第２の段差部４２の底面５５（エッチングによるＮ型半導体コンタクト層１２の露出面）から半導体基板１１にまで到達する。エッチングによる半導体基板１１の露出面は、第３の段差部４３の底面５７に相当する。第３の段差部４３の上面５５と第２の段差部４２の底面５５とは同じ面である。第３の段差部４３の上面５５と第３の段差部４３の底面５７とを接続する面を、第３の段差部４３の端面５６と称する。
　第３の段差部４３の底面５７はエッチングによる半導体基板１１の露出面であるので、この底面５７は、半導体積層膜５と半導体基板１１との界面（Ｎ型半導体コンタクト層１２と半導体基板１１との界面）の延長面上にあるか、またはその延長面よりも半導体基板１１の裏面に近い位置にある。
　第２の段差部４２を形成した理由は、ＶＣＳＥＬ素子の抵抗値を調整するためである。エッチング加工後のＮ型ＤＢＲ層１３の断面積を広げることによって、ＶＣＳＥＬ１０の抵抗値を小さくすることができる。また、第３の段差部４２を形成した理由は、半導体基板１１の表面を露出させることによってその上にボンディングパッド３３を形成するためである。これによって、ボンディングパッド３３による寄生容量を低減させることができる。
　なお、第１の段差部４１によって第１のメサ構造が形成され、第２の段差部４２によって第２のメサ構造が形成され、第３の段差部４３によって第３のメサ構造が形成されていると考えることもできる。この場合、第２のメサ構造（段差部４２）は第１のメサ構造（段差部４１）よりも天面の面積が広く、第１のメサ構造は第２のメサ構造の天面の上に形成されている（平面視して、第１のメサ構造は第２のメサ構造に包含されている）。同様に、第３のメサ構造（段差部４３）は第２のメサ構造（段差部４２）よりも天面の面積が広く、第２のメサ構造は第３のメサ構造の天面の上に形成されている（平面視して、第２のメサ構造は第３のメサ構造に包含されている）。
　第１の段差部４１の端面５２および第２の段差部４２の端面５４は、半導体基板１１に対して垂直方向に形成されるのが望ましい。これによって、第１のメサの寸法の精度および第２のメサの寸法の精度を高めることができる。第３の段差部４３の端面５６は、半導体基板１１に対して傾斜していてもよい。
　第２の段差部４２を形成するときに、エッチング速度のばらつき（基板面内のばらつき又はプロセスごとのばらつき）の影響によらずに確実にＮ型半導体コンタクト層の表面が露出するようにするため、Ｎ型半導体コンタクト層１２の厚みは３μｍ以上であることが望ましい。
　次に、図６を参照して、第１の段差部４１の上面（Ｐ型半導体コンタクト層２５の上面）および第２の段差部４２の底面（Ｎ型半導体コンタクト層１２の露出面）において、たとえば、フォトリソグラフィーおよび蒸着の手法を用いてコンタクト電極（アノード電極２６およびカソード電極２７）が形成される（ステップＳ１４０）。コンタクト電極として、たとえば、Ｔｉ（チタン）、Ｐｔ（白金）、およびＡｕ（金）からなる積層膜を利用することができる。
　次に、半導体基板１１の主面１１Ａ側の全面に耐湿用の絶縁保護膜３０が形成される（ステップＳ１５０）。絶縁保護膜３０として窒化シリコンまたは酸化シリコンなどの無機絶縁膜が用いられる。絶縁保護膜３０は、段差部の部分の被覆性を良好にするためにＣＶＤなどの方法を用いて形成される。
　続いて、コンタクト電極（アノード電極２６およびカソード電極２７）の上部の絶縁保護膜３０に開口が形成される。絶縁保護膜３０の開口は、たとえば、フォトリソグラフィーによるレジストパターンをマスクとしたドライエッチングによって形成される。図６は、ＶＣＳＥＬの製造工程においてコンタクト電極および絶縁保護膜の形成後の断面構造を示す図である。
　次に、図１を参照して、半導体積層膜５の側端部（段差部４１，４２，４３）の少なくとも一部を覆うように感光性の有機樹脂の絶縁層３１が形成される（ステップＳ１６０）。感光性有機樹脂として、たとえば、感光性ポリイミドが好適に用いられる。
　上記の絶縁層３１のパターン形成にはフォトリソグラフィーの手法を用いることができる。具体的には、感光性有機樹脂をスピンコートなどによって半導体基板１１上に塗布した後に投影露光し現像することによってパターンが形成される。ここで、絶縁層３１の端面６２Ａを傾斜させるため、フォトマスクパターンがデフォーカスで感光性有機樹脂に投影される。絶縁層３１のパターン形成方法の詳細は、図７を参照して後述する。
　感光性有機樹脂によって絶縁層３１を形成することによって段差部４１，４２，４３が被覆され、Ｐ型半導体コンタクト層２５の表面から半導体基板１１（または絶縁保護膜３０）の表面までを、滑らかな平面または曲面の表面形状を有する絶縁層３１によって接続することができる。絶縁層３１の表面が滑らかであることは、その上に形成される金属配線３２が断線しないようにするために重要である。
　次に、アノード電極２６と接続される金属配線３２およびボンディングパッド３３が蒸着によって形成される（ステップＳ１７０）。たとえば、金属配線３２およびボンディングパッド３３は、フォトリソグラフィーによるレジストパターンを利用したリフトオフによって形成される。カソード電極２７と接続される金属配線（不図示）およびボンディングパッド（不図示）も同時に蒸着によって形成される。蒸着を用いることによって、寸法制御性を高めることができる。
　次に、ダイシングなどの手法によって半導体基板をチップ単位に分離する（ステップＳ１８０）。その際、ダイシングブレードの磨耗を抑え、またダイシングの衝撃がＶＣＳＥＬ素子部へ伝わることを抑制するため、ダイシングライン上の絶縁保護膜３０は予め除去してあるのが望ましい。絶縁保護膜３０の除去は、たとえば、フォトリソグラフィーによって形成したレジストパターンをマスクとしてエッチング処理を行うことによって実現できる。
　［絶縁層のパターン形成方法］
　以下、図１および図７を参照して、絶縁層３１の形成手順（ステップＳ１６０）についてさらに詳しく説明する。
　図７は、図１の絶縁層３１を形成する手順を示すフローチャートである。まず、段差部４１，４２，４３の加工後の半導体積層膜５が形成された半導体基板１１の主面１１Ａ側の全面にスピンコートによって感光性有機樹脂材料が塗布される（ステップＳ２００）。感光性樹脂材料を塗布後の基板に対して、含有水分などを除去するためにプリベークと呼ばれる軽い熱処理が施される（ステップＳ２１０）。
　上記スピンコートを行う際には、絶縁層３１の上面６１と半導体積層膜５の上面との段差を小さくするために（絶縁層３１の上面６１と半導体積層膜５の上面とを同じ高さにするために）、形成された感光性有機樹脂膜の膜厚と、半導体積層膜５の膜厚とがほぼ等しくなるようにウェハ（半導体基板１１）の回転速度を調整するのが望ましい。これによって、絶縁層３１の上面６１と半導体積層膜５の上面との境界において、金属配線３２が断線するのを防止できる。なお、この場合の同じ高さとは、厳密に高さが一致していることを意味するのでなく、製造誤差を含めた範囲内で一致していることを意味している。
　次に、等倍投影露光装置または縮小投影露光装置を用いた露光工程が行われる。これにより、フォトマスク上のパターンが感光性ポリイミド上に投影されて転写される。この露光工程は２段階に分けて行われる（ステップＳ２２０，Ｓ２３０）。ステップＳ２２０，Ｓ２３０は、どちらを先に実行してもよい。
　具体的にステップＳ２２０では、絶縁層３１の端面６２が基板に対して垂直な部分のパターンを形成するために、ジャストフォーカスで感光性有機樹脂が露光される。これによって、垂直端面の部分のパターンが感光性有機樹脂膜に転写される。なお、垂直端面を構成しない不要部分のパターンも転写されるが、この部分は、別のステップＳ２３０において光が照射されることによって感光性有機樹脂膜上ではパターンエッジとして残らないようにする。
　ステップＳ２３０では、絶縁層３１の端面６２が基板に対して傾斜している部分を含むパターンを形成するために、デフォーカスで感光性有機樹脂が露光される。これによって、傾斜端面の部分のパターンが感光性有機樹脂膜に転写される。なお、傾斜端面を構成しない不要部分のパターンも転写されるが、この部分は、別のステップＳ２２０において光が照射されることによって感光性有機樹脂膜上ではパターンエッジとして残らないようにする。
　次に、露光後の感光性有機樹脂膜が現像される（ステップＳ２４０）。感光性有機樹脂がポジ型の場合には、ステップＳ２２０，Ｓ２３０のいずれにおいても光が照射されなかった部分が現像後の最終的な絶縁層３１のパターンとなる。感光性有機樹脂がネガ型の場合には、ステップＳ２２０，Ｓ２３０のいずれかで光が照射された部分が現像後の最終的な絶縁層３１のパターンとなる。デフォーカスで転写されたパターンエッジの部分は光強度が徐々に変化するので、現像後には傾斜した端面となる。
　次に、未硬化部分を硬化させるなど有機樹脂材料の内部の構造を安定化させるために、現像後の基板に対してキュアと呼ばれる加熱処理（焼き締め）が行われる（ステップＳ２５０）。
　以上によって、絶縁層３１の形成工程が終了する。上記の工程において、絶縁層３１の全てのパターンエッジが傾斜した端面を有する場合には、ステップＳ２３０のデフォーカス露光のみが行われ、ステップＳ２２０のジャストフォーカス露光は行われない。
　［絶縁層の端面形状の変更例について］
　上記のように、絶縁層３１の端面６２を被覆するように形成された金属配線３２が段切れしないようにするためには、半導体基板１１に対して絶縁層３１の端面６２を傾斜させることが決定的に重要である。
　端面６２の傾斜角は、デフォーカス量などのフォトリソグラフィーの条件に依存して変化する。本願の発明者らは、種々の条件で実験を繰り返した結果、絶縁層３１の端面６２Ａの上に形成された金属配線３２の膜厚をできるだけ均一にするためには、基板面に対する絶縁層３１の端面６２Ａの傾斜角は５０度以下が望ましいことを見出した。たとえば、第２の実施形態で説明する図１２の例において、傾斜角が５０度の場合に均一な厚みの金属配線を実現できていることがわかる。
　さらに、絶縁層３１の端面６２Ａの傾斜角だけでなく端面６２の全体形状も、フォトリソグラフィーの条件に依存して、たとえば上に凸の曲面または下に凸の曲面に変化する。
　図８は、絶縁層の端面近傍の断面形状を模式的に示す図である。図８（Ａ）および（Ｂ）では、半導体基板１１の主面１１Ａに垂直な面で絶縁層の端面近傍を切断した場合の断面形状が示されている。
　図８（Ａ）の例では、絶縁層３１の端面６２Ａの断面形状は下に凸の曲線となっている。この場合、絶縁層３１の上面６１と端面６２Ａの境界付近で、半導体基板１１に対する端面６２Ａの傾斜角が最大値θｍａｘを有する。一方、図８（Ｂ）の例では、絶縁層３１の端面６２Ａの断面形状は上に凸の曲線となっている。この場合、絶縁層３１の端面６２Ａと下地の層（図１の場合、絶縁保護膜３０）の表面６３との境界付近で、半導体基板１１に対する端面６２Ａの傾斜角が最大値θｍａｘを有する。上記のいずれの場合も、均一な厚みの金属配線３２を形成するためには、絶縁層３１の端面６２Ａの傾斜角の最大値θｍａｘが５０度以下であることが望ましい。
　［効果］
　以上のとおり、第１の実施形態によれば、半絶縁性の半導体基板１１の主面上に、ＶＣＳＥＬとして機能する半導体積層膜５（基板側から順に、Ｎ型半導体コンタクト層１２、Ｎ型ＤＢＲ層１３、クラッド層１４、活性層１５、クラッド層１６、電流狭窄層２３、Ｐ型ＤＢＲ層２４、おおびＰ型半導体コンタクト層）が形成される。エッチングによって形成された半導体積層膜５の側端部を覆うように有機樹脂の絶縁層３１が形成される。絶縁層３１は、上面６１および端面６２を有する。絶縁層３１の上面６１は、半導体積層膜５の上面に接続し半導体基板１１に沿って延在する。絶縁層３１の端面６２は、絶縁層３１の上面６１に接続し半導体基板１１に向かって延在する。さらに、半導体積層膜５の上面に形成されたアノード電極２６と、半導体基板１１の上に直接または絶縁保護膜３０を介在して形成されたボンディングパッド３３とを接続する金属配線３２が形成される。金属配線３２は絶縁層３１の上面６１および端面６２の上に形成される。
　ここで、この絶縁層３１の端面６２を半導体基板１１の主面１１Ａに対して傾斜させることによって、金属配線３２を段切れさせることなく安定して形成することができる。特に、半導体基板１１に対する絶縁層３１の端面６２の最大値を５０度以下にすることによって、均一な膜厚の金属配線３２を絶縁層３１の端面６２の上に形成することができる。
　なお、上記の実施形態では、半導体積層膜５の側端部６に形成される段差部の数が３段の例（図１）が示されているが、図１の第２の段差部４２と第３の段差部４３とをまとめて１つの段差部とすることもできる。この場合、半導体積層膜５の側端部６に設けられる段差部の数は２段になる。さらに、半導体積層膜５の側端部６に４段以上の段差部を設けても構わない。
　上記の実施形態では、基板に近接する位置にＮ型層（Ｎ型半導体コンタクト層１２、Ｎ型ＤＢＲ層１３）を設け、基板から離反する位置にＰ型層（Ｐ型半導体コンタクト層２５、Ｐ型ＤＢＲ層２４）を設けている。これとは逆に、基板に近接する位置にＰ型層を設け、基板から離反する位置にＮ型層を設けてもよい。
　＜第２の実施形態＞
　第２の実施形態では、第１の実施形態で説明したＶＣＳＥＬ素子の具体的な平面レイアウトの例について説明する。
　［ＶＣＳＥＬのレイアウト例］
　図９は、ＶＣＳＥＬのレイアウト例を示す平面図である。図１０は、図９の切断線Ｘ－Ｘに沿った断面図である。
　図９では、アノード電極２６、カソード電極２７、第１の段差部４１の上面、第２の段差部４２の上面、第３の段差部４３の上面、絶縁層３１、ボンディングパッド３３，３５および金属配線３２，３４の各レイアウトが示されている。図解を容易にするために、ボンディングパッド３３，３５および金属配線３２，３４にハッチングを付している。
　図９および図１０を参照して、第１の段差部４１の上面の形状は直径Ｌ１の円形である。本実施形態では、直径Ｌ１は２０μｍである。第１の段差部４１の上面にはリング状のアノード電極２６が設けられている。
　第２の段差部４２の上面に第１の段差部４１の上面を併せた部分の形状は、直径Ｌ２の略円形である。本実施形態では、直径Ｌ２は５６μｍである。ただし、省スペースのために、カソード電極２７に近接する部分の外形は直線状となっている（したがって、第２の段差部４２の上面の外縁部の形状は、少なくとも一部において円弧状であるということができる）。
　上記のように略円形の形状とすることによって、電流がより均一に流れるようになり電流集中を防ぐことができる。さらに、有機樹脂の絶縁層３１に対する応力集中を少なくすることができる。
　第３の段差部４３の上面に第１および第２の段差部４１，４２の上面を併せた部分の形状は、円形の形状と略正方形の形状とを連結した形状となっている。本実施形態の場合、円形部分の直径Ｌ３は６６μｍである。
　有機樹脂の絶縁層３１によって、第１の段差部４１の端面、第２の段差部４２の上面および端面の全てが覆われているが、第３の段差部４３の上面および端面についてはその一部分のみが覆われている。第３の段差部４３上面のうち略正方形の部分の大半、特にカソード電極２７が設けられている部分は、絶縁層３１によって覆われていない。
　絶縁層３１のパターンの外周に沿って、絶縁層３１のパターンエッジ（図１の端面６２に相当する部分）は、第１の区間１０１（図９で太線で表示）と第２の区間１０２（図９で細線で表示）とに区分することができる。図９の場合と異なるが、絶縁層３１のパターンの外周に沿って、第１の区間１０１および第２の区間１０２は複数個ずつ設けられていてもよい。
　第１の区間１０１では、金属配線３２を段切れなく形成するために、絶縁層３１の端面６２Ａを半導体基板１１の主面に対して傾斜させるようにする。第２の区間１０２では、素子面積をできるだけ小さくするために、絶縁層３１の端面６２Ｂを半導体基板１１の主面に対して垂直にするかできるだけ垂直に近付けるのが望ましい。
　さらに、絶縁層３１の端面６２Ａの上に形成される金属配線３２の膜厚をできるだけ均一にするためには、第１の区間１０１では、半導体基板１１の主面に対する絶縁層３１の端面６２Ａの傾斜角の最大値を５０度以下にするのが望ましい。この場合、第２の区間１０２では、半導体基板の主面に対する絶縁層３１の端面６２Ｂの傾斜角の最大値は５０度を超えた値になるが、できるだけ９０度に近付けるほうが望ましい。
　ボンディングパッド３３，３５は、半導体基板が露出した部分に絶縁保護膜３０を介在して設けられており、その形状は一辺Ｌ８の略正方形の形状である。本実施形態の場合、辺Ｌ８の長さは６５μｍである。
　ボンディングパッド３３は、幅Ｌ４の金属配線３２を介してアノード電極２６と接続される。本実施形態の場合、金属配線３２の幅Ｌ４は１８μｍであり、金属配線３２の長さ（第１の段差部４１の外縁部からボンディングパッド３３の外縁部まで）は４５μｍである。図９に示すように、金属配線３２は、第１の区間１０１に対応する絶縁層３１の端面６２Ａの上に設けられている。
　ボンディングパッド３５は、金属配線３４を介してカソード電極２７と接続される。図９に示すように、カソード電極２７とアノード電極２６との間の領域では、絶縁層３１の端面６２Ｂは、第２の区間１０２に対応しており、垂直または垂直にできるだけ近い傾斜角で形成される。これによって、絶縁層３１の傾斜した端面によって不必要に素子面積が増加するのを防ぐことができる。
　図１０に示すように、第２の実施形態の場合、第１および第２の段差部４１，４２の端面は半導体基板に垂直であるが、第３の段差部４３の端面は半導体基板に対して傾斜している。また、第２の実施形態の場合、第２の段差部４２の上面の内縁から外縁までの長さＬ５は１８μｍである。平面視して、第２の段差部４２の端面から第３の段差部４３の端面の下端までの長さＬ６は５μｍである。第３の段差部４３の端面の下端からボンディングパッド３３までの長さＬ７は１０μｍである。
　第１の段差部４１の高さＨ１は３．７μｍであり、第１の段差部４１の高さと第２の段差部４２の高さの合計値Ｈ２は９．０μｍである（したがって、第２の段差４２の高さは５．３μｍである）。第１～第３の段差部４１，４２，４３の高さの合計値Ｈ３（この値は、半導体積層膜５の上面と半導体基板１１の表面との間の垂直距離にほぼ等しい）は１３．０μｍである（したがって、第３の段差部４３の高さは４．０μｍである）。
　［絶縁層３１形成用のマスクパターンについて］
　図１１は、図９および図１０の絶縁層３１を形成するためのマスクパターンを示す図である。図１１では、図７のステップＳ２２０のジャストフォーカス露光で用いられるマスクパターンのパターンエッジを実線で示し、ステップＳ２３０のデフォーカス露光で用いられるマスクパターンのパターンエッジを破線で示している。絶縁層３１の材料である感光性有機樹脂はポジ型のもの（光が照射された部分が現像によって除去されるもの）を想定している。
　ステップＳ２２０のジャストフォーカス露光で用いられるフォトマスクでは、図１１の外側のパターンエッジ６６と内側のパターンエッジ６８（第１の段差部４１の上面の外縁に相当する）とによって囲まれた部分に光を遮蔽するためのメタル（クロムなど）が形成されている。パターンエッジ６６のうち太線の部分が第２の区間１０２（絶縁層３１の垂直端面６２Ｂ）に対応する部分である。
　ステップＳ２３０のデフォーカス露光で用いられるフォトマスクでは、図１１の破線のパターンエッジ６７によって囲まれた部分に光を遮蔽するためのメタル（クロムなど）が形成されている。パターンエッジ６７のうち太線の部分が第１の区間１０１（絶縁層３１の傾斜端面６２Ａ）に対応する部分である。
　ステップＳ２２０用のマスクパターンとステップＳ２３０用のマスクパターンとの両方に共通する部分（図１１の斜線のハッチング部分）が、絶縁層３１のレイアウトパターンに対応する。
　［絶縁層３１の端面の形状の実例］
　図１２は、実際に作成したＶＣＳＥＬ装置の断面の電子顕微鏡写真図である。図１２では、図１０の絶縁層３１の端面６２Ａ付近の電子顕微鏡写真が示されている。各部の寸法は図９および図１０で説明したものと同じである。絶縁保護膜３０として、ＣＶＤで作製されたＳｉＮ（窒化シリコン）が用いられている。図１２に示すように約５０度の傾斜角の絶縁層３１の端面６２Ａが形成され、その端面６２Ａの上に金属配線３２が一様に形成されていることがわかる。
　図１２の絶縁層３１は、図７で説明した手順に従って作成されたものであり、詳細な作製条件は以下のとおりである。
　（１）絶縁層３１の材料：住友ベークライト社製のＣＲＣ－８３２０
　（２）スピンコート条件
　振り切り回転によって膜厚の調整を行う。まず、５００ｒｐｍで５ｓｅｃ回転し、続いて１５００ｒｐｍで３０ｓｅｃ回転し、次に、５０００ｒｐｍで０．５ｓｅｃ回転させる。
　（３）プリベーク条件：１２０℃／４分
　（４）露光条件
　オフセット量＝＋１０μｍ、露光量＝１９０００Ｊ／ｍ2
　なお、オフセット量は、絶縁層３１の基準面が結像点とレンズとの間にある場合をプラスとし、基準面が結像点とレンズの外側にある場合をマイナスとする。オフセット量が０の場合（結像点が基準面上にある場合）が、ジャストフォーカスである。
　（５）現像条件
　現像液として濃度２．３８％のＴＭＡＨ（水酸化テトラメチルアンモニウム）を用いた。現像液の温度は２３℃である。３０ｓｅｃのパドル現像を４回繰り返した。
　（６）キュア条件　１５０℃／３０分＋３００℃／６０分
　［効果］
　第２の実施形態では、ＶＣＳＥＬの平面レイアウトの例を示した。ここで、絶縁層３１のレイアウトパターンの外周に沿って、絶縁層３１の端面６２は、第１の区間１０１と第２の区間１０２とに区分される。第１の区間１０１では、半導体基板１１に対する絶縁層３１の端面６２の傾斜角は、最大で５０度以下である。第２の区間１０２では、半導体基板１１に対する絶縁層３１の端面６２の傾斜角の最大値は５０度を超えている。アノード電極２６とボンディングパッド３３とを接続する金属配線３２に被覆される部分の端面６２は、第１の区間１０１に対応するようにする。これによって、均一な厚みの金属配線３２を安定して形成することができる。それ以外の部分の絶縁層３１の端面６２については、第２の区間１０２に対応するものとすることによって、ＶＣＳＥＬの素子面積を不必要に大きくしないようにできる。
　＜第３の実施形態＞
　第３の実施形態では、第１の実施形態のＶＣＳＥＬにおいて説明した構造（基板上に形成されたボンディングパッド、傾斜端面を有する絶縁層など）を、受光素子（半導体光検出器とも称する）に適用した場合について説明する。第１および第２の実施形態で説明した本開示の特徴は、第３の実施形態の受光素子の場合にも同様に成立する。
　［受光素子の構成］
　図１３は、第３の実施形態による受光素子の構造を模式的に示す断面図である。なお、図１３では、図解を容易にするため、図中の各層の厚みは実際のデバイスの厚みと比例関係にない。
　図１３を参照して、受光素子１０は、半絶縁性の半導体基板７１と、半導体基板７１の主面７１Ａ上にエピタキシャル成長によって形成された半導体積層膜９５とを備える。半導体積層膜９５は、半導体基板７１側から順に、Ｎ型半導体コンタクト層７２、ノンドープの光吸収層７３、Ｐ型ウィンドウ層７４、およびＰ型半導体コンタクト層７５を備える。ただし、Ｐ型半導体コンタクト層７５は、光吸収ロスを低減するために受光部の部分（アノード電極以外の部分）はエッチングによって除去されている。
　なお、上記の受光素子１０の構成において、Ｎ型半導体コンタクト層７２は、前述の第１の導電型の第１の半導体層に対応する。光吸収層７３は、前述のノンドープの第２の半導体層に対応する。Ｐ型ウィンドウ層７４は、前述の第２の導電型の第３の半導体層に対応する。
　半導体基板７１として、たとえば、半絶縁性を示すノンドープのＧａＡｓ（ガリウムヒ素）基板が用いられる。なお、上記の半導体積層膜９５をエピタキシャル成長可能な材料であれば、半絶縁性の半導体基板７１に代えて、絶縁性の基板を用いていも構わない。
　半導体基板７１の主面７１Ａ上にＮ型半導体コンタクト層７２が形成される。Ｎ型半導体コンタクト層７２として、カソード電極７７と良好なオーミックコンタクトを形成するために、たとえば、不純物濃度が３．０×１０18［ｃｍ-3］以上のＧａＡｓ層が形成される。Ｎ型の導電性を与えるためにたとえばＳｉ（シリコン）がドーピングされる。Ｓｉは、Ｇａ（またはＡｌ）サイトに配位してドナーになりやすい。
　Ｎ型半導体コンタクト層７２の上に、検出する光エネルギーを吸収するための光吸収層７３が形成される。光吸収層７３として、入射される光のエネルギーよりも低いエネルギーギャップを有する材料が用いられる。たとえば不純物を導入しないノンドープのＧａＡｓ層を光吸収層７３として用いることができる。
　光吸収層７３の上面にＰ型ウィンドウ層７４が設けられる。Ｐ型ウィンドウ層７４として、光吸収ロスをなくすために、入射される光のエネルギーよりも大きいエネルギーギャップを有する材料が用いられる。たとえば、ＡｌXＧａ(1-X)ＡｓをＰ型ウィンドウ層７４として用いることができる。Ｐ型の導電性を与えるために、Ｃ（カーボン）がドーピングされており、その濃度は、たとえば２～３×１０18［ｃｍ-3］である。ＣはＡｓサイトに配位してアクセプタになりやすい。
　Ｐ型ウィンドウ層７４の上面にＰ型半導体コンタクト層７５が形成される。ただし、光吸収ロスを低減するために受光部（アノード電極７６以外の部分）のＰ型半導体コンタクト層７５は除去される。Ｐ型半導体コンタクト層７５として、アノード電極７６と良好なオーミックコンタクトを形成するために、たとえば、不純物濃度が２．０×１０19［ｃｍ-3］以上のＧａＡｓ層が形成される。Ｐ型の導電性を与えるためにたとえばＣがドーピングされる。
　上記の半導体積層膜９５の側端部には、エッチングにより２段の段差部９１，９２が形成されている。第１の段差部９１は、半導体積層膜９５の上面からＮ型半導体コンタクト層７２の途中まで到達する。第２の段差部９２は、第１の段差部９１の底面から半導体基板７１まで到達する。第１の段差部９１を形成することによってＮ型半導体コンタクト層７２を露出させ、第２の段差部９２を形成することによって半導体基板７１の表面を露出させる。
　受光素子１０は、さらに、カソード電極７７、アノード電極７６、絶縁保護膜８２、絶縁層８３、ボンディングパッド７９、および金属配線７８を備える。カソード電極７７とアノード電極７６とを総称してコンタクト電極と称する（カソード電極７７を第１のコンタクト電極と称し、アノード電極７６を第２のコンタクト電極と称する）。カソード電極７７は、エッチングにより露出したＮ型半導体コンタクト層７２の上面に形成される。アノード電極７６は、Ｐ型半導体コンタクト層７５の上面に形成される。
　絶縁保護膜８２は、耐湿用に設けられ、上記のカソード電極７７およびアノード電極７６を除く、半導体積層膜９５の上面および側端部（段差部９１，９１）ならびに半導体基板７１の主面７１Ａ（エッチングにより露出した面）を覆うように形成される。絶縁保護膜８２は、無機の絶縁膜であり、たとえば、窒化シリコンまたは酸化シリコンなどが用いられる。なお、絶縁保護膜８２は、必ずしも設けられていなくてもよい。
　絶縁層８３は、半導体積層膜９５の側端部（段差部９１，９２）の少なくとも一部を覆うように絶縁保護膜８２の上部に形成される。絶縁層８３として、感光性ポリイミドなどの感光性有機樹脂材料が用いられる。図１３に示すように絶縁層８３は、上面６１および端面６２を有する。絶縁層８３の上面６１は、半導体積層膜９５の上面に接続し半導体基板７１に沿って延在する（すなわち、半導体基板７１に対向する）。絶縁層８３の端面６２は、絶縁層８３の上面６１に接続し半導体基板７１に向かって延在する（図１３の場合、傾斜端面６２Ａのみが設けられている）。
　具体的に、絶縁層８３は、図１３のボンディングパッド７９とアノード電極７６との間の領域に設けられ、その端面６２Ａは半導体基板７１に対して傾斜している。この絶縁層８３の端面６２Ａの上に、ボンディングパッド７９とアノード電極７６を接続する金属配線７８が形成される。このように端面６２Ａを傾斜させることによって、金属配線７８よって端面６２Ａを均一に被覆することができ、金属配線７８の断線を防止することができる。アノード電極７６とカソード電極７７との間の領域には絶縁層８３は形成されていない。
　ボンディングパッド７９は、半導体積層膜９５のエッチングにより露出した半導体基板７１の主面７１Ａ上に、絶縁保護膜８２を介在して形成される。絶縁保護膜８２が設けられていない場合には、ボンディングパッド７９は、半導体基板７１の主面上に直接形成される。
　ボンディングパッド７９とアノード電極７６とを接続する金属配線７８は、絶縁層８３の上面６１および端面６２Ａの上に形成される。寄生容量を削減するために、半導体基板７１を平面視して、金属配線７８の面積は十分に小さくする（ボンディングパッド７９の面積と比べてかなり小さくする）。ボンディングパッド７９は、Ｎ型半導体コンタクト層７２およびＮ型ＤＢＲ層１３と対向していないので、ボンディングパッド７９による寄生容量は十分に小さくなっている。
　［受光素子の製造方法］
　図１４は、図１３の受光素子の製造工程を示すフローチャートである。以下、図１４と図１５～図１７の断面図とを参照して、受光素子の製造方法について説明する。なお、図１５～図１７では、図解を容易にするため、図中の各層の厚みは実際にデバイスの厚みと比例関係にない。
　まず、半導体基板７１の主面７１Ａの上に半導体積層膜９５をエピタキシャル成長させる（ステップＳ３００）。図１５は、図１３の受光素子の製造工程において、半導体基板上に形成された半導体積層膜の断面構造を示す図である。前述のように、半導体積層膜９５は、半導体基板７１側から順に、Ｎ型半導体コンタクト層７２、光吸収層７３、Ｐ型ウィンドウ層７４、およびＰ型半導体コンタクト層７５を備える。半導体積層膜９５の形成には、ＭＯＣＶＤまたはＭＢＥなどの手法が用いられる。
　次に、フォトリソグラフィーによって形成したレジストパターンをマスクとしてドライエッチングを行うことによって、アノード電極７６が形成される部分以外のＰ型半導体コンタクト層７５を除去する（ステップＳ３１０）。
　次に、たとえば、フォトリソグラフィーおよび蒸着の手法を用いて、Ｐ型半導体コンタクト層７５上にアノード電極７６（第２のコンタクト電極）が形成される（ステップＳ３２０）。アノード電極７６として、たとえば、Ｔｉ（チタン）、Ｐｔ（白金）、およびＡｕ（金）からなる積層膜を利用することができる。
　次に、フォトリソグラフィーによって形成したレジストパターンをマスクとしてドライエッチングを行うことによって、アノード電極７６形成後の半導体積層膜９５をメサポスト形状に加工する（ステップＳ３３０）。これによって第１の段差部９１が形成される。平面視したときの段差部９１の上面５１（メサポスト部分の天面）は、たとえば、直径７０μｍの円形に形成される。段差部９１の高さ（エッチングの深さ）は、Ｎ型半導体コンタクト層７２の表面が露出するのに必要な深さである。なお、第１の段差部９１を形成するのに、アノード電極７６の電極の外周をマスクとして用いてエッチングを行ってもよい。
　次に、たとえば、フォトリソグラフィーおよび蒸着の手法を用いて、Ｎ型半導体コンタクト層７２上にカソード電極７７（第１のコンタクト電極）が形成される（ステップＳ３４０）。カソード電極７７として、たとえば、Ｔｉ（チタン）、Ｐｔ（白金）、およびＡｕ（金）からなる積層膜を利用することができる。
　次に、フォトリソグラフィーによって形成したレジストパターンをマスクとしてドライエッチングを行うことによって、半導体積層膜９５に第２の段差部９２がさらに形成される（ステップＳ３５０）。図１６は、図１３の受光素子の製造工程において第２の段差部の形成後の断面構造を示す図である。図１７に示すように、半導体積層膜９５には第１および第２の段差部９１，９２を含む側端部６が形成される。段差部９２の高さ（エッチングの深さ）は、半導体基板７１の表面を露出させるのに必要な深さである。
　次に、半導体基板７１の主面７１Ａ側の全面に耐湿用の絶縁保護膜８２が形成される（ステップＳ３６０）。絶縁保護膜８２として窒化シリコンまたは酸化シリコンなどの無機絶縁膜が用いられる。絶縁保護膜８２は、段差部の部分の被覆性を良好にするためにＣＶＤなどの方法を用いて形成される。
　続いて、コンタクト電極（アノード電極７６およびカソード電極７７）の上部の絶縁保護膜８２に開口が形成される。絶縁保護膜８２の開口は、たとえば、フォトリソグラフィーによるレジストパターンをマスクとしたドライエッチングによって形成される。図１７は、図１３の受光素子の製造工程において絶縁保護膜に開口を形成した後の断面構造を示す図である。
　次に、図１３を参照して、半導体積層膜９５の側端部（段差部９１，９２）の少なくとも一部を覆うように感光性有機樹脂の絶縁層８３が形成される（ステップＳ３７０）。感光性有機樹脂として、たとえば、感光性ポリイミドが好適に用いられる。この絶縁層８３のパターン形成にはフォトリソグラフィーの手法を用いることができる。具体的方法は、図７で説明したものと同じであるので説明を繰り返さない。感光性有機樹脂によって絶縁層８３を形成することによって段差部９１，９２が被覆され、Ｐ型半導体コンタクト層７５の表面から半導体基板７１（または絶縁保護膜８２）の表面までを、滑らかな平面または曲面の表面形状を有する絶縁層８３によって接続することができる。
　次に、アノード電極７６と接続される金属配線７８およびボンディングパッド７９が蒸着によって形成される（ステップＳ３８０）。さらに、カソード電極７７と接続される金属配線８０およびボンディングパッド８１が蒸着によって形成される（ステップＳ３８０）。金属配線７８およびボンディングパッド７９は、たとえば、フォトリソグラフィーによるレジストパターンを利用したリフトオフによって形成される。
　次に、ダイシングなどの手法によって半導体基板をチップ単位に分離する（ステップＳ３９０）。ダイシングライン上の絶縁保護膜８２は予め除去してあるのが望ましい。絶縁保護膜８２の除去は、たとえば、フォトリソグラフィーによって形成したレジストパターンをマスクとしてエッチング処理を行うことによって実現できる。
　［効果］
　以上のとおり、第３の実施形態によれば、半絶縁性の半導体基板７１の主面上に、受光素子として機能する半導体積層膜９５（基板側から順に、Ｎ型半導体コンタクト層７２、光吸収層７３、およびＰ型ウィンドウ層７４）が形成される。エッチングによって形成された半導体積層膜９５の側端部を覆うように感光性有機樹脂の絶縁層８３が形成される。絶縁層８３は、上面６１および端面６２を有する。絶縁層８３の上面６１は、半導体積層膜９５の上面に接続し半導体基板７１に沿って延在する。絶縁層８３の端面６２は、絶縁層６２の上面６１に接続し半導体基板７１に向かって延在する。さらに、半導体積層膜９５の上面に形成されたアノード電極７６と、半導体基板７１の上に直接または絶縁保護膜８２を介在して形成されたボンディングパッド７９とを接続する金属配線７８が形成される。金属配線７８は絶縁層８３の上面６１および端面６２の上に形成される。
　ここで、第１の実施形態で説明したように、この絶縁層８３の端面６２を半導体基板７１の主面７１Ａに対して傾斜させることによって、金属配線７８を段切れさせることなく安定して形成することができる。特に、半導体基板７１に対する絶縁層８３の端面６２の最大値を５０度以下にすることによって、均一な膜厚の金属配線７８を絶縁層８３の端面６２の上に形成することができる。
　なお、上記の実施形態では、半導体積層膜９５の側端部９６に形成される段差部の数が２段の例（図１３）が示されているが、３段以上の段差部を設けても構わない。
　上記の実施形態では、基板に近接する位置にＮ型層（Ｎ型半導体コンタクト層７２）を設け、基板から離反する位置にＰ型層（Ｐ型半導体コンタクト層７５、Ｐ型ウィンドウ層７４）を設けている。これとは逆に、基板に近接する位置にＰ型層を設け、基板から離反する位置にＮ型層を設けてもよい。
　＜第４の実施形態＞
　第４の実施形態では、第３の実施形態で説明した受光素子の具体的な平面レイアウトの例について説明する。
　［受光素子のレイアウト例］
　図１８は、受光素子のレイアウト例を示す平面図である。図１９は、図１８の切断線ＸＩＸ－ＸＩＸに沿った断面図である。図１８では、アノード電極７６、カソード電極７７、第１の段差部９１の上面、第２の段差部９２の上面、絶縁層８３、ボンディングパッド７９，８１および金属配線７８，８０の各レイアウトが示されている。図解を容易にするために、ボンディングパッド７９，８１および金属配線７８，８０にハッチングを付している。
　図１８および図１９を参照して、第１の段差部９１の上面の形状は円形である。本実施形態では、この円の直径Ｌ１１は７０μｍである。第１の段差部９１の上面にはリング状のアノード電極７６が設けられている。また、第１の段差部９１の高さＨ１１は６μｍである。第２の段差部９２の高さ（Ｈ１２－Ｈ１１）は３μｍである。
　第２の段差部９２の上面に第１の段差部９１の上面を併せた部分の形状は、第１の段差部の上面よりも若干直径の大きい円とさらに直径の大きい半円とが一部が重なりあった状態で結合した形状をしている（したがって、第２の段差部４２の上面の外縁部の形状は、円弧状の部分を含む）。上記のように円弧状の外周形状とすることによって、電流がより均一に流れるようになり電流集中を防ぐことができる。さらに、有機樹脂の絶縁層８３に対する応力集中を少なくすることができる。
　有機樹脂の絶縁層８３は、第１の段差部９１の端面と第２の段差部９２の上面および断面の一部とを覆っている。具体的には、第２の段差部４３上面のうちカソード電極７７が設けられている部分は、絶縁層８３によって覆われていない。絶縁層８３のパターンエッジ（図１３の端面６２に相当する部分）は、図９で説明した第１の区間１０１のみで構成されている。第１の区間１０１では、金属配線７８を形成するために、絶縁層８３の端面６２Ａを半導体基板７１の主面に対して傾斜させるようにする。さらに、絶縁層８３の端面６２Ａの上に形成される金属配線７８の膜厚をできるだけ均一にするために、第１の区間１０１では、半導体基板７１の主面に対する絶縁層８３の端面６２Ａの傾斜角の最大値を５０度以下にするのが望ましい。
　ボンディングパッド７９，８１は、エッチングによって半導体基板が露出した部分に絶縁保護膜８２を介在して設けられている。ボンディングパッド７９，８１の形状は直径Ｌ１２の円形である。本実施形態の場合、直径Ｌ１２は７０μｍである。
　ボンディングパッド７９は、金属配線７８を介してアノード電極７６と接続される。本実施形態の場合、金属配線７８の幅は１５μｍであり、金属配線７８の長さ（第１の段差部９１の外縁部からボンディングパッド７９の外縁部まで）は２０μｍである。ボンディングパッド８１は、金属配線８０を介してカソード電極７７と接続される。
　今回開示された実施形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　５，９５　半導体積層膜、６，９６　側端部、１０　受光素子、１１，７１　半導体基板、１１Ａ，７１Ａ　主面、１２，７２　Ｎ型半導体コンタクト層、１３　Ｎ型ＤＢＲ層、１４，１６　クラッド層、１５　活性層、１７　活性領域、２１　未酸化領域、２２　酸化領域、２３　電流狭窄層、２４　Ｐ型ＤＢＲ層、２５，７５　Ｐ型半導体コンタクト層、２６，７６　アノード電極、２７，７７　カソード電極、３０，８２　絶縁保護膜、３１，８３　絶縁層、３２，３４，７８，８０　金属配線、３３，３５，７９，８１　ボンディングパッド、４１，４２，４３，９１，９２　段差部、６１　上面、６２Ａ，６２Ｂ　端面、７３　光吸収層、７４　Ｐ型ウィンドウ層、１０１　第１の区間、１０２　第２の区間。

Claims (11)

  1. 　半導体装置であって、
    　絶縁性または半絶縁性の基板と、
    　前記基板上に設けられた半導体積層膜とを備え、
    　前記半導体積層膜は、前記基板側から順に、第１の導電型の第１の半導体層、ノンドープの第２の半導体層、および前記第１の導電型と反対の第２の導電型の第３の半導体層を備え、
    　前記半導体装置は、前記半導体積層膜の側端部の少なくとも一部を覆い、上面および端面を有する絶縁層をさらに備え、前記絶縁層の前記上面は、前記半導体積層膜の上面に接続し前記基板に沿って延在し、前記絶縁層の前記端面は、前記絶縁層の前記上面に接続し前記基板に向かって延在し、前記絶縁層の前記端面は、少なくとも一部において前記基板に対して傾斜しており、
    　前記半導体装置は、さらに、
    　前記第１の半導体層の一部と接続された第１のコンタクト電極と、
    　前記第２の半導体層の上面に設けられた第２のコンタクト電極と、
    　前記基板上に直接または絶縁膜を介在して形成されたボンディングパッドと、
    　前記絶縁層上に設けられ、前記上面と前記傾斜した端面の部分とを通って前記第２のコンタクト電極と前記ボンディングパッドとを接続する金属配線とを備える、半導体装置。
  2. 　前記絶縁層は感光性有機樹脂である、請求項１に記載の半導体装置。
  3. 　前記絶縁層の前記端面のうち前記金属配線によって被覆されている部分の前記基板に対する傾斜角は、最大で５０度である、請求項１または２に記載の半導体装置。
  4. 　前記絶縁層のレイアウトパターンの外周に沿って、前記絶縁層の前記端面は少なくとも１つの第１の区間と少なくとも１つの第２の区間とに区分され、
    　前記第１の区間において、前記基板に対する前記絶縁層の前記端面の傾斜角の最大値は５０度以下であり、
    　前記第２の区間において、前記基板に対する前記絶縁層の前記端面の傾斜角の最大値は５０度を超えており、
    　前記金属配線は、前記第１の区間の前記端面上に設けられている、請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記半導体積層膜の前記側端部は２段以上の段差部を有し、
    　最終段の段差部は、前記第１の半導体層の途中から前記基板まで到達し、
    　前記第１のコンタクト電極は、前記最終段の段差部の上面に設けられ、
    　前記半導体積層膜の前記側端部のうち前記第１のコンタクト電極と前記第３の半導体層の上面との間の部分は、前記第２の区間に対応する前記端面を有する前記絶縁層によって覆われている、請求項４に記載の半導体装置。
  6. 　前記絶縁層の前記上面は、前記第１の半導体層の上面と同じ高さである、請求項１～５のいずれか１項に記載の半導体装置。
  7. 　前記第１の半導体層は、前記基板側から順に、
    　前記第１のコンタクト電極と接続された第１のコンタクト層と、
    　第１のＤＢＲ（Distributed　Bragg　Reflector）層とを含み、
    　前記第２の半導体層は、活性層を含み、
    　前記第３の半導体層は、前記基板側から順に、
    　第２のＤＢＲ層と、
    　前記第２のコンタクト電極と接続された第２のコンタクト層とを含み、
    　前記半導体積層膜は、さらに、前記第１のＤＢＲ層と前記活性層との間、前記第２のＤＢＲ層と前記活性層との間、前記第１のＤＢＲ層の内部、および前記第２のＤＢＲ層の内部のうちの少なくとも１つに形成された少なくとも１つの電流狭窄層を備え、
    　前記半導体積層膜は、垂直共振器面発光レーザとして機能する、請求項１～６のいずれか１項に記載の半導体装置。
  8. 　前記第２の半導体層は、ノンドープのガリウムヒ素によって構成されて光吸収層として用いられ、
    　前記半導体積層膜は、受光素子として機能する、請求項１～６のいずれか１項に記載の半導体装置。
  9. 　絶縁性または半絶縁性の基板上に半導体積層膜を形成するステップを備え、前記半導体積層膜は、前記基板側から順に、第１の導電型の第１の半導体層、ノンドープの第２の半導体層、および前記第１の導電型と反対の第２の導電型の第３の半導体層を備え、
    　さらに、前記基板が露出するまで前記半導体積層膜の一部をエッチングするステップと、
    　前記第１の半導体層の一部と接続する第１のコンタクト電極を形成するステップと、
    　前記第２の半導体層の上面に第２のコンタクト電極を形成するステップと、
    　前記エッチングするステップによって形成された前記半導体積層膜の側端部のうち少なくとも一部を覆う絶縁層を形成するステップとを備え、前記絶縁層は上面および端面を有し、前記絶縁層の前記上面は前記半導体積層膜の上面に接続し前記基板に沿って延在し、前記絶縁層の前記端面は前記絶縁層の前記上面に接続し前記基板に向かって延在し、前記絶縁層の前記端面は、少なくとも一部において前記基板に対して傾斜しており、
    　さらに、前記基板上に直接または絶縁膜を介在してボンディングパッドを形成するとともに、前記絶縁層の前記上面および前記傾斜した端面の部分の上を通って前記第２のコンタクト電極と前記ボンディングパッドとを接続する金属配線を形成するステップを備える、半導体装置の製造方法。
  10. 　前記絶縁層は感光性有機樹脂であり、
    　前記絶縁層を形成するステップは、
    　前記半導体積層膜が形成された前記基板上に前記感光性有機樹脂を塗布するステップと、
    　投影露光装置を用いて、前記絶縁層の前記傾斜した端面の部分を含むレイアウトパターンを前記感光性有機樹脂にデフォーカスで転写するステップとを含む、請求項９に記載の半導体装置の製造方法。
  11. 　前記金属配線を形成するステップは、
    　金属材料を蒸着するステップを含む、請求項９または１０に記載の半導体装置の製造方法。
PCT/JP2017/018675 2016-06-07 2017-05-18 半導体装置およびその製造方法 WO2017212888A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016113289 2016-06-07
JP2016-113289 2016-06-07

Publications (1)

Publication Number Publication Date
WO2017212888A1 true WO2017212888A1 (ja) 2017-12-14

Family

ID=60577912

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/018675 WO2017212888A1 (ja) 2016-06-07 2017-05-18 半導体装置およびその製造方法

Country Status (2)

Country Link
TW (1) TW201810703A (ja)
WO (1) WO2017212888A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019193892A1 (ja) * 2018-04-06 2019-10-10 株式会社村田製作所 光半導体素子
US11251143B2 (en) 2018-09-28 2022-02-15 Sumitomo Electric Industries, Ltd. Semiconductor device and method of manufacturing the same
CN116231453A (zh) * 2023-05-09 2023-06-06 泉州三安半导体科技有限公司 一种半导体激光元件
JP7462352B2 (ja) 2021-09-07 2024-04-05 常州縦慧芯光半導体科技有限公司 垂直共振器面発光レーザ及びその製造方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250760A (ja) * 1995-03-08 1996-09-27 Nippon Telegr & Teleph Corp <Ntt> 半導体受光器及びその製造方法
US20020150135A1 (en) * 2001-04-11 2002-10-17 Naone Ryan Likeke Long wavelength vertical cavity surface emitting laser
JP2004031669A (ja) * 2002-06-26 2004-01-29 Seiko Epson Corp 半導体素子部材及び半導体装置並びにそれらの製造方法、電気光学装置、電子機器
WO2007105328A1 (ja) * 2006-03-14 2007-09-20 The Furukawa Electric Co., Ltd. 面発光レーザ素子アレイ
JP2011054595A (ja) * 2009-08-31 2011-03-17 Nippon Telegr & Teleph Corp <Ntt> 化合物半導体膜の製造方法、化合物半導体膜及び半導体デバイス
JP2011249616A (ja) * 2010-05-27 2011-12-08 Sumitomo Electric Device Innovations Inc 半導体受光素子
JP2013135104A (ja) * 2011-12-27 2013-07-08 Sanken Electric Co Ltd 半導体発光装置
JP2013187516A (ja) * 2012-03-12 2013-09-19 Ricoh Co Ltd 製造方法、面発光レーザ素子、面発光レーザアレイ、光走査装置及び画像形成装置
JP2015079831A (ja) * 2013-10-16 2015-04-23 セイコーエプソン株式会社 発光装置および原子発振器
JP2015099870A (ja) * 2013-11-20 2015-05-28 富士ゼロックス株式会社 面発光型半導体レーザ、面発光型半導体レーザアレイ、面発光型半導体レーザの製造方法、面発光型半導体レーザ装置、光伝送装置および情報処理装置
JP2015119140A (ja) * 2013-12-20 2015-06-25 セイコーエプソン株式会社 面発光レーザーおよび原子発振器

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250760A (ja) * 1995-03-08 1996-09-27 Nippon Telegr & Teleph Corp <Ntt> 半導体受光器及びその製造方法
US20020150135A1 (en) * 2001-04-11 2002-10-17 Naone Ryan Likeke Long wavelength vertical cavity surface emitting laser
JP2004031669A (ja) * 2002-06-26 2004-01-29 Seiko Epson Corp 半導体素子部材及び半導体装置並びにそれらの製造方法、電気光学装置、電子機器
WO2007105328A1 (ja) * 2006-03-14 2007-09-20 The Furukawa Electric Co., Ltd. 面発光レーザ素子アレイ
JP2011054595A (ja) * 2009-08-31 2011-03-17 Nippon Telegr & Teleph Corp <Ntt> 化合物半導体膜の製造方法、化合物半導体膜及び半導体デバイス
JP2011249616A (ja) * 2010-05-27 2011-12-08 Sumitomo Electric Device Innovations Inc 半導体受光素子
JP2013135104A (ja) * 2011-12-27 2013-07-08 Sanken Electric Co Ltd 半導体発光装置
JP2013187516A (ja) * 2012-03-12 2013-09-19 Ricoh Co Ltd 製造方法、面発光レーザ素子、面発光レーザアレイ、光走査装置及び画像形成装置
JP2015079831A (ja) * 2013-10-16 2015-04-23 セイコーエプソン株式会社 発光装置および原子発振器
JP2015099870A (ja) * 2013-11-20 2015-05-28 富士ゼロックス株式会社 面発光型半導体レーザ、面発光型半導体レーザアレイ、面発光型半導体レーザの製造方法、面発光型半導体レーザ装置、光伝送装置および情報処理装置
JP2015119140A (ja) * 2013-12-20 2015-06-25 セイコーエプソン株式会社 面発光レーザーおよび原子発振器

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019193892A1 (ja) * 2018-04-06 2019-10-10 株式会社村田製作所 光半導体素子
US11515442B2 (en) 2018-04-06 2022-11-29 Murata Manufacturing Co., Ltd. Optical semiconductor element
US11251143B2 (en) 2018-09-28 2022-02-15 Sumitomo Electric Industries, Ltd. Semiconductor device and method of manufacturing the same
JP7462352B2 (ja) 2021-09-07 2024-04-05 常州縦慧芯光半導体科技有限公司 垂直共振器面発光レーザ及びその製造方法
CN116231453A (zh) * 2023-05-09 2023-06-06 泉州三安半导体科技有限公司 一种半导体激光元件
CN116231453B (zh) * 2023-05-09 2023-07-18 泉州三安半导体科技有限公司 一种半导体激光元件

Also Published As

Publication number Publication date
TW201810703A (zh) 2018-03-16

Similar Documents

Publication Publication Date Title
WO2017212888A1 (ja) 半導体装置およびその製造方法
US7949024B2 (en) Multibeam arrays of optoelectronic devices for high frequency operation
US8329524B2 (en) Surface emitting laser, method for producing surface emitting laser, and image forming apparatus
JP4581848B2 (ja) 光素子
US9252562B2 (en) Surface emitting semiconductor laser, surface emitting semiconductor laser array, surface emitting semiconductor laser device, optical transmission device, information processing apparatus, and method of producing surface emitting semiconductor laser
US8258534B2 (en) Light emitting device
WO2017212887A1 (ja) 垂直共振器面発光レーザ
US20060083283A1 (en) Surface-emitting laser, method for manufacturing surface-emitting laser, device and electronic apparatus
CN211929898U (zh) 垂直腔面发射激光器件
US20210175688A1 (en) Semiconductor light-emitting device and method for manufacturing semiconductor light-emitting device
CN215119537U (zh) 具备倒装结构的垂直腔面发射激光器、垂直腔面发射激光器阵列
JP7259530B2 (ja) 面発光レーザ、電子装置、面発光レーザの製造方法
JP2009117550A (ja) 半導体レーザ素子及びその作製方法
JP2021009999A (ja) 面発光レーザおよびその製造方法
JP4224981B2 (ja) 面発光半導体レーザ素子およびその製造方法
JP2006086498A (ja) 半導体発光素子及びその製造方法
JP7167451B2 (ja) 面発光型半導体レーザ、および面発光型半導体レーザの製造方法
KR102056896B1 (ko) 수직 공동 표면 방출 레이저
JP2021022679A (ja) 面発光レーザおよびその製造方法
US11539188B2 (en) Surface emitting laser and method of manufacturing the same
JP2006324582A (ja) 面発光型半導体レーザおよびその製造方法
TW202228348A (zh) 垂直腔面射型雷射及其形成方法
JP2006269988A (ja) 半導体レーザ
JP4431889B2 (ja) 面発光型半導体レーザ
WO2023238429A1 (ja) 垂直共振器型面発光レーザ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17810069

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17810069

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP