JP2013250527A - 半導体マッハツェンダ変調器および半導体マッハツェンダ変調器の製造方法 - Google Patents

Abstract

【課題】変調領域における位相制御の信頼性を向上し、電圧印加時の長期信頼性を安定化する。
【解決手段】半導体マッハツェンダ変調器１は、一方向に沿って順に配置された第１領域１ａ、第２領域１ｂおよび第３領域１ｃを有し、基板１１と、基板１１の主面１１ｍに設けられ、第１領域１ａに設けられた第１光結合器３３、第２領域１ｂに設けられた第１および第２アーム導波路メサ３４，３５および第３領域に設けられた第２光結合器３６を含む半導体積層２０と、第２領域１ｂにおいて、第１および第２アーム導波路メサ３４，３５の側面３０ｓに設けられた半導体保護膜１６と、第１アーム導波路メサ３４上に設けられた第１上部電極Ｅ１１および第２アーム導波路メサ３５上に設けられた第２上部電極Ｅ１２を含む上部電極Ｅ１と、第２領域１ｂの基板１１の裏面１１ｎに設けられた下部電極Ｅ２と、を備える。
【選択図】図２

Description

本発明は、半導体マッハツェンダ変調器および半導体マッハツェンダ変調器の製造方法に関するものである。

従来、ハイメサ構造の導波路を有するマッハツェンダ変調器がある。例えば、非特許文献１には、ハイメサ側面をＢＣＢ（ベンゾシクロブテン）で埋め込んだマッハツェンダ変調器が記載されている。

K. Tsuzuki et al., "40 Gbit/s n-i-n InP Mach-Zehnder modulator with a π voltage of 2.2 V", Electron. Lett., Vol.39, pp. 1464-1466, 2003

マッハツェンダ変調器では、変調領域において導波路に電圧を印加することによって、導波路の光の位相を制御する。しかしながら、非特許文献１に記載されたマッハツェンダ変調器では、ハイメサ側面とＢＣＢとの境界部分において非発光再結合が生じる。このため、変調領域の導波路における位相を制御するために電極に電圧を印加した場合、変調領域のハイメサ側面においてリーク電流が生じる。このリーク電流によって導波路に印加される電圧が減少し、その結果、所望の位相変調が行えないおそれがある。

そこで本発明は、このような問題点を解決するためになされたものであって、変調領域における位相制御の精度を向上するための構造を有する半導体マッハツェンダ変調器および半導体マッハツェンダ変調器の製造方法を提供することを目的とする。

上記課題を解決するため、本発明に係る半導体マッハツェンダ変調器は、第１領域、第２領域および第３領域を有する半導体マッハツェンダ変調器である。この半導体マッハツェンダ変調器は、（ａ）主面および前記主面に対して反対側の裏面を有する基板と、（ｂ）前記主面に設けられ、導波路メサを含む半導体積層と、（ｃ）前記第２領域において、前記導波路メサの側面に設けられた半導体保護膜と、（ｄ）前記第２領域において、前記導波路メサ上に設けられた上部電極と、（ｅ）前記第２領域において、前記裏面に設けられた下部電極と、を備える。また、前記第１領域、前記第２領域および前記第３領域は、前記主面の法線軸に交差する一方向に沿って順に配置され、前記導波路メサは、第１アーム導波路メサと、第２アーム導波路メサと、前記第１アーム導波路メサと前記第２アーム導波路メサとに接続された第１光結合器と、前記第１アーム導波路メサと前記第２アーム導波路メサとに接続された第２光結合器と、を含み、前記第１アーム導波路メサおよび前記第２アーム導波路メサは、前記第２領域に設けられ、前記第１光結合器は、前記第１領域に設けられ、前記第２光結合器は、前記第３領域に設けられ、前記半導体保護膜は、前記第２領域において、前記第１アーム導波路メサの側面および前記第２アーム導波路メサの側面に設けられ、前記上部電極は、前記第１アーム導波路メサ上に設けられた第１上部電極と、前記第２アーム導波路メサ上に設けられた第２上部電極と、を含む。

このような半導体マッハツェンダ変調器によれば、第２領域において、第１アーム導波路メサの側面および第２アーム導波路メサの側面上に半導体保護膜が設けられる。また、上部電極は、第１アーム導波路メサ上に設けられた第１上部電極と、第２アーム導波路メサ上に設けられた第２上部電極と、を含み、下部電極は、第２領域の基板の裏面に設けられる。このため、第１上部電極と下部電極との間に電圧を印加した場合に、第１アーム導波路メサの側面に設けられた半導体保護膜によって、第１アーム導波路メサの側面におけるリーク電流を低減することができる。また、第２上部電極と下部電極との間に電圧を印加した場合に、第２アーム導波路メサの側面に設けられた半導体保護膜によって、第２アーム導波路メサの側面におけるリーク電流を低減することができる。その結果、第１アーム導波路および第２アーム導波路における光の位相制御の精度の向上および信頼性保証が可能となる。

また、半導体マッハツェンダ変調器は、前記半導体保護膜よりも誘電率の低い埋込層をさらに備えてもよい。また、前記埋込層は、前記第１領域において、前記第１光結合器を覆うように前記半導体積層上に設けられ、前記埋込層は、前記第２領域において、前記第１アーム導波路メサおよび前記第２アーム導波路メサの側面を覆うように前記半導体保護膜上に設けられ、前記埋込層は、前記第３領域において、前記第２光結合器を覆うように前記半導体積層上に設けられてもよい。また、前記埋込層は、ＢＣＢ樹脂から構成されてもよい。この場合、第２領域において、第１アーム導波路メサおよび第２アーム導波路メサの側面を覆うようにして、埋込層が半導体保護膜上に設けられる。このＢＣＢ樹脂などの埋込層の誘電率は、半導体保護膜の誘電率と比較して小さいので、第１アーム導波路メサおよび第２アーム導波路メサを半導体保護膜で埋め込む場合と比較して、第１アーム導波路メサおよび第２アーム導波路メサに並列して生じる寄生容量を低減することができる。その結果、高速変調が可能となる。

また、半導体マッハツェンダ変調器は、絶縁体保護膜をさらに備えてもよい。前記絶縁体保護膜は、前記第１領域および前記第３領域において、前記半導体積層と前記埋込層との間に設けられ、前記第２領域において、前記半導体保護膜と前記埋込層との間に設けられてもよい。この場合、第１領域および第３領域においては、半導体積層と埋込層との密着性が向上し、第２領域においては、半導体保護膜と埋込層との密着性が向上する。このため、半導体積層または半導体保護層と埋込層との界面における信頼性が向上する。

また、前記第１光結合器および前記第２光結合器は、多モード干渉カプラであってもよい。この場合、高精度な導波路幅制御が求められる多モード干渉カプラを用いた半導体マッハツェンダ変調器においても、第１アーム導波路メサの側面または第２アーム導波路メサの側面におけるリーク電流を低減することができ、第１アーム導波路または第２アーム導波路における光の位相制御の精度向上が可能となる。

また、前記半導体保護膜の厚さは、２００ｎｍ以上、３００ｎｍ以下であってもよい。この場合、第１アーム導波路メサの側面または第２アーム導波路メサの側面におけるリーク電流を低減することができるとともに、第１アーム導波路メサおよび第２アーム導波路メサに並列して生じる寄生容量を抑えることができる。

本発明に係る半導体マッハツェンダ変調器の製造方法は、第１領域、第２領域および第３領域を有する半導体マッハツェンダ変調器のための半導体積層を基板の主面にエピタキシャル成長する工程と、導波路メサのための第１マスクを前記半導体積層上に形成する工程と、前記第１マスクを用いてドライエッチングにより前記半導体積層をエッチングして、前記導波路メサを形成する工程と、前記導波路メサを形成した後に、前記第１マスクを残して、前記第１領域および前記第３領域において、前記導波路メサを覆う第２マスクを前記半導体積層上に形成する工程と、前記第１マスクおよび前記第２マスクを用いて、前記第２領域の前記導波路メサの側面に半導体保護膜を成長する工程と、前記第１マスクおよび前記第２マスクを除去した後に、前記導波路メサを前記半導体保護膜よりも誘電率の低い埋込層によって埋め込む工程と、前記導波路メサを前記埋込層によって埋め込んだ後、前記第２領域において前記導波路メサ上に上部電極を形成し、前記第２領域において前記基板の裏面に下部電極を形成する工程と、を備える。また、前記第１領域、前記第２領域および前記第３領域は、前記主面の法線軸に交差する一方向に沿って順に配置され、前記導波路メサは、第１アーム導波路メサと、第２アーム導波路メサと、前記第１アーム導波路メサと前記第２アーム導波路メサとに接続された第１光結合器と、前記第１アーム導波路メサと前記第２アーム導波路メサとに接続された第２光結合器と、を含み、前記第１アーム導波路メサおよび前記第２アーム導波路メサは、前記第２領域に設けられ、前記第１光結合器は、前記第１領域に設けられ、前記第２光結合器は、前記第３領域に設けられ、前記上部電極は、前記第１アーム導波路メサ上に設けられた第１上部電極と、前記第２アーム導波路メサ上に設けられた第２上部電極と、を含む。

このような半導体マッハツェンダ変調器の製造方法によれば、第２領域において、第１アーム導波路メサの側面および第２アーム導波路メサの側面に半導体保護膜が形成される。また、第１アーム導波路メサ上に第１上部電極が形成され、第２アーム導波路メサ上に第２上部電極が形成され、第２領域の基板の裏面に下部電極が形成される。このため、第１上部電極と下部電極との間に電圧を印加した場合に、第１アーム導波路メサの側面に形成された半導体保護膜によって、第１アーム導波路メサの側面におけるリーク電流を低減することができる。また、第２上部電極と下部電極との間に電圧を印加した場合に、第２アーム導波路メサの側面に形成された半導体保護膜によって、第２アーム導波路メサの側面におけるリーク電流を低減することができる。さらに、導波路メサを覆うように埋込層が形成される。このＢＣＢ樹脂などの埋込層の誘電率は、半導体保護膜の誘電率と比較して小さいので、導波路メサを半導体保護膜で埋め込む場合と比較して、導波路メサに並列して生じる寄生容量を低減することができる。その結果、第１アーム導波路および第２アーム導波路における光の位相制御の精度の向上が可能となるとともに、高速変調が可能となる。

また、半導体マッハツェンダ変調器の製造方法は、前記第１マスクおよび前記第２マスクを用いて、ウェットエッチングにより前記第２領域において前記導波路メサの側面の損傷層を除去する工程をさらに備えてもよい。この場合、前記半導体保護膜を形成する工程では、前記損傷層を除去した後に、前記第１マスクおよび前記第２マスクを用いて、前記第２領域の前記導波路メサの側面に前記半導体保護膜を形成される。ドライエッチングにより導波路メサを形成した場合、導波路メサの側面に損傷層が生じる。この損傷層は、導波路メサの側面におけるリーク電流を増大させるおそれがある。このため、第２領域において、導波路メサの側面の損傷層をウェットエッチングにより除去することによって、第１アーム導波路メサの側面または第２アーム導波路メサの側面におけるリーク電流をさらに低減することができる。その結果、第１アーム導波路または第２アーム導波路における光の位相制御の精度のさらなる向上が可能となる。また、ウェットエッチングは加工精度が低いことが知られている。この半導体マッハツェンダ変調器の製造方法では、第１領域および第３領域においては、導波路メサの側面はウェットエッチングによりエッチングされないので、第１光結合器の幅および長さ並びに第２光結合器の幅および長さの精度の低下を防止できる。その結果、第１光結合器および第２光結合器において、所望の位相および透過損失の波長依存性が得られる。

本発明によれば、半導体マッハツェンダ変調器において、位相制御の精度を向上できる。

本実施形態に係る半導体マッハツェンダ変調器を概略的に示す平面図である。 （ａ）は図１の半導体マッハツェンダ変調器のＩＩａ−ＩＩａ線に沿っての断面斜視図、（ｂ）は図１の半導体マッハツェンダ変調器のＩＩｂ−ＩＩｂ線に沿っての断面斜視図である。 図１の半導体マッハツェンダ変調器の製造方法の一例を示す工程図である。 図３の製造方法における半導体マッハツェンダ変調器の製造工程を示す図である。 図３の製造方法における半導体マッハツェンダ変調器の製造工程を示す図である。 図３の製造方法における半導体マッハツェンダ変調器の製造工程を示す図である。 第１マスクを概略的に示す平面図である。 図３の製造方法における半導体マッハツェンダ変調器の製造工程を示す図である。 図３の製造方法における半導体マッハツェンダ変調器の製造工程を示す図である。 図３の製造方法における半導体マッハツェンダ変調器の製造工程を示す図である。 図３の製造方法の過程において形成されるレジストパターンを概略的に示す平面図である。 図３の製造方法における半導体マッハツェンダ変調器の製造工程を示す図である。 第２マスクを概略的に示す平面図である。 図３の製造方法における半導体マッハツェンダ変調器の製造工程を示す図である。 図３の製造方法における半導体マッハツェンダ変調器の製造工程を示す図である。 図３の製造方法における半導体マッハツェンダ変調器の製造工程を示す図である。 図３の製造方法における半導体マッハツェンダ変調器の製造工程を示す図である。 図３の製造方法における半導体マッハツェンダ変調器の製造工程を示す図である。 図３の製造方法における半導体マッハツェンダ変調器の製造工程を示す図である。

以下、添付図面を参照して本発明の実施形態を詳細に説明する。なお、図面の説明において同一又は相当要素には同一の符号を付し、重複する説明を省略する。

図１は、本実施形態に係る半導体マッハツェンダ変調器を概略的に示す平面図である。図１に示されるように、半導体マッハツェンダ変調器１は、第１領域１ａと、第２領域１ｂと、第３領域１ｃとを備えている。この第１領域１ａ、第２領域１ｂおよび第３領域１ｃは、半導体マッハツェンダ変調器１の一端面１ｄから他端面１ｅに向かう方向Ａに沿って、順に配置されている。第１領域１ａは、パッシブ導波路領域であって、第１Ｉ／Ｏ導波路メサ３１と、第２Ｉ／Ｏ導波路メサ３２と、第１光結合器３３と、第１アーム導波路メサ３４（第１導波路メサ）の光導波部３４ａと、第２アーム導波路メサ３５（第２導波路メサ）の光導波部３５ａと、を含んでいる。第２領域１ｂは、変調アーム領域であって、第１アーム導波路メサ３４の位相制御部３４ｂと、第２アーム導波路メサ３５の位相制御部３５ｂと、を含んでいる。第３領域１ｃは、パッシブ導波路領域であって、第１アーム導波路メサ３４の光導波部３４ｃと、第２アーム導波路メサ３５の光導波部３５ｃと、第２光結合器３６と、第３Ｉ／Ｏ導波路メサ３７と、第４Ｉ／Ｏ導波路メサ３８と、を含んでいる。なお、以下の説明において、符号Ｘａは符号Ｘが付された要素のうち第１領域１ａ上の部分を意味し、符号Ｘｂは符号Ｘが付された要素のうち第２領域１ｂ上の部分を意味し、符号Ｘｃは符号Ｘが付された要素のうち第３領域１ｃ上の部分を意味するものとする。

第１Ｉ／Ｏ導波路メサ３１および第２Ｉ／Ｏ導波路メサ３２は、第１Ｉ／Ｏ導波路および第２Ｉ／Ｏ導波路のためのハイメサ構造の導波路メサであって、方向Ａに沿って一端面１ｄから第１光結合器３３の一端面３３ｄまで延在している。すなわち、第１Ｉ／Ｏ導波路メサ３１の一端および第２Ｉ／Ｏ導波路メサ３２の一端は、一端面１ｄに接続され、第第１Ｉ／Ｏ導波路メサ３１の他端および第２Ｉ／Ｏ導波路メサ３２の他端は、第１光結合器３３の一端面３３ｄに接続されている。この第１Ｉ／Ｏ導波路メサ３１および第２Ｉ／Ｏ導波路メサ３２のメサ幅は、例えば１．５μｍ程度である。

第１光結合器３３は、ハイメサ構造の光結合器であって、その一端面３３ｄにおいて第１Ｉ／Ｏ導波路メサ３１および第２Ｉ／Ｏ導波路メサ３２に接続され、他端面３３ｅにおいて第１アーム導波路メサ３４および第２アーム導波路メサ３５に接続されている。第１光結合器３３は、例えばＭＭＩ（Multi-Mode Interference；多モード干渉）カプラである。この第１光結合器３３のメサ幅は、例えば１０μｍ程度である。また、第１光結合器３３の方向Ａに沿った長さは、例えば、５００μｍ程度である。この第１光結合器３３のメサ幅および第１光結合器３３の方向Ａに沿った長さは、±５０ｎｍ程度の精度が求められる。

第１アーム導波路メサ３４および第２アーム導波路メサ３５は、第１アーム導波路および第２アーム導波路のためのハイメサ構造の導波路メサであって、方向Ａに沿って第１光結合器３３の他端面３３ｅから第２光結合器３６の一端面３６ｄまで延在している。すなわち、第１アーム導波路メサ３４の一端および第２アーム導波路メサ３５の一端は、第１光結合器３３の他端面３３ｅに接続され、第１アーム導波路メサ３４の他端および第２アーム導波路メサ３５の他端は、第２光結合器３６の一端面３６ｄに接続されている。この第１アーム導波路メサ３４および第２アーム導波路メサ３５のメサ幅は、例えば１．５μｍ程度である。

第２光結合器３６は、ハイメサ構造の光結合器であって、その一端面３６ｄにおいて第１アーム導波路メサ３４および第２アーム導波路メサ３５に接続され、他端面３６ｅにおいて第３Ｉ／Ｏ導波路メサ３７および第４Ｉ／Ｏ導波路メサ３８に接続されている。第２光結合器３６は、例えばＭＭＩカプラである。この第２光結合器３６のメサ幅は、例えば１０μｍ程度である。また、第２光結合器３６の方向Ａに沿った長さは、例えば、５００μｍ程度である。この第２光結合器３６のメサ幅および第２光結合器３６の方向Ａに沿った長さは、±５０ｎｍ程度の精度が求められる。

第３Ｉ／Ｏ導波路メサ３７および第４Ｉ／Ｏ導波路メサ３８は、第３Ｉ／Ｏ導波路および第４Ｉ／Ｏ導波路のためのハイメサ構造の導波路メサであって、方向Ａに沿って第２光結合器３６の他端面３６ｅから他端面１ｅまで延在している。すなわち、第３Ｉ／Ｏ導波路メサ３７の一端および第４Ｉ／Ｏ導波路メサ３８の一端は、第２光結合器３６の他端面３６ｅに接続され、第３Ｉ／Ｏ導波路メサ３７の他端および第４Ｉ／Ｏ導波路メサ３８の他端は、他端面１ｅに接続されている。この第３Ｉ／Ｏ導波路メサ３７および第４Ｉ／Ｏ導波路メサ３８のメサ幅は、例えば１．５μｍ程度である。

第１領域１ａにおいて、第１Ｉ／Ｏ導波路メサ３１、第２Ｉ／Ｏ導波路メサ３２、第１光結合器３３、光導波部３４ａおよび光導波部３５ａを覆うように埋込層１８が設けられている。第２領域１ｂにおいて、位相制御部３４ｂおよび位相制御部３５ｂの両側面を埋め込むように埋込層１８が設けられている。そして、位相制御部３４ｂ上に第１上部電極Ｅ１１が設けられ、位相制御部３５ｂ上に第２上部電極Ｅ１２が設けられている。第３領域１ｃにおいて、光導波部３４ｃ、光導波部３５ｃ、第２光結合器３６、第３Ｉ／Ｏ導波路メサ３７および第４Ｉ／Ｏ導波路メサ３８を覆うように埋込層１８が設けられている。

図２の（ａ）は図１の半導体マッハツェンダ変調器１のＩＩａ−ＩＩａ線に沿っての断面状態を模式的に示す斜視図、（ｂ）は図１の半導体マッハツェンダ変調器１のＩＩｂ−ＩＩｂ線に沿っての断面状態を模式的に示す斜視図である。図２の（ａ）では、第１Ｉ／Ｏ導波路メサ３１を含む部分の断面を示しているが、第２Ｉ／Ｏ導波路メサ３２、第１光結合器３３、光導波部３４ａおよび光導波部３５ａのいずれかを含む部分の断面も同様の構造を有している。また、光導波部３４ｃ、光導波部３５ｃ、第２光結合器３６、第３Ｉ／Ｏ導波路メサ３７および第４Ｉ／Ｏ導波路メサ３８のいずれかを含む部分の断面も同様の構造を有している。また、図２の（ｂ）では、位相制御部３４ｂを含む部分の断面を示しているが、位相制御部３５ｂを含む部分の断面も同様の構造を有している。このため、以下の説明では、第１領域１ａにおけるハイメサ構造（すなわち、第１Ｉ／Ｏ導波路メサ３１、第２Ｉ／Ｏ導波路メサ３２、第１光結合器３３、光導波部３４ａおよび光導波部３５ａ）を導波路メサ３０ａとし、第２領域１ｂにおけるハイメサ構造（すなわち、位相制御部３４ｂおよび位相制御部３５ｂ）を導波路メサ３０ｂとして説明する。

図２に示されるように、半導体マッハツェンダ変調器１は、基板１１と、半導体積層２０と、半導体保護膜１６と、絶縁体保護膜１７と、埋込層１８と、上部電極Ｅ１と、下部電極Ｅ２と、を備えている。基板１１は、主面１１ｍと主面１１ｍに対して反対側の裏面１１ｎとを有し、例えばｎ型のＩｎＰにより構成される。半導体積層２０は、基板１１の主面１１ｍ上に設けられ、ハイメサ構造を有している。この半導体積層２０は、バッファ層１２と、コア層１３と、クラッド層１４と、コンタクト層１５とを含んでいる。このバッファ層１２、コア層１３、クラッド層１４およびコンタクト層１５は、基板１１の主面１１ｍの法線軸ＮＶに沿って、順に配列されている。なお、上述の方向Ａは、法線軸ＮＶに交差する一方向であって、例えば法線軸ＮＶに直交する一方向である。

バッファ層１２は、基板１１の主面１１ｍ上に設けられ、例えばｎ型のＩｎＰにより構成される。このバッファ層１２は、平坦部１２１とメサ部１２２とを含む。平坦部１２１は、基板１１上に設けられている。メサ部１２２ａは、第１領域１ａにおいて、第１Ｉ／Ｏ導波路メサ３１、第２Ｉ／Ｏ導波路メサ３２、第１光結合器３３、光導波部３４ａおよび光導波部３５ａに対応して平坦部１２１ａ上に設けられている。また、メサ部１２２ｂは、第２領域１ｂにおいて、位相制御部３４ｂおよび位相制御部３５ｂに対応して平坦部１２１ｂ上に設けられている。また、メサ部１２２ｃは、第３領域１ｃにおいて、光導波部３４ｃ、光導波部３５ｃ、第２光結合器３６、第３Ｉ／Ｏ導波路メサ３７および第４Ｉ／Ｏ導波路メサ３８に対応して平坦部１２１ｃ上に設けられている。このメサ部１２２の厚さは、例えば、３．３μｍ程度である。

コア層１３は、バッファ層１２のメサ部１２２上に設けられている。コア層１３は、ノンドープのＡｌＧａＩｎＡｓ井戸層およびＡｌＩｎＡｓバリア層からなる多層量子井戸構造を有している。このコア層１３の厚さは、例えば、５００ｎｍ程度である。クラッド層１４は、コア層１３上に設けられ、例えばｐ型のＩｎＰにより構成される。このクラッド層１４の厚さは、例えば、１．５μｍ程度である。コンタクト層１５は、クラッド層１４上に設けられ、例えばｐ^＋型のＧａＩｎＡｓにより構成される。このコンタクト層１５の厚さは、例えば、３００ｎｍ程度である。

そして、メサ部１２２、コア層１３、クラッド層１４およびコンタクト層１５が順に平坦部１２１上に積層されてハイメサ構造の導波路メサ３０を成している。すなわち、導波路メサ３０は、第１Ｉ／Ｏ導波路メサ３１、第２Ｉ／Ｏ導波路メサ３２、第１光結合器３３、第１アーム導波路メサ３４、第２アーム導波路メサ３５、第２光結合器３６、第３Ｉ／Ｏ導波路メサ３７および第４Ｉ／Ｏ導波路メサ３８を含んでいる。また、第１Ｉ／Ｏ導波路メサ３１、第２Ｉ／Ｏ導波路メサ３２、第１光結合器３３、光導波部３４ａおよび光導波部３５ａは、第１領域１ａの基板１１ａ上に設けられ、位相制御部３４ｂおよび位相制御部３５ｂは、第２領域１ｂの基板１１ｂ上に設けられ、光導波部３４ｃ、光導波部３５ｃ、第２光結合器３６、第３Ｉ／Ｏ導波路メサ３７および第４Ｉ／Ｏ導波路メサ３８は、第３領域１ｃの基板１１ｃ上に設けられている。

半導体保護膜１６は、第２領域１ｂにおいて、導波路メサ３０ｂの側面３０ｓに設けられ、例えばノンドープのＩｎＰにより構成される。この例では、半導体保護膜１６は、第２領域１ｂにおいて、平坦部１２１ｂ上にも設けられている。この半導体保護膜１６の厚さは、導波路メサ３０ｂの側面３０ｓにおいて、例えば２００ｎｍ以上であり、３００ｎｍ以下である。なお、半導体保護膜１６は、半絶縁性の半導体であればよく、ＦｅドープのＩｎＰなど他の半導体により構成されてもよい。

絶縁体保護膜１７は、半導体積層２０を覆うように設けられた保護膜であって、例えばシリコン酸化物（ＳｉＯ_２）により構成される。絶縁体保護膜１７は、第１領域１ａおよび第３領域１ｃにおいて、半導体積層２０と埋込層１８との間に設けられ、半導体積層２０および埋込層１８に接している。また、絶縁体保護膜１７は、第２領域１ｂにおいて、半導体保護膜１６と埋込層１８との間に設けられ、半導体保護膜１６および埋込層１８に接している。この絶縁体保護膜１７の厚さは、例えば３００ｎｍ程度である。また、絶縁体保護膜１７は、第１アーム導波路メサ３４の位相制御部３４ｂおよび第２アーム導波路メサ３５の位相制御部３５ｂ上に開口１７ｄを有する。

埋込層１８は、導波路メサ３０を覆うように絶縁体保護膜１７上に設けらた低誘電体膜である。この埋込層１８の誘電率は、半導体保護膜１６の誘電率よりも低い。埋込層１８は、例えばＢＣＢ樹脂により構成される。埋込層１８は、第１領域１ａにおいて、第１Ｉ／Ｏ導波路メサ３１、第２Ｉ／Ｏ導波路メサ３２、第１光結合器３３、光導波部３４ａおよび光導波部３５ａを覆うように設けられている。また、埋込層１８は、第２領域１ｂにおいて、位相制御部３４ｂおよび位相制御部３５ｂの両側面３０ｓ，３０ｓを覆うように設けられている。また、埋込層１８は、第３領域１ｃにおいて、光導波部３４ｃ、光導波部３５ｃ、第２光結合器３６、第３Ｉ／Ｏ導波路メサ３７および第４Ｉ／Ｏ導波路メサ３８を覆うように設けられている。また、埋込層１８は、第１アーム導波路メサ３４の位相制御部３４ｂ上に設けられた開口部１８ｄおよび第２アーム導波路メサ３５の位相制御部３５ｂ上に設けられた開口部１８ｄを有する。

上部電極Ｅ１は、第２領域１ｂにおいて導波路メサ３０ｂ上に設けられている。すなわち、上部電極Ｅ１は、第１アーム導波路メサ３４の位相制御部３４ｂに接触する第１上部電極Ｅ１１と、第２アーム導波路メサ３５の位相制御部３５ｂに接触する第２上部電極Ｅ１２と、を含む。この第１上部電極Ｅ１１は、開口部１８ｄ（第１開口部）を介して位相制御部３４ｂ（コンタクト層１５ｂ）に接触し、第２上部電極Ｅ１２は、開口部１８ｄ（第２開口部）を介して位相制御部３５ｂ（コンタクト層１５ｂ）に接触する。上部電極Ｅ１は、例えばＴｉ／Ｐｔ／Ａｕにより構成される。下部電極Ｅ２は、第２領域１ｂにおいて基板１１の裏面１１ｎ上に設けられている。下部電極Ｅ２は、例えばＡｕＧｅＮｉ／Ａｕにより構成される。

上述したような半導体マッハツェンダ変調器１によれば、第２領域１ｂにおいて、第１アーム導波路メサ３４の位相制御部３４ｂの側面３０ｓおよび第２アーム導波路メサ３５の位相制御部３５ｂの側面３０ｓに半導体保護膜１６が設けられる。また、第１アーム導波路メサ３４の位相制御部３４ｂ上に第１上部電極Ｅ１１が設けられ、第２アーム導波路メサ３５の位相制御部３５ｂ上に第２上部電極Ｅ１２が設けられる。また、下部電極Ｅ２は、第２領域１ｂの基板１１の裏面１１ｎに設けられる。このため、第１上部電極Ｅ１１と下部電極Ｅ２との間に電圧を印加した場合に、半導体保護膜１６によって位相制御部３４ｂの側面３０ｓにおけるリーク電流を低減することができる。また、第２上部電極Ｅ１２と下部電極Ｅ２との間に電圧を印加した場合に、半導体保護膜１６によって位相制御部３５ｂの側面３０ｓにおけるリーク電流を低減することができる。その結果、第１アーム導波路メサ３４の位相制御部３４ｂおよび第２アーム導波路メサ３５の位相制御部３５ｂにおける光の位相制御の精度の向上が可能となり、電圧印加時の長期信頼性が安定化する。

また、半導体マッハツェンダ変調器では、極めて高速な変調を行う必要があるため、ハイメサ構造における寄生容量を低減する必要がある。これに対し、半導体マッハツェンダ変調器１では、第２領域１ｂにおいて、第１アーム導波路メサ３４の位相制御部３４ｂおよび第２アーム導波路メサ３５の位相制御部３５ｂの側面３０ｓを覆うように埋込層１８ｂが半導体保護膜１６上に設けられる。このＢＣＢ樹脂などによって構成される埋込層１８ｂの誘電率は、半絶縁性半導体の誘電率と比較して小さいので、第１アーム導波路メサ３４の位相制御部３４ｂおよび第２アーム導波路メサ３５の位相制御部３５ｂを半絶縁性半導体で埋め込む場合と比較して、位相制御部３４ｂおよび位相制御部３５ｂに並列して生じる寄生容量を低減することができる。その結果、半導体マッハツェンダ変調器１では、高速変調が可能となる。このように、半導体マッハツェンダ変調器１では、位相制御部３４ｂおよび位相制御部３５ｂにおいて、リーク電流を低減できるとともに、位相制御部３４ｂおよび位相制御部３５ｂに並列して生じる寄生容量を低減できる。

さらに、半導体マッハツェンダ変調器１では、第１領域１ａにおいて、半導体積層２０ａと埋込層１８ａとの間に絶縁体保護膜１７ａが設けられ、第２領域１ｂにおいて、半導体保護膜１６と埋込層１８ｂとの間に絶縁体保護膜１７ｂが設けられ、第３領域１ｃにおいて、半導体積層２０ｃと埋込層１８ｃとの間に絶縁体保護膜１７ｃが設けられる。このため、第１領域１ａおよび第３領域１ｃにおいては、半導体積層２０と埋込層１８との密着性が向上し、第２領域１ｂにおいては、半導体保護膜１６と埋込層１８との密着性が向上する。このため、ＢＣＢ樹脂などによって構成される埋込層１８の半導体積層２０または半導体保護膜１６に対する剥がれに伴う導波路メサ３０の露出に起因した信頼性の劣化、並びに、位相制御部３４ｂおよび位相制御部３５ｂで段差が生じることによる電極金属段切れを抑制できる。

さらに、半導体マッハツェンダ変調器１では、半導体保護膜１６の厚さは、２００ｎｍ以上３００ｎｍ以下である。このため、第１アーム導波路メサ３４の位相制御部３４ｂの側面３０ｓまたは第２アーム導波路メサ３５の位相制御部３５ｂの側面３０ｓにおけるリーク電流を低減することができるとともに、位相制御部３４ｂおよび位相制御部３５ｂに並列して生じる寄生容量を抑えることができる。

また、半導体マッハツェンダ変調器１では、第１領域１ａおよび第３領域１ｃにおいては、導波路メサ３０ａの側面３０ｓおよび導波路メサ３０ｃの側面３０ｓに半導体保護膜１６が設けられていない。このため、導波路メサ３０ａの側面３０ｓおよび導波路メサ３０ｃの側面３０ｓには、絶縁体保護膜１７が接しており、その絶縁体保護膜１７上に埋込層１８が設けられている。これにより、第１領域１ａおよび第３領域１ｃにおいて、導波路メサの光閉じ込めが強まり、第１光結合器３３および第２光結合器３６において、所望の位相および透過損失の波長依存性が得られる。

なお、本発明に係る半導体マッハツェンダ変調器１は上記実施形態に記載したものに限定されない。例えば、上記実施形態では、第１光結合器３３および第２光結合器３６は、ＭＭＩカプラとしているが、方向性結合器であってもよい。

次に、図３を参照して、半導体マッハツェンダ変調器１の製造方法の一例について説明する。図３は、半導体マッハツェンダ変調器１の製造方法を示す工程図である。図３に示されるように、半導体マッハツェンダ変調器１の製造方法は、エピタキシャル成長工程Ｓ０１と、第１マスク形成工程Ｓ０２と、導波路メサ形成工程Ｓ０３と、第２マスク形成工程Ｓ０４と、損傷層除去工程Ｓ０５と、半導体保護膜形成工程Ｓ０６と、絶縁体保護膜形成工程Ｓ０７と、埋め込み工程Ｓ０８と、電極形成工程Ｓ０９と、によって構成されている。

エピタキシャル成長工程Ｓ０１では、基板１１の主面１１ｍ上に半導体積層２０を成長する。図４を用いて、エピタキシャル成長工程Ｓ０１について具体的に説明する。図４の（ａ）はエピタキシャル成長工程Ｓ０１における図１のＩＩａ−ＩＩａ線に沿っての断面状態を模式的に示した斜視図、（ｂ）はエピタキシャル成長工程Ｓ０１における図１のＩＩｂ−ＩＩｂ線に沿っての断面状態を模式的に示す斜視図である。図４に示されるように、ＯＭＶＰＥ（Organometallic Vapor Phase Epitaxy）等の結晶成長装置を用いて、基板１１の主面１１ｍの法線軸ＮＶに沿って、バッファ層１２、コア層１３、クラッド層１４およびコンタクト層１５をその順で基板１１の主面１１ｍ上にエピタキシャル成長する。

第１マスク形成工程Ｓ０２では、導波路メサ３０のための第１マスクＭ１を半導体積層２０上に形成する。図５〜図７を用いて、第１マスク形成工程Ｓ０２について具体的に説明する。図５および図６の（ａ）は第１マスク形成工程Ｓ０２における図１のＩＩａ−ＩＩａ線に沿っての断面状態を模式的に示す斜視図、図５および図６の（ｂ）は第１マスク形成工程Ｓ０２における図１のＩＩｂ−ＩＩｂ線に沿っての断面状態を模式的に示す斜視図である。図７は、第１マスク形成工程Ｓ０２において形成された第１マスクＭ１を模式的に示す平面図である。

まず、図５に示されるように、ＣＶＤ（Chemical Vapor Deposition）法によって、第１絶縁膜２１を半導体積層２０（コンタクト層１５）上に成膜する。この第１絶縁膜２１は、例えばＳｉＮ（シリコン窒化物）からなり、その厚さは、例えば３００ｎｍ程度である。そして、フォトリソグラフィにより、導波路メサ３０に対応する第１絶縁膜２１上の領域を覆うようにして、マッハツェンダ型のストライプパターンであるレジストパターン２２を第１絶縁膜２１上に形成する。そして、レジストパターン２２をエッチングマスクとして、例えばＣＦ_４反応性イオンエッチング（Reactive Ion Etching；ＲＩＥ）により第１絶縁膜２１をエッチングし、第１絶縁膜マスク（不図示）を形成する。そして、図６に示されるように、レジストパターン２２を除去し、第１絶縁膜マスクを含む第１マスクＭ１を形成する。図７に示されるように、第１マスクＭ１は、半導体積層２０上において、導波路メサ３０が形成される部分を覆うように形成される。

導波路メサ形成工程Ｓ０３では、第１マスクＭ１をエッチングマスクとして用いて半導体積層２０をエッチングし、導波路メサ３０を形成する。図８を用いて、導波路メサ形成工程Ｓ０３について具体的に説明する。図８の（ａ）は導波路メサ形成工程Ｓ０３における図１のＩＩａ−ＩＩａ線に沿っての断面状態を模式的に示す斜視図、（ｂ）は導波路メサ形成工程Ｓ０３における図１のＩＩｂ−ＩＩｂ線に沿っての断面状態を模式的に示す斜視図である。図８に示されるように、例えばＣｌ_２系ＲＩＥによりコンタクト層１５、クラッド層１４、コア層１３およびバッファ層１２を順にエッチングして、半導体積層２０に導波路メサ３０を形成する。

このように、導波路メサ形成工程Ｓ０３において、半導体積層２０を加工して導波路メサ３０が形成される。導波路メサ３０は、第１領域１ａ上の第１Ｉ／Ｏ導波路メサ３１、第２Ｉ／Ｏ導波路メサ３２、第１光結合器３３、光導波部３４ａおよび光導波部３５ａと、第２領域１ｂ上の位相制御部３４ｂおよび位相制御部３５ｂと、第３領域１ｃ上の光導波部３４ｃ、光導波部３５ｃ、第２光結合器３６、第３Ｉ／Ｏ導波路メサ３７および第４Ｉ／Ｏ導波路メサ３８とを含む。

第２マスク形成工程Ｓ０４では、第１領域１ａおよび第３領域１ｃにおける導波路メサ３０を保護するための第２マスクＭ２を、導波路メサ形成工程Ｓ０３において加工された半導体積層２０上に形成する。図９〜図１３を用いて、第２マスク形成工程Ｓ０４について具体的に説明する。図９、図１０および図１２の（ａ）は第２マスク形成工程Ｓ０４における図１のＩＩａ−ＩＩａ線に沿っての断面状態を模式的に示す斜視図、図９、図１０および図１２の（ｂ）は第２マスク形成工程Ｓ０４における図１のＩＩｂ−ＩＩｂ線に沿っての断面状態を模式的に示す斜視図である。図１１は、第２マスク形成工程Ｓ０４の過程において形成されるレジストパターンを示す平面図である。図１３は、第２マスク形成工程Ｓ０４において形成された第２マスクＭ２を示す平面図である。

まず、図９に示されるように、第１マスクＭ１を除去することなく残した状態で、導波路メサ形成工程Ｓ０３において加工された半導体積層２０上に第２絶縁膜４１をＣＶＤ法によって形成する。この第２絶縁膜４１は、例えばＳｉＮ（シリコン窒化物）からなり、その厚さは、例えば２００ｎｍ程度である。そして、図１０および図１１に示されるように、第２絶縁膜４１が形成された半導体積層２０上にフォトリソグラフィによりレジストパターン４２を形成する。このレジストパターン４２は、第１領域１ａおよび第３領域１ｃ上に設けられ、第２領域１ｂには設けられない。第１領域１ａおよび第３領域１ｃ上において、レジストパターン４２は、導波路メサ３０ａおよび導波路メサ３０ｃを埋め込むように設けられる。

次に、図１２に示されるように、レジストパターン４２をマスクとしてＢＨＦ処理によって第２絶縁膜４１を除去し、第２絶縁膜マスク（不図示）を形成する。このとき、第２領域１ｂ上にはレジストパターン４２が設けられていないので、第２領域１ｂ上の第２絶縁膜４１ｂは除去される。そして、導波路メサ３０ｂの側面３０ｓおよびバッファ層１２の平坦部１２１ｂ上の第２絶縁膜４１ｂが除去された時点でＢＨＦ処理を停止する。その結果、導波路メサ３０ｂ上（コンタクト層１５ｂ上）に第１マスクＭ１ｂが残留する。その後、有機溶媒を用いてレジストパターン４２を除去し、第２絶縁膜マスクを含む第２マスクＭ２を形成する。

図１３に示されるように、第１領域１ａにおいて、第２マスクＭ２ａは、第１Ｉ／Ｏ導波路メサ３１、第２Ｉ／Ｏ導波路メサ３２、第１光結合器３３、光導波部３４ａおよび光導波部３５ａを覆うように設けられる。また、第３領域１ｃにおいて、第２マスクＭ２ｃは、光導波部３４ｃ、光導波部３５ｃ、第２光結合器３６、第３Ｉ／Ｏ導波路メサ３７および第４Ｉ／Ｏ導波路メサ３８を覆うように設けられる。また、第２領域１ｂにおいては、位相制御部３４ｂの頂面３０ｔおよび位相制御部３５ｂの頂面３０ｔを覆うように第１マスクＭ１ｂが設けられており、位相制御部３４ｂの側面３０ｓおよび位相制御部３５ｂの側面３０ｓにはマスクは設けられていない。

損傷層除去工程Ｓ０５では、第１マスクＭ１および第２マスクＭ２をエッチングマスクとして用いて半導体積層２０をエッチングし、第２領域１ｂ上の半導体積層２０の損傷層（不図示）を除去する。ここで、損傷層とは、ドライエッチングによりハイメサ加工した際に、ハイメサ構造の側面に生じるダメージ層であって、導波路メサ３０の側面３０ｓに形成される。この損傷層では、リーク電流が流れるなど、半導体マッハツェンダ変調器１の位相制御に影響を及ぼすおそれがある。そこで、第１マスクＭ１および第２マスクＭ２をエッチングマスクとして用いて、例えばＨＣｌ系のウェットエッチングにより導波路メサ３０ｂの側面３０ｓに形成された損傷層を除去する。このとき、導波路メサ３０ａおよび導波路メサ３０ｃは、第２マスクＭ２により覆われているので、導波路メサ３０ａおよび導波路メサ３０ｃの側面３０ｓに形成された損傷層は除去されない。このため、導波路メサ３０ａおよび導波路メサ３０ｃでは、損傷層の除去（ウェットエッチング）によるメサ幅分布は生じず、導波路メサ形成工程Ｓ０３において形成された導波路メサ３０ａおよび導波路メサ３０ｃのメサ幅（導波路幅）の分布が維持される。

半導体保護膜形成工程Ｓ０６では、損傷層除去工程Ｓ０５において加工された第２領域１ｂ上の導波路メサ３０ｂの側面３０ｓに、導波路メサ３０ｂの側面３０ｓにおけるリーク電流を低減するための半導体保護膜１６を成長する。図１４を用いて、半導体保護膜形成工程Ｓ０６について具体的に説明する。図１４の（ａ）は半導体保護膜形成工程Ｓ０６における図１のＩＩａ−ＩＩａ線に沿っての断面状態を模式的に示す斜視図、図１４の（ｂ）は半導体保護膜形成工程Ｓ０６における図１のＩＩｂ−ＩＩｂ線に沿っての断面状態を模式的に示す斜視図である。

図１４に示されるように、ＯＭＶＰＥ等の結晶成長装置を用いて、損傷層除去工程Ｓ０５において加工された半導体積層２０上に半導体保護膜１６を再成長する。このとき、半導体保護膜１６の厚さを３００ｎｍ以下とすることにより、第２マスクＭ２に覆われている領域には、半導体保護膜１６が再成長されない。すなわち、半導体保護膜１６は、第１領域１ａおよび第３領域１ｃにおいて、導波路メサ３０ａおよび導波路メサ３０ｃの頂面３０ｔおよび側面３０ｓと、平坦部１２１ａおよび平坦部１２１ｃの主面のうち第２マスクＭ２が形成された部分とには形成されない。また、半導体保護膜１６は、第２領域１ｂにおいて、平坦部１２１ｂの主面上と、導波路メサ３０ｂの側面３０ｓ上とに形成され、導波路メサ３０ｂの頂面３０ｔには形成されない。また、半導体保護膜１６の再成長速度は、導波路メサ３０ｂの側面３０ｓにおいて半導体保護膜１６が均一に形成される程度の速度で、かつ、コア層１３に不純物が付着しない程度の速度である。この再成長速度は、例えば２５０ｎｍ／ｈ〜５００ｎｍ／ｈ程度である。

絶縁体保護膜形成工程Ｓ０７では、導波路メサ３０を保護するための絶縁体保護膜１７を、半導体保護膜形成工程Ｓ０６において加工された半導体積層２０上に形成する。図１５を用いて、絶縁体保護膜形成工程Ｓ０７について具体的に説明する。図１５の（ａ）は絶縁体保護膜形成工程Ｓ０７における図１のＩＩａ−ＩＩａ線に沿っての断面状態を模式的に示す斜視図、図１５の（ｂ）は絶縁体保護膜形成工程Ｓ０７における図１のＩＩｂ−ＩＩｂ線に沿っての断面状態を模式的に示す斜視図である。

まず、第２マスクＭ２および第１マスクＭ１を例えばフッ酸を用いて除去する。次に、図１５に示されるように、導波路メサ３０ａおよび導波路メサ３０ｃの頂面３０ｔおよび側面３０ｓと、平坦部１２１ａおよび平坦部１２１ｃの主面と、導波路メサ３０ｂの頂面３０ｔと、半導体保護膜１６と、を覆うように半導体積層２０上にＣＶＤ法によって絶縁体保護膜１７を成膜する。この絶縁体保護膜１７は、絶縁膜であって、例えばＳｉＯ_２（シリコン酸化物）からなり、その厚さは例えば３００ｎｍ程度である。

埋め込み工程Ｓ０８では、絶縁体保護膜形成工程Ｓ０７において加工された半導体積層２０上に埋込層１８を形成し、素子を平坦化する。図１６を用いて、埋め込み工程Ｓ０８について具体的に説明する。図１６の（ａ）は埋め込み工程Ｓ０８における図１のＩＩａ−ＩＩａ線に沿っての断面状態を模式的に示した斜視図、（ｂ）は埋め込み工程Ｓ０８における図１のＩＩｂ−ＩＩｂ線に沿っての断面状態を模式的に示す斜視図である。図１６に示されるように、導波路メサ３０を覆うように、埋込層１８を絶縁体保護膜１７上に塗布形成する。この埋込層１８は、低誘電率膜であって、例えばＢＣＢ樹脂により構成される。

電極形成工程Ｓ０９では、埋め込み工程Ｓ０８において加工された半導体積層２０上に、位相制御用の上部電極Ｅ１および下部電極Ｅ２を形成する。図１７〜図１９を用いて、電極形成工程Ｓ０９について具体的に説明する。図１７〜図１９の（ａ）は電極形成工程Ｓ０９における図１のＩＩａ−ＩＩａ線に沿っての断面状態を模式的に示す斜視図、図１７〜図１９の（ｂ）は電極形成工程Ｓ０９における図１のＩＩｂ−ＩＩｂ線に沿っての断面状態を模式的に示す斜視図である。

まず、図１７に示されるように、フォトリソグラフィにより、埋込層１８上にレジストパターン４３を形成する。このレジストパターン４３は、上部電極Ｅ１のための開口４３ｄを有する。開口４３ｄは、導波路メサ３０ｂ（位相制御部３４ｂおよび位相制御部３５ｂ）上に設けられる。そして、レジストパターン４３をエッチングマスクとして、ＣＦ_４／Ｏ_２混合ガスを用いたＲＩＥを行って、埋込層１８をエッチングする。導波路メサ３０ｂの頂面３０ｔ上の絶縁体保護膜１７ｂが露出するまでエッチングして、埋込層１８に開口部１８ｄを形成する。

その後、図１８に示されるように、レジストパターン４３を有機溶媒により除去する。そして、ＣＦ_４−ＲＩＥにより導波路メサ３０ｂの頂面３０ｔ上の絶縁体保護膜１７ｂを、コンタクト層１５ｂが露出するまでエッチングし、開口１７ｄを形成する。次に、フォトリソグラフィにより、導波路メサ３０ｂ上に開口を有する上部電極用レジストパターン（不図示）を埋込層１８上に形成する。そして、図１９に示されるように、埋込層１８上にオーミック金属を蒸着して上部電極Ｅ１を第２領域１ｂの埋込層１８上に形成する。上部電極Ｅ１は、開口１７ｄを介してコンタクト層１５ｂに電気的に接続される。次に、第２領域１ｂの基板１１の裏面１１ｎにオーミック金属を蒸着して、下部電極Ｅ２を第２領域１ｂの基板１１の裏面１１ｎに形成する。以上のようにして、半導体マッハツェンダ変調器１が作製される。

上述したような半導体マッハツェンダ変調器１の製造方法によれば、第２領域１ｂにおいて、第１アーム導波路メサ３４の位相制御部３４ｂの側面３０ｓおよび第２アーム導波路メサ３５の位相制御部３５ｂの側面３０ｓに半導体保護膜１６が形成される。また、位相制御部３４ｂ上に第１上部電極Ｅ１１が形成され、位相制御部３５ｂ上に第２上部電極Ｅ１２が形成され、第２領域１ｂの基板１１の裏面１１ｎに下部電極Ｅ２が形成される。このため、第１上部電極Ｅ１１と下部電極Ｅ２との間に電圧を印加した場合に、位相制御部３４ｂの側面３０ｓに形成された半導体保護膜１６によって、位相制御部３４ｂの側面３０ｓにおけるリーク電流を低減することができる。また、第２上部電極Ｅ１２と下部電極Ｅ２との間に電圧を印加した場合に、位相制御部３５ｂの側面３０ｓに形成された半導体保護膜１６によって、位相制御部３５ｂの側面３０ｓにおけるリーク電流を低減することができる。また、導波路メサ３０を覆うように埋込層１８が形成される。このＢＣＢ樹脂などの埋込層１８の誘電率は、半導体保護膜１６の誘電率と比較して小さいので、導波路メサ３０を半導体保護膜１６で埋め込む場合と比較して、導波路メサ３０に並列して生じる寄生容量を低減することができる。その結果、位相制御部３４ｂおよび位相制御部３５ｂにおける光の位相制御の精度の向上および電圧印加時の長期信頼性の安定化が可能となるとともに、高速変調が可能となる。

また、半導体マッハツェンダ変調器１の製造方法では、ドライエッチングにより導波路メサ３０を形成しているので、導波路メサ３０の側面３０ｓに損傷層が生じる。この損傷層によって、導波路メサ３０の側面３０ｓにおけるリーク電流が増大する。このため、第２領域１ｂにおいて、位相制御部３４ｂの側面３０ｓおよび位相制御部３５ｂの側面３０ｓの損傷層を除去することによって、位相制御部３４ｂの側面３０ｓおよび位相制御部３５ｂの側面３０ｓにおけるリーク電流をさらに低減することができる。その結果、位相制御部３４ｂおよび位相制御部３５ｂにおける光の位相制御の精度のさらなる向上が可能となる。一方、第１光結合器３３および第２光結合器３６については、その幅および長さが設計値からずれると所望の位相および透過損失の波長依存性が得られなくなる。このため、光の結合効率を向上するために、第１光結合器３３の幅および長さ並びに第２光結合器３６の幅および長さの精度の向上が求められる。上述の半導体マッハツェンダ変調器１の製造方法では、第１領域１ａおよび第３領域１ｃにおいて、導波路メサ３０ａの側面３０ｓおよび導波路メサ３０ｃの側面３０ｓは加工精度の低いウェットエッチングによりエッチングされないので、第１光結合器３３の幅および長さ並びに第２光結合器３６の幅および長さの精度の低下を防止できる。その結果、第１光結合器３３および第２光結合器３６において所望の光導波特性が得られる。

なお、本発明に係る半導体マッハツェンダ変調器１の製造方法は上記実施形態に記載したものに限定されない。例えば、上記実施形態では、第２マスク形成工程Ｓ０４において、第２マスクＭ２ａを第１Ｉ／Ｏ導波路メサ３１、第２Ｉ／Ｏ導波路メサ３２、第１光結合器３３、光導波部３４ａおよび光導波部３５ａを覆うように設け、第２マスクＭ２ｃを光導波部３４ｃ、光導波部３５ｃ、第２光結合器３６、第３Ｉ／Ｏ導波路メサ３７および第４Ｉ／Ｏ導波路メサ３８を覆うように設けているが、これに限られない。第２マスクＭ２ａは、少なくとも第１光結合器３３を覆うように設けられればよく、第２マスクＭ２ｃは、少なくとも第２光結合器３６を覆うように設けられればよい。また、第２マスクＭ２ａは、第１領域１ａ全体を覆うように設けられてもよく、第２マスクＭ２ｃは、第３領域１ｃ全体を覆うように設けられてもよい。

以上説明したように、本実施形態によれば、半導体マッハツェンダ変調器における位相制御の精度の向上および電圧印加時の長期信頼性の安定化が可能となる。

１…半導体マッハツェンダ変調器、１ａ…第１領域、１ｂ…第２領域、１ｃ…第３領域、１１…基板、１１ｍ…主面、１１ｎ…裏面、１６…半導体保護膜、１７…絶縁体保護膜、１８…埋込層、１８ｄ…開口部、２０…半導体積層、３０…導波路メサ、３０ｓ…側面、３３…第１光結合器、３４…第１アーム導波路メサ、３５…第２アーム導波路メサ、３６…第２光結合器、Ｅ１…上部電極、Ｅ１１…第１上部電極、Ｅ１２…第２上部電極、Ｅ２…下部電極、Ｍ１…第１マスク、Ｍ２…第２マスク、ＮＶ…法線軸、Ｓ０１…エピタキシャル成長工程、Ｓ０２…第１マスク形成工程、Ｓ０３…導波路メサ形成工程、Ｓ０４…第２マスク形成工程、Ｓ０５…損傷層除去工程、Ｓ０６…半導体保護膜形成工程、Ｓ０８…埋め込み工程、Ｓ０９…電極形成工程。

Claims (8)

1. 第１領域、第２領域および第３領域を有する半導体マッハツェンダ変調器であって、
   主面および前記主面に対して反対側の裏面を有する基板と、
   前記主面に設けられ、導波路メサを含む半導体積層と、
   前記第２領域において、前記導波路メサの側面に設けられた半導体保護膜と、
   前記第２領域において、前記導波路メサ上に設けられた上部電極と、
   前記第２領域において、前記裏面に設けられた下部電極と、
   を備え、
   前記第１領域、前記第２領域および前記第３領域は、前記主面の法線軸に交差する一方向に沿って順に配置され、
   前記導波路メサは、
   第１アーム導波路メサと、
   第２アーム導波路メサと、
   前記第１アーム導波路メサと前記第２アーム導波路メサとに接続された第１光結合器と、
   前記第１アーム導波路メサと前記第２アーム導波路メサとに接続された第２光結合器と、
   を含み、
   前記第１アーム導波路メサおよび前記第２アーム導波路メサは、前記第２領域に設けられ、
   前記第１光結合器は、前記第１領域に設けられ、
   前記第２光結合器は、前記第３領域に設けられ、
   前記半導体保護膜は、前記第２領域において、前記第１アーム導波路メサの側面および前記第２アーム導波路メサの側面に設けられ、
   前記上部電極は、前記第１アーム導波路メサ上に設けられた第１上部電極と、前記第２アーム導波路メサ上に設けられた第２上部電極と、を含むことを特徴とする半導体マッハツェンダ変調器。
2. 前記半導体保護膜よりも誘電率の低い埋込層をさらに備え、
   前記埋込層は、前記第１領域において、前記第１光結合器を覆うように前記半導体積層上に設けられ、
   前記埋込層は、前記第２領域において、前記第１アーム導波路メサおよび前記第２アーム導波路メサの側面を覆うように前記半導体保護膜上に設けられ、
   前記埋込層は、前記第３領域において、前記第２光結合器を覆うように前記半導体積層上に設けられることを特徴とする請求項１に記載の半導体マッハツェンダ変調器。
3. 前記埋込層は、ＢＣＢ樹脂から構成されることを特徴とする請求項２に記載の半導体マッハツェンダ変調器。
4. 絶縁体保護膜をさらに備え、
   前記絶縁体保護膜は、前記第１領域および前記第３領域において、前記半導体積層と前記埋込層との間に設けられ、
   前記絶縁体保護膜は、前記第２領域において、前記半導体保護膜と前記埋込層との間に設けられることを特徴とする請求項２または請求項３に記載の半導体マッハツェンダ変調器。
5. 前記第１光結合器および前記第２光結合器は、多モード干渉カプラであることを特徴とする請求項１〜請求項４のいずれか一項に記載の半導体マッハツェンダ変調器。
6. 前記半導体保護膜の厚さは、２００ｎｍ以上３００ｎｍ以下であることを特徴とする請求項１〜請求項５のいずれか一項に記載の半導体マッハツェンダ変調器。
7. 第１領域、第２領域および第３領域を有する半導体マッハツェンダ変調器のための半導体積層を基板の主面にエピタキシャル成長する工程と、
   導波路メサのための第１マスクを前記半導体積層上に形成する工程と、
   前記第１マスクを用いてドライエッチングにより前記半導体積層をエッチングして、前記導波路メサを形成する工程と、
   前記導波路メサを形成した後に、前記第１マスクを残して、前記第１領域および前記第３領域において、前記導波路メサを覆う第２マスクを前記半導体積層上に形成する工程と、
   前記第１マスクおよび前記第２マスクを用いて、前記第２領域の前記導波路メサの側面に半導体保護膜を成長する工程と、
   前記第１マスクおよび前記第２マスクを除去した後に、前記導波路メサを前記半導体保護膜よりも誘電率の低い埋込層によって埋め込む工程と、
   前記導波路メサを前記埋込層によって埋め込んだ後、前記第２領域において前記導波路メサ上に上部電極を形成し、前記第２領域において前記基板の裏面に下部電極を形成する工程と、
   を備え、
   前記第１領域、前記第２領域および前記第３領域は、前記主面の法線軸に交差する一方向に沿って順に配置され、
   前記導波路メサは、
   第１アーム導波路メサと、
   第２アーム導波路メサと、
   前記第１アーム導波路メサと前記第２アーム導波路メサとに接続された第１光結合器と、
   前記第１アーム導波路メサと前記第２アーム導波路メサとに接続された第２光結合器と、
   を含み、
   前記第１アーム導波路メサおよび前記第２アーム導波路メサは、前記第２領域に設けられ、
   前記第１光結合器は、前記第１領域に設けられ、
   前記第２光結合器は、前記第３領域に設けられ、
   前記上部電極は、前記第１アーム導波路メサ上に設けられた第１上部電極と、前記第２アーム導波路メサ上に設けられた第２上部電極と、を含むことを特徴とする半導体マッハツェンダ変調器の製造方法。
8. 前記第１マスクおよび前記第２マスクを用いて、ウェットエッチングにより前記第２領域において前記導波路メサの側面の損傷層を除去する工程をさらに備え、
   前記半導体保護膜を形成する工程では、前記損傷層を除去した後に、前記第１マスクおよび前記第２マスクを用いて、前記第２領域の前記導波路メサの側面に前記半導体保護膜を成長することを特徴とする請求項７に記載の半導体マッハツェンダ変調器の製造方法。

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