KR100890073B1 - 수직으로 적층된 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

각각의 지지 칩(401)과 다음의 연속한 수직으로 적층된 칩(402) 사이에 고정된 공간을 제공하는 하나 이상의 금속 스탠드오프(41)를 갖고 기판 상에 상호접속된 반도체 칩(401, 402)의 수직적 조립체를 포함하는 반도체 장치(40)가 설명된다. 이 장치는 본드 패드 캡을 형성하도록 처리함과 동시에 각각의 지지 칩의 패시베이션 층 위에 알루미늄 섬을 패터닝함으로써 조립된다. 조립 프로세스는 추가 비용을 요구하지 않으며, 웨이퍼 형태로 처리하여 복수의 칩에 스탠드오프를 제공함으로써, 추가 조립 비용을 회피하는 이점을 갖는다. 또한, 스탠드오프는 장치에 대한 향상된 열 방산 및 각각의 칩을 기판에 와이어 본딩하기 위한 일정하고 안정적인 본딩 표면을 제공한다.
지지 칩, 와이어 본딩, 스탠드오프, 본드 패드 캡, 패시베이션 층

Description

수직으로 적층된 반도체 장치 및 그 제조 방법{VERTICALLY STACKED SEMICONDUCTOR DEVICE}
본 발명은 반도체 회로 장치, 특히 수직으로 적층된 반도체 칩 장치 및 그 제조 방법에 관한 것이다.
시스템 레벨 요구조건을 지원하기 위한 보다 고레벨의 회로 집적에 대한 진행중인 연구에서, 여러 방법이 개발되었다. 특히, 칩 최소 배선폭(feature size)이 상당히 축소되고, 웨이퍼 처리 기술이 동일 칩 상에 상이한 유형의 회로들을 허용하도록 바뀌고, 패킷 사이즈 및 풋 프린트(foot print)가 최소화됐다. 각각의 접근법은 장치 제조업자와 최종 사용자 모두에 기인하는, 최신식 기술 및 비용 제약에 의해 제한된다.
시스템을 보다 콤팩트하고 보다 고성능이게 하는, 기능의 집적 및 장치 사이즈의 축소를 위한 접근법은 단일 패키지에 복수의 칩을 조립하는 것이다. 동일한 또는 상이한 장치 기술의 복수의 칩은 다음 레벨의 상호접속에의 콘택(contact)을 제공하는 상호접속 기판 상에 및/또는 단일 패키지 내에 포함된다.
동일한 패키지에 복수의 칩을 집적하는 것은 수평 면 및 수직 면 모두에서 개발되어 왔다. 역사적으로, 메모리 회로의 수직적 집적은 도 1에 도시된 것과 같은, 단일 장치와 동일한 풋 프린트 내에 증가된 메모리 용량을 갖는 적층된 장치(10)를 제공해 왔다. 비교적 적은 핀 카운트(pin count)를 갖는 수많은 유사 칩(11)들은 개별 인터포저(interposer, 13)에 접속된다. 조립체들은 서로의 위에 적층되며, 서로에 상호접속되고, 그리고 외부 콘택(12)에 상호접속된다.
보다 최근에는, 도 2에 도시된 것처럼, 상이한 유형의 복수의 실리콘 칩(21)을 수직적 적층체로 조립하여, 각각의 활성 장치(21) 사이의 스탠드오프를 격리시키고, 기판(23)에 대해 상호접속이 형성되는 것을 허용해 왔다. 칩(21)은 도전성 트레이스에 의해 기판(23) 상에 상호접속된다. 전형적으로 각각의 칩(21)은 절연 재료(24)에 의해 수직으로 연속한 칩으로부터 격리된다. 적층된 칩 조립체는 RAM, E2prom, 플래시 메모리 또는 버퍼 저장소 등의 메모리 장치에 집적 회로를 연결하는데 특히 중요하며, 여기서 칩들 간의 빠른 상호작용이 핵심이다. 메모리 회로의 웨이퍼 제조는 다른 IC 웨이퍼 제조 기술과 쉽게 양립하지 않으며, 집적하기 어렵고 비용도 많이 든다. 따라서, 기능 칩과의 빠른 상호작용을 제공하는 적층된 칩 조립체는 비용면에서 효율적이다.
수직으로 적층된 칩들을 격리하기 위한 스탠드오프로 사용되어 온 재료는 중합 막(polymeric film), 래미네이트 재료(laminate material), 접착제, 베어 실리콘 칩(bare silicon chip) 및/또는 이러한 재료들의 혼합을 포함한다.
중합 막을 웨이퍼에 도포하고 포토 패터닝하여, 본딩 패드를 노광시킴으로써, 장치의 최종 조립 동안 개별 칩으로서 보다는 복수의 칩을 갖는 웨이퍼로서 처리하는 이점을 제공한다. 그러나, 각각의 추가적 처리 단계는 웨이퍼 비용을 상당히 증가시키고, 값비싼 수율 손실에 기여하는 결점을 발생시킬 가능성을 증가시킨다. 스탠드오프로 사용되는 다른 유형의 재료들은 조립 동안 개별 패키지에 삽입될 것이 매우 빈번하게 요구된다.
와이어 본딩은 각각의 반도체 칩을 기판 또는 패키지에 접속시키는데 널리 사용되는 방법이다. 본드 패드는 전형적으로 금(gold)인 본딩 와이어들이 접속되는 IC 표면 상의 전기적 도전성 재료이다. 알루미늄을 대신해 구리가 집적 회로 내의 몇몇 상호접속(311)에 주로 사용된다. 그러나, 도 3 내의 칩(30) 일부의 단면도에 도시되어 있는 바와 같이, 구리에 본딩한다는 문제 때문에, 구리 상호접속 기술을 이용한 칩들의 본드 패드(31)는 종종 알루미늄 층(33)을 사용하여, 노광된 구리 본드 패드(31)를 덮는다. 알루미늄 캡(33)은 구리 패드(31)를 덮고 패시베이션 층(passivation layer, 32)을 오버랩(overlap)함으로써, 알루미늄 상호접속 기술을 갖는 칩에 대해 사용되는 것과 동일한 와이어 본딩 툴 및 프로세스의 사용을 허용한다.
부숴지기 쉬운 실리콘 칩의 사이즈가 증가하고 그 칩이 상이한 재료의 기판에 부착되면, 수율 및 신뢰도를 떨어뜨릴 수 있는 열적 및 기계적 스트레스가 발생한다는 것은 잘 알려져 있다. 스트레스는 칩, 상호접속 또는 상호접속 인터페이스의 기계적 왜곡 및 크래킹(cracking)에 있어서 중요한 것일 뿐만 아니라, 고속 장치에서는 칩의 응답 시간을 바꿔 장치 성능을 손상시킬 수 있다. 상이한 팽창 계수를 갖는 재료의 연속한 두꺼운 층들을 포함하는 것을 피하면, 실리콘 칩 상에 열적으로 발생되는 스트레스를 완화하는 것을 돕는다.
수직으로 적층된 칩들에 대한 또 다른 주요 관심사항은 조립할 칩을 준비하기 위해 필요한 추가적 처리 단계들 동안 또는 조립 프로세스 자체 동안 발생하는 결함으로 인해, 유발되는 수율 손실이다. 추가적 처리 단계들은 제조 비용 및 수율 손실로 인해 비용이 많이 든다.
작은 풋 프린트 내에 반도체 칩을 신뢰적이고 고밀도로 조립하는 방법이 중요한 목표이며; 기존 기술 및 장비가 사용되는, 이러한 장치를 비용면에서 효율적으로 조립하는 방법이 기꺼이 수용될 것이다.
본 발명의 실시예를 따라, 기판 상에서 상호접속된 반도체 칩들의 수직적 조립체를 포함하는 반도체 장치가 제공된다. 지지 칩 상에 패터닝된 금속 스탠드오프는 지지 칩과 연속한 수직으로 적층된 칩 사이에 고정된 공간을 제공한다. 와이어 본드는 각각의 칩을 기판에 접속시키고, 중합 접착제는 제1 칩을 기판에 고정시키며, 연속한 칩들도 그들의 각각의 지지 칩에 고정시킨다. 지지 칩은 수직적 장치 조립체 내에서 그것 위에 다른 칩이 배치된 임의의 칩이다. 주어진 장치에는 2개 이상의 지지 칩 및 2개 이상의 제2 또는 적층된 칩이 있을 수 있다. 바람직하게, 장치는 단일 반도체 패키지의 풋 프린트 내에 존재한다.
바람직한 실시예에서, 스탠드오프는 본드 패드 캡을 형성하는 데 사용되는 처리 단계들과 동시에, 각각의 지지 칩의 활성 표면 상의 패시베이션 층 위에 퇴적(deposite) 및 패터닝된 알루미늄으로 이루어진 패터닝된 섬(island)이다. 제조 프로세스는 추가 비용을 추가하지 않으며, 웨이퍼 형태로 처리되어 복수의 칩들에 스탠드오프를 제공하는 이점을 가짐으로써, 추가 비용을 피하게 한다.
수직으로 적층된 칩들을 갖는 장치는 상호작용하는 칩이 가깝게 배치되는 경우, 장치 밀도에 있어서 회로 기판 공간을 최소화하며, 동작 속도를 증가시킨다는 점에서 이점을 제공한다. 적층된 칩들 사이에 스페이서(spacer)로서 패터닝된 알루미늄 섬을 사용하는 것은 칩 적층체에 열을 방산 및 확산하기 위한 양호한 열 전도성을 제공하고 추가적 처리 단계를 피하게 하는 추가적 이점을 제공한다. 또한, 섬 소자들이 비연속적이기 때문에, 반도체 칩 및 금속 섬들의 상이한 열 팽창 계수로부터 발생하는 스트레스가 경감 및 완화될 수 있다. 퇴적 및 에칭된 섬들은 지지 칩 전체에서 일정한 높이를 가지므로, 안정적 와이어 본딩 표면을 제공한다.
본 발명의 또 다른 실시예는 패시베이션 층 위에 고정 두께를 갖는 하나 이상의 섬을 갖는 반도체 칩을 제공한다. 섬은 알루미늄 또는 알려진 웨이퍼 처리 기술 및 장비에 의해 쉽게 처리되는 기타 열 전도성 재료를 포함하는 것이 바람직하다. 이 실시예의 돌출된 금속 섬은 스탠드오프로서 및/또는 열 발산기로서 이용된다.
웨이퍼 형태로 반도체 칩의 패시베이션 층 위에 금속 섬을 제조하는 방법은 본드 패드 캡을 형성하도록 처리하는 단계와 동시에 알루미늄으로 이루어진 금속을 퇴적하는 단계를 포함하는 것이 바람직하다. 포토레지스트가 도포된 후, 본드 패드 캡 및 스탠드오프 섬 모두에 대한 패턴을 포함하는 포토 마스크가 정렬되고, 레지스트가 노광 및 현상된다. 기존 캡 프로세스에서와 같이, 원하지 않는 금속은 에칭에 의해 제거된다. 패시베이션 층 위에 패터닝된 금속 섬을 갖는 복수의 칩을 포함하는 웨이퍼는 개별 칩들로 분리되어 패키징된 장치로 조립된다. 바람직한 방법은 웨이퍼 제조에 추가 비용 및 수율 손실을 발생시키지 않는다.
칩들이 캡 금속을 필요로 하지 않는 본드 패드 및/또는 알루미늄 상호접속, 금속부를 갖는 대안적인 실시예에서, 스탠드오프 섬은 금속 퇴적, 패터닝 및 에칭에 의해, 섬을 위한 개구를 갖는 마스크를 통한 금속 퇴적에 의해, 또는 도금에 의해 처리된다.
패터닝된 금속 스탠드오프를 갖는 적층된 칩 장치의 조립을 위한 바람직한 방법은 금속 스탠드오프를 갖는 지지 칩을 상호접속 기판에 부착하는 단계, 중합 접착 재료를 스탠드오프의 상단면과 스탠드오프들 사이의 영역에 도포하는 단계, 제2 칩을 스탠드오프 위에 정렬 및 위치지정하는 단계를 포함한다. 3개 이상의 칩이 적층체에 포함되는 경우에는, 이 프로세스가 반복된다. 바람직하게 열 전도성 필러(filler)로 채워진 에폭시 등의 열경화성 중합체인 접착제가 경화되고, 각각의 칩들이 기판에 와이어 본딩된다. 접착제가 스탠드오프의 상단에 매우 얇은 층을 형성함으로써, 조립체에 양호한 열 전도성 및 안정성이 허용된다.
적층된 칩 조립체는 BGA 패키지, 또는 칩과 다음 상호접속 레벨 사이에 상호접속을 갖는 다른 패키지 기판에 하우징(house)되는 것이 바람직하다.
도 1은 개별 인터포저에 접속된 수직으로 적층된 칩들을 포함하는 알려진 장치.
도 2는 절연 층에 의해 격리된 수직으로 적층된 칩들을 갖는 알려진 장치.
도 3은 본드 패드 위에 금속 캡을 갖는 알려진 칩의 일부의 단면도.
도 4는 본 발명에 따른, 기판 상에 알루미늄 섬 스페이서를 갖는 적층된 칩 장치의 단면도.
도 5a는 스페이서로서 알루미늄 섬을 갖는 한 쌍의 적층된 칩들을 포함하는, 본 발명의 일 실시예의 단면도.
도 5b는 각각의 연속한 칩 사이에 금속 섬 스탠드오프를 갖는 3개의 수직으로 적층된 칩을 예시하는 도면.
도 5c는 알루미늄 섬 스탠드오프를 갖는 적층된 칩 장치 및 나란히 적층된 칩의 단면도.
도 6a는 패터닝된 본드 패드 캡 및 섬을 갖는 칩의 상면도.
도 6b는 패터닝된 본드 패트 캡 및 섬을 갖는 칩의 단면도.
도 7은 본 발명에 따른, 섬 스탠드오프를 갖는 회로 칩의 제조에 대한 프로세스 흐름도.
도 8은 본 발명에 따른, 적층된 조립체의 제조에 대한 프로세스 흐름도.
도 4에서, 반도체 장치(40)는 기판(44) 및 수직으로 적층된 칩(401 및 402)을 포함하며, 여기서 복수의 금속 섬 스탠드오프(41)는 지지 칩(401)의 활성 정면과 연속한 칩(402)의 비활성 후면 사이에 균일한 분리 공간을 제공한다. 중합 재료(45)는 지지 칩(401)을 기판(44)에, 및 제2 칩(402)을 지지 칩(401)의 상단면에 부착시킨다. 중합 접착제(45)는 열 전도성 재료로 채워진 에폭시 등의 열경화성 중합체인 것이 바람직하다. 접착제(45)는 금속 섬과 제2 칩(402) 위에 및 그 사이에 얇은 본드 라인을 형성하여, 와이어 본딩을 위한 양호한 열 전도성 및 안정한 조립체를 허용한다. 와이어 본드(42 및 43)는 칩(401 및 402)을 기판(44) 상의 본딩 랜드에 접속시킨다. BGA(ball grid array) 패키지의 베이스 등의 기판(44) 상의 전도성 상호접속(도시되지 않음)은 칩들 간의 접속을 제공한다.
수직으로 적층된 칩들을 갖는 장치는 장치 밀도를 감소시켜 회로 기판 공간 요구를 최소화하고 가깝게 배치된 상호작용하는 칩들 사이의 동작 속도를 증가시킨다는 점에서 이점을 제공한다. 스페이서로서 알루미늄 또는 다른 금속 섬을 사용하는 것은 증가된 열 전도성을 제공하여 칩 적층체를 통해 열을 방산 및 확산시킨다는 점에서 추가적인 이점을 제공한다. 알루미늄 섬은 알루미늄 본드 패드 캡을 갖는 본드 패드 및 구리 상호접속을 포함하는 장치에 대한 추가적인 처리 단계를 회피하게 한다. 알루미늄 캡은 기존 기술 및 장비를 사용하여 금 와이어 본드를 이용한 와이어 본딩을 용이하게 한다.
또한, 바람직하게 섬 스페이서가 큰 칩 상에서 비연속적이기 때문에, 능동 반도체 소자 및 금속 섬의 상이한 열 팽창 계수로부터 발생하는 스트레스가 경감 및 완화된다. 퇴적 및 에칭된 금속 섬 스탠드오프를 갖는 적층된 칩 장치는 칩들 간에 균일하고 고정된 공간을 제공하며, 조립체는 안정된 본딩 표면을 제공한다.
도 5는 칩들 간에 패터닝된 금속 섬 스탠드오프(51)를 갖는 한 쌍의 수직으로 적층된 칩(501 및 502)의 보다 상세한 단면도이다. 캡(52)은 본드 패드(53)를 덮고 패시베이션 층(511)을 오버랩한다. 바람직하게는, 지지 칩(501) 상의 금속 섬(51)들은 동시에 퇴적 및 패터닝됨으로써, 기존 웨이퍼 제조에 추가적인 처리 단계 또는 복잡성을 요구하지 않는다. 바람직한 실시예에서, 금속 섬(51)을 갖는 지지 칩(501)은 알루미늄으로 이루어진 캡(52)을 갖는, 구리로 이루어진 본드 패드(53)를 갖는다. 칩 위의 패시베이션 층(511)은 전형적으로 질화규소, 산화질화규소 또는 폴리이미드족 중 하나와 같은 중합 막이다.
도 5a가 수직으로 적층된 칩 쌍의 일례를 제공하고 있지만, 본 발명이 2개의 칩 적층체에만 제한되는 것을 아니며, 도 5b 및 5c에 예시된 것처럼 3개 이상의 칩들도 포함할 수 있다. 각각의 지지 칩(503, 504 및 506)은 각각 금속 스탠드오프(51, 510 및 516)를 포함한다. 가장 큰 제1 지지 칩(503)은 복수의 섬 스탠드오프(51)를 가지지만, 작은 지지 칩(504)은 단일 스탠드오프(510)를 가짐을 알 수 있다. 도 5c에서, 지지 칩(506) 위에 수평으로 적층된 2개의 칩(507)은 바람직하게 개별 스탠드오프(516) 상에서 지지된다. 큰 칩(503) 상의 섬(51)들 간의 불연속성으로 인해, 열적으로 발생되는 스트레스가 경감될 수 있지만, 반면 보다 작은 칩(505 및 507)은 스트레스 경감 메커니즘을 필요로 하지 않을 수 있다.
적층체 내의 최상위 칩(505 및 507)은 금속 섬을 필요로 하지 않는다. 그러나, 프로세스의 단순함을 위해, 열 발산을 위해 및/또는 칩이 절연 스페이서를 필요로 하는 응용에 사용될 가능성이 있는 경우에는, 금속 섬이 추가될 수 있다.
또 다른 실시예에서, 제1 표면 상에 금속 섬을 갖는 반도체 칩이 제공된다. 도 6a 및 6b는 복수의 본드 패드(63)를 갖는 칩(601)의 단면도이며, 각각의 본드 패드(63)는 칩(601)의 제1 표면 상의 패시베이션 층(611) 상으로 연장되는 알루미늄 캡(62)에 의해 덮여있다. 하나 이상의 알루미늄 섬(61)은 본드 패드에 의해 경계가 지어진 영역 내에 규정된다. 회로에 의해 생성된 열은 전형적으로 중앙에 위치하기 때문에, 수직적 적층체 내의 지지 칩 상에서의 와이어 본딩 프로세스와의 간섭을 피하기 위해, 및 섬은 본드 패드 영역 내에 규정된다.
섬의 면적은 지지 칩 및 적층된 제2 칩 모두의 사이즈의 함수이다. 열 팽창 부정합을 경감시킬 필요가 있는 대형 칩의 경우에는, 칩들 사이에 공간을 갖는 복수의 섬이 바람직하다. 그러나, 작은 칩에 대해서는, 단일 섬이 허용 가능하다. 금속 스탠드오프는 제2 칩에 대해 균형적인 지지를 제공할 만큼 충분히 큰 것이 바람직하다.
적층된 칩들 사이에 격리를 제공하고 및/또는 반도체 장치의 열 전도성을 증가하기 위해 금속 섬을 제조하기 위한 바람직한 프로세스는 기존 금속 퇴적, 포토 처리 및 에칭 기술을 사용하는 웨이퍼 형태이다. 구리로 이루어진 본드 패드 및 와이어 본딩을 위한 개구를 갖는 패시베이션 층을 포함하는 웨이퍼가 제공된다. 도 7에 개략된 처리 단계들은 바람직하게 5 내지 20kÅ의 두께를 갖는 알루미늄인 금속 층을 웨이퍼의 패시베이트된 제1 표면 상에 퇴적하는 단계, 포토레지스트층을 도포하는 단계 및 각각의 본드 패드 위에 캡을 정의하고 패시베이션 층 위에 오버랩되는 포토 마스크를 통해 포토레지스트층을 노광하는 단계를 포함한다. 마스크는 또한 본드 패드 영역 내에 하나 이상의 섬을 정의한다. 잔여 금속이 에칭에 의해 제거되어, 패시베이션 표면 위에는 5 내지 20kÅ의 범위로 들어 올려진 섬만이 남는다. 이러한 처리 단계는 복수의 칩을 갖는 웨이퍼에 추가 처리 비용을 추가하지 않으면서, 적층된 칩 조립체 내에서 스탠드오프로 동작할 수 있는 금속 섬을 갖는 칩을 생성하거나 집적 회로 칩으로의 열 방산을 향상시킨다.
구리 본딩 패드 및 알루미늄 캡을 갖는 칩이 적절한 와이어 본딩 표면을 제공하는 장치 및 제조 프로세스가 설명됐다. 그러나, 알루미늄 본드 패드 또는 캡을 요구하지 않는 다른 본딩 표면을 갖는 장치에 대해서는, 금속 섬이 퇴적, 포토 패터닝 및 에칭에 의해, 또는 마스크 개구를 통한 퇴적에 의해 패시베이션 층 위에 제조된다. 퇴적된 금속은 알루미늄이거나 양호한 열 전도성 및 안정성을 갖는 쉽게 퇴적되는 대안적인 저가의 금속일 수 있다.
도 8에 개략된 것처럼 적층된 칩 장치의 조립은 지지 칩 위에 금속 섬 스탠드오프를 갖는 집적 회로 칩을 제공하는 단계, 다이 부착 접착제를 사용하여 기판에 지지 칩을 정렬 및 위치시키는 단계, 중합 재료(알루미나 등의 열 전도성 필러로 채워진 열경화성 접착제가 바람직함)를 지지 칩 상의 스탠드오프 위의 전술된 영역에 도포하는 단계, 접착제 상에 제2 칩의 배면을 정렬 및 위치시키는 단계, 및 모든 칩 부착 접착제를 교차 결합시키는 단계를 포함한다. 다음 단계에서, 각각의 칩은 기판에 와이어 본딩된다. 알려진 패키징 방법에 의해, 조립체를 위한 기계적 보호물이 제공되는 것이 바람직하다.
대안적인 조립 프로세스에서, 각각의 칩은 제2 칩을 적층하고 본딩하기 전에 기판에 와이어 본딩된다.
3개 이상의 수직으로 적층된 칩이 장치에 포함될 경우에는, 제1 및 제2 칩이 전술된 것처럼 조립된 후, 접착제가 스탠드오프 및 제2 칩의 상단에 도포되고, 접 착제가 경화되고 와이어 본드가 부착된다.
지지 칩 상에 나란히 위치한 2개 이상의 칩을 갖는 장치에서, 조립체는 2개의 칩 적층체에 대해 설명된 것과 같다(즉, 단일 경화 및 와이어 본드 프로세스).
지지 칩 상에 금속 스탠드오프를 갖는 수직으로 적층된 칩 장치의 조립을 위한 각각의 처리 단계는 본 산업분야에 알려진 것이며 추가적 장비 또는 프로세스 개발을 필요로 하지 않는다.

Claims (11)

  1. 도전성 상호접속들을 갖는 기판;
    지지 칩들을 포함하는, 상기 기판 상에 2개 이상의 수직으로 적층된 칩- 각각의 지지 칩은 제1 표면 위의 보호 오버코트 층 및 본드 패드 캡들로 덮여진 본드 패드들을 가짐 -;
    상기 제1 표면 상에 배치된 상기 본드 패드 캡들과 동일한 두께를 갖고, 다음의 연속한 칩으로부터 상기 지지 칩을 격리하기 위해 상기 보호 오버코트 층과 접촉하는 금속 스탠드오프(standoff)들; 및
    적어도 하나의 칩을 상기 기판에 접속시키는 복수의 본드 와이어
    를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 금속 스탠드오프들은 알루미늄 섬(island)들을 포함하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 금속 스탠드오프들의 두께는 5 내지 20kÅ인 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 스탠드오프들은 칩 패시베이션 층 위에 패터닝되는 반도체 장치.
  5. 제1항 또는 제2항에 있어서, 상기 금속 스탠드오프들은 열적으로 도전성인 반도체 장치.
  6. 제1항 또는 제2항에 있어서, 상기 금속 스탠드오프들은 본드 패드들에 의해 둘러싸인 영역 내에 위치되는 반도체 장치.
  7. 제1항 또는 제2항에 있어서, 중합 접착제(polymeric adhesive)가 제1 칩을 상기 기판에 고정시키는 반도체 장치.
  8. 제1항 또는 제2항에 있어서, 상기 지지 칩들은 알루미늄 캡들을 갖는 구리 본드 패드들을 포함하는 반도체 장치.
  9. 금속 섬 스탠드오프들을 갖는 반도체 칩을 제조하는 방법으로서,
    상단면 상에 본드 패드 개구들을 갖는 패시베이션 층에 의해 덮여진 복수의 집적 회로 장치들을 갖는 반도체 웨이퍼를 제공하는 단계;
    상기 웨이퍼 상에 알루미늄을 포함하는 금속 층을 퇴적하는 단계;
    상기 금속 층 위에 포토레지스트 층을 형성하는 단계;
    본드 패드들을 덮고 상기 웨이퍼에 섬들을 추가하기 위한 패턴들을 갖는 마스크를 정렬하는 단계;
    상기 포토레지스트를 노광 및 현상하는 단계;
    상기 웨이퍼로부터 원하지 않는 금속을 제거하기 위해 에칭하는 단계; 및
    상기 웨이퍼를 개별 칩들로 다이싱하는 단계
    를 포함하는 반도체 칩 제조 방법.
  10. 칩들을 격리하는 하나 이상의 고정된 금속 스탠드오프들을 갖는 수직으로 적층된 칩들을 포함하는 반도체 장치를 조립하는 방법으로서,
    본딩 랜드(bonding land)들 및 도전성 상호접속들을 갖는 기판을 제공하는 단계;
    상기 기판에 중합 칩 부착 접착제를 도포하는 단계;
    상기 접착제에 하나 이상의 금속 스탠드오프들을 갖는 지지 칩을 정렬하는 단계;
    상기 섬들 및 상기 지지 칩 상의 섬들 사이의 공간에 접착제를 도포하는 단계;
    상기 지지 칩 상의 상기 접착제 위에 제2 칩을 정렬하는 단계; 및
    상기 칩들 각각을 상기 기판에 와이어 본딩하는 단계
    를 포함하는 반도체 장치 조립 방법.
  11. 제10항에 있어서,
    상기 제2 칩 상의 상기 섬들에 접착제를 도포하는 단계;
    제3 칩을 정렬 및 위치시키는 단계;
    상기 접착제를 경화하는 단계; 및
    상기 제3 칩으로부터 상기 기판으로 와이어들을 본딩하는 단계
    를 더 포함하는 방법.
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