JP2012146963A - 半導体パッケージの製造方法及び半導体パッケージ - Google Patents
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Abstract
【解決手段】本半導体パッケージの製造方法は、第1の支持層が第2の支持層上に積層されてなる支持体の、前記第1の支持層に開口部を形成し、前記開口部内に前記第2の支持層を露出させる第1工程と、前記開口部内に露出している前記第2の支持層上に、半導体チップを配置する第2工程と、前記第1の支持層上に、前記半導体チップを被覆する樹脂部を形成する第3工程と、前記樹脂部上に、前記半導体チップと電気的に接続する配線構造を形成する第4工程と、を有する。
【選択図】図19
Description
[第1の実施の形態に係る半導体パッケージの構造]
図1は、第1の実施の形態に係る半導体パッケージを例示する断面図である。図1を参照するに、半導体パッケージ10は、半導体チップ20と、樹脂部30と、配線構造40とを有する。
続いて、第1の実施の形態に係る半導体パッケージの製造方法について説明する。図2〜図23は、第1の実施の形態に係る半導体パッケージの製造工程を例示する断面図である。図2〜図23において、図1と同一部分については、同一符号を付し、その説明は省略する場合がある。なお、図2〜図23では、図1と上下反転して表示されている。
第1の実施の形態に係る半導体パッケージ10に他の半導体チップを搭載して他の例としてもよく、更に搭載した半導体チップとの間にアンダーフィル樹脂を充填して他の例としてもよい。以下、図24及び図25を参照し、このような第1の実施の形態に係る半導体パッケージの他の例について説明する。
第1の実施の形態の第1の変形例では、本体部の配線構造と接する面と反対側の面上に、枠状部が形成されている例を示す。第1の実施の形態の第1の変形例において、第1の実施の形態と共通する部分についてはその説明を省略し、第1の実施の形態と異なる部分を中心に説明する。
図26は、第1の実施の形態の第1の変形例に係る半導体パッケージを例示する断面図である。図26を参照するに、半導体パッケージ10Cは、本体部31の配線構造40と接する面31aと反対側の面31b上に、枠状部50Aが形成されている点が、図25に示す半導体パッケージ10Bと異なる。以下、半導体パッケージ10Cについて、半導体パッケージ10Bと同一構造部分については説明を省略し、半導体パッケージ10Bと異なる部分を中心に説明をする。
第1の実施の形態の第1の変形例に係る半導体パッケージの製造方法は、図20〜図23を除き、図2〜図23を用いて説明した第1の実施の形態に係る半導体パッケージの製造方法と同様であり、同様の工程についての説明を省略する。
第1の実施の形態の第2の変形例では、支持体が第1の支持層と第2の支持層のみからなる例を示す。第1の実施の形態の第2の変形例において、第1の実施の形態と共通する部分についてはその説明を省略し、第1の実施の形態と異なる部分を中心に説明する。
図31〜図34は、第1の実施の形態の第2の変形例に係る半導体パッケージの製造工程を例示する断面図である。図31〜図34において、図1と同一部分については、同一符号を付し、その説明は省略する場合がある。また、図31〜図34におけるEは、図34に示す工程の後、図34に示す構造体を切断する位置を示している。また、図31〜図34では、図1と上下反転して表示されている。
第2の実施の形態では、支持体の第1の支持層が残されている例を示す。第2の実施の形態において、第1の実施の形態と共通する部分についてはその説明を省略し、第1の実施の形態と異なる部分を中心に説明する。
図35は、第2の実施の形態に係る半導体パッケージを例示する断面図である。図35を参照するに、半導体パッケージ10Dは、本体部31の面31b上に、支持体50の第1の支持層51が残されている点が、図1に示す半導体パッケージ10と異なる。以下、半導体パッケージ10Dについて、半導体パッケージ10と同一構造部分については説明を省略し、半導体パッケージ10と異なる部分を中心に説明をする。
図36〜図39は、第2の実施の形態に係る半導体パッケージの製造工程を例示する断面図である。図36〜図39において、図35と同一部分については、同一符号を付し、その説明は省略する場合がある。また、図36〜図39におけるEは、図39に示す工程の後、図39に示す構造体を切断する位置を示している。また、図36〜図39では、図35と上下反転して表示されている。
第3の実施の形態では、支持体が全て残されている例を示す。第3の実施の形態において、第2の実施の形態と共通する部分についてはその説明を省略し、第2の実施の形態と異なる部分を中心に説明する。
図40は、第3の実施の形態に係る半導体パッケージを例示する断面図である。図40を参照するに、半導体パッケージ10Eは、本体部31の面31b上に、第2の支持層52、第3の支持層53も残されている点が、図35に示す半導体パッケージ10Dと異なる。以下、半導体パッケージ10Eについて、半導体パッケージ10Dと同一構造部分については説明を省略し、半導体パッケージ10Dと異なる部分を中心に説明をする。
第3の実施の形態に係る半導体パッケージの製造方法は、図38、図39を除き、図36〜図39を用いて説明した第2の実施の形態に係る半導体パッケージの製造方法と同様であり、同様の工程についての説明を省略する。
第4の実施の形態では、第1の実施の形態に係る半導体パッケージ(図1参照)の他の製造方法の例を示す。第4の実施の形態において、第1の実施の形態と共通する部分についてはその説明を省略し、第1の実施の形態と異なる部分を中心に説明する。
20、60 半導体チップ
20a、20b、20c、31a、31b、50a、50b、51b、60a、70a、70b 面
30 樹脂部
31 本体部
32 側壁部
33 電極端子
40 配線構造
41、42 配線層
43 絶縁層
44 ソルダーレジスト層
50、50B、70 支持体
50A 枠状部
51〜53、71〜73 支持層
51x、71x 開口部
Claims (12)
- 第1の支持層が第2の支持層上に積層されてなる支持体の、前記第1の支持層に開口部を形成し、前記開口部内に前記第2の支持層を露出させる第1工程と、
前記開口部内に露出している前記第2の支持層上に、半導体チップを配置する第2工程と、
前記第1の支持層上に、前記半導体チップを被覆する樹脂部を形成する第3工程と、
前記樹脂部上に、前記半導体チップと電気的に接続する配線構造を形成する第4工程と、
を有する半導体パッケージの製造方法。 - 前記第1の支持層上に電極端子が形成されており、
前記第3工程において、前記樹脂部に前記電極端子を露出させる貫通孔を形成し、
前記第4工程において、前記貫通孔を介して前記電極端子と電気的に接続する前記配線構造を形成する、請求項1に記載の半導体パッケージの製造方法。 - 前記第1の支持層と前記第2の支持層とを除去する第5工程を有する請求項1又は請求項2に記載の半導体パッケージの製造方法。
- 前記第1の支持層を残した状態で前記第2の支持層を除去する第5工程を有する請求項1に記載の半導体パッケージの製造方法。
- 前記樹脂部の前記配線構造と接する面と反対側の面上に、前記半導体チップ及び前記電極端子を囲む枠状部が残るように、前記第1の支持層と前記第2の支持層とを除去する第5工程を有する請求項2に記載の半導体パッケージの製造方法。
- 前記第1の支持層は銅又は銅合金よりなり、前記第2の支持層はニッケル又はニッケル合金よりなる、請求項1から請求項5のいずれかに記載の半導体パッケージの製造方法。
- 前記第1の支持層は銅又は銅合金よりなり、前記第2の支持層は樹脂材料よりなる、請求項1から請求項5のいずれかに記載の半導体パッケージの製造方法。
- 半導体チップと、
前記半導体チップの回路形成面を被覆する本体部と、前記半導体チップの側面を被覆するテーパ形状の側壁部とを含み、前記半導体チップの前記回路形成面と反対側の面が前記本体部の一方の面から突出するように前記半導体チップを被覆する樹脂部と、
前記本体部の前記一方の面と反対側の面上に形成されており、前記半導体チップと電気的に接続された配線構造と、
を有する半導体パッケージ。 - 前記本体部の前記一方の面に形成されており、前記配線構造と電気的に接続された電極端子を有する請求項8に記載の半導体パッケージ。
- 前記本体部の前記一方の面上に、前記半導体チップ及び前記電極端子を囲むように形成された枠状部を有する請求項9に記載の半導体パッケージ。
- 前記本体部の前記一方の面上に、前記側壁部に接するように形成された第1の支持層を有する、請求項8に記載の半導体パッケージ。
- 前記第1の支持層の前記本体部に接する面と反対側の面と、前記半導体チップの前記回路形成面と反対側の面とは同一面を形成しており、
前記第1の支持層の前記反対側の面上と、前記半導体チップの前記反対側の面上とに形成された第2の支持層を有する、請求項11に記載の半導体パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011275348A JP2012146963A (ja) | 2010-12-20 | 2011-12-16 | 半導体パッケージの製造方法及び半導体パッケージ |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010283705 | 2010-12-20 | ||
JP2010283705 | 2010-12-20 | ||
JP2011275348A JP2012146963A (ja) | 2010-12-20 | 2011-12-16 | 半導体パッケージの製造方法及び半導体パッケージ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012146963A true JP2012146963A (ja) | 2012-08-02 |
Family
ID=46233312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011275348A Pending JP2012146963A (ja) | 2010-12-20 | 2011-12-16 | 半導体パッケージの製造方法及び半導体パッケージ |
Country Status (2)
Country | Link |
---|---|
US (1) | US8581421B2 (ja) |
JP (1) | JP2012146963A (ja) |
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Also Published As
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US8581421B2 (en) | 2013-11-12 |
US20120153457A1 (en) | 2012-06-21 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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A02 | Decision of refusal |
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