JP4627775B2 - 半導体装置の製造方法。 - Google Patents

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Description

本発明は、半導体装置の製造方法に関するものである。
半導体装置のパッケージ構造の一つとしてＴａｐｅ−ＢＧＡパッケージタイプの半導体装置が知られている。この装置では、半導体チップを囲むようにスティフナー（補強材）と呼ばれる枠状の金属部材が配置された構成を有している。このスティフナーは、半導体チップの電極にインナーリードボンディングにより接続されるインナーリードを備えたＴＡＢテープの裏面に配置され、その反りを矯正して平面性を確保する機能を有するものである。
このようなＴａｐｅ−ＢＧＡパッケージタイプの半導体装置の軽量化および製造工程の簡略化のために、合成樹脂材により成形されたスティフナーを用いる技術が提案されている（特許文献１参照）。
スティフナーは、Ｔａｐｅ−ＢＧＡパッケージタイプの半導体装置以外にも、ＢＡＧパッケージタイプの半導体装置に用いられている。例えば、搭載用反り量の低減や温度サイクル試験に際して半導体チップと搭載用基板とを接続する半田バンプ等の破壊防止、搭載用基板のクラック抑制を目的として、補強材を有すると共に、半導体チップの下部に設けられるアンダーフィル部の樹脂の熱膨張率が、半導体チップと補強材との隙間の封止に用いられる封止用樹脂の熱膨張率が小さい半導体装置が提案されている（特許文献２参照）。
特開平１１−３０７５９２号公報 特開２００４−２６０１３８号公報
しかし、従来のスティフナーを備えた半導体装置は、個々の半導体チップに対応するスティフナーを半導体チップが搭載された基板に各々配置する工程を経て作製されていた。このため、半導体装置の作製に際して、個々の半導体チップに対応するスティフナーを基板上に配置する必要があり、生産効率が悪かった。
また、最終的に得られた半導体装置では、スティフナーの存在によりその反りが抑制される。しかし、半導体装置の製造過程において、切断により個々の半導体装置を切り出す前の段階では、スティフナーは個々独立している。このため、複数の半導体チップが搭載された状態の基板上に、封止用の樹脂層を形成した後に、この樹脂層の収縮によって基板全体に反りが発生してしまう場合があった。
このような反りの発生は、半導体装置の構成やその製造プロセスにも依存するものの種々の弊害を招く原因となる場合がある。例えば、半導体チップをフリップチップ接合して半導体装置を作製する場合には、フリップチップ接合不良が生じやすく、結果として半導体装置の歩留まり低下を招く場合がある。
本発明は、上記事情に鑑みてなされたものであり、生産効率が高く、且つ、製造過程においても反りの発生を抑制する半導体装置の製造方法を提供することを課題とする。
上記課題は以下の本発明により達成される。すなわち、本発明は、半導体基板と、前記半導体基板の表面上に形成された絶縁部および配線部を含む配線層とを含み、前記配線層に複数の開口部が形成された支持基板を準備する工程と、前記支持基板の前記配線層が設けられた側の面に、複数の開口部および該開口部を形成する枠部を有する金属板を、個々の半導体チップが配置される予定の領域を囲む位置に配置する工程を経た後に、前記支持基板から前記半導体基板を除去する工程を実施し、続いて、前記配線層の前記金属板が設けられた側の面に、前記配線層の開口部を封止するように複数の半導体チップを搭載する工程を経た後に、少なくとも前記半導体チップと前記金属板との隙間を封止するように封止樹脂層を形成する工程を実施することにより、配線部および絶縁部を含む配線層と、該配線層の片面に配置された複数の半導体チップと、前記配線層の前記半導体チップが設けられた側の面に配置され、前記半導体チップが設けられた領域を囲む複数の開口部および該開口部を形成する枠部を有する金属板と、少なくとも前記半導体チップと前記金属板との隙間を封止するように設けられた封止樹脂層と、を含む板状部材を作製し、前記板状部材を、前記枠部の存在する領域を切断することにより、１つの半導体チップと該半導体チップが設けられた領域を囲む開口部を有する金属板とを含む半導体装置を複数形成する工程を有することを特徴とする半導体装置の製造方法である。
以上に説明したように、本発明によれば生産効率が高く、且つ、製造過程においても反りの発生を抑制する半導体装置の製造方法を提供することができる。
本発明の半導体装置の製造方法は、配線部および絶縁部を含む配線層と、該配線層の片面に配置された複数の半導体チップと、前記配線層の前記半導体チップが設けられた側の面に配置され、前記半導体チップが設けられた領域を囲む複数の開口部および該開口部を形成する枠部を有する金属板と、少なくとも前記半導体チップと前記金属板との隙間を封止するように設けられた封止樹脂層と、を含む板状部材を、前記枠部の存在する領域を切断することにより、１つの半導体チップと該半導体チップが設けられた領域を囲む開口部を有する金属板とを含む半導体装置を複数形成する工程を有することを特徴とする。
本発明では、個々の半導体チップに各々対応した金属板を用いないため、板状部材の作製効率を向上させ、結果的に半導体装置の生産効率も向上させることができる。これに加えて、板状部材の作製に際して、封止樹脂層を形成した場合の樹脂の収縮に起因する反りも抑制することができる。このため、作製過程又は完成した状態の板状部材の反りの発生に伴う種々の弊害（例えば、半導体チップをフリップチップ接合する場合の接合不良発生に起因する歩留まり低下等）を抑制することができる。
なお、金属板は、生産効率の向上や反りの抑制の観点から、板状部材のサイズに対応した１枚の部材（板状部材に搭載される半導体チップの総数に対応した開口部を有する部材）からなるものであることが特に好ましい。
しかしながら、ハンドリング性や半導体チップと開口部との位置合わせ精度も確保する等の観点から、金属板は、板状部材のサイズに対して、例えば、２分割や４分割した部材（板状部材に搭載される半導体チップの総数の１／２個や１／４個の開口部を有する部材）であってもよい。それゆえ、２分割の場合は２枚の金属板を、４分割の場合は４枚の金属板を用いて板状部材が作製されることになる。
但し、板状部材を構成する金属板が複数枚からなる場合、個々の金属板のサイズが小さくなると、生産効率が低下すると共に、反りを抑制することが困難になってくる。このため、個々の金属板の面積（当該面積とは、開口部および枠部を含めた面積を意味する）は、板状部材の面積の１／４以上であることが好ましく、１／２以上であることがより好ましい。
板状部材を、枠部の存在する領域を切断することにより、半導体装置を複数形成する工程では、公知の切断方法を利用することができるが、ダイシングを利用することが好ましい。
また、金属板の枠部内に、凹部及び／又は穴を設けることが好ましい。この場合、半導体装置を複数形成する工程において、枠部の存在する領域の切断を、枠部内に設けられた凹部及び／又は穴が設けられた部分に沿って実施することにより、切断速度を向上させることができる。また、切断に用いる部材（ダイシングブレード）の磨耗を抑制することもできる。なお、凹部や穴は、プレス加工やエッチング処理等を利用して形成することができる。
金属板を構成する材料としては特に限定されず、公知の金属材料が利用でき、例えば、Ｃｕ、Ａｌやこれら金属を含む合金、ＳＵＳが利用できるが、これらの中でも熱膨張係数の低いＳＵＳを利用することが好ましい。
なお、板状部材の作製方法は特に限定されるものではないが、以下の工程を経て作製されるものであることが好ましい。
すなわち、板状部材は、下記（１）〜（５）に示す工程を少なくとも経て作製されることが好ましい。
（１）半導体基板と、前記半導体基板の表面上に形成された絶縁部および配線部を含む配線層とを含む支持基板を準備する工程
（２）前記支持基板の前記配線層が設けられた側の面に、複数の半導体チップを搭載する工程
（３）前記支持基板の前記配線層が設けられた側の面に、複数の開口部および該開口部を形成する枠部を有する金属板を、（３ａ）前記開口部が個々の半導体チップを囲む位置又は（３ｂ）個々の半導体チップが配置される予定の領域を囲む位置に配置する工程と
（４）少なくとも前記半導体チップと前記金属板との隙間を封止するように封止樹脂層を形成する工程
（５）前記支持基板から前記半導体基板を除去する工程
なお、（４）に示す工程において、封止樹脂層は、モールド工法又はポッティング工法により形成することができる。また、モールド工法を採用する場合は、封止樹脂層は、半導体チップと金属板との隙間部分のみならず、これら両部材を被覆するように形成することができる。
以下、上記（１）〜（５）に示される工程をこの順に実施する場合、（４）に示す工程において、モールド工法を採用する場合を「第１の実施形態」と称し、ポティング工法を採用する場合を「第２の実施形態」と称す。
上記５つの工程は、上述したように番号順に実施することができるがこれに限定されるものではない。
上記５つの工程を番号順に実施しない場合、これら５つの工程のうち（１）に示す工程は一番最初に実施される必要があるが、残りの（２）〜（５）に示す工程は、以下に示す条件を満たす限り任意の順で実施できる。まず、（２）および（３）に示す工程はいずれを先に実施してもよい。但し、工程（２）を先に実施する場合は工程（３ａ）が選択され、工程（２）を後に実施する場合は工程（３ｂ）が選択される。また、（４）に示す工程は、（２）および（３）に示す工程を実施した後であれば任意のタイミングで実施できる。また、（５）に示す工程は、（１）に示す工程を実施した後であれば任意のタイミングで実施できる。
なお、（１）〜（５）に示す工程をこの順に実施する場合以外で、（１）〜（５）に示される工程を実施する場合の実施順の好適な組み合わせとしては、（１）支持基板を準備する工程において、配線層に複数の開口部を形成し、（３）支持基板の前記配線層が設けられた側の面に、複数の開口部および該開口部を形成する枠部を有する金属板を、個々の半導体チップが配置される予定の領域を囲む位置に配置する工程を経た後に、（５）支持基板から前記半導体基板を除去する工程を実施し、（２）続いて、配線層の金属板が設けられた側の面に、配線層の開口部を封止するように複数の半導体チップを搭載する工程を経た後に、（４）封止樹脂層を形成する工程を実施する場合が挙げられる（以下、この組み合わせで実施される態様を、「第３の実施態様」と称す）。
半導体チップの配線層への接続方法は特に限定されないが、フリップチップ接合や、ワイヤーボンディングが選択できる。フリップチップ接合の場合は、バンプ電極付きの半導体チップを用いて、工程（２）の実施と同時にフリップチップ接合を行う。また、ワイヤーボンディングの場合は、工程（２）の実施後で工程（３）の実施前にワイヤーボンディングを行う。
また、本発明の半導体装置の製造方法により作製される半導体装置には、配線層が設けられた側の面と反対側の面にヒートシンク（放熱板）を設けることができる。ヒートシンクとしては、例えば、Ｃｕ、Ａｌやこれら金属を含む合金、またＳＵＳ等の金属製の板が利用できる。
次に、本発明の半導体装置の製造方法の具体例を、図面を用いてより詳細に説明する。 図１は、本発明の半導体装置の製造方法の一例を示す概略模式図であり、第１の実施態様の具体例について示したものである。なお、図１は、図中の点線で示すラインで切断して個々の半導体装置に対応するサイズの部材とする以前の状態を説明するものである（以下の図２、図３、図５も同様である）。
ここで図中、１０はシリコンウエハ等の半導体基板、１２はポリイミド等からなる絶縁層、１４ａは導体再配線（１層目）、１４ｂは導体再配線（２層目）、１６は配線層、２０、２２はバンプ電極付き半導体チップ、３０、３２はアンダーフィル、４０は金属板（枠部）、４２は開口部、５０は封止樹脂層、６０は端子を表す。
図１に示す例では、以下のように半導体装置を作製する。
まず、半導体基板１０の表面に絶縁層１２を形成し（図１（Ａ））、続いて、導体再配線（１層目）１４ａを形成し（図１（Ｂ））、さらに導体再配線１４ｂ（２層目）を形成することにより、半導体基板１０とこの半導体基板１０の表面上に形成された絶縁部および配線部を含む配線層１６とを含む支持基板を準備する（図１（Ｃ））。
次に、片面にバンプ電極が設けられたバンプ電極付き半導体チップ２０を準備し、この支持基板の配線層１６側の面に、バンプ電極が形成された面が配線層１６と向き合うようにして複数のバンプ電極付き半導体チップ２０を配置してフリップチップ接合する（図１（Ｃ）、（Ｄ））。そして、配線層１６とバンプ電極付き半導体チップ２０との隙間にディスペンサ等を利用して樹脂を滴下方法で注入・充填した後、これを硬化させてアンダーフィル３０を形成する（図１（Ｄ））。
続いて、支持基板の配線層１６側の面に、複数の開口部４２およびこの開口部４２を形成する枠部を有する金属板４０を、開口部４２が半導体チップ２０を囲む位置に配置する（図１（Ｄ））。なお、配線層１６と金属板４０とは、接着剤を介して接合する。
その後、半導体チップ２０と金属板４０との隙間に加えて、半導体チップ２０および金属板４０を被覆するように、モールド工法により封止樹脂層５０を形成する（図１（Ｅ））。続いて、半導体基板１０を配線層１６から剥離し、配線層１６の半導体基板１０が設けられていた側の面に端子６０を形成する（図１（Ｆ））。最後に、配線層１６の半導体基板１０が設けられていた側の面に、片面にバンプ電極が設けられたバンプ電極付き半導体チップ２２を、バンプ電極が設けられた側の面が配線層１６に向き合うようにして配置しフリップチップ接合した後、配線層１６と半導体チップ２２との隙間にディスペンサ等を利用して樹脂を滴下方法で注入・充填し、これを硬化させてアンダーフィル３２を形成する（図１（Ｇ））。これにより板状部材が完成する。
そして、この板状部材を、枠部４０の存在する領域の図中点線で示される部分をダイシング等により切断することにより、半導体装置を得る（不図示）。
図２は、本発明の半導体装置の製造方法の他の例を示す概略模式図であり、第２の実施態様の具体例について示したものである。
ここで図中、５２は封止樹脂層を表し、その他の符号で示される部材は、図１に示したものと同様である。
図２に示す例では、以下のように半導体装置を作製する。
まず、図１（Ａ）〜（Ｄ）に示す工程を順次実施する。続いて、半導体チップ２０と金属板４０との隙間に、ディスペンサ等を利用してポッティング工法により封止樹脂層５２を形成する（図２（Ａ））。
続いて、半導体基板１０を配線層１６から剥離し、配線層１６の半導体基板１０が設けられていた側の面に端子６０を形成する（図２（Ｂ））。最後に、配線層１６の半導体基板１０が設けられていた側の面に、片面にバンプ電極が設けられたバンプ電極付き半導体チップ２２を、バンプ電極が設けられた側の面が配線層１６に向き合うようにして配置しフリップチップ接合した後、配線層１６と半導体チップ２２との隙間にディスペンサ等を利用して樹脂を滴下方法で注入・充填し、これを硬化させてアンダーフィル３２を形成する（図２（Ｃ））。これにより板状部材が完成する。
そして、この板状部材を、枠部４０の存在する領域の図中点線で示される部分をダイシング等により切断することにより、半導体装置を得る（不図示）。
図３は、本発明の半導体装置の製造方法の他の例を示す概略模式図であり、第３の実施態様の具体例について示したものである。
ここで図中、１８は開口部を表し、その他の符号で示される部材は、図１、２中に示したものと同様である。
図３に示す例では、以下のように半導体装置を作製する。
まず、半導体基板１０の表面に絶縁層１２を形成すると共に、半導体チップ２０が配置される部分に開口部１８を設ける（図２（Ａ））。続いて、絶縁層１２が設けられた領域に導体再配線（１層目）１４ａを形成し（図３（Ｂ））、さらに導体再配線１４ｂ（２層目）を形成することにより、半導体基板１０とこの半導体基板１０の表面上に形成された絶縁部および配線部を含む配線層１６とを含み、この配線層１６に開口部１８が設けられた支持基板を準備する（図３（Ｃ））。
次に、片面にバンプ電極が設けられたバンプ電極付き半導体チップ２０を準備する。なお、半導体チップのバンプ電極が設けられた側の面には、予めアンダーフィル３０が形成されている。
その後、支持基板の配線層１６側の面に、複数の開口部４２およびこの開口部４２を形成する枠部を有する金属板４０を、開口部４２が半導体チップ２０が配置される予定の領域を囲む位置に配置する（図３（Ｄ））。なお、配線層１６と金属板４０とは、接着剤を介して接合する。
続いて、この支持基板の配線層１６側の面に、バンプ電極が形成された面が配線層１６の開口部１８を塞ぐようにして複数のバンプ電極付き半導体チップ２０を配置する（図３（Ｅ））。
その後、半導体チップ２０と金属板４０との隙間に、ポッティング工法により封止樹脂層５０を形成する（図３（Ｆ））。最後に、半導体基板１０を配線層１６から剥離し、配線層１６の半導体基板１０が設けられていた側の面に端子６０を形成する（図３（Ｇ））。これにより板状部材が完成する。
そして、この板状部材を、枠部４０の存在する領域の図中点線で示される部分をダイシング等により切断することにより、半導体装置を得る（不図示）。
なお、図２（Ａ）〜図２（Ｃ）に示すいずれかの工程を終えた後や、図３（Ｆ）〜図３（Ｇ）に示すいずれかの工程を終えた後に、金属板４０、半導体チップ２０および封止樹脂層５２からなる表面に、金属部材からなる放熱板を接着剤等を利用して取り付けてもよい。これにより、例えば、図４に例示するような放熱板９０付きの半導体装置を得ることができる。この場合、製造過程の板状部材や、得られた半導体装置の反りをより一層抑制できる。なお、図４中の符号９０以外の部材は、図２、３に示すものと同様であり、図４は個片化した完成品状態の装置を示すものである。
また、図１〜３に示す例では、半導体チップを配線層に接続する際に、フリップチップ接合を行ったが、ワイヤボンディングを採用してもよい。
図５は、本発明の半導体装置の製造方法の他の例を示す概略模式図であり、半導体チップと配線層とをワイヤボンディングにより接続する場合の一例について示したものである。図５中、３４はアンダーフィル、５４は封止樹脂層、１００は金線を表し、その他の部材は図１〜３中に示したものと同様である。
図５に示す例では、以下のように半導体装置を作製する。
まず、図１（Ａ）〜（Ｃ）に示す工程を順次実施して、半導体基板１０表面に配線層１６が形成された支持基板を作製する。なお、配線層１６の構成は、ワイヤボンディングに適したように適宜選択する。
次に、片面にバンプ電極が設けられたバンプ電極付き半導体チップ２０を準備する。なお、半導体チップ２０のバンプ電極が設けられた側の面には、予めアンダーフィル３４が形成されている。
その後、支持基板の配線層１６側の面に、複数の開口部４２およびこの開口部４２を形成する枠部を有する金属板４０を、開口部４２が半導体チップ２０が配置される予定の領域を囲む位置に配置する（図５（Ａ））。なお、配線層１６と金属板４０とは、接着剤を介して接合する。
続いて、この支持基板の配線層１６側の面に、バンプ電極が形成された面が配線層１６の反対側となるように複数のバンプ電極付き半導体チップ２０を配置する。なお、半導体チップ２０と配線層１６とは接着剤を介して接合する。その後、配線層１６を構成する導体再配線１４ｂと半導体チップ２０とを金線１００によりワイヤボンディングする。なお、金属板４０の配置と、半導体チップ２０の配置およびワイヤボンディングとは、逆の順番で実施してもよい。
その後、金属板４０の開口部４２内を封止すると共に、半導体チップ２０を被覆するようにポッティング工法を利用して樹脂を充填して封止樹脂層５４を形成する。続いて、半導体基板１０を配線層１６から剥離し、配線層１６の半導体基板１０が設けられていた側の面に端子６０を形成する（図５（Ｃ））。これにより板状部材が完成する。
そして、この板状部材を、枠部４０の存在する領域の図中点線で示される部分をダイシング等により切断することにより、半導体装置を得る（不図示）。
図６は、金属板４０の平面形状の一例を示す模式図であり、板状部材の一部を構成している状態について示したものである。図中、７０は板状部材、８０は切断ラインを示し、その他の符号は図１〜３中に示したものと同様である。
また、図６（Ａ）は板状部材の平面図を、図６（Ｂ）は、図６（Ａ）中の符号Ａで示される領域を拡大した拡大図の一例であり、例えば、図２（Ｃ）や、図３（Ｇ）に示される板状部材を、配線層１６の半導体チップ２０や金属板が配置された側の面から見た図や、図１（Ｇ）に示される板状部材において、金属板４０や半導体チップ２０を被覆している封止樹脂層５０を除去して、金属板４０や半導体チップ２０を露出させた状態で観察した図に相当する。
図６に示す例では、正方配列された各々の半導体チップ２０が、正方形状の開口部４２の真ん中に位置するように金属板４０が配置されている。そして、切断ライン８０は、隣接する２つの半導体チップ２０の中間点を通過するように枠部内に設けられ、この切断ライン８０に沿って切断することにより個々の半導体装置を得ることができる。
図７は、図６（Ａ）中の符号Ａで示される領域を拡大した拡大図の他の例であり、図中、４４は凹部を表し、その他の部材は、図１〜４中に示したものと同様である。ここで、図７（Ａ）は図６（Ａ）中の符号Ａで示される領域を拡大した拡大図の他の例を、図７（Ｂ）は、図７（Ａ）中の符号Ａ−Ａで示されるラインに存在する金属板４０の断面図を示すものである。
図７に示す金属板４０には、切断ライン８０に沿って伸びる長方形状の凹部４４が設けられている。この凹部４４は、図７（Ａ）に示すように、例えば縦方向の切断ライン８０と横方向の切断ライン８０とが交差する部分を除いて、切断ライン８０に沿って設けることができるが、これに限定されるものではなく、凹部の幅（切断ライン８０と直交する方向の長さ）や長さ（切断ライン８０と平行な方向の長さ）は、適宜選択することができる。
図７（Ｂ）に示すように凹部４４は、金属板４０の片面側に設けられていてもよいが、両面に設けることもできる。
図８は、図６（Ａ）中の符号Ａで示される領域を拡大した拡大図の他の例であり、図中、４６は穴を表し、その他の部材は、図１〜５中に示したものと同様である。ここで、図８（Ａ）は図６（Ａ）中の符号Ａで示される領域を拡大した拡大図の他の例を、図８（Ｂ）は、図８（Ａ）中の符号Ｂ−Ｂで示されるラインに存在する金属板４０の断面図を示すものである。
図８に示す金属板４０には、切断ライン８０上に円形状の穴４６が設けられている。この穴４６は、図８（Ａ）に示すように、例えば縦方向の切断ライン８０と横方向の切断ライン８０とが交差点上、および、隣接する２つの交差点の中間点上に設けることができるが、これに限定されるものではなく、穴の形状やサイズ等と共に適宜選択することができる。
本発明の半導体装置の製造方法の一例を示す概略模式図である。 本発明の半導体装置の製造方法の他の例を示す概略模式図である。 本発明の半導体装置の製造方法の他の例を示す概略模式図である。 本発明の半導体装置の製造方法により作製される半導体装置の一例を示す模式図である。 本発明の半導体装置の製造方法の他の例を示す概略模式図である。 金属板４０の平面形状の一例を示す模式図である。 図６（Ａ）中の符号Ａで示される領域を拡大した拡大図の他の例である。 図６（Ａ）中の符号Ａで示される領域を拡大した拡大図の他の例である。
符号の説明
１０ 半導体基板
１２ 絶縁層
１４ａ 導体再配線（１層目）
１４ｂ 導体再配線（２層目）
１６ 配線層
１８ 開口部
２０、２２ バンプ電極付き半導体チップ
３０、３２、３４ アンダーフィル
４０ 金属板（枠部）
４２ 開口部
４４ 凹部
４６ 穴
５０、５２、５４ 封止樹脂層
６０ 端子
７０ 板状部材
８０ 切断ライン
１００ 金線

Claims (3)

  1. 半導体基板と、前記半導体基板の表面上に形成された絶縁部および配線部を含む配線層とを含み、前記配線層に複数の開口部が形成された支持基板を準備する工程と、
    前記支持基板の前記配線層が設けられた側の面に、複数の開口部および該開口部を形成する枠部を有する金属板を、個々の半導体チップが配置される予定の領域を囲む位置に配置する工程を経た後に、
    前記支持基板から前記半導体基板を除去する工程を実施し、
    続いて、前記配線層の前記金属板が設けられた側の面に、前記配線層の開口部を封止するように複数の半導体チップを搭載する工程を経た後に、少なくとも前記半導体チップと前記金属板との隙間を封止するように封止樹脂層を形成する工程を実施することにより、 配線部および絶縁部を含む配線層と、
    該配線層の片面に配置された複数の半導体チップと、
    前記配線層の前記半導体チップが設けられた側の面に配置され、前記半導体チップが設けられた領域を囲む複数の開口部および該開口部を形成する枠部を有する金属板と、
    少なくとも前記半導体チップと前記金属板との隙間を封止するように設けられた封止樹脂層と、を含む板状部材を作製し、
    前記板状部材を、前記枠部の存在する領域を切断することにより、１つの半導体チップと該半導体チップが設けられた領域を囲む開口部を有する金属板とを含む半導体装置を複数形成する工程を有することを特徴とする半導体装置の製造方法。
  2. 前記封止樹脂層を、モールド工法又はポッティング工法により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記金属板の枠部内に、凹部、穴、又は、凹部及び穴が設けられ、
    前記半導体装置を複数形成する工程において、前記枠部の存在する領域の切断が、前記枠部内に設けられた凹部、穴、又は、凹部及び穴に沿って実施されることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2337068A1 (en) * 2009-12-18 2011-06-22 Nxp B.V. Pre-soldered leadless package
US8358002B2 (en) * 2009-12-23 2013-01-22 Marvell World Trade Ltd. Window ball grid array (BGA) semiconductor packages
TWI451539B (zh) 2010-08-05 2014-09-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US20140284040A1 (en) * 2013-03-22 2014-09-25 International Business Machines Corporation Heat spreading layer with high thermal conductivity
US9832860B2 (en) * 2014-09-26 2017-11-28 Intel Corporation Panel level fabrication of package substrates with integrated stiffeners
CN105514150A (zh) * 2016-01-22 2016-04-20 英麦科（厦门）微电子科技有限公司 一种防止开裂的晶圆结构及划片方法
JP2017216402A (ja) * 2016-06-01 2017-12-07 ソニー株式会社 金属フレーム、疑似ウエハ、半導体装置、電子機器、及び、半導体装置の製造方法
EP3582259B1 (en) * 2018-06-11 2021-11-03 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Stepped component assembly accommodated within a stepped cavity in component carrier

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10178145A (ja) * 1996-12-19 1998-06-30 Texas Instr Japan Ltd 半導体装置及びその製造方法並びに半導体装置用絶縁基板
JP2000349202A (ja) * 1999-06-03 2000-12-15 Hitachi Ltd テープ基板およびそれを用いた半導体装置ならびにその製造方法
JP2002261193A (ja) * 2001-03-06 2002-09-13 Hitachi Ltd 半導体装置の製造方法
JP2002314033A (ja) * 2001-04-17 2002-10-25 Toshiba Corp マルチチップモジュール

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794273B2 (en) * 2002-05-24 2004-09-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
US7645635B2 (en) * 2004-08-16 2010-01-12 Micron Technology, Inc. Frame structure and semiconductor attach process for use therewith for fabrication of image sensor packages and the like, and resulting packages
JP4528062B2 (ja) * 2004-08-25 2010-08-18 富士通株式会社 半導体装置およびその製造方法
WO2006093191A1 (ja) * 2005-03-01 2006-09-08 Nec Corporation 半導体パッケージ及びその製造方法
CN102646628B (zh) * 2006-11-06 2014-08-06 瑞萨电子株式会社 用于制造半导体装置的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10178145A (ja) * 1996-12-19 1998-06-30 Texas Instr Japan Ltd 半導体装置及びその製造方法並びに半導体装置用絶縁基板
JP2000349202A (ja) * 1999-06-03 2000-12-15 Hitachi Ltd テープ基板およびそれを用いた半導体装置ならびにその製造方法
JP2002261193A (ja) * 2001-03-06 2002-09-13 Hitachi Ltd 半導体装置の製造方法
JP2002314033A (ja) * 2001-04-17 2002-10-25 Toshiba Corp マルチチップモジュール

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